WO2004109782A1 - 窒化物系半導体素子及びその製造方法 - Google Patents

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Koji Otsuka
Junji Sato
Tetsuji Moku
Yoshiki Tada
Takashi Yoshida
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Sanken Electric Co., Ltd.
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Definitions

  • the present invention relates to a nitride semiconductor device and a method for manufacturing the same.
  • the present invention relates to a nitride semiconductor such as a light emitting diode (LED) and a transistor.
  • a nitride semiconductor such as a light emitting diode (LED) and a transistor.
  • the present invention relates to a conductor element and a method for manufacturing the same.
  • the substrate for forming the nitride-based semiconductor device is made of sapphire, silicon carbide, or silicon.
  • Silicon substrates have the advantage that they are easier to cut than sapphire substrates and silicon carbide substrates, and that they can be reduced in cost.
  • a silicon substrate can have conductivity that cannot be obtained with a sapphire substrate. Therefore, the silicon substrate can be used as a current path.
  • a relatively large voltage drop occurs due to a potential barrier between the silicon substrate and the nitride semiconductor, and the driving voltage of the light emitting diode becomes relatively high.
  • Patent Document 1 discloses a technique for solving the above-mentioned drawbacks in a silicon substrate.
  • an A 1 N (aluminum nitride) layer serving as a buffer layer, an n-type InGaN (gallium indium nitride) layer having the same conductivity type as a silicon substrate are provided on an n-type silicon substrate.
  • An n-type GaN (gallium nitride) layer, an active layer composed of InGaN, and a p-type GaN layer are sequentially grown by epitaxy.
  • In and Ga of the InGaN layer and Al of the A1N layer diffuse into the silicon substrate, and the Ga, In, A1 and S1 are formed on the surface region of the silicon substrate.
  • An alloy layer i.e., a gold compound region, consisting of i. This alloy layer has the function of lowering the potential barrier at the semiconductor junction between silicon and A 1 N. As a result, it is possible to lower the drive voltage when a predetermined current flows through the light emitting diode, and reduce power loss As a result, the efficiency of the light emitting diode is improved.
  • A1N layer and the n-type InGaN layer diffuse into the n-type silicon substrate.
  • Group III elements such as Al, In, and Ga function as p-type impurities with respect to silicon, so that a p-type region is formed on the surface of the n-type silicon substrate, and pn is formed in the silicon substrate. Bonding occurs.
  • This pn junction produces a forward voltage drop of about 0.6 V.
  • the potential barrier between the silicon substrate and the nitride semiconductor is relatively large, and the voltage drop of the light emitting diode, that is, the driving voltage is about 1.2 times higher than that of the light emitting diode using the sapphire substrate.
  • a transparent electrode made of, for example, a mixture of indium oxide and tin oxide is provided on the surface of a semiconductor region having a light emitting function, and a bonding pad for connecting a wire or the like to a substantially center on the surface of the transparent electrode.
  • the transparent electrode is a thin conductor film having a thickness of, for example, about 10 nm, the metal material of the bonding pad electrode diffuses into the transparent electrode or both the transparent electrode and the semiconductor region, and the semiconductor region and the bonding pad electrode are in contact with each other. A short-circuit barrier is formed between the two.
  • the Schottky barrier has a function of blocking a forward current of the light emitting diode, a current flowing in a portion of the semiconductor region below the bonding pad electrode is suppressed, and a current in an outer peripheral portion of the semiconductor region increases. Is done.
  • the forward drive voltage of the light emitting diode is increased by using the n-type silicon substrate, the power loss in the silicon substrate and the semiconductor region is also increased, and the amount of heat generated is also increased.
  • the characteristics of the Schottky barrier deteriorate, the leakage current passing through the Schottky barrier increases, and conversely, the current on the outer peripheral side decreases.
  • the bonding pad is light-impermeable, Even if the amount of light emitted inside the center of the region increases, the amount of light extracted outside hardly increases.
  • the current in the outer peripheral portion of the semiconductor region decreases, the amount of light emitted inside the outer peripheral portion of the semiconductor region decreases, and the amount of light extracted outside via the transparent electrode also decreases. For this reason, it was not possible to obtain a light emitting diode having high light emitting efficiency using an n-type silicon substrate.
  • a light emitting diode in which a current block layer made of an insulating material is provided between the bonding pad electrode and the semiconductor region in order to limit the current below the bonding pad electrode is known. A special process for forming the current block layer is required, which inevitably increases the cost of the light emitting diode. Disclosure of the invention
  • An object of the present invention is to reduce a voltage drop and a driving voltage of a nitride semiconductor device using a silicon substrate.
  • a buffer region including at least one n-type nitride semiconductor layer disposed on the alloy layer;
  • a first electrode connected to the main semiconductor region
  • a second electrode connected to the other main surface of the p-type silicon substrate
  • the present invention relates to a nitride-based semiconductor device, comprising:
  • the main part of the semiconductor element means an active part or an active part of the semiconductor element.
  • the semiconductor element may have another electrode in addition to the first and second electrodes.
  • the main semiconductor It is desirable to include at least the active layer and the p-type nitride semiconductor layer in the body region.
  • the main semiconductor region includes at least a p-type base region and an n-type emitter region.
  • the main semiconductor region includes at least a p-type body region and an n-type source region.
  • the alloy layer desirably has a function of generating electrons and holes at or near the interface with the p-type silicon substrate and recombining the electrons and holes.
  • the alloy layer is an alloy layer of gallium, aluminum, aluminum and silicon.
  • the buffer region includes a first buffer layer made of a nitride semiconductor containing at least aluminum and formed on the alloy layer, and at least a gallium formed on the first buffer layer. And a second buffer layer made of an n-type nitride semiconductor containing a semiconductor.
  • the first buffer layer in the buffer area is the first buffer layer in the buffer area
  • the first buffer layer in the buffer region is an aluminum nitride layer having a thickness of 211111 to 6111111.
  • the second buffer layer in the buffer area includes:
  • the second buffer layer in the buffer region is made of an n-type nitride semiconductor containing indium and gallium.
  • the buffer region further has a multi-layer buffer region on the second buffer layer, and the multi-layer buffer region is a nitride containing A 1 (aluminum) in a first ratio.
  • a plurality of first layers comprising a semiconductor; and a plurality of second layers comprising a nitride semiconductor not containing A 1 or containing a second proportion smaller than the first proportion, wherein the first It is preferable that the layers and the second layers are alternately stacked.
  • the main semiconductor region is a region for forming a light emitting diode, and has at least an active layer and a p-type nitride semiconductor layer disposed on the active layer.
  • the anode electrode is electrically connected to the p-type nitride semiconductor layer, and the second electrode is a cathode electrode.
  • the first electrode includes a light-transmitting conductive film electrically connected to the p-type nitride semiconductor layer and a connection metal layer formed on a part of the surface of the conductive film. Preferably.
  • connection metal layer is desirably made of a material capable of forming a Schottky barrier between the connection metal layer and the p-type nitride semiconductor layer.
  • the nitride-based semiconductor element further includes an n-type auxiliary nitride semiconductor layer disposed between the p-type nitride semiconductor layer and the conductive film.
  • the main semiconductor region is a region for forming a transistor, has at least a p-type base region and an n-type emitter region, and the first electrode is electrically connected to the n-type emitter region.
  • -It is desirable to have a source electrode.
  • the main semiconductor region is a region for forming an insulated gate field effect transistor, and has at least a p-type body region and an n-type source region arranged adjacent to the p-type body region.
  • the first electrode is a source electrode electrically connected to the n-type source region
  • the second electrode is a drain electrode, and preferably has a gate electrode.
  • the method for manufacturing a nitride-based semiconductor device according to the present invention includes a step of preparing a p-type silicon substrate having conductivity;
  • the method for manufacturing a nitride-based semiconductor device includes a step of preparing a p-type silicon substrate having conductivity
  • an alloy layer containing at least gallium, aluminum, and silicon between the P-type silicon substrate and the first buffer layer.
  • a p-type silicon substrate is used despite having a buffer region including an n-type nitride semiconductor layer. Therefore, even if elements of group III such as G a and A 1 contained in the buffer region diffuse into the p-type silicon substrate, these elements are p-type impurities with respect to silicon. p n junction does not occur in the mold silicon substrate.
  • the alloy layer has a function of generating electrons and holes at the interface with the p-type silicon substrate and recombining the electrons and holes. As a result, the potential barrier at the heterojunction between the p-type silicon substrate and the n-type buffer region is reduced, and the driving voltage of the semiconductor device can be easily reduced significantly.
  • the buffer region is provided, a main semiconductor region with good crystallinity can be obtained.
  • a light-transmitting conductive film in which the first electrode of the light-emitting diode is electrically connected to the p-type nitride semiconductor layer and a part of a surface of the conductive film
  • the connection metal layer is formed on the semiconductor layer
  • a short-circuit barrier is generated between the connection metal layer and the semiconductor region as described above, and the short-circuit barrier is in the order of the light emitting diode. It has the function to block the direction current.
  • the power loss and heat generation of the light emitting diode are large, the function of blocking the forward current of the light emitting diode due to the Schottky barrier is reduced.
  • FIG. 1 is a sectional view schematically showing a light emitting diode according to Example 1 of the present invention.
  • FIG. 2 is a characteristic diagram showing a relationship between forward voltage and current of the light emitting diode of FIG. 1 and a conventional light emitting diode.
  • FIG. 3 shows the effect of reducing the driving voltage of the light emitting diode in Fig. 1 in a conventional light emitting diode.
  • FIG. 3 is an energy band diagram shown in comparison with an energy band.
  • FIG. 4 is a sectional view schematically showing a light emitting diode according to the second embodiment of the present invention.
  • FIG. 5 is a sectional view schematically showing a light emitting diode according to the third embodiment of the present invention.
  • FIG. 6 is a sectional view schematically showing a light emitting diode according to Example 4 of the present invention.
  • FIG. 7 is a sectional view schematically showing a light emitting diode according to Embodiment 5 of the present invention.
  • FIG. 8 is a sectional view schematically showing a transistor according to Example 6 of the present invention.
  • FIG. 9 is a sectional view schematically showing a field-effect transistor according to Embodiment 7 of the present invention.
  • the light emitting diode as the nitride-based semiconductor device according to the first embodiment shown in FIG. 1 includes a p-type silicon substrate 1, an alloy layer 2, a buffer region 3, and a main part of the light emitting diode. It has a main semiconductor region 4 and first and second electrodes 5 and 6.
  • the buffer region 3 includes a first buffer layer 11 epitaxially grown on a p-type silicon substrate 1 and an n-type second buffer layer 12.
  • the main semiconductor region 4 includes an n-type nitride semiconductor layer 13, an active layer 14, and a p-type nitride semiconductor layer 15 epitaxially grown on the puffer region 3. Light emitted from the active layer 14 is extracted to the outside from the main surface of the main semiconductor region 4 where the first electrode 5 is disposed.
  • the p-type silicon substrate 1 is a characteristic feature of the present invention, and despite the fact that the n-type second buffer layer 12 is disposed thereon, the opposite is true. It has conductivity type.
  • the silicon substrate 1 is doped with a group 3 element such as B (poron) which functions as a p-type impurity at a concentration of, for example, about 5 ⁇ 10 18 cm—3 to 5 ⁇ 10 19 cm— 3. Have been. Therefore, the silicon substrate 1 is a conductive substrate having a low resistivity of about 0.0001 ⁇ ⁇ o ⁇ to 0.01 ⁇ ⁇ cm, and a current path between the first and second electrodes 6 and 7. It becomes.
  • the silicon substrate 1 has a thickness that can function as a mechanical support substrate such as the buffer region 3 and the main semiconductor region 4 thereon, for example, 350 nm.
  • the alloy layer 2 on the p-type silicon substrate 1 is an alloy layer of silicon (Si), gallium (Ga), indium (In), and aluminum (A1). Electrons and holes are generated at the interface between the alloy layer 2 and the silicon substrate 1 and at the interface between the alloy layer 2 and the buffer region 3, and recombination of electrons and holes occurs. Therefore, the alloy layer 2 can be called a potential barrier reduction layer, and has a function of lowering a potential barrier generated between the silicon substrate 1 and the buffer region 3. In order to sufficiently obtain the effect of reducing the potential barrier, it is desirable that the alloy layer 2 has an average thickness of 5 nm or more. Note that the alloy layer 2 may have a uniform thickness or a non-uniform thickness. Details of the formation of the alloy layer 2 will be described later.
  • the buffer region 3 is disposed on the alloy layer 2 and includes a first buffer layer 11 made of a nitride semiconductor containing A1 (aluminum) at a first ratio, and a first buffer layer 11 containing no A1 or the first buffer layer 11 containing no A1. It is formed in combination with a second buffer layer 12 made of an n-type nitride semiconductor containing a second ratio smaller than 1.
  • the first buffer layer 11 is, for example,
  • the first buffer layer 11 in the embodiment of FIG. 1 is formed to a thickness of about 3 nm.
  • the first buffer layer 11 can be doped with an n-type impurity such as silicon (Si).
  • B (boron) can be added to the first buffer layer 11.
  • the M is at least one element selected from In (indium) and B (boron),
  • the X and y are 0 ⁇ X ⁇ 1,
  • the first buffer layer 11 containing A 1 It is desirable that the material is formed of a material whose difference from the lattice constant between the second silicon substrate 1 and the p-type silicon substrate is smaller than the difference between the lattice constant between the second buffer layer 12 and the p-type silicon substrate.
  • the first buffer layer 11 has a difference in thermal expansion coefficient between the first buffer layer 11 and the p-type silicon substrate 1 because the second buffer layer 12 or the main semiconductor regions 4 to 4c and the p-type silicon substrate It is desirable in terms of characteristics that the material be smaller than the difference in thermal expansion coefficient between the two.
  • the first buffer layer 11 has a function of delaying the start of diffusion of In and Ga contained in the second buffer layer 12 into the silicon substrate 1. To obtain these functions, the first buffer layer 11 preferably has a thickness of 2 nm to 60 nm.
  • the second buffer layer 12 of the buffer region 3 is formed of an n-type nitride semiconductor containing at least gallium (Ga), for example,
  • the second buffer layer 1 2 of this embodiment having a thickness of 3 0 nm n-type nitride gas re um indium (I n .. 5 G a .. 5 N). Note that B (boron) can be added to the second buffer layer 12.
  • M is at least one element selected from In (indium) and B (boron),
  • a and b are 0 ⁇ a ⁇ 1
  • the composition of the first and second buffer layers 111 changes during the epitaxial growth process due to interdiffusion with adjacent regions. Accordingly, the components of the first and second buffer layers 11.1.2 here indicate these main components.
  • the second buffer layer 12 containing G a and I n has a buffer function for forming the main semiconductor region 4 thereon, and also has G a and I n on the silicon substrate 1 during the epitaxial growth process. Has the function of supplying.
  • the thickness of the second buffer layer 12 is desirably set to 1 nm or more to supply G a In to the silicon substrate 1 as necessary and sufficient. It is desirable to set the thickness to 500 nm or less in order to prevent 12 cracks.
  • the main semiconductor region 4 for the well-known double heterostructure light emitting diode is composed of an n-type nitride semiconductor layer 13, an active layer 14, and a p-type nitride layer sequentially disposed on the second buffer layer 12.
  • the n-type nitride semiconductor layer 13 of the main semiconductor region 4 has, for example,
  • the ⁇ -type nitride semiconductor layer 13 may be called an ⁇ -type cladding layer of the light emitting diode.
  • the active layer 14 is, for example,
  • the active layer 14 is formed of gallium indium nitride (InGaN).
  • FIG. 1 schematically shows the active layer 14 as a single layer, it actually has a well-known multiple quantum well structure. Needless to say, the active layer 14 can be composed of one layer.
  • the active layer 14 is not doped with impurities for determining conductivity type, but may be doped with p-type or n-type impurities.
  • Type nitride semiconductor layer 15 has a thickness of 500! ! ! ! ! ! The type
  • Type nitride semiconductor layer 15 is sometimes called a ⁇ cladding layer.
  • the active layer 14 and the type nitride semiconductor layer 15 constituting the main semiconductor region 4 are formed on the silicon substrate 1 via the buffer region 3, Is relatively good.
  • the first electrode 5 functioning as the anode electrode is connected to a part of the surface of the p-type nitride semiconductor layer 15, and the second electrode 6 functioning as the cathode electrode is connected to the lower surface of the p-type silicon substrate 1 ing.
  • a contact p-type nitride semiconductor layer is additionally provided on the p-type nitride semiconductor layer 15, and the first electrode 5 is connected here. be able to.
  • a p-type silicon substrate 1 having a principal plane defined by the (111) plane in the crystal orientation indicated by the Miller index is prepared.
  • the well-known hydrogen termination is performed on the silicon substrate 1 with an HF-based etching solution.
  • the substrate 1 is charged into a well-known OMVPE (Organic Metallic Vapor Phase Epitaxy), that is, a reaction chamber of a metal organic chemical vapor deposition apparatus, and the temperature is raised to, for example, 170.
  • OMVPE Organic Metallic Vapor Phase Epitaxy
  • thermal cleaning is performed at 110 ° C for 10 minutes to remove the oxide film on the surface of the substrate 1, and then the temperature is lowered to 110 ° C, for example, to stabilize.
  • an aluminum nitride layer (A 1 N layer) is formed to a thickness of, for example, 3 nm as the first buffer layer 11 of the buffer region 3 by the OMVPE method.
  • TMA trimethylaluminum gas
  • NH 3 ammonia gas
  • TMI trimethylindium gas
  • TMG trimethylgallium gas
  • a second buffer layer 12 of I no.sG a 0.5N is formed.
  • Silane gas is used to introduce silicon as an n-type impurity.
  • G a and In of the second buffer layer 12 are diffusible substances, a first buffer layer 11 made of A 1 N is provided, and the first buffer layer 11 Have a diffusion delay function of G a and I n, G a and I n pass through the first buffer layer 11 to the silicon substrate 1 during formation of the second buffer layer 12. Difficult to spread. Therefore, the crystallinity does not deteriorate during the epitaxial growth of the second buffer layer 12.
  • n-type nitride semiconductor layer 13 composed of n-type GaN in the main semiconductor region 4
  • supply of TMG, TMI, and SiH to the reaction chamber of the OMV PE apparatus was stopped.
  • the temperature of the substrate 1 was raised to 110 ° C.
  • the TMG 4. 3 umo 1 / in, silane (S i H 4) 1.
  • S nmol Zm in, the ammonia proportion of 5 3. 6 mm ol / min into the reaction chamber .
  • an n-type nitride semiconductor layer 13 made of n-type GaN having a thickness of 2 nm is obtained.
  • the n-type non-net concentration of the nitride semiconductor layer 1 3 is 3 X 1 0 1 8 c m_ 3 For example, lower than the impurity concentration of the substrate 1.
  • the n-type nitride semiconductor layer 13 of the main semiconductor region 4 is It has good crystallinity inheriting the crystallinity of the second layer 12.
  • G a and I n of the second buffer layer 12 are slightly reduced in the first buffer layer 11 made of A 1 N in the latter half of the formation of the n-type nitride semiconductor layer 13. 4007849
  • the alloy layer 2 shown in FIG. 1 has not yet been formed.
  • Ga and In can be diffused into the substrate 1 during formation of the n-type nitride semiconductor layer 13.
  • an active layer 14 having a known multiple quantum well structure is formed on the n-type nitride semiconductor layer 13 functioning as an n-type cladding layer.
  • the active layer 14 having a multiple quantum well structure is shown as a single layer for simplicity of illustration, but it is actually composed of a plurality of barrier layers and a plurality of well layers. For example, four layers are alternately arranged.
  • the active layer 14 having a multiple quantum well structure is obtained by repeating the formation of the barrier layer and the well layer, for example, four times.
  • the active layer 14 inherits the crystallinity of the underlying n-type nitride semiconductor layer 13 and has good crystallinity.
  • the active layer 14 can be doped with, for example, a p-type impurity.
  • Ga and In of the second buffer layer 12 diffuse into the substrate 1 through the first buffer layer 11 from the middle of the formation period of the active layer 14, and the first buffer layer 1 A1 of 1 also diffuses into the substrate 1.
  • an alloy layer 2 of Si, Ga, In, and A1 shown in FIG. The formation period of the alloy layer 2 can be adjusted by the thickness of the first buffer layer 11. All of Ga, In, and A 1 diffused into the substrate 1 do not become the alloy layer 2, and a p-type impurity diffusion region 16 including all or part of Ga, In, and Al is formed deeper than the alloy layer 2.
  • the substrate 1 is p-type, the conductivity type does not reverse.
  • a p-type nitride semiconductor layer 15 made of p-type GaN having a thickness of about 500 nm is formed on the active layer 14.
  • Magnesium (Mg) is introduced at a concentration of, for example, 3X10i 8 cm- 3 , and functions as a p-type impurity.
  • the first and second electrodes 5 are formed by a well-known vacuum evaporation method to complete the light emitting diode.
  • a characteristic line A in FIG. 2 indicates a current flowing through the light emitting diode when the first electrode 5 applies a ⁇ and the second electrode 6 applies a negative forward voltage to the light emitting diode according to the first embodiment. Is shown.
  • the characteristic line B in FIG. 2 shows the current of the light-emitting diode when a forward voltage is applied to the conventional light-emitting diode in which the substrate 1 is an n-type silicon substrate as in Patent Document 1 described above.
  • the drive voltage required to pass a current of 20 mA to the light-emitting diode is 3.36 V for the characteristic line A and 3.98 V for the characteristic line B. Therefore, the drive voltage for flowing a current of 20 mA can be reduced by 0.62 V by a very simple method of changing the conductivity type of the substrate 1 from the conventional n-type to the p-type.
  • Figure 3 is an energy band diagram for explaining the reason why the forward drive voltage of the light emitting diode can be reduced.
  • Ec indicates the conduction band
  • Ev indicates the valence band
  • ⁇ f indicates the Fermi level.
  • FIG. 3A shows an energy band state when an n-type GaN layer is directly epitaxially grown on an n-type Si substrate (n-Si).
  • n-Si n-type Si substrate
  • FIG. 3B shows an energy band state between the substrate and the InGaN layer when the first buffer layer 11 made of AlN in FIG. 1 in Patent Document 1 is made negligibly thin. It is shown.
  • Fig. 3 (B) an alloy layer is formed on the surface of the n-type silicon substrate (n-Si), which suppresses the potential barrier of height ⁇ ⁇ shown in Fig. 3 (A). ing. Only 4007849
  • Ga diffusion region is a p-type semi-conductor region, pn junction in silicon substrate (n-S i) occurs, has occurred potential barrier height BH 2 is.
  • FIG. 3 (C) shows an energy band state when a p-type silicon substrate (p-Si) is used according to the present embodiment, similarly to FIG. 3 (B).
  • p-Si p-type silicon substrate
  • a pn junction is not formed even if the p-type impurities Ga, In, and A1 diffuse into the p-type silicon substrate 1.
  • n-GalnN layer! Single S i the potential barrier there height BH 3 Ru between the layers, the height BH 3 of this potential barrier to and interposed alloy layer lower than the height BH 2 shown in FIG. 3 (B) Therefore, the voltage drop here is extremely small.
  • the crystallinity of the main semiconductor region 4 can be kept good, and the driving voltage of the light emitting diode can be easily greatly reduced. That is, the p-type silicon substrate 1 is used in spite of having the n-type buffer region 3. For this reason, even if the elements belonging to Group 3 such as Al, Ga, and In contained in the buffer region 3 diffuse into the p-type silicon substrate 1, these elements are p-type impurities with respect to silicon. Therefore, no pn junction occurs in the p-type silicon substrate 1. Therefore, what corresponds to the voltage drop due to the pn junction in the silicon substrate generated in Patent Document 1 does not occur in the p-type silicon substrate 1 according to the present invention.
  • the alloy layer 2 has a function of generating electrons and holes at the interface with the p-type silicon substrate 1 and recombining the electrons and holes, the p-type silicon substrate 1 and the n-type buffer The potential barrier at the heterojunction with region 3 is reduced. Therefore, according to this embodiment, a drastic reduction in the driving voltage of the light emitting diode can be easily achieved.
  • Example 2 Since the buffer region 3 is provided, the main semiconductor region 4 having good crystallinity can be obtained.
  • Example 2
  • FIG. 4 a light emitting diode according to a second embodiment shown in FIG. 4 will be described.
  • Fig. 4 In FIGS. 5 to 9 to be described later, substantially the same parts as those in FIG. 1 are denoted by the same reference numerals, and description thereof will be omitted.
  • the light emitting diode shown in FIG. 4 has the same structure as FIG. 1 except that a buffer region 20 having a multilayer structure is added to the buffer region 3 shown in FIG.
  • the modified buffer region 3a in FIG. 4 is configured by arranging a multilayer buffer region 20 on the first and second buffer layers 11 and 12 formed in the same manner as in FIG. ing.
  • the multi-layer buffer area 2.0 in FIG. 4 is composed of a plurality of first layers 21 and a plurality of second layers 22 which are repeatedly and alternately arranged.
  • the plurality of first layers 21 are made of a nitride semiconductor containing A1 (aluminum) in a first ratio.
  • the plurality of second layers 22 are made of a nitride semiconductor that does not contain A 1 or contains a second proportion smaller than the first proportion.
  • the first layer 21 is, for example,
  • M is at least one element selected from In (indium) and B (boron),
  • the X and y are 0 ⁇ X ⁇ 1,
  • the first layer 21 is made of A 1 N, and does not contain a conductivity type determining impurity.
  • the first layer 21 can be doped with an n-type impurity such as silicon (Si).
  • the second layer 22 is, for example,
  • M is at least one element selected from In (indium) and B (boron), 4007849
  • a and b are 0 ⁇ a ⁇ 1
  • the second layer 22 is desirably formed of the same nitride semiconductor as the second buffer layer 12, and is made of n-type GaN in this embodiment.
  • the thickness of the second layer 22 is preferably set to 10 ⁇ m or more, which is a thickness that does not generate a quantum mechanical energy level.
  • TMG was flowed at a rate of 50 / zmolZmin to separate the second layer 22 of GaN having a thickness of 25 nm into an epitaxy.
  • Growing kishal. The steps of forming the first and second layers 21 and 22 are repeated 20 times to obtain a buffer region 20 having a multilayer structure.
  • FIG. 4 for simplicity of illustration, only the first and second layers 21 and 22 are each shown in only four layers.
  • the first and second layers 21 and 22 are formed identically with the first and second buffer layers 11 and 12, and the first and second buffer layers 11 and 12 are formed. It can be considered as a part of the buffer region 20 having a multilayer structure.
  • the light emitting diode of Example 3 shown in FIG. 5 is different from the light emitting diode of FIG. 1 in that the n-type nitride semiconductor layer 13 is omitted and the p-type nitride of p-type GaN shown in FIG.
  • the second layer 12 of the buffer region 3 has the same function as the n-type nitride semiconductor region 13 of FIG. 1 for a double heterostructure. The same effect as the light emitting diode of FIG. 1 can be obtained by the light emitting diode shown in FIG. Example 4
  • the light emitting diode of Example 4 shown in FIG. 6 has a deformed first electrode 5a, and is otherwise the same as FIG.
  • the first electrode 5a in FIG. 6 includes a light-transmitting conductive film 51 formed on almost the entire surface of the main semiconductor region 4, that is, the surface of the p-type nitride semiconductor layer 15, and this conductive film. And a connection metal layer 52, which can also be called a bonding pad electrode, formed substantially at the center on the surface of 51.
  • Optical transparent conductive film 5 1, a mixture of oxide Injumu (I n 2 0 3) and tin oxide (S n O 2), or oxidation Injumu (I n 2 O 3), or tin oxide (S n 0 2 ) And has a function of transmitting light generated in the active layer 14.
  • the light-transmitting conductive film 51 has a thickness of about 10 nm and is in ohmic contact with the p-type nitride semiconductor layer 15.
  • connection metal layer 52 is made of a metal such as Ni (nickel), Au (gold), and A1 (aluminum), and is formed to a thickness that allows bonding of wires (not shown). .
  • the connection metal layer 52 is desirably made of a material that can form a Schottky barrier with the p-type nitride semiconductor layer 15. Since the connecting metal layer 52 is thicker than the conductive film 51, the light generated in the main semiconductor region 4 is not substantially transmitted.
  • the metal of the connecting metal layer 52 is formed on the surface of the conductive film 51 or the conductive film 51 and the surface of the main semiconductor region 4 at the time of forming the connecting metal layer 52 or in a subsequent step. Partially diffuses and creates a short-circuit between the connection metal layer 52 and the main semiconductor region 4. A key barrier is formed.
  • the conductive film 51 and the main semiconductor Current flows into region 4. Since the connection metal layer 52 is in short-circuit contact with the main semiconductor region 4, the current is suppressed by the Schottky barrier, and the short-circuit between the connection metal layer 52 and the main semiconductor region 4 is suppressed. Current hardly flows through one barrier. Therefore, the current component flowing from the conductive film 51 to the outer peripheral portion of the main semiconductor region 4 occupies most of the current between the first and second electrodes 5 a and 6. Light generated based on the current flowing through the outer peripheral portion of the main semiconductor region 4 is extracted above the light-transmitting conductive film 51 without being hindered by the light-impermeable connection metal layer 52.
  • the Schottky barrier degrades with increasing temperature, and the leakage current through the Schottky barrier increases. Since the light emitting diode of the fourth embodiment in FIG. 6 is configured using the p-type silicon substrate 1 like the light emitting diode of the first embodiment in FIG. 1, the light emitting diode in the forward direction is similar to the first embodiment.
  • the driving voltage is relatively small, and the power loss and heat generation are smaller than those using a conventional n-type silicon substrate. Therefore, the deterioration of the Schottky barrier between the connection metal layer 52 and the main semiconductor region 4 due to the heat generated in the silicon substrate 1 and the main semiconductor region 4 is suppressed, and the electric current passing through the Schottky barrier is suppressed. Flow is reduced.
  • the outer peripheral portion of the main semiconductor region 4 for the entire current is The ratio of the flowing current increases, and the luminous efficiency is higher than that of the luminescence diode using the conventional n-type silicon substrate. If the heat generated by the main semiconductor region 4 and the silicon substrate 1 in FIG. 4 can flow to the outer peripheral side, and the luminous efficiency increases.
  • the modified configuration of the first electrode 5a in FIG. 6 can be applied to the light emitting diodes of the second and third embodiments shown in FIGS. Example 5
  • the light-emitting diode of Example 5 shown in FIG. 7 is located between the first electrode 5a and the main semiconductor region 4 of the light-emitting diode of Example 4 in FIG.
  • An ⁇ -type trapping nitride semiconductor layer 53 composed of an ⁇ -type nitride semiconductor doped with ⁇ -type impurities is added to the nitride semiconductor represented by, and the other configuration is the same as that of FIG.
  • the ⁇ -type trapping nitride semiconductor layer 53 is preferably made of ⁇ -type GaN.
  • One main surface of the n-type auxiliary nitride semiconductor layer 53 added in FIG. 7 is in contact with the p-type nitride semiconductor layer 15 and the other main surface is in contact with the light-transmitting conductive film 51.
  • the resistance value of ohmic contact between the conductive film 51 and the n-type auxiliary nitride semiconductor layer 53 is because each of the light-transmitting conductive films 51 has the same characteristics as the 11-type semiconductor. Is extremely low, the power loss here is small, the forward drive voltage is further reduced, and the luminous efficiency is improved.
  • the thickness of the n-type auxiliary nitride semiconductor layer 53 is reduced. It is desirable that the thickness be 1 to 30 nm, more preferably 5 to 10 nm. Further, the thickness of the n-type auxiliary nitride semiconductor layer 53 is desirably a thickness at which a quantum mechanical tunnel effect can be obtained.
  • the p-type nitride semiconductor layer 15 When a forward voltage is applied between the first and second electrodes 5a and 6 in FIG. 7, the p-type nitride semiconductor layer 15 from the conductive film 51 through the n-type trapping nitride semiconductor layer 53 The current flows into.
  • the n-type auxiliary nitride semiconductor layer 53 By forming the n-type auxiliary nitride semiconductor layer 53, the amount of reduction in the barrier of ohmic contact between the n-type auxiliary nitride semiconductor layer 53 and the conductive film 51 is reduced by the n-type auxiliary nitride semiconductor layer 53 and the p-type auxiliary nitride semiconductor.
  • the height of the barrier is larger than that of the layer 15, the forward drive voltage can be reduced by these differences, and the luminous efficiency is improved.
  • the structure of the first electrode 5a in FIG. 7 and the n-type auxiliary nitride semiconductor layer 53 can be applied to the embodiments 2 and 3 in
  • the transistor of Example 6 shown in FIG. 8 has the same configuration as that of FIG. 1 except that the main semiconductor region 4 for the light emitting diode of FIG. 1 is replaced by the main semiconductor region 4b for the transistor. is there.
  • the n-type nitride semiconductor region 13 composed of the n-type GaN of the main semiconductor region 4b and the lower structure are the same as those in FIG.
  • the main semiconductor region 4b includes an n-type nitride semiconductor region 13 functioning as a collector region, and a base region 31 made of a p-type nitride semiconductor epitaxially grown thereon.
  • an emitter region 32 epitaxially grown and made of an n-type nitride semiconductor.
  • a base electrode 33 is connected to the base region 31, and an emitter electrode 34 as a first electrode is connected to the emitter region 32.
  • the second electrode 6 on the lower surface of the p-type silicon substrate 1 functions as a collector electrode.
  • the transistor in FIG. 8 is an npn transistor, when the transistor is turned on, the collector electrode 6 is set to the highest potential, and a current flows from the collector electrode 6 side to the emitter electrode 34 side. Also in this transistor, the voltage drop at the time of ON between the two electrodes 6 and 34 can be reduced as in FIG. Example 7
  • the main semiconductor region 4 for the light emitting diode in FIG. 1 is replaced with a main semiconductor region 4c for the field effect transistor. They have the same configuration.
  • the n-type nitride semiconductor region 13 made of the same n-type GaN as that of FIG. 1 is provided in the main semiconductor region 4c of FIG. In FIG. 9, the n-type nitride semiconductor region 13 functions as a drain region.
  • a body region 41 made of a p-type nitride semiconductor is provided in the region 13 by introducing a p-type impurity, and an n-type impurity is introduced into the body region 41 by introducing an n-type impurity.
  • a source region 42 made of a nitride semiconductor is provided.
  • a good electrode 44 is disposed on the surface of the body region 41 between the source region 42 and the n-type nitride semiconductor region 13 as a drain region via an insulating film 43.
  • a source electrode 45 as a first electrode is connected to the source region 42.
  • the second electrode 6 on the lower surface of the p-type silicon substrate 1 functions as a drain electrode.
  • the buffer region 3 in FIG. 8 can also be used as a collector region, and the buffer region 3 in FIG. 9 can also be used as a drain region.
  • the second buffer layer 12 of the buffer areas 3 and 3a contains In, it can be a layer that does not contain In.
  • the alloy layer 2 is formed using the heating in the epitaxial growth process of the buffer regions 3, 3a and the main semiconductor regions 4, 4, a, 4b, 4c. The alloy layer 2 can be formed in an independent step.
  • the present invention can be applied to a rectifier diode having a pn junction or a Schottky diode having a Schottky barrier electrode. Further, the present invention can be applied to all semiconductor devices in which current flows in the thickness direction of the substrate 1.
  • the present invention can be used for a semiconductor device such as a light emitting diode, a transistor, a field effect transistor, and a rectifier diode.

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Abstract

窒化物系半導体素子を形成するためにp型不純物がドープされ且つ十分な導電性を有するp型シリコン基板(1)を用意する。シリコン基板(1)の上に、AlNから成る第1のバッファ層(11)、n-InGaNから成る第2のバッファ層(12)、n-GaNから成るn型窒化物半導体層(13)、活性層(14)、及びp-GaNから成るp型窒化物半導体層(15)を順次にエピタキシャル成長させる。エピタキシャル成長時の加熱処理によって第1の層(11)のAl、第2の層12のGa及びInがp型シリコン基板(1)に拡散してp型シリコン基板(1)とバッファ層(11)との間に合金層(2)が形成される。Al，Ga，Inは合金層(2)に隣接するp型シリコン基板(1)の内部にも拡散するが、Al，Ga，Inはシリコンに対してp型不純物として機能し且つシリコン基板(1)がp型であるので、シリコン基板(1)中にpn接合が形成されない。この結果、窒化物系半導体素子の駆動電圧が低くなる。

Description

窒化物系半導体素子及びその製造方法 技術分野
本発明は、 発光ダイオー ド （L ED)、 トランジスタ等の窒化物系半 明
導体素子及びその製造方法に関する。
田
背景技術 書
窒化物系半導体素子を構成するための基板はサファイア又はシリ コ ンカーバイ ト又はシリ コンから成る。 シリコン基板はサファイア基板及 びシリコンカーバイ ト基板に比べて切断が容易であり、 低コス ト化が可 能であるという特長を有する。 また、 シリ コン基板はサファイア基板で は得ることできない導電性を得ることができる。 このため、 シリ コン基 板を電流通路として使用することができる。 しかし、 シリ コン基板と窒 化物半導体との間の電位障壁のために比較的大きい電圧降下が生じ、 発 光ダイォードの駆動電圧が比較的高くなる。
日本の特許公開公報 2 0 0 2— 20 8 7 2 9号 （以下、 特許文献 1 と 言う。） にシリ コン基板における上記の欠点を解決するための技術が開 示されている。 この特許文献 1では、 n型シリ コン基板上に、 バッファ 層としての A 1 N (窒化アルミユウム） 層、 シリコン基板と同一の導電 型を有する n型 I n G a N (窒化ガリ ゥムインジウム） 層、 n型 G a N (窒化ガリゥム） 層、 I n G a Nから成る活性層、 及ぴ p型 G a N層が 順次にェピタキシャル成長されている。 この技術によると、 I n G a N 層の I nと G a、 及ぴ A 1 N層の Al がシリコン基板に拡散し、 シリコ ン基板の表面領域に G a と I nと A 1 と S i とから成る合金層即ち金 層化合物領域が生じる。 この合金層は、 シリコンと A 1 Nとの間のへテ 口接合の電位障壁を下げる機能を有する。 この結果、 発光ダイオードに 所定の電流を流す時の駆動電圧を低くすることができ、 電力損失が低減 し、 発光ダイオー ドの効率が向上する。
しかし、 このような金層化合物領域を形成した場合でも、 A 1 N層及 ぴ n型 I n G a N層の A 1、 I n及ぴ G aが n型シリコン基板に拡散す る。 A l、 I n及び G a等の 3族元素はシリ コンに対して p型不純物と して機能するので、 n型シリコン基板の表面部分に p型領域が形成され、 シリ コン基板中に p n接合が生じる。 この p n接合は約 0 . 6 Vの順方 向電圧降下を生じさせる。 この結果、 シリ コン基板と窒化物半導体との 間の電位障壁は比較的大きく、 発光ダイォードの電圧降下即ち駆動電圧 はサファイア基板を使用した発光ダイォードに比べて 1 . 2倍程度高く なる。
上述の電圧降下及ぴ駆動電圧が高いという問題は、 発光ダイォード以 外のトランジスタ等の別の窒化物系半導体素子においても生じる。
発光ダイォードの別な問題として、 光の取り出しと電気的接続との両 方を満足する電極を容易に形成することが困難であるという問題があ る。 即ち、 一般的には発光機能を有する半導体領域の表面に例えば酸化 ィンジュムと酸化錫との混合物から成る透明電極を設け、 更に透明電極 の表面上のほぼ中央にワイャ等を接続するためのボンディングパッ ド 電極を設ける。 透明電極は例えば 1 0 n m程度の厚みの薄い導体膜であ るので、 ボンディングパッ ド電極の金属材料が透明電極又は透明電極と 半導体領域との両方に拡散し、 半導体領域とボンィングパッド電極との 間にショ ッ トキ一障壁が形成される。 このショッ トキ一障壁は発光ダイ ォードの順方向電流を阻止する機能を有するので、 半導体領域における ボンディングパッ ド電極の下の部分に流れる電流が抑制され、 半導体領 域の外周側部分の電流が増大される。 ところで、 n型シリコン基板を使 用することによって発光ダイォードの順方向の駆動電圧が大きくなる と、 シリ コン基板及ぴ半導体領域における電力損失も大きくなり、 ここ での発熱量も大きくなり、 前述のショ ッ トキー障壁の特性が劣化し、 こ のショッ トキ一障壁を通るリーク電流が増大し、 逆に外周側部分の電流 が減少する。 ボンディングパッ ド部分は光非透過性であるので、 半導体 領域の中央内部での発光量は増大しても外部に取り出す光量はほとん ど増大しない。 また、 半導体領域の外周部分の電流が減少すると半導体 領域の外周部分の内部での発光量が少なくなり、 透明電極を介して外部 に取り出される光量も減少する。 このため、 n型シリ コン基板を使用し て高い発光効率を有する発光ダイォードを得ることができなかった。 な お、 ボンディングパッ ド電極の下部の電流を制限するために、 ボンディ ングパッ ド電極と半導体領域との間に絶縁性材料から成る電流ブ口ッ ク層を設けた発光ダイォードが公知であるが、 電流プロック層を形成す るための特別な工程が必要になり、 発光ダイォードのコス トが必然的に 高くなる。 発明の開示
本発明の目的は、 シリコン基板が使用されている窒化物系半導体素子 の電圧降下及び駆動電圧の低減を図ることにある。
上記目的を達成するための本発明は、
導電性を有している p型シリコン基板と、
前記 p型シリコン基板の一方の主面上に形成され且つ少なく ともガリウム とアルミニウムとシリコンとを含んでいる合金層と、
前記合金層の上に配置された少なく とも 1つの n型窒化物半導体層 を含むバッファ領域と、
前記バッファ領域の上に配置された半導体素子の主要部を形成する ための主半導体領域と、
前記主半導体領域に接続された第 1の電極と、
前記 p型シリコン基板の他方の主面に接続された第 2の電極と
を備えていることを特徴とする窒化物系半導体素子に係るものである。 前記半導体素子の主要部とは、 半導体素子の活性部又は能動部を意味 する。 また、 前記半導体素子は前記第 1及び第 2の電極の他に更に別の 電極を有することができる。
前記半導体素子として発光ダイォードを構成する時には、 前記主半導 体領域に少なく とも活性層と p型窒化物半導体層とを含めることが望 ましい。
前記半導体素子としてトランジスタを構成する時には、 前記主半導体 領域に少なく とも p型ベース領域と n型エミ ッタ領域とを含めること が望ましい。
前記半導体素子として絶縁グー ト型電界効果トランジスタを構成する 時には、 前記主半導体領域に少なく とも p型ボディ領域と n型ソース領 域とを含めることが望ましい。
前記合金層は、 前記 p型シリ コン基板との界面又はこの界面近傍にお いて電子及び正孔を発生させ且つ電子及ぴ正孔を再結合させる機能を 有していることが望ましい。
前記合金層は、 ガリ ゥムとィンジゥムとアルミニウムとシリコンとの 合金層であることが望ましい。
前記バッファ領域は、 前記合金層の上に形成された少なく ともアルミ 二ゥムを含む窒化物半導体から成る第 1 のバッファ層と前記第 1 のパ ッファ層の上に形成された少なく ともガリ ゥムを含む n型窒化物半導 体から成る第 2のバッファ層とを有していることが望ましい。
前記バッファ領域の前記第 1のバッファ層は、
化学式 A 1 x I n y G a Χ_Χ_ΥΝ,
ここで、 χ及ぴ yは 0 < χ≤ 1、
0≤ y < 1、
0 < x + y≤ 1
を満足する数値、
で示すことができる材料から成ることが望ましい。
前記バッファ領域の前記第 1のバッファ層は、 2 11111〜 6 0 11 111の厚 さを有する窒化アルミニゥム層であることが望ましい。
前記バッファ領域の前記第 2のバッファ層は、
化学式 A 1 a I n bG a x_a_bN,
ここで、 a及ぴ bは 0≤ a < l、 0≤ b < 1、
a < x、
を満足する数値、
で示すことができる材料に n型不純物が添加されたものであるから成 ることが望ましい。
前記バッファ領域の前記第 2のバッファ層は、 インジウムとガリ ゥムとを 含む n型窒化物半導体から成ることが望ましい。
前記バッファ領域は、 更に、 前記第 2のバッファ層の上に多層構造の バッファ領域を有し、 前記多層構造のバッファ領域は、 A 1 (アルミ二 ゥム） を第 1の割合で含む窒化物半導体から成る複数の第 1の層と、 A 1 を含まない又は前記第 1 の割合より も小さい第 2の割合で含む窒化 物半導体から成る複数の第 2の層とから成り、 前記第 1の層と前記第 2 の層とが交互に積層されていることが望ましい。
前記主半導体領域は発光ダイォードを形成するための領域であって、 少なく とも活性層とこの活性層の上に配置された p型窒化物半導体層 とを有しており、 前記第 1 の電極は前記 p型窒化物半導体層に電気的に 接続されたァノード電極であり、 前記第 2の電極はカソード電極である ことが望ましい。
前記第 1 の電極は前記 p型窒化物半導体層に電気的に接続された光 透過性を有する導電膜と、 前記導電膜の表面の一部の上に形成された接 続用金属層とから成ることが望ましい。
前記接続用金属層は、 前記 p型窒化物半導体層との間にショッ トキー 障壁を形成することができる材料から成ることが望ましい。
前記窒化物系半導体素子は、 更に、 前記 p型窒化物半導体層と前記導 電膜との間に配置された n型補助窒化物半導体層を有していることが 望ましい。
前記主半導体領域はトランジスタを構成するための領域であって、 少なく とも p型ベース領域と n型エミッタ領域とを有し、 前記第 1の電極は前記 n 型エミッタ領域に電気的に接続されたェミッタ電極であり、 前記第 2の電極 はコレクタ電極であり、 更に、 前記 p型ベース領域に電気的に接続されたべ
—ス電極を有していることが望ましい。
前記主半導体領域は絶縁ゲー ト型電界効果トランジスタを構成する ための領域であって、 少なく とも p型ボディ領域と該 p型ボディ領域に 隣接配置された n型ソース領域とを有し、 前記第 1の電極は前記 n型ソ ース領域に電気的に接続されたソース電極であり、 前記第 2の電極はド レイ ン電極であり、 更に、 ゲート電極を有していることが望ましい。 また、 本発明に従う窒化物系半導体素子を製造する方法は、 導電性を 有している p型シリ コン基板を用意する工程と、
前記 p型シリ コン基板上に少なく ともガリ ウムとアルミユウムとシ リコンとを含んでいる合金層を形成する工程と、
前記合金層の上に少なく ともガリ ゥムを含む n型窒化物半導体をェ ピタキシャル成長させてバッファ層を得る工程と、
前記パッファ層の上に半導体素子の主要部を形成するための窒化物 半導体をェピタキシャル成長させて主半導体領域を得る工程と を有していることが望ましい。
また、 窒化物系半導体素子を製造する方法は、 導電性を有している p型シ リコン基板を用意する工程と、
前記 p型シリ コン基板上に少なく ともアルミユウムを含む窒化物半 導体をェピタキシャル成長させて第 1のバッファ層を得る工程と、 前記第 1のバッファ層の上に少なく ともガリ ゥムを含む n型窒化物 半導体をェピタキシャル成長させて第 2のバッファ層を得る工程と、 前記第 2のバッファ層の上に半導体素子の主要部を形成するための 窒化物半導体をェピタキシャル成長させて主半導体領域を得る工程と を有し、 更に、 前記主半導体領域を得る工程中に、 前記第 1のバッファ 層のアルミエゥムと前記第 2のバッファ層のガリ ゥムを前記 p型シリ コン基板に拡散させて前記 P型シリ コン基板と前記第 1のバッファ層 との間に少なく ともガリ ウムとァルミニゥムとシリ コンとを含んでい る合金層を得ることが望ましい。 本発明においては、 n型窒化物半導体層を含むバッファ領域を有する にも拘らず、 p型シリ コン基板が使用されている。 このため、 バッファ 領域に含まれている G a , A 1等の 3族の元素が p型シリ コン基板に拡 散しても、 これらの元素はシリコンに対して p型不純物であるので、 p 型シリ コン基板に p n接合が生じない。 また、 前記合金層は、 p型シリ コン基板との界面において電子及び正孔を発生させ且つ電子及ぴ正孔 を再結合させる機能を有している。 この結果、 p型シリ コン基板と n型 バッファ領域との間のへテロ接合の電位障壁が低下し、 半導体素子の駆 動電圧の大幅な低減が容易に達成される。
また、 バッファ領域が設けられているので、 結晶性の良い主半導体領 域を得ることができる。
また、 本発明の具体例に従って、 前記発光ダイオードの前記第 1の電 極が前記 p型窒化物半導体層に電気的に接続された光透過性を有する 導電膜と前記導電膜の表面の一部の上に形成された接続用金属層とか ら成る場合には、 前述したように接続用金属層と半導体領域との間にシ ョッ トキ一障壁が生じ、 このショッ トキ一障壁が発光ダイォードの順方 向電流を阻止する機能を発揮する。 しかし、 もし、 発光ダイオードの電 力損失及び発熱が大きと、 ショッ トキ一障壁による発光ダイォードの順 方向電流の阻止機能が低下する。 これに対し、 本発明の具体例に従う発 光ダイォードの電力損失及び発熱は小さいので、 ショッ トキ一障壁によ る発光ダイォードの順方向電流の阻止機能が低下を抑制することがで き、 発光効率が向上する。 図面の簡単な説明
図 1は本発明の実施例 1 に従う発光ダイォードを概略的に示す断面 図である。
図 2は図 1の発光ダイォード及ぴ従来の発光ダイォードの順方向電 圧と電流の関係を示す特性図である。
図 3は図 1の発光ダイォードの駆動電圧の低減効果を従来の発光ダ ィォードと比較して示すエネルギパンド図である。
図 4は本発明の実施例 2に従う発光ダイォードを概略的に示す断面 図である。
図 5は本発明の実施例 3に従う発光ダイォードを概略的に示す断面 図である。
図 6は本発明の実施例 4に従う発光ダイォードを概略的に示す断面 図である。
図 7は本発明の実施例 5に従う発光ダイオードを概略的に示す断面 図である。
図 8は本発明の実施例 6に従う トランジスタを概略的に示す断面図 である。
図 9は本発明の実施例 7に従う電界効果トランジスタを概略的に示 す断面図である。 発明を実施するための最良の形態
次に、 本発明の実施形態を図 1〜図 9を参照して説明する。 実施例 1
図 1に示す実施例 1に従う窒化物系半導体素子としての発光ダイォ ― ドは、 p型シリコン基板 1 と、 合金層 2と、 バッファ領域 3と、 発光 ダイォ—ドの主要部を構成するための主半導体領域 4と、 第 1及び第 2 の電極 5， 6とを有している。 バッファ領域 3は p型シリ コン基板 1上 にェピタキシャル成長された第 1のバッファ層 1 1 と n型の第 2のバッ ファ層 1 2とから成る。 主半導体領域 4はパッファ領域 3上にェピタキ シャル成長された n型窒化物半導体層 1 3と活性層 14 と p型窒化物半 導体層 15とから成る。 活性層 14から放射された光は第 1の電極 5が配 置されている主半導体領域 4の主面から外部に取り出される。
p型シリ コン基板 1は、 本発明の特徴的構成要件であり、 この上に n 型の第 2のバッファ層 1 2が配置されているにも拘らず、 これとは逆の 導電型を有している。 このシリコン基板 1には p型不純物として機能す る例えば B (ポロン） 等の 3族の元素が例えば 5 X 1 0 1 8 c m— 3〜 5 X 1 0 1 9 c m— 3程度の濃度でドーピングされている。 従って、 シリ コン 基板 1は、 0.0001 Ω · ο πι〜0.01 Ω · c m程度の低い抵抗率を有してい る導電性基板であって、 第 1及び第 2の電極 6 , 7間の電流の通路とな る。 また、 このシリ コン基板 1は、 この上のバッファ領域 3、 及び主半 導体領域 4等の機械的支持基板として機能することができる厚み、 例え ば 3 5 0 n mを有する。
p型シリコン基板 1の上の合金層 2は、 シリ コン （ S i ) とガリ ウム ( G a ) とインジウム （ I n ) とアルミニウム （A 1 ) との合金層であ る。 この合金層 2とシリコン基板 1 との界面、 及ぴこの合金層 2とバッ ファ領域 3との界面において電子及ぴ正孔が発生し、 且つ電子及び正孔 の再結合が生じる。 従って、 この合金層 2は、 電位障壁低減層と呼ぶこ ともできるものであって、 シリ コン基板 1 とバッファ領域 3との間に生 じる電位障壁を低くする機能を有する。 電位障壁低減効果を十分に得る ために合金層 2を平均で 5 n m以上の厚さにすることが望ましい。なお、 この合金層 2は均一の厚さを有していてもよいし、 不均一の厚さを有し ていてもよい。 この合金層 2の生成の詳細は追って説明する。
バッファ領域 3は、 合金層 2の上に配置され、 且つ A 1 (アルミユウ ム） を第 1の割合で含む窒化物半導体から成る第 1のバッファ層 1 1 と、 A 1 を含まない又は前記第 1 の割合より も小さい第 2の割合で含む n 型窒化物半導体から成る第 2のバッファ層 1 2 との組み合わせで形成さ れている。
第 1のバッファ層 1 1は、 例えば
ィ匕学式 A 1 x Iny G a x _ y N、
ここで x及ぴ yは 0く x≤ 1、
0≤ y < 1 ,
0 < χ + y≤ 1を満足する数値、
で示される窒化物半導体から成る。 図 1の実施形態の第 1のバッファ層 1 1は:^ = 1、 y = 0に相当する窒化アルミニウム （A1N) である。 第 1のバッファ層 1 1の厚みは 1〜 6 0 n m範囲であることが望ましい。 また、 第 1のバッファ層 1 1の厚みは量子力学的トンネル効果を得るこ とが可能な l〜1 0 nmであることがより望ましく、 更に、 2〜3 n m であることが最も望ましい。 図 1の実施形態の第 1のバッファ層 1 1は 厚さ約 3 n mに形成されている。 なお、 第 1のバッファ層 1 1に例えば シリ コン（ S i )等の n型不純物をドーピングすることができる。また、 第 1のバッファ層 1 1に B (ボロン） を添加することができる。 B (ボ ロン） を含む第 1のバッファ層 1 1は、
化学式 A 1 xMy G a i _ x _ y N
ここで、 前記 Mは、 I n (インジウム） と B (ボロン） とから選択 された少なく とも 1種の元素、
前記 X及ぴ yは、 0 < X ≤ 1、
0≤ y < 1 ,
X + y≤丄
を満足する数値、
で示すことができる。
シリ コン基板 1の面方位を G aを含む窒化物半導体からなる第 2のパ ッファ層 1 2に良好に受け継がさせるために、 A 1 を含む第 1のバッフ ァ層 1 1は、 これと p型シリ コン基板 1 との間の格子定数との差が第 2 のバッファ層 1 2と p型シリ コン基板との間の格子定数の差よりも小さ い材料で形成されていることが望ましい。 また、 第 1のバッファ層 1 1 は、 これと p型シリコン基板 1 との間の熱膨張係数の差が、 第 2のパッ ファ層 1 2又は主半導体領域 4〜 4 c と p型シリコン基板 1 との間の熱 膨張係数の差よりも小さい材料であることが特性上望ましい。 また、 第 1のバッファ層 1 1は、 第 2のバッファ層 1 2に含まれている I n及ぴ G aのシリ コン基板 1に対する拡散開始を遅延させる機能を有する。 こ れ等の機能を得るために第 1のバッファ層 1 1は 2 nm〜6 0 n mの厚 さを有していることが望ましい。 バッファ領域 3の第 2のバッファ層 1 2は、少なく ともガリ ウム（Ga) を含む n型窒化物半導体、 例えば
ィ匕学式 A 1 aInb G a — a— bN
ここで a及ぴ bは 0≤ a < l
0≤ b < 1
a x
yく bを満足する数値、
で示される窒化物半導体に n型不純物を添加したものから成 る。 この実施形態の第 2のバッファ層 1 2は厚さ 3 0 n mの n型窒化ガ リ ウムインジウム （ I n。. 5 G a。. 5N) から成る。 なお、 第 2のバッ ファ層 1 2に B (ボロン） を添加することができる。 B (ボロン） を含 む第 2のバッファ層 1 2は、
化学式 A 1 aMbG a bN
ここで、 前記 Mは I n (インジウム） と B (ボロン） とから選択 された少なく とも 1種の元素、
前記 a及ぴ bは、 0≤ a < 1
0≤ b≤ 1 ,
a + b≤ 1
a < x
を満足させる数値、
で示すことができる。
第 1及び第 2のバッファ層 1 1 1 2の組成はェピタキシャル成長工程中 に隣接する領域との相互拡散により変化する。 従って、 ここでの第 1及び第 2のバッファ層 1 1. 1 2の成分はこれら主成分を示す。
G a と I nとを含む第 2 のバッファ層 12 はこの上に主半導体領域 4 を形成するためのパッファ機能の他に、 ェピタキシャル成長工程中に G a と I nとをシリコン基板 1に供給する機能を有する。 第 2のバッファ の層 12 の厚さは、 G a I nをシリコン基板 1に必要十分に供給する ために 1 nm以上に設定することが望ましく、 この第 2のバッファの層 12 のクラックを防止するために 5 0 0 n m以下に設定することが望ま しい。
周知のタブルへテロ構造の発光ダイオー ドのための主半導体領域 4 は、 第 2のバッファ層 1 2の上に順次に配置された n型窒化物半導体層 1 3 と活性層 14と p型窒化物半導体層 15 とから成る。 なお、 主半導体 領域 4を発光機能領域と呼ぶこともできる。
主半導体領域 4の n型窒化物半導体層 1 3は、 例えば
ィ匕学式 A 1 xIny G a x _x_y N,
ここで x及ぴ yは 0≤ x < 1、
0≤ y < 1 , を満足する数値、
で示される窒化物半導体に η型不純物をドーピングしたもので形成さ れる。 この実施形態の η型窒化物半導体層 1 3は化学式の X = 0、 y = 0に相当する n型 G a Nから成り、 厚さ約 2 μ πιを有する。 この η型窒 化物半導体層 1 3は、 発光ダイォードの ηクラッ ド層と呼ばれることも める。
活性層 14は、 例えば
化学式 A 1 xIny G a x _x_y N,
ここで x及び yは 0≤ x < 1、
0≤ y < 1 , を満足する数値、
で示される窒化物半導体で形成される。 この実施形態では活性層 1 4が 窒化ガリ ウムインジウム （ I n G a N) で形成されている。 なお、 図 1 では活性層 14が 1つの層で概略的に示されているが、 実際には周知の 多重量子井戸構造を有している。 勿論、 活性層 14を 1つの層で構成す ることもできる。 また、 この実施形態では活性層 1 4に導電型決定不純 物がドーピングされていないが、 p型又は n型不純物をドーピングする ことができる。
活性層 14の上に配置された p型窒化物半導体層 15は、 例えば 化学式 A 1 xInyG a x_x_y N,
ここで x及ぴ yは 0≤ xく 1、 0≤ y < 1、 を満足する数値、
で示される窒化物半導体に p型不純物をドーピングしたもので形成さ れる。 この実施形態の！）型窒化物半導体層 15 は厚さ 5 0 0！！！！！の 型
G a Nで形成されている。 なお、 この！）型窒化物半導体層 15 は ρクラ ッ ド層と呼ばれることもある。
主半導体領域 4を構成する n型窒化物半導体層 1 3、 活性層 14 及び 型窒化物半導体層 15 は、 パッファ領域 3を介してシリ コン基板 1の 上に形成されているので、 その結晶性は比較的良好である。
ァノード電極として機能する第 1の電極 5は p型窒化物半導体層 1 5 の表面の一部に接続され、 カソード電極として機能する第 2の電極 6は p型シリ コン基板 1の下面に接続されている。 なお、 第 1の電極 5を接 続するために p型窒化物半導体層 1 5の上にコンタク ト用の p型窒化 物半導体層を追加して設け、 ここに第 1の電極 5を接続することができ る。
次に、 図 1の発光ダイオー ドの製造方法を説明する。
まず、 ミラー指数で示す結晶の面方位において （ 1 1 1 ) 面とされた 主面を有する p型シリコン基板 1を用意する。
次に、 シリ コン基板 1に対して H F系のエツチング液によって周知の 水素終端処理を施す。
次に、 基板 1を周知の O M V P E ( Organometallic Vapor Phase Epitaxy) 即ち有機金属気相成長装置の反応室に投入し、 例えば 1 1 7 0でまで昇温する。 次に、 1 1 7 0 °Cで 1 0分間のサ一マルクリーニン グを行って、 基板 1の表面の酸化膜を取り除いた後、 例えば 1 1 0 o °c まで温度を下げて安定させ、 しかる後 OMVPE法によってバッファ領域 3の第 1のバッファ層 1 1 として窒化アルミニウム層 （A 1 N層） を例 えば 3 n mの厚さに形成する。 この窒化アルミニウム層は、 反応室にト リメチルアルミニゥムガス （以下、 TMAと言う。） を例えば、 6 3 μ m o 1 / m i n , アンモニアガス （NH3) を例えば、 0 · 1 4 m o 1 / m i nの割合で供給することによって形成される。 07849
14
次に、 TMAの供給を停止し、 シリ コン基板 1の温度を 9 5 0でまで 下げ、 しかる後、 OMV P E装置の反応室内に、 トリメチルインジウム ガス （以下、 TM I と言う。） を例えば、 5 9 ^α πι ο ΐ Ζιη ί η、 トリ メチルガリ ウムガス （以下、 TMGと言う。） を例えば、 6 . 2 μ m ο
1 /m i n、 ァンモユアガスを例えば、 0. 2 3 m o 1 /m i n、 及ぴ シランガス（ S i H4)を例えば、 2 1 n m o 1 /m i nの割合で供給し、 A 1 Nから成る第 1 のバッファ層 1 1 の上面に厚さ約 3 O n mの n型
I no.sG a 0.5N からなる第 2のバッファ層 1 2を形成する。 なお、 シ ランガスは n型不純物と してのシリ コンを導入するために使用されて いる。
この第 2のバッファ層 1 2の G a及ぴ I nは拡散可能な物質である が、 A 1 Nから成る第 1のバッファ層 1 1が設けられており、 この第 1 のバッファ層 1 1が G a及び I nの拡散遅延機能を有しているので、 第 2のバッファ層 1 2の形成中に G a及ぴ I nが第 1 のバッファ層 1 1 を通ってシリ コン基板 1に拡散し難い。 従って、 第 2のバッファ層 1 2 のェピタキシャル成長中に、 この結晶性の劣化が生じない。
次に、 主半導体領域 4の n型 G a Nから成る n型窒化物半導体層 1 3 を形成するために、 OMV P E装置の反応室に対する TMG、 TM I、 及ぴ S i H の供給を止めて基板 1の温度を 1 1 1 0 °Cまで上げる。 こ の後、 例えば、 TMGを 4. 3 u m o 1 / i n , シラン （S i H4) を 1 . S n m o l Zm i n、 アンモニアを 5 3. 6 mm o l /m i nの割 合で反応室に供給する。 これにより 2 n mの厚さの n型 G a Nから成る n型窒化物半導体層 1 3が得られる。 この n型窒化物半導体層 1 3の不 純物濃度は例えば 3 X 1 0 1 8 c m_3であり、 基板 1の不純物濃度より は低い。 n型窒化物半導体層 1 3の形成開始時には、 この下の第 2のバ ッファ層 1 2の結晶性は良好に保たれているので、 主半導体領域 4の n 型窒化物半導体層 1 3は第 2の層 1 2の結晶性を受け継いだ良好な結 晶性を有する。 第 2のバッファ層 1 2の G a及ぴ I nは n型窒化物半導 体層 1 3の形成の後半に A 1 Nから成る第 1のバッファ層 1 1に僅か 4007849
15
に拡散するが、 図 1に示した合金層 2はまだ形成されない。 なお、 第 1 のバッファ層 1 1の厚みの調整によって、 n型窒化物半導体層 1 3の形 成中に G a及ぴ I nを基板 1に拡散させることもできる。
次に、 n型クラッ ド層として機能する n型窒化物半導体層 1 3の上に、 周知の多重量子井戸構造の活性層 1 4を形成する。 図 1では図示を簡略 化するために多重量子井戸構造の活性層 1 4が 1つの層で示されてい るが、 実際には複数の障壁層と複数の井戸層とから成り、 障壁層と井戸 層とが交互に例えば 4回線繰返して配置されている。 この活性層 1 4を 形成する時には、 n型 G a N層から成る n型窒化物半導体層 1 3の形成 後に、 OMV P E装置の反応室へのガスの供給を停止して基板 1の温度 を 8 00 °Cまで下げ、 しかる後、 TMGと TM I とアンモニアとを反応 室に所定の割合で供給し、 例えば I 110.02G a 0.98Nから成り且つ厚み 1 3 nmを有している障壁層を形成し、 次に、 TM Iの割合を変えて例え ば I n。. 2G a0.8N力、ら成り且つ例えば厚み 3 nmを有している井戸層 を形成する。 この障壁層及び井戸層の形成を例えば 4回繰り返すことに よって多重量子井戸構造の活性層 1 4が得られる。 活性層 1 4はこの下 の n型窒化物半導体層 1 3の結晶性を受け継いで、 良好な結晶性を有す る。 なお、 活性層 1 4に例えば p型の不純物をドーピングすることがで きる。
この実施形態では、 活性層 1 4の形成期間の途中から第 2のバッファ 層 1 2の Ga及び Inが第 1のパッファ層 1 1を通って基板 1に拡散し、 且つ第 1のバッファ層 1 1の A1 も基板 1に拡散する。 活性層 1 4の形 成期間の後半には、 基板 1の表面側領域に図 1に示す S i と Ga と In と A1 との合金層 2が形成される。 この合金層 2の形成期間は第 1のバ ッファ層 1 1の厚みで調整可能である。 基板 1に拡散した Ga , In， A 1の全てが合金層 2にならず、 合金層 2よりも深くに Ga， In, Al の 全部又は一部を含む p型不純物拡散領域 1 6が生じる。 しかし、 基板 1 が p型であるので、 導電型の反転は生じない。
次に、 シリコン基板 1の温度を 1110°Cまで上げ、 OMV P E装置の反 応室内に、 例えばト リメチルガリウムガス （TMG) を 4.3μ mol/min、 アンモニアガスを 53.6/z molZmiii、 ビスシクロペンタジェニルマグネ シゥムガス （以下、 Cp 2M gと言う。） を 0.12μ molZmin 供給し、 活 性層 1 4上に厚さ約 500nmの p型 GaNからなる p型窒化物半導体層 1 5を形成する。 マグネシウム （Mg) は例えば 3X10i8cm— 3の濃度に 導入され、 p型不純物として機能している。
次に、 第 1及び第 2の電極 5を周知の真空蒸着法によって形成し、 発 光ダイオードを完成させる。
図 2の特性線 Aは上述の第 1の実施形態に従う発光ダイォードに、 第 1の電極 5が芷、 第 2の電極 6が負の順方向電圧を印加した時、 この発 光ダイオードに流れる電流を示す。 図 2の Bの特性線は、 基板 1を前記 特許文献 1 と同様に n型シリコン基板にした従来の発光ダイォードに 順方向電圧を印加した時の発光ダイォードの電流を示す。 この図 2から 明らかなように、 20mAの電流を発光ダイォードに流すために必要な駆 動電圧は、 特性線 Aの時には 3.36Vであり、 特性線 Bの時には 3.98V である。 従って、 基板 1の導電型を従来の n型から p型に変更するとい う極めて簡単な方法によって 20mA の電流を流すための駆動電圧を 0.62V低下させることができる。
図 3は発光ダイォードの順方向の駆動電圧を低下できる理由を説明 するためのエネルギパンド図であり、 Ecは伝導帯、 Evは価電子帯、 Ε f はフェルミ準位を示す。
図 3 (A) には、 n型 S i基板 （n— S i ) に n型 Ga N層を直接にェ ピタキシャル成長をさせた時のエネルギパンド状態が示されている。 こ の図 3 (A)では、比較的高い高さ BH^を有する電位障壁が生じている。 図 3 (B) には、 前記特許文献 1において図 1の Al N から成る第 1 のバッファ層 1 1を無視できる程度に薄く した場合における基板と In Ga N層との間のエネルギパンド状態が示されている。 この図 3 (B) で は、 n型シリ コン基板 （n— S i ) の表面側に合金層が形成され、 これ により、 図 3 (A) に示す高さ ΒΙ^の電位障壁が抑制されている。 しか 4007849
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し、 基板に Ga拡散領域が形成されている。 この Ga拡散領域は p型半 導体領域であるため、 シリ コン基板 （n—S i ) に p n接合が生じ、 高 さ BH2の電位障壁が生じている。
図 3 (C) には、 本実施形態に従って p型シリコン基板 （ p— S i ) を 使用した時のエネルギパンド状態が図 3 (B) と同様に示されている。 本実施形態では、 p型シリ コン基板 1を使用するため、 p型不純物であ る Ga， In, A1が p型シリコン基板 1に拡散しても p n接合が形成さ れない。 n—GalnN層と！）一S i層との間に高さ BH3の電位障壁があ るが、 この電位障壁の高さ BH3は図 3 (B) の高さ BH2よりは低く且つ 合金層が介在しているので、 ここでの電圧降下は極めて小さい。
上述から明らかなように、 本実施形態によれば、 主半導体領域 4の結 晶性を良好に保って発光ダイォードの駆動電圧の大幅な低減を容易に 達成できる。 即ち、 n型バッファ領域 3を有するにも拘らず、 p型シリ コン基板 1が使用されている。 このため、 バッファ領域 3に含まれてい る A l， Ga， I n等の 3族の元素が p型シリ コン基板 1に拡散しても、 これらの元素はシリコンに対して p型不純物であるので、 p型シリコン 基板 1に p n接合が生じない。 従って、 前記特許文献 1で生じたシリコ ン基板における p n接合による電圧降下に相当するものが本発明に従 う p型シリ コン基板 1では生じない。 また、 合金層 2は、 p型シリ コン 基板 1 との界面において電子及ぴ正孔を発生させ、 且つ電子及ぴ正孔を 再結合させる機能を有するので、 p型シリコン基板 1 と n型バッファ領 域 3 との間のへテロ接合の電位障壁が低下する。 従って、 この実施形態 によって発光ダイォードの駆動電圧の大幅な低減を容易に達成するこ とができる。
また、 バッファ領域 3が設けられているので、 結晶性の良い主半導体 領域 4を得ることができる。 実施例 2
次に、 図 4に示す実施例 2の発光ダイオードを説明する。 但し、 図 4 及び後述する図 5〜図 9において図 1 と実質的に同一の部分には同一 の符号を付してその説明を省略する。
図 4の発光ダイォードは、 図 1のパッファ領域 3に多層構造のパッフ ァ領域 2 0を付加し、 この他は図 1 と同一に構成したものである。 図 4 の変形されたバッファ領域 3 a は、 図 1 と同一に形成された第 1及び第 2のバッファ層 1 1， 1 2の上に、 多層構造バッファ領域 20を配置す ることによって構成されている。
図 4の多層構造バッファ領域 2.0は、 繰返して交互に配置された複数 の第 1の層 2 1 と複数の第 2の層 22とによって構成されている。 複数 の第 1の層 2 1は A 1 (アルミニウム） を第 1の割合で含む窒化物半導 体から成る。 複数の第 2の層 2 2は A 1 を含まない又は前記第 1の割合 より も小さい第 2の割合で含む窒化物半導体から成る。
前記第 1の層 2 1は、 例えば
化学式 A 1 xMy G a x_x_y N
ここで、 前記 Mは、 I n (インジウム） と B (ボロン） と から選択された少なく とも 1種の元素、
前記 X及ぴ yは、 0 < X ≤ 1、
0≤ y < 1 N
x + y≥ 1
を満足する数値、
で示される材料から成り且つ量子力学的トンネル効果を得ることが可 能な厚み、 例えば 1〜 1 0 n mを有していることが望ましい。 なお、 こ の実施例では第 1の層 2 1は A 1 Nから成り、 導電型決定不純物を含ん でいない。 しかし、 第 1の層 2 1にシリ コン （S i ) 等の n型不純物を ドープすることができる。
前記第 2の層 2 2は、 例えば
化学式 A 1 aMbG a a bN
ここで、 前記 Mは I n (インジウム） と B (ボロン） と から選択された少なく とも 1種の元素、 4007849
19
前記 a及ぴ bは、 0≤ aく 1、
0≤ b≤ 1、
a + b≤ 1、
a < x
を満足させる数値、
で示される材料に n型不純物としてのシリコン （S i ) を添加したもの から成ることが望ましい。 また、 この第 2の層 2 2は第 2のバッファ層 1 2と同一の窒化物半導体で形成することが望ましく、 この実施例では n型 Ga Nからなる。 なお、 第 2の層 2 2の厚みは量子力学的なエネル ギー準位が発生しない厚みである 1 0 μ m以上にするのが好ましい。 バッファ領域 3a の多層構造のバッファ領域 2 0を形成する時には、 第 2の層 1 2の形成後に、 反応室に例えば TMA (トリメチルアルミ二 ゥム） を mol/minとシラン （S i H4) を 20 n molZmin とアンモ エアを 0.14mol/minの割合で流して、 厚さ 5nmの A1 Nから成る第 1の層 2 1をェピタキシャル成長させる。その後、 TM Aの供給を止め、 シランとアンモニアの供給は維続し、 これ等と共に TMGを 50/zmolZ minの割合で流して厚さ 25 nmの Ga Nから成る第 2の層 2 2をェピタ キシャル成長させる。 第 1及ぴ第 2の層 2 1， 2 2の形成工程を 2 0回 繰返して多層構造のバッファ領域 2 0を得る。 図 4では図示を簡単にす るために第 1及ぴ第 2の層 2 1， 2 2がそれぞれ 4層のみ示されている。 なお、第 1及ぴ第 2の層 2 1 , 2 2を第 1及ぴ第 2のパッファ層 1 1， 1 2と同一に形成し、 第 1及び第 2のバッファ層 1 1， 1 2を多層構造 のバッファ領域 2 0の一部と見なすこともできる。
図 4に示すように多層構造のバッファ領域 2 0を追加するとバッフ ァ領域 3 aの最上面の平坦性が改善される。 実施例 3
図 5に示す実施例 3の発光ダイォードは、 図 1の発光ダイォードから n型窒化物半導体層 1 3を省き、 且つ図 1の p型 G a Nから成る p型窒 化物半導体領域 1 5の代わりに I n G aN から成る p型窒化物半導体領 域 1 5 a を設けたものに相当する。 従って、 図 5の発光ダイォードの主 半導体領域 4 a は、 活性層 1 4と p型窒化物半導体領域 1 5 a とから成 る。 また、 バッファ領域 3の第 2の層 1 2はダブルへテロ構造のための 図 1 の n型窒化物半導体領域 1 3 と同様な機能を有する。 図 5に示す発 光ダイオードによっても図 1 の発光ダイォードと同様な効果を得るこ とができる。 実施例 4
図 6に示す実施例 4の発光ダイォードは、 変形された第 1の電極 5 a を有し、 この他は図 1 と同一に構成されている。
図 6の第 1の電極 5 aは、 主半導体領域 4の表面即ち p型窒化物半導 体層 1 5の表面のほぼ全体に形成された光透過性導電膜 5 1 と、 この導 電膜 5 1の表面上のほぼ中央部分に形成されたボンディングパッ ド電 極と呼ぶこともできる接続用金属層 5 2とから成る。
光透過性導電膜 5 1は、 酸化ィンジュム （ I n 20 3) と酸化錫 （S n O 2) との混合物、 又は酸化インジュム （ I n 2 O 3)、 又は酸化錫 （S n 0 2) で形成され、 活性層 1 4で発生した光を透過させる機能を有する。 この光透過性導電膜 5 1は 1 0 n m程度の厚みを有し、 p型窒化物半導 体層 1 5に抵抗性接触している。
接続用金属層 5 2は、 N i (ニッケル）、 A u (金）、 A 1 (アルミ二 ゥム） 等の金属から成り、 図示されていないワイヤのボンディングを許 す厚みに形成されている。 この接続用金属層 5 2は、 p型窒化物半導体 層 1 5 との間にショ ッ トキ一障壁を形成することができる材料から成 ることが望ましい。 この接続用金属層 5 2は導電膜 5 1よりも厚いので、 主半導体領域 4で発生した光を実質的に透過させない。 図示はされてい ないが、 接続用金属層 5 2の形成時又はこの後の工程において接続用金 属層 5 2の金属が導電膜 5 1、 又は導電膜 5 1 と主半導体領域 4の表面 の一部に拡散し、 接続用金属層 5 2と主半導体領域 4との間にショ ッ ト キー障壁が形成されている。
第 1の電極 5 aの電位が第 2の電極 6の電位より も高い順方向電圧 が第 1及び第 2の電極 5 a、 6間に印加されている時には、 導電性膜 5 1から主半導体領域 4に電流が流れ込む。 接続用金属層 5 2は主半導体 領域 4にショ ッ トキ一接触しているので、 ショッ トキー障壁によって電 流が抑制され、 接続用金属層 5 2と主半導体領域 4との間のショ ッ トキ 一障壁を介して電流がほとんど流れない。 このため、 導電性膜 5 1から 主半導体領域 4の外周側部分に流入する電流成分が第 1及び第 2の電 極 5 a、 6間の電流の大部分を占める。 主半導体領域 4の外周側部分を 流れる電流に基づいて発生した光は光不透過性の接続用金属層 5 2に 妨害されずに光透過性導電膜 5 1の上方に取り出される。
既に説明したように、 ショ ッ トキー障壁は温度の上昇に従って劣化し、 ショ ッ トキー障壁を通るリーク電流が大きくなる。 図 6の実施例 4の発 光ダイオードは図 1の実施例 1の発光ダイオードと同様に p型シリ コ ン基板 1を使用して構成したものであるので、 実施例 1 と同様に順方向 の駆動電圧が比較的小さく、 電力損失及び発熱が従来の n型シリコン基 板を使用していたものに比べて小さい。 このため、 シリ コン基板 1及ぴ 主半導体領域 4の発熱に基づく接続用金属層 5 2 と主半導体領域 4 と の間のショッ トキ一障壁の劣化が抑制され、 ショ ッ トキ一障壁を通る電 流が少なくなる。 この結果、 第 1及び第 2の電極 5 a、 6間の電流が従 来の n型シリ コン基板を使用した発光ダイォードと同一の場合には、 全 電流に対する主半導体領域 4の外周側部分を流れる電流の割合が大き くなり、 発光効率が従来の n型シリコン基板を使用した発光ダイォード のそれよりも大きくなる。 また、 図 6の主半導体領域 4及びシリ コン基 板 1の発熱が従来の n型シリ コン基板を使用した発光ダイオードの発 熱と同一でよい場合には、 従来よりも大きな電流を主半導体領域 4の外 周側部分に流すことができ、 発光効率が大きくなる。
なお、 図 6の変形された第 1の電極 5 aの構成を図 4及び図 5に示す 実施例 2及び 3の発光ダイォードにも適用できる。 実施例 5
図 7に示す実施例 5の発光ダイォードは、 図 6の実施例 4の発光ダイ ォードの第 1の電極 5 a と主半導体領域 4 との間に
化学式 A 1 x I n y G a i-x-y N、
ここで、 x及ぴ yは 0≤ xく 1、
0≤ y < 1 , を満足する数値、
で示される窒化物半導体に η型不純物をドーピングした η型窒化物半 導体から成る η型捕助窒化物半導体層 5 3を付加し、 この他は図 6 と同 一に構成したものである。 なお、 η型捕助窒化物半導体層 5 3は好まし くは η型 G a Nから成る。
図 7で付加された n型補助窒化物半導体層 5 3の一方の主面は p型 窒化物半導体層 1 5に接触し、 他方の主面は光透過性導電膜 5 1に接触 している。 光透過性導電膜 5 1が I T Oから成る場合は、 1 丁0が11型 半導体と同様な特性を有するので、 導電膜 5 1 と n型補助窒化物半導体 層 5 3 とのォーミック接触の抵抗値が極めて低くなり、 ここでの電力損 失が小さくなり、順方向駆動電圧が更に低くなり、発光効率が向上する。
n型補助窒化物半導体層 5 3 と p型窒化物半導体層 1 5 との間の p n接合が順方向電流を妨害することを防ぐために、 n型補助窒化物半導 体層 5 3の厚みを l〜 3 0 n m、 より好ましくは 5〜 1 0 n mにするこ とが望ましい。 また、 n型補助窒化物半導体層 5 3の厚みは量子力学的 トンネル効果が得られる厚みであることが望ましい。
図 7の第 1及び第 2の電極 5 a、 6間に順方向電圧を印加すると、 導 電膜 5 1から n型捕助窒化物半導体層 5 3を介して p型窒化物半導体 層 1 5に電流が流れ込む。 n型補助窒化物半導体層 5 3を形成すること によって、 これと導電膜 5 1 との間のォーミック接触の障壁の低下量が n型捕助窒化物半導体層 5 3 と p型補助窒化物半導体層 1 5 との間の 障壁の高さよりも大きい時には、 これらの差だけ順方向の駆動電圧を下 げることが可能になり、 発光効率が向上する。 図 7の第 1 の電極 5 aの構造及び n型補助窒化物半導体層 5 3を図 4及ぴ図 5の実施例 2及ぴ 3にも適用できる。 実施例 6
図 8に示す実施例 6のトランジスタは、 図 1の発光ダイォードのため の主半導体領域 4を トランジスタのための主半導体領域 4 bに置き換 え、 この他は図 1 と同一に構成したものである。 この図 8において、 主 半導体領域 4 bの n型 G a Nから成る n型窒化物半導体領域 1 3及びこ れよりも下側の構成は図 1 と同一である。 トランジスタを構成するため に主半導体領域 4 bは、 コレクタ領域として機能する n型窒化物半導体 領域 1 3の他に、 この上にェピタキシャル成長された p型窒化物半導体 から成るベース領域 3 1 とこの上にェピタキシャル成長され n型窒化 物半導体から成るエミッタ領域 3 2を有する。 ベース領域 3 1にはべ一 ス電極 3 3が接続され、 ェミッタ領域 3 2には第 1の電極としてのエミ ッタ電極 3 4が接続されている。 p型シリコン基板 1の下面の第 2の電 極 6はコレクタ電極として機能する。
図 8のトランジスタは n p n型トランジスタであるので、 これをオン 駆動する時には、 コレクタ電極 6を最も高い電位とし、 コレクタ電極 6 側からエミッタ電極 3 4側に向って電流を流す。 このトランジスタにお いても、 2つの電極 6， 3 4間のオン時の電圧降下を図 1 と同様に低減 することができる。 実施例 7
図 9に示す実施例 7の絶縁ゲート型電界効果トランジスタは、 図 1の 発光ダイォードのための主半導体領域 4を電界効果トランジスタのた めの主半導体領域 4 cに置き換え、 この他は図 1 と同一に構成したもの である。 図 9の主半導体領域 4 cには図 1 と同一の n型 G a Nから成る n型窒化物半導体領域 1 3が設けられている。 図 9において、 n型窒化 物半導体領域 1 3はドレイン領域として機能する。 n型窒化物半導体領 域 1 3の中には p型不純物を導入することによって p型窒化物半導体 から成るボディ領域 4 1が設けられ、 このボディ領域 4 1の中に n型不 純物を導入することによって 11型窒化物半導体から成るソース領域 4 2が設けられている。 ソース領域 4 2と ドレイン領域としての n型窒化 物半導体領域 1 3 との間のボディ領域 4 1の表面上に絶縁膜 4 3を介 してグート電極 4 4が配置されている。 ソース領域 4 2には第 1の電極 としてのソース電極 4 5が接続されている。 p型シリコン基板 1の下面 の第 2の電極 6はドレイン電極として機能する。
図 9の電界効果トランジスタにおいても、 オン駆動時におけるソース 電極 4 5 と ドレイン電極 6間の電圧降下が小さくなる。
本発明は上述の実施形態限定されるものでなく、 例えば次の変形が可 能なものである。
( 1 ) 図 6及ぴ図 7の発光ダイオードのバッファ領域 3、 図 8の トラン ジスタのバッファ領域 3、 及ぴ図 9の電界効果トランジスタのバッファ 領域 3を、 図 4の多層構造バッファ領域 2 0を含むバッファ領域 3 a に 置き換えることができる。
( 2 ) 図 6、 図 7、 図 8及ぴ図 9において n型窒化物半導体層 1 3を省き、 図 6及ぴ図 7の発光ダイォードの第 2の層 2 2を nクラッド層として兼用す ること、 図 8のバッファ領域 3をコレクタ領域として兼用すること、 及ぴ図 9のパッファ領域 3をドレイン領域として兼用することができる。
( 3 ) 各実施例のバッファ領域 3， 3 a を複数のパッファ層 1 1及ぴ 1 2、 又は 1 1、 1 2及ぴ 2 0で構成する代りに、 例えば、 A 1 x I n y G a ! _ x _ v N , ここで、 x及ぴ yは 0 < x≤ l、 0 ≤ y < 1 , 0 < x + y < 1を満足する数値、 力、ら成る 1つのバッファ層で構成することができ る。
( 4 ) 各実施例のバッファ領域 3， 3 a に更に別の半導体層を付加する ことができる。
( 5 ) 各実施例では、 ノ ッファ領域 3， 3 a の第 2のバッファ層 1 2に I nが含まれているが、 I nを含まない層とすることができる。 ( 6) 各実施例では、 合金層 2をバッファ領域 3， 3a及び主半導体領 域 4 , 4 a, 4 b , 4 cのェピタキシャル成長工程の加熱を利用して形 成しているが、 合金層 2を独立した工程で形成することもできる。
( 7) 本発明を、 p n接合を有する整流ダイオードやショ ッ トキバリア 電極を有するシヨッ トキパリァダイォードに適用することができる。 ま た、 基板 1の厚さ方向に電流が流れる全ての半導体装置に本発明を適用 することができる。
産業上の利用可能性
本発明は発光ダイオード、 トランジスタ、 及ぴ電界効果トランジスタ 及び整流ダイォード等の半導体素子に利用可能なものである。

Claims

請 求 の 範 囲
1 . 導電性を有している p型シリ コン基板と、
前記 P型シリ コン基板の一方の主面上に形成され且つ少なく ともガリゥム とアルミユウムとシリコンとを含んでいる合金層と、
前記合金層の上に配置された少なく とも 1つの n型窒化物半導体層を含む バッファ領域と、
前記バッファ領域の上に配置された半導体素子の主要部を形成する ための主半導体領域と、
前記主半導体領域に接続された第 1の電極と、
前記 P型シリコン基板の他方の主面に接続された第 2の電極と
を備えていることを特徴とする窒化物系半導体素子。
2 . 前記合金層は、 前記 p型シリ コン基板との界面又はこの界面近傍に おいて電子及ぴ正孔を発生させ且つ電子及び正孔を再結合させる機能 を有していることを特徴とする請求項 1に従う窒化物系半導体素子。
3 . 前記合金層は、 ガリ ウムとインジウムとアルミニウムとシリコン との合金層であることを特徴とする請求項 1に従う窒化物系半導体素 子。
4 . 前記バッファ領域は、 前記合金層の上に形成された少なく ともァ ルミ 二ゥムを含む窒化物半導体から成る第 1 のバッファ層と前記第 1 のバッファ層の上に形成された少なく ともガリ ゥムを含む n型窒化物 半導体から成る第 2 のバッファ層とを有していることを特徴とする請 求項 1に従う窒化物系半導体素子。
5 . 前記バッファ領域の前記第 1のバッファ層は、 化学式 A 1 x I n y G a x _ x _ y N ,
ここで、 x及ぴ yは 0 < χ≤ 1、
0≤ y < 1 ,
0 < x + y≤ 1
を満足する数値、
で示すことができる材料から成ることを特徴とする請求項 4に従う窒 化物系半導体素子。
6. 前記バッファ領域の前記第 1のバッファ層は、 2 nm〜6 0 nm の厚さを有する窒化アルミユウム層であることを特徴とする請求項 5 に従う窒化物系半導体素子。
7. 前記バッファ領域の前記第 2のバッファ層は、
ィ匕学式 A l a I n b G a i— a— bN，
ここで、 a及ぴ bは 0≤ a < l、
0≤ b < 1 ,
a < x、
を満足する数値、
で示すことができる材料に n型不純物が添加されたものであるから成 ることを特徴とする請求項 5に従う窒化物系半導体素子。
8. 前記バッファ領域の前記第 2のバッファ層は、 インジウムとガリウム とを含む n型窒化物半導体から成ることを特徴とする請求項 7に従う窒化物 系半導体素子。
9. 前記バッファ領域は、 更に、 前記第 2のバッファ層の上に多層構造の バッファ領域を有し、
前記多層構造のバッファ領域は、 A 1 (アルミニウム） を第 1の割合 で含む窒化物半導体から成る複数の第 1の層と、 A 1 を含まない又は前 記第 1の割合より も小さい第 2の割合で含む窒化物半導体から成る複 数の第 2の層とから成り、 前記第 1の層と前記第 2の層とが交互に積層 されていることを特徴とする請求項 4に従う窒化物系半導体素子。
1 0 . 前記主半導体領域は発光ダイォードを形成するための領域であ つて、 少なく とも活性層とこの活性層の上に配置された！）型窒化物半導 体層とを有しており、 前記第 1の電極は前記 p型窒化物半導体層に電気 的に接続されたァノード電極であり、 前記第 2の電極は力ソード電極で あることを特徴とする請求項 1に従う窒化物系半導体素子。
1 1 . 前記第 1の電極は前記 p型窒化物半導体層に電気的に接続され た光透過性を有する導電膜と、 前記導電膜の表面の一部の上に形成され た接続用金属層とから成ることを特徴とする請求項 1 0に従う窒化物 系半導体素子。
1 2 . 前記接続用金属層は、 前記！）型窒化物半導体層との間にショッ ト キー障壁を形成することができる材料から成ることを特徴とする請求 項 1 1に従う窒化物系半導体素子。
1 3 . 更に、 前記 p型窒化物半導体層と前記導電膜との間に配置され た n型補助窒化物半導体層を有していることを特徴とする請求項 1 1 に従う窒化物系半導体素子。
1 4 . 前記主半導体領域はトランジスタを構成するための領域であつ て、 少なく とも p型ベース領域と n型ェミッタ領域とを有し、 前記第 1 の電極は前記 n型ェミ ッタ領域に電気的に接続されたエミ ッタ電極で あり、 前記第 2の電極はコレクタ電極であり、 更に、 前記 p型べ一ス領 域に電気'的に接続されたべ一ス電極を有していることを特徴とする請 求項 1に従う窒化物系半導体素子。
1 5 . 前記主半導体領域は絶縁ゲート型電界効果トランジスタを構成する ための領域であって、 少なく とも p型ボディ領域と該 p型ボディ領域に隣接 配置された n型ソース領域とを有し、 前記第 1 の電極は前記 n型ソース領域 に電気的に接続されたソース電極であり、 前記第 2の電極はドレイン電極で あり、 更に、 ゲート電極を有していることを特徴とする請求項 1に従う窒化 物系半導体素子。
1 6 . 導電性を有している p型シリコン基板を用意する工程と、 前記 p型シリ コン基板上に少なく ともガリ ゥムとアルミニウムとシ リコンとを含んでいる合金層を形成する工程と、
前記合金層の上に少なく ともガリ ゥムを含む n型窒化物半導体をェ ピタキシャル成長させてバッファ層を得る工程と、
前記バッファ層の上に半導体素子の主要部を形成するための窒化物 半導体をェピタキシャル成長させて主半導体領域を得る工程と を有していることを特徴とする窒化物系半導体素子の製造方法。
1 7 . 導電性を有している p型シリコン基板を用意する工程と、
前記 p型シリ コン基板上に少なく ともアルミニゥムを含む窒化物半 導体をェピタキシャル成長させて第 1 のバッファ層を得る工程と、 前記第 1のバッファ層の上に少なく ともガリ ゥムを含む n型窒化物 半導体をェピタキシャル成長させて第 2のバッファ層を得る工程と、 前記第 2のパッファ層の上に半導体素子の主要部を形成するための 窒化物半導体をェピタキシャル成長させて主半導体領域を得る工程と を有し、 前記主半導体領域を得る工程中に、 前記第 1のバッファ層のァ ルミ二ゥムと前記第 2のバッファ層のガリ ゥムを前記 p型シリ コン基 板に拡散させて前記 p型シリ コン基板と前記第 1のバッファ層との間 に少なく ともガリ ゥムとアルミニウムとシリ コンとを含んでいる合金 層を得ることを特徴とする窒化物系半導体素子の製造方法。
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