TWI488262B - 防止漏電流結構及其製造方法 - Google Patents

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防止漏電流結構及其製造方法
本發明係有關漏電流防止技術，特別是關於一種防止漏電流結構及其製造方法。
第一圖顯示傳統半導體元件100的剖面示意圖，於矽(Si)基板11上形成有氮化鎵(GaN)層12，作為緩衝層之用。接著，形成空間(spacer)層13以形成電晶體或二極體等半導體元件。當操作第一圖所示傳統半導體元件時，空間層13所產生的電流會經由氮化鎵(GaN)層12而流至矽基板11，因而造成漏電現象，此會影響電晶體或二極體等元件的功率損耗及操作效率。為了防止漏電現象，一般會將氮化鎵(GaN)層12或緩衝層的厚度提高，此厚度通常遠比元件厚度來得大，但仍無法完全防止漏電流情形。
鑑於漏電流為III族氮化物的一個重大問題，因此亟需提出一種新穎機制以避免或防止漏電流對於半導體元件的影響。
鑑於上述，本發明實施例提出一種防止漏電流結構及其製造方法，可有效防止半導體元件的漏電流流至基板，因而得以有效改善操作效率、功率損耗、雜訊及可靠度等特性。
根據本發明實施例，防止漏電流結構包含基板、第一III-V族化合物層、第二III-V族化合物層及至少一半導體元件。其中，第一III-V族化合物層位於基板上，第二III-V族化合物層位於第一III-V族化合物層上，且元件位於第二III-V族化合物層上。其中第一III-V族化合物層與第二III-V族化合物層接觸，共同形成一高阻值層，用以防止至少一半導體元件所產生的漏電流流至基板。
100‧‧‧半導體元件
11‧‧‧矽(Si)基板
12‧‧‧氮化鎵(GaN)層
13‧‧‧空間層
200‧‧‧防止漏電流結構
300‧‧‧防止漏電流結構
21‧‧‧基板
22‧‧‧緩衝層
23‧‧‧第一III-V族化合物層
24‧‧‧第二III-V族化合物層
25‧‧‧元件
251‧‧‧第一摻雜層
252‧‧‧發光層
253‧‧‧第二摻雜層
254‧‧‧第一n摻雜層
255‧‧‧p摻雜層
256‧‧‧第二n摻雜層
C‧‧‧集極
B‧‧‧基極
E‧‧‧射級
第一圖顯示傳統半導體元件的剖面示意圖。
第二圖顯示本發明實施例之防止漏電流結構的剖面示意圖。
第三圖顯示本發明實施例另一防止漏電流結構的剖面示意圖。
第二圖顯示本發明實施例之防止漏電流結構200的剖面示意圖。本實施例可適用於半導體的半導體元件(例如電晶體或二極體)，用以防止半導體元件所產生漏電流流至基板21，因而得以提高半導體元件的效能。
首先，提供一基板21(例如矽基板或藍寶石基板)，其可以為導電基板或者為絕緣基板。接著，可選擇性形成緩衝層22於基 板21上。緩衝層22與基板21之間還可視應用需求而形成其他一或多層級。本實施例的緩衝層22之材質如氮化鎵(GaN)，但不限定於此。上述緩衝層22可作為晶格匹配之用，便於後續層級的形成。上述緩衝層22也可作為應力舒緩之用，以提高半導體元件的效能。上述緩衝層22還可作為表面修飾(surface modification)之用，用以改變位於緩衝層22底面(例如基板21)表面的物理或化學特性。
本實施例的緩衝層22並非如傳統結構的緩衝層12(如第一圖所示)作為阻隔漏電流之用。因此，本實施例之緩衝層22的厚度較薄，例如小於1000奈米，一般若無與基板21結合後有晶格匹配問題，甚至可以省略，因此設計上不像傳統結構的緩衝層12需要較大的厚度。
接下來，於緩衝層22之上依序形成第一III-V族化合物層23及第二III-V族化合物層24。緩衝層22與第一III-V族化合物層23之間還可視應用需求而形成其他一或多層級。本實施例的第一III-V族化合物層23及第二III-V族化合物層24接觸，共同形成一高阻值層或絕緣層。本實施例所謂“高阻值”係指電阻值為一萬歐姆以上。在本實施例中，第一III-V族化合物層23可為III族氮化物層，包含氮化銦鎵(InxGa1-XN,x>0)，且第二III-V族化合物層24可為III族氮化物層，包含氮化鋁(AlN)。在一實施例中，第一III-V族化合物層23的厚度等於或小於50奈米，且第二III-V族化合物層24的厚度等於或小於100奈米。第一III-V族化合物層23與第二III-V族化合物層24所形成的高阻值層之厚度等於或小於150奈米。
接下來，於第二III-V族化合物層24之上形成至少一半導體元件25。第二III-V族化合物層24與元件25之間還可視應用需求而形成其他一或多層級。第二圖所示半導體元件25係以發光二極體作為例示，其主要(由下而上)依序形成有第一摻雜層251、發光層252及第二摻雜層253。第三圖顯示本發明實施例另一防止漏電流結構300的剖面示意圖，所示元件25係以電晶體作為例示，其主要依序形成有第一n摻雜層254、p摻雜層255及第二n摻雜層256，分別連接至集極C、基極B及射極E，因而形成NPN型雙極性電晶體。
根據上述第二圖或第三圖所示結構，由於第一III-V族化合物層23與第二III-V族化合物層24所形成的高阻值層具有電阻值為一萬歐姆以上，因此，可以有效防止元件25所產生的電流流漏至基板21，使得元件25的操作效率、功率損耗、雜訊及可靠度等特性可得到顯著改善。此外，本實施例所使用的高阻值層23/24厚度極小，不但製程簡便，且不會影響到元件25的特性。
以上所述僅為本發明之較佳實施例而已，並非用以限定本發明之申請專利範圍；凡其它未脫離發明所揭示之精神下所完成之等效改變或修飾，均應包含在下述之申請專利範圍內。
300‧‧‧防止漏電流結構
21‧‧‧基板
22‧‧‧緩衝層
23‧‧‧第一III-V族化合物層
24‧‧‧第二III-V族化合物層
25‧‧‧元件
254‧‧‧第一n摻雜層
255‧‧‧p摻雜層
256‧‧‧第二n摻雜層
C‧‧‧集極
B‧‧‧基極
E‧‧‧射級

Claims (11)

  1. 一種防止漏電流結構，包含：一基板；一第一III-V族化合物層，厚度等於或小於50奈米，位於該基板上；一第二III-V族化合物層，厚度等於或小於100奈米，位於該第一III-V族化合物層上；及至少一半導體元件，位於該第二III-V族化合物層上；其中該第一III-V族化合物層與該第二III-V族化合物層接觸，共同形成一高阻值層，用以防止該至少一半導體元件所產生的漏電流流至該基板，其中該高阻值層的電阻值為一萬歐姆以上。
  2. 如申請專利範圍第1項所述之防止漏電流結構，更包含一緩衝層，形成於該基板與該第一III-V族化合物層之間。
  3. 如申請專利範圍第2項所述之防止漏電流結構，其中該緩衝層為氮化鎵(GaN)構成。
  4. 如申請專利範圍第1項所述之防止漏電流結構，其中該第一III-V族化合物層包含氮化銦鎵(InxGa1-XN,x>0)，且該第二III-V族化合物層包含氮化鋁(AlN)。
  5. 如申請專利範圍第1項所述之防止漏電流結構，其中該至少一半導體元件為一電晶體或一二極體。
  6. 如申請專利範圍第5項所述之防止漏電流結構，其中該電晶體為一NPN型雙極性電晶體，包含：一第一n摻雜層，位於該第二III-V族化合物層上； 一p摻雜層，位於該第一n摻雜層上；及一第二n摻雜層，位於該p摻雜層上；其中該第一n摻雜層、該p摻雜層及該第二n摻雜層分別連接至一集極、一基極及一射極。
  7. 一種防止漏電流結構的製造方法，包含：提供一基板；形成一第一III-V族化合物層於該基板上，其厚度等於或小於50奈米；形成一第二III-V族化合物層於該第一III-V族化合物層上，其厚度等於或小於100奈米；及形成至少一半導體元件於該第二III-V族化合物層上；其中該第一III-V族化合物層與該第二III-V族化合物層接觸，共同形成一高阻值層，用以防止該至少一半導體元件所產生的漏電流流至該基板，其中該高阻值層的電阻值為一萬歐姆以上。
  8. 如申請專利範圍第7項所述防止漏電流結構的製造方法，更包含形成一緩衝層於該基板與該第一III-V族化合物層之間。
  9. 如申請專利範圍第7項所述防止漏電流結構的製造方法，其中該第一III-V族化合物層包含氮化銦鎵(InxGa1-XN,x>0)，且該第二III-V族化合物層包含氮化鋁(AlN)。
  10. 如申請專利範圍第8項所述防止漏電流結構的製造方法，其中該至少一半導體元件為一電晶體或一二極體。
  11. 一種防止漏電流結構，包含： 一基板；一第一III-V族化合物層，厚度等於或小於50奈米，位於該基板上；一第二III-V族化合物層，厚度等於或小於100奈米，位於該第一III-V族化合物層上；及至少一NPN型雙極性電晶體，位於該第二III-V族化合物層上，包含：一第一n摻雜層，位於該第二III-V族化合物層上；一p摻雜層，位於該第一n摻雜層上；及一第二n摻雜層，位於該p摻雜層上；其中該第一n摻雜層、該p摻雜層及該第二n摻雜層分別連接至一集極、一基極及一射極；其中該第一III-V族化合物層與該第二III-V族化合物層接觸，共同形成一高阻值層，用以防止該至少一半導體元件所產生的漏電流流至該基板，其中該高阻值層的電阻值為一萬歐姆以上。
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