WO2002058156A1 - Circuit integre a semi-conducteurs - Google Patents

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WO2002058156A1
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semiconductor integrated
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capacitor
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Inventor
Takeshi Ikeda
Hiroshi Miyagi
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Niigata Seimitsu Co., Ltd.
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique

Definitions

  • the present invention relates to a semiconductor integrated circuit, and is particularly suitable for use in a semiconductor integrated circuit incorporating a passive element such as a capacitor, an inductor, or a resistor.
  • MOS elements are much smaller than elements such as MOS and bipolar (hereinafter referred to as MOS elements). It has a very large area and takes up a lot of space in the chip. Therefore, unlike M0S elements, which can be arranged in a chip with almost no gap, if several passive elements with a large area per element are incorporated, logical circuits such as MOS elements and passive elements are inevitable. Gaps between the passive elements, or between the passive elements, which becomes dead space and cause waste.
  • FIG. 1 shows a conventional semiconductor integrated circuit with a built-in capacitor as an example of a passive element.
  • FIG. 2 is a plan view schematically showing a chip layout of a circuit.
  • reference numeral 101 denotes an IC chip, and a plurality of data input / output pads 102 are arranged around the IC chip. These pads 102 are electrically connected to a lead frame or a printed circuit board (not shown) by a bonding wire 103.
  • a core unit 104 in which analog circuits and logic circuits are arranged.
  • the circuit arranged in the core section 104 includes an integrated section 105 in which very small elements such as MOS transistors and bipolar transistors are integrated, and a capacitor 106 associated with the integrated section 105.
  • the IC chip 101 when the IC chip 101 also incorporates the capacitor 106 in addition to the integrated section 105, the IC chip 101 can be connected to any location such as between the integrated section 105 and the capacitor 106. A dead space 107 in which neither the element nor the wiring exists is generated. For this reason, there is a problem that a wasteful space that cannot be used in the IC chip 101 occurs everywhere, and the limited space of the IC chip 101 cannot be effectively used.
  • the present invention has been made to solve such a problem, and can reduce unnecessary dead space existing in a core region of an Ic chip, and can further improve the degree of integration of a semiconductor integrated circuit.
  • the purpose is to be. Disclosure of the invention
  • the semiconductor integrated circuit of the present invention is a semiconductor integrated circuit having a pad region in which a plurality of pads are arranged, and a core region in which a circuit is arranged, wherein the pad region generated on the arrangement of the plurality of pads is Passive elements are arranged in the empty space.
  • the passive elements arranged in the empty space of the pad area are, for example, for example, a capacitor, an inductor, a resistor, or a combination thereof.
  • the passive elements arranged in the empty space of the pad area are as large as possible in the range of the passive elements of various sizes mounted on the semiconductor integrated circuit within the empty space. It is a passive element of size.
  • a capacitor that is originally disposed in a core region of a semiconductor chip is effectively used by effectively utilizing an empty space generated when a plurality of pads are arranged on a semiconductor chip.
  • some passive elements such as inductors and resistors, in this empty space, the number of passive elements to be arranged in the core region can be reduced. Further, unnecessary dead space existing in the core region can be reduced, and the degree of integration of the semiconductor chip can be significantly improved.
  • passive elements of various sizes mounted on a semiconductor chip passive elements having a size as large as possible within an empty space are arranged in an empty space, so that passive elements to be arranged in a core region are arranged. It is also possible to make the size of the as small as possible.
  • FIG. 1 is a plan view schematically showing a chip layout of a conventional semiconductor integrated circuit having a built-in capacitor.
  • FIG. 2 shows a chip of the semiconductor integrated circuit according to the present embodiment having a built-in capacitor.
  • FIG. 4 is a plan view schematically showing an example of play play.
  • FIG. 3 is a diagram illustrating an example of a capacitor arranged in an empty space.
  • FIG. 4 is a plan view schematically showing another example of a chip layout of the semiconductor integrated circuit according to the present embodiment having a built-in capacitor.
  • FIG. 5 is a plan view schematically showing still another example of the chipout of the semiconductor integrated circuit according to the present embodiment having a built-in capacitor.
  • FIG. 2 is a plan view schematically showing an example of a chip layout of the semiconductor integrated circuit according to the present embodiment in which a capacitor is built in as an example of a passive element.
  • 1 is an IC chip
  • 1 is an IC chip.
  • Multiple pads 2 for data input / output are arranged. These pads 2 are electrically connected to a lead frame or a printed circuit board (not shown) by bonding wires 3.
  • a core unit 4 in which an analog circuit, a logic circuit, and the like are arranged.
  • the circuit arranged in the core unit 4 includes at least an integrated unit (not shown) in which elements such as a MOS transistor and a bipolar transistor are integrated. Depending on the contents of the circuit, a part (not shown) of a capacitor attached to the integrated unit is also included in the core unit 4.
  • a power supply line 7 is arranged around the core section 4 so as to go around the core section 4.
  • the capacitors used in the circuit of the core section 4 are various from those having a large capacity to those having a small capacity depending on the application. Among these various sizes of capacitors, it is preferable to arrange a capacitor 5 as large as possible in the corner part 6 as long as the capacitor 5 enters the free space of the corner 6.
  • the use of the capacitor 5 disposed at the corner 6 is not particularly limited.
  • a bypass capacitor of a power supply for reducing a high-frequency voltage to the ground potential and FIG. 3 (b)
  • a resonance circuit or a capacitor of a filter configured with an inductor, a capacitor of an impedance conversion circuit configured with an inductor or a semiconductor element, or the like may be arranged in the corner part 6.
  • the bypass capacitor of the power supply is arranged as the capacitor 5 of the corner part 6, it is preferable to use the pads 2a and 2b close to the corner part 6 as a power supply pad and a grounding pad. By doing so, the wiring length between the power supply bypass capacitor 5, the power supply pads 2a and 2b, and the power supply line 7 can be reduced, which is preferable for suppressing noise generation. .
  • the capacitors 5 are arranged at all the corners 6 at the four corners.However, it is not always necessary to arrange the capacitors 5 at all corners 6, and at least one It should just be arranged.
  • empty space is generated only in a part of the corner 6 of the IC chip 1 because a plurality of pads 2 are arranged in an orderly manner. If there is a place other than 6 where pad 2 does not exist, capacitor 5 can be placed in the empty space.
  • FIG. 4 is a plan view schematically showing another example of the chip layout of the semiconductor integrated circuit according to the present embodiment.
  • the bonding wire 3 and the power supply line 7 shown in FIG. 2 are not shown.
  • two pads 2 for data input / output are arranged at the periphery of the IC chip 10. Further, inside the pad 2 disposed inside, that is, in the center of the IC chip 10, there is a core unit 4 in which an analog circuit / logic circuit and the like are disposed.
  • the node 2 is doubly arranged at the periphery of the IC chip 1, but the capacitor 5 is similarly arranged in the case where the node 2 is arranged more than three times in each of the open spaces in the corner. To place. In other words, if the pads 2 are arranged n times, n empty spaces are formed in the corners at the four corners, and the capacitors 5 are arranged in those empty spaces.
  • FIG. 5 is a plan view schematically showing still another example of the chip layout of the semiconductor integrated circuit according to the present embodiment.
  • the bonding wire 3 and the power supply line 7 shown in FIG. 2 are not shown.
  • pads 2 for data input / output are arranged in one column in the center of the IC chip 20.
  • the pads 2 are arranged in this manner, spaces 8a and 8b having spaces are formed at both ends of the row of the pads 2.
  • the capacitors 5 are arranged in the empty areas 8a and 8b.
  • the empty space generated when a plurality of pads are arranged on the semiconductor chip is effectively used, and the pad is originally arranged in the core portion of the semiconductor chip. How many capacitors are By arranging this in the empty space, useless dead space existing in the core can be reduced, and the degree of integration of the semiconductor chip can be significantly improved.
  • FIGS. 2 to 5 has described an example in which the capacitor is arranged in the empty space generated in the pad area of the IC chip, other embodiments such as an inductor and a resistor are arranged in the same empty space. It is also possible to arrange passive elements.
  • inductor there is no particular limitation on applications such as an inductor and a resistor arranged in an empty space.
  • applications for inductors include a choke inductor that blocks high-frequency components and allows only a DC signal to flow back and forth, a resonant circuit configured with capacitors, an inductor for filters, and an impedance conversion circuit configured with capacitors and semiconductor elements. Ingukta and others.
  • both the capacitor and the inductor may be arranged in an empty space of the pad area.
  • a resonance circuit or a filter composed of a capacitor and an inductor, or a capacitor and an inductor constituting an impedance conversion circuit in an empty space.
  • Examples of applications of the resistor arranged in the empty space include a bias resistor for applying a bias to a semiconductor element such as a transistor and a diode, and a resistor for consuming high-frequency power as an attenuator or a terminator. If a resistor for the latter purpose is placed in an empty space in the pad area, the effect of heat generation due to power consumption will be reduced by the semiconductor in the core. It also has the advantage that the element is difficult to receive.
  • the present invention is useful for reducing unnecessary dead space existing in a core region of an IC chip and further improving the integration degree of a semiconductor integrated circuit.

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Description

明 細 書 半導体集積回路
技術分野
本発明は半導体集積回路に関し、 特に、 コンデンサやインダクタ、 抵 抗などの受動素子を内蔵した半導体集積回路に用いて好適なものである
背景技術 "' · ,,
近年、 半導体装置における集積化技術の進展は目覚しく、 これまでァ ナログの個別部品としてチップ外に実装されていたコンデンサやイング. クタ、 抵抗などの受動素子も、 チップ内に内蔵することが可能となって いる。 これにより、 様々な用途向けの受動素子を 1チップに内蔵した L S I が多く開発されている。 このような L S I を利用することによって 、 アナログの部品点数を減らすことができ、 電子機器の小型化にも貢献 することができる。
しかしながら、 コンデンサやインダクタ、 抵抗などをチップに内蔵で きるようになつたとは言っても、 これらの受動素子は M〇 Sやバイポ一 ラなどの素子 （以下、 M O S素子等と記す） に比べれば非常に大きな面 積を有し、 チップ内で多くのスペースをとつてしまう。 そのため、 チッ プ内にほぼ隙間なく配置可能な M 0 S素子等と異なり、 1個あたりの面 積が大きい受動素子を幾つか内蔵すると、 どう しても M O S素子等の論 理回路と受動素子との間、 あるいは受動素子間に隙間ができてしまい、 それがデッ ドスペースとなって無駄が生じてしまう。
図 1 は、 受動素子の例としてコンデンサを内蔵した従来の半導体集積 回路のチップレイァゥ トを概略的に示す平面図である。 図 1 において、 1 0 1は I Cチップであり、 その周辺部にデータ入出力用のパッ ド 1 0 2が複数配置されている。 これらのパッ ド 1 0 2は、 ボンディ ングワイ ャ 1 0 3によって図示しないリードフレームあるいはプリ ント回路基板 と電気的に接続されている。
また、 パッ ド 1 0 2の内側、 すなわち I Cチップ 1 0 1 の中心部には 、 アナログ回路や論理回路などが配置されるコア部 1 0 4が存在する。 このコア部 1 0 4に配置される回路は、 M O S トランジスタやバイポー ラ トランジス夕などの非常に小さな素子を集積化した集積部 1 0 5 と、 この集積部 1 0 5 に付随するコンデンサ 1 0 6 とを含む。
図 1 に示したように、 I Cチップ 1 0 1 に、 集積部 1 0 5の他にコン デンサ 1 0 6 も内蔵すると、 集積部 1 0 5 とコンデンサ 1 0 6 との間な どに、 何れの素子も配線も存在しないデッ ドスペース 1 0 7が生じてし まう。 そのため、 I Cチップ 1 0 1 内に利用できない無駄なスペースが 至るところに生じ、 I Cチップ 1 0 1 の限られたスペースを有効に活用 できないという問題があった。
本発明は、 このような問題を解決するために成されたものであり、 I cチップのコア領域に存在する無駄なデッ ドスペースを少なく し、 半導 体集積回路の集積度を更に向上できるようにすることを目的とする。 発明の開示
本発明の半導体集積回路は、 複数のパッ ドが配列されるパッ ド領域と 、 回路が配置されるコア領域とを有する半導体集積回路において、 上記 複数のパッ ドの配列上生じる上記パッ ド領域の空きスペースに受動素子 を配置したものである。
ここで、 上記パッ ド領域の空きスペースに配置する受動素子は、 例え ばコンデンサ、 インダクタあるいは抵抗の何れか、 またはこれらの組合 せである。
また、 本発明の他の態様では、 上記パッ ド領域の空きスペースに配置 する受動素子は、 上記半導体集積回路に搭載される種々のサイズの受動 素子のうち、 上記空きスペースに入る範囲でできるだけ大きなサイズの 受動素子である。
上記のように構成した本発明によれば、 複数のパッ ドを半導体チップ 上に配列したときに生じる空きスペース,を有効に利用して、 本来は半導 体チップのコア領域に配置されるコンデンサ、 インダクタ、 抵抗などの 受動素子の幾つかをこの空きスペースに配置することにより、 コア領域 に配置すべき受動素子の数を少なくすることが可能となる。 また、 コア 領域に存在する無駄なデッ ドスペースを少なくすることができ、 半導体 チップの集積度を格段に向上させることができる。
また、 半導体チップに搭載される種々のサイズの受動素子のうち、 空 きスペースに入る範囲でできるだけ大きなサイズの受動素子を空きスぺ ースに配置することにより、 コア領域に配置すべき受動素子のサイズを できるだけ小さくすることも可能となる。
これにより、 M O Sやバイポーラなどの素子から成る集積部と受動素 子とが混在したコァ領域の回路レイァゥトが行いやすくなり、 受動素子 を配置することによって生じるデッ ドスペースを少なくすることが可能 となる。 図面の簡単な説明
図 1は、 コンデンサを内蔵した従来の半導体集積回路のチップレイァ ゥ トを概略的に示す平面図である。
図 2は、 コンデンサを内蔵した本実施形態による半導体集積回路のチ ップレイァゥ トの一例を概略的に示す平面図である。
図 3は、 空きスペースに配置するコンデンサの例を示す図である。 図 4は、 コンデンサを内蔵した本実施形態による半導体集積回路のチ ップレイァゥ 卜の他の例を概略的に示す平面図である。
図 5は、 コンデンサを内蔵した本実施形態による半導体集積回路のチ ップレイアウ トの更に別の例を概略的に示す平面図である。 発明を実施するための最良の形態
以下、 本発明の一実施形態を図面に基づいて説明する。
図 2は、 受動素子の例としてコンデンサを内蔵した本実施形態による 半導体集積回路のチップレイアウ トの一例を概略的に示す平面図である 図 2 において、 1 は I Cチップであり、 その周辺部にデータ入出力用 のパッ ド 2が複数個配置されている。 これらのパッ ド 2は、 ボンディ ン グワイヤ 3 によって図示しないリードフレームあるいはプリント回路基 板と電気的に接続されている。
また、 ノ\°ッ ド 2 の内側、 すなわち I Cチップ 1 の中心部には、 アナ口 グ回路や論理回路などが配置されるコア部 4が存在する。 このコア部 4 に配置される回路は、 M O S トランジスタやバイポーラ トランジスタな どの素子を集積化した集積部 （図示せず） を少なく とも含む。 回路の内 容によっては、 集積部に付随するコンデンサの一部 （図示せず） もコア 部 4に含まれる。 また、 コア部 4の周辺には、 電源ライン 7がコア部 4 を一周するように配置されている。
図 2に示したように、 矩形の I Cチップ 1 の周辺部に複数のパッ ド 2 を各辺に沿って配列すると、 I Cチップ 1 の四隅のコーナー部 6 には空 きスペースが生じる。 本実施形態では、 このコーナー部 6の空きスぺー スを利用して、 本来はコア部 4内に配置されるコンデンサ 5の全部また は一部を配置する。
すなわち、 使用するコンデンサ 5の総数が少なく、 その全てをコーナ —部 6に配置することが可能であれば、 全てのコンデンサ 5をコーナー 部 6 に配置する。 これにより、 コア部 4にはコンデンサ 5 を全く配置し なくて済み、 高集積化が可能な M O Sやバイポーラ等の素子だけでコア 部 4を構成することができる。 これにより、 コア部 4にコンデンサ 5を 配置することによって生じるデッ ドスペースを完全になくすことができ 、 I Cチップ 1 の集積度を格段に向上させることができる。
また、 コンデンサの全てをコーナ一部 6 に配置できない場合は、 その 一部のコンデンサ 5をコーナ一部 6 に配置する。 その際、 コア部 4の回 路で使用するコンデンサとしては、 その用途に応じて容量の大きいもの から小さいものまで様々である。 これら種々のサイズのコンデンサのう ち、 コーナー部 6の空きスペースに入る範囲でできるだけ大きなコンデ ンサ 5 をコーナ一部 6 に配置するのが好ましい。
このようにすれば、 コア部 4内に配置するコンデンサ （図示せず） の 数を少なくすることができるだけでなく、 そのサイズもできるだけ小さ なものとすることができる。 これにより、 M〇 S素子等から成る集積部 とコンデンサとが混在した回路のレイァゥ 卜が行いやすくなり、 コンデ ンサを配置することによって生じるデッ ドスペースを少なく して I Cチ ップ 1の集積度を格段に向上させることができる。
本発明では、 コーナー部 6 に配置するコンデンサ 5の用途については 特に限定しないが、 例えば図 3 ( a ) に示すように高周波電圧をアース 電位に引き下げる電源のバイパスコンデンサ、 図 3 ( b ) に示すような 発振回路のコンデンサ、 あるいは、 直流成分を阻止して高周波信号だけ を行き来させるためのカツプリ ングコンデンサなどが挙げられる。 また 、 インダクタと共に構成される共振回路やフィルタのコンデンサ、 イン ダクタや半導体素子と共に構成されるインピーダンス変換回路のコンデ ンサなどをコーナ一部 6 に配置しても良い。
電源のバイパスコンデンサをコーナ一部 6のコンデンサ 5 として配置 する場合には、 コーナ一部 6 に近いパッ ド 2 a , 2 bを電源用パッ ド、 接地用パッ ドとして使用するのが好ましい。 このようにすれば、 電源の バイパスコンデンサ 5、 電源供給用のパッ ド 2 a , 2 bおよび電源ライ ン 7間の配線長を短くすることができ、 ノイズの発生を抑制する上で好 ましい。
もちろん、 カップリ ングコンデンサ、 発振回路 · 共振回路 ， フィルタ あるいはインピーダンス変換回路のコンデンサなどをコーナ一部 6のコ ンデンサ 5 として配置する場合にも、 それらに関連するパッ ドをコーナ —部 6に近いパッ ド 2 a， 2 bなどに配置するとともに、 関連する M 0 S素子等をコア部 4内のできるだけコーナー部 6に近い位置に配置する ことにより、 間を繋ぐ配線長を短くすることができる。
なお、 図 2の例では、 四隅のコーナ一部 6の全てにコンデンサ 5 を配 置した様子を示しているが、 必ずしも全てのコーナ一部 6 に配置する必 要はなく、 少なく とも 1箇所に配置すればよい。
また、 図 2の例では、 複数のパッ ド 2が整然と配列されているために 空きスペースが I Cチップ 1 のコーナ一部 6 にのみ生じているが、 パッ ド 2が整然と配列されず、 コーナー部 6以外でパッ ド 2がー部存在しな いような場所がある場合には、 その空きスペースにコンデンサ 5 を配置 することも可能である。
図 4は、 本実施形態による半導体集積回路のチップレイァゥ 卜の他の 例を概略的に示す平面図である。 なお、 この図 4では、 図 2に示したポ ンデイ ングワイヤ 3および電源ライン 7は図示を省略している。 図 4に示す半導体集積回路では、 I Cチップ 1 0の周辺部にデータ入 出力用のパッ ド 2が 2重に配置されている。 そして、 内側に配置された パッ ド 2の更に内側、 すなわち I Cチップ 1 0の中心部に、 アナログ回 路ゃ論理回路などが配置されるコア部 4が存在している。
図 4に示したように、 矩形の I Cチップ 1 0の周辺部に複数のパッ ド 2 を各辺に沿って 2重に配列すると、 I Cチップ 1 0の四隅にはスぺ一 スの空いたコーナ一部 6 a , 6 bが 2箇所ずつ生じる。 本実施形態では 、 このコーナ一部 6 a , 6 bの空きスペースのそれぞれに、 本来はコア 部 4内に配置されるコンデンサ 5の全部または一部を配置する。
なお、 この図 4では、 ノ ッ ド 2を I Cチップ 1 の周辺部に 2重に配置 しているが、 3重以上に配置した場合にも同様にコンデンサ 5 をコーナ —部の空きスペースのそれぞれに配置する。 すなわち、 パッ ド 2を n重 に配置すると、 四隅のコーナ一部には各々 n個の空きスペースができる ので、 それらの空きスペースにコンデンサ 5 を配置する。
図 5は、 本実施形態による半導体集積回路のチップレイアウ トの更に 別の例を概略的に示す平面図である。 なお、 この図 5でも、 図 2に示し たボンディ ングワイヤ 3および電源ライン 7は図示を省略している。 図 5 に示す半導体集積回路では、 I Cチップ 2 0の中央部にデ一タ入 出力用のパッ ド 2が縦 1列に配置されている。 そして、 パッ ド 2の両側 にアナログ回路や論理回路などが配置されるコア部 4が存在している。 このようにパッ ド 2 を配置した場合は、 パッ ド 2の列の両端部にスぺー スの空いた領域 8 a , 8 bが生じる。 本実施形態では、 この空き領域 8 a， 8 bにコンデンサ 5を配置する。
以上の幾つかの例で説明したように、 本実施形態においては、 複数の パッ ドを半導体チップ上に配列したときに生じる空きスペースを有効に 利用して、 本来は半導体チップのコア部に配置されるコンデンサの幾つ かをこの空きスペースに配置することにより、 コア部に存在する無駄な デッ ドスペースを少なくすることができ、 半導体チップの集積度を格段 に向上させることができる。
なお、 以上図 2〜図 5に示した実施形態では、 I Cチップのパッ ド領 域に生じた空きスペースにコンデンサを配置する例について説明したが 、 同様の空きスペースにインダクタ、 抵抗などの他の受動素子を配置す ることも可能である。
本発明では、 空きスペースに配置するインダクタや抵抗などの用途に ついても特に限定しない。 インダクタの用途例としては、 高周波成分を 阻止して直流信号だけを行き来させるためのチヨ一クイ ンダクタ、 コン デンサと共に構成される共振回路やフィルタのインダクタ、 コンデンサ や半導体素子と共に構成されるインピーダンス変換回路のイングクタな どが挙げられる。
また、 コンデンサとインダク夕の双方をパッ ド領域の空きスペースに 配置するようにしても良い。 例えば、 コンデンサとインダクタとから構 成される共振回路やフィルタ、 あるいは、 インピーダンス変換回路を構 成するコンデンサとインダクタなどを空きスペースに配置することが可 能である。 L C共振回路や発振回路を I Cチップ周囲にあるパッ ド領域 の空きスペースに配置することにより、 コア部に配置されるアナログ回 路等との距離をできるだけ離すことができ、 アナログ回路へのノイズの 混入を少なくすることができるというメリ ッ トも有する。
また、 空きスペースに配置する抵抗の用途例としては、 トランジスタ やダイォードなどの半導体素子にバイァスを与えるためのバイァス抵抗 、 アツテネ一夕や終端器として高周波電力を消費させるための抵抗など が挙げられる。 後者の用途としての抵抗をパッ ド領域の空きスペースに 配置した場合には、 電力消費に伴う発熱による影響をコア部内の半導体 素子が受けにく くなるというメリ ッ トも有する。
その他、 以上に説明した実施形態は、 何れも本発明を実施するにあた つての具体化の一例を示したものに過ぎず、 これらによって本発明の技 術的範囲が限定的に解釈されてはならないものである。 すなわち、 本発 明はその精神、 またはその主要な特徴から逸脱することなく、 様々な形 で実施することができる。 産業上の利用可能性
本発明は、 I Cチップのコア領域に存在する無駄なデッ ドスペースを 少なく し、 半導体集積回路の集積度を更に向上させるのに有用である。

Claims

請 求 の 範 囲
1 . 複数のパッ ドが配列されるパッ ド領域と、 回路が配置されるコア領 域とを有する半導体集積回路において、
上記複数のパッ ドの配列上生じる上記パッ ド領域の空きスペースに受 動素子を配置したことを特徴とする半導体集積回路。
2 . 上記パッ ド領域の空きスペースに配置する受動素子は、 コンデンサ 、 インダクタあるいは抵抗の何れか、 またはこれらの組合せであること を特徴とする請求の範囲第 1項に記載の半導体集積回路。
3 . 矩形の半導体チップの周辺部に複数のパッ ドが配列されたパッ ド領 域と、 上記半導体チップの中心部に回路が配置されたコア領域とを有す る半導体集積回路において、
上記半導体チップの少なく とも 1つのコーナ一部で、 上記複数のパッ ドの配列上生じる上記パッ ド領域の空きスペースに受動素子を配置した ことを特徴とする半導体集積回路。
4 . 矩形の半導体チップの周辺部に複数のパッ ドが多重に配列されたパ ッ ド領域と、 上記半導体チップの中心部に回路が配置されたコア領域と を有する半導体集積回路において、
上記半導体チップの少なく とも 1つのコーナー部で、 上記複数のパッ ドの多重配列上生じる上記パッ ド領域の複数の空きスペースに受動素子 を配置したことを特徴とする半導体集積回路。
5 . 上記パッ ド領域の空きスペースに配置する受動素子は、 上記半導体 集積回路に搭載される種々のサイズの受動素子のうち、 上記空きスぺー スに入る範囲でできるだけ大きなサイズの受動素子であることを特徴と する請求の範囲第 3項に記載の半導体集積回路。
6 . 上記パッ ド領域の空きスペースに配置する受動素子は、 電源のバイ パスコンデンサであることを特徴とする請求の範囲第 3項に記載の半導 体集積回路。
7 . 上記コア領域の周辺部に電源ラインを配置するとともに、 上記空き スペースに近いパッ ドを電源用パッ ドおよび接地用パッ ドとして使用す ることを特徴とする請求の範囲第 6項に記載の半導体集積回路。
8 . 上記パッ ド領域の空きスペースに配置する受動素子は、 発振回路の コンデンサであることを特徴とする請求の範囲第 3項に記載の半導体集 積回路。
9 . 上記パッ ド領域の空きスペースに配置する受動素子は、 カップリ ン グコンデンサであることを特徴とする請求の範囲第 3項に記載の半導体 集積回路。
1 0 . 上記パッ ド領域の空きスペースに配置する受動素子は、 フィルタ 回路のコンデンサであることを特徴とする請求の範囲第 3項に記載の半 導体集積回路。
1 1 . 上記パッ ド領域の空きスペースに配置する受動素子は、 発振回路 のインダクタであることを特徴とする請求の範囲第 3項に記載の半導体 集積回路。
1 2 . 上記パッ ド領域の空きスペースに配置する受動素子は、 チョーク インダクタであることを特徴とする請求の範囲第 3項に記載の半導体集 積回路。
1 3 . 上記パッ ド領域の空きスペースに配置する受動素子は、 フィルタ 回路のインダクタであることを特徴とする請求の範囲第 3項に記載の半 導体集積回路。
1 4 . 上記パッ ド領域の空きスペースに配置する受動素子は、 バイアス 抵抗であることを特徴とする請求の範囲第 3項に記載の半導体集積回路
1 5 . 上記パッ ド領域の空きスペースに配置する受動素子は、 アツテネ 一夕あるいは終端器として高周波電力を消費させるための抵抗であるこ とを特徴とする請求の範囲第 3項に記載の半導体集積回路。
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