JP2011010381A - マイクロ電源装置 - Google Patents
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Abstract
【目的】占有高さを抑え占有面積を小さくでき、低コストで低ノイズ性能を図ることができる昇圧型や昇降圧型のマイクロ電源装置を提供する。
【解決手段】基本的な構成を図17に示すマイクロ電源モジュール112の入出力を入れ替えたマイクロ電源装置113aの構成とすることで、占有高さを抑え占有面積を小さくでき、低コストで低ノイズ性能を図ることができる昇圧型のマイクロ電源装置113aを容易に製作することができる。
【選択図】 図1
【解決手段】基本的な構成を図17に示すマイクロ電源モジュール112の入出力を入れ替えたマイクロ電源装置113aの構成とすることで、占有高さを抑え占有面積を小さくでき、低コストで低ノイズ性能を図ることができる昇圧型のマイクロ電源装置113aを容易に製作することができる。
【選択図】 図1
Description
この発明は、携帯機器およびパソコンなどに用いられる昇圧型および昇降圧型のマイクロ電源装置に関する。
現在の電子機器内の高速ボ−ドと言われるプリント基板上には、個々のLSI(Large Scale Integrated Circuit)固有の複数の低電圧供給電源が搭載されており、このプリント基板上に搭載される低電圧供給電源の占有スペ−ス(占有面積と占有高さ)をできるだけ小さくすることが求められている。それぞれのLSIに固有の低電圧を供給する電源(電源装置)はPOL(Point Of Load)電源と呼ばれていて、電源IC、インダクタ、コンデンサという個別の部品で構成されており、負荷であるLSIに電力を供給している。このPOL電源はLSI近傍でLSIと共に同一のプリント基板に配置される。
現状のプリント基板に搭載されるLSIは1個で2電源(電圧レベルが2つ)、3電源(電圧レベルが3つ)が必要となることも多く、それに対応してPOL電源も2個もしくは3個必要となる。
しかし、プリント基板のスペ−スについての制約は厳しく、かつPOL電源が複数ともなると全てのPOL電源をLSI近傍に配置することは困難である。特に、携帯電話に搭載されるプリント基板のスペースは厳しい。そのためプリント基板に搭載されるPOL電源のスペースもできるだけ小さくすることが求められる。携帯電話の場合は、POL電源の占有面積を小さくするだけでなく、その占有高さについても1mm以下という厳しい要求がセットメーカーから出されている。
そのため、電源IC、インダクタを一体化したマイクロ電源モジュールが開発され、このマイクロ電源モジュールと入力・出力コンデンサをプリント基板に搭載することで、プリント基板の占有面積を小さくすることが行われている。
図8〜図10は、従来のPOL電源の構成図であり、図8は回路図、図9はプリント基板上の配置図、図10はインダクタの要部平面図である。
図8〜図10は、従来のPOL電源の構成図であり、図8は回路図、図9はプリント基板上の配置図、図10はインダクタの要部平面図である。
POL電源203(電源装置)は、入力コンデンサ1、インダクタ35、電源IC101および出力コンデンサ3で構成され、電源IC101はインダクタ35上に搭載されている。
図8および図9において、電源12の高電位側の配線とPOL電源203の高電位側の入力端子15と接続し、入力端子15と入力コンデンサ1の一方の端子jが接続し、端子jがインダクタ35に形成された外部端子aを経由して電源IC101の高電位側の入力端子dと接続し、電源IC101の高電位側の出力端子eとインダクタ35の一方の端子mと接続し、インダクタ35の他方の端子bと出力コンデンサ3の一方の端子kと接続し、出力コンデンサ3の一方の端子kとPOL電源203の高電位側の出力端子17と接続し、出力端子17と負荷13の高電位側と接続する。
入力コンデンサ1の他方の端子g,電源ICのグランド端子fおよび出力コンデンサ3の他方の端子iが、それぞれPOL電源203のグランド側の入力端子16,インダクタ35の端子cを介して接続点hおよびPOL電源203のグランド側の出力端子18において、電源12のグランド14と接続するグランド配線21と接続する。
入力端子16と接続点hの間のグランド配線21を第1グランド配線19とし、接続点hと出力端子18の間のグランド配線21を第2グランド配線20とする。入力端子15、16、出力端子17、18、接続点hはプリント基板60上にある。
また、第1グランド配線19のインダクタンスは第1GNDインダクタンス(Lgnd1)とし、第2グランド配線2のインダクタンスは第2GNDインダクタンス(Lgnd2)とする。また、Lgnd1とLgnd2を総称してLgndと呼ぶ。
前記電源IC101はオン用MOSFET6と、オフ用MOSFET7と、これらを制御する制御回路8とで構成され、オン用MOSFET6のソースが電源IC101の高電位側の入力端子dと接続し、オン用MOSFET6のドレインおよびオフ用MOSFET7のドレインが電源IC101の高電位側の出力端子eと接続し、オフ用MOSFET7のソースが電源IC101のグランド端子fと接続する。
尚、オン用MOSFET6はpチャネル型MOSFETであり、オフ用MOSFET7はnチャネル型MOSFETである。オフ用MOSFET7はインダクタ35に流れる電流を還流させる還流ダイオードの働きをする。POL電源203は負荷13(LSIなど)の電源となるもので、一つの電圧レベルを出力する低電圧電源である。
図10において、インダクタ35はフェライト基板24の両面にコイルパターン24a、24bを形成し、上側のコイルパタンーン24aと下側のコイルパターン24bをフェライト基板24に形成した貫通孔を介して接続導体24cで接続しソレノイドコイルを形成している。フェライト基板24の外周部の表側と裏側には端子が形成され、フェライト基板24の側面で互いが接続されている。複数個形成された端子30の内2個の端子m、bはソレノイドコイルの両端と接続し、他の端子a、cなどは電源IC101の端子d、fとプリント基板の配線パターンを接続する中継点の端子である。
また、特許文献1には、POL電源の占有面積を小さくするために、電源IC、インダクタ、コンデンサを3層に積層した構造のマイクロ電源モジュールが開示されている。
これらのPOL電源に要求されることは、前記のように占有スペースが小さいことと合わせて、如何に低ノイズ性能を得るかということも求められている。POL電源から出力される電圧は低電圧であり、LSIである負荷(低電圧・高周波)から要求されるS/Nに対し、この低電圧は直接的に影響を与える。そのためにPOL電源には低ノイズ性能が強く求められる。
これらのPOL電源に要求されることは、前記のように占有スペースが小さいことと合わせて、如何に低ノイズ性能を得るかということも求められている。POL電源から出力される電圧は低電圧であり、LSIである負荷(低電圧・高周波)から要求されるS/Nに対し、この低電圧は直接的に影響を与える。そのためにPOL電源には低ノイズ性能が強く求められる。
また、特許文献2は、一般的に、単体のインダクタ,コンデンサの組み合わせより大きな減衰が得られることが知られているT型フィルタに関するものであり、リード線の両端にインダクタンス素子を取り付け、このリード線にコンデンサを接続したものであるので、二連のインダクタを一括して構成することができるほか、コンデンサを一箇所接続することで、容易にT型のLCローパスフィルタが構成できることが開示されている。
また、特許文献3には、上下のフェライトブロックの間にリードフレームを挟み、かつ,下フェライトブロックにリードフレームに通じるように形成した貫通孔にチップコンデンサを挿入してその端子電極の一方をリードフレームに接続し、他方を下フェライトブロックの下面に設けた共通アース端子に接続するように構成することで、簡単な構造で組み立てを容易に行うことができて、生産性が高く量産に適するLCフィルタアレイが得られることが開示されている。
しかし、特許文献1で開示されている電源IC、インダクタ、コンデンサを3層に積層した構造のマイクロ電源モジュールは占有面積は小さくなるものの占有高さが1mmを超えて大きくなり、携帯電話など占有高さに対して厳しい要求のある用途には適用が困難である。
また、入力・出力コンデンサをプリント基板上に配線する従来のPOL電源の構造では、プリント基板上の配線によるGNDインダクタンスLgndがあるため、低ノイズ性能を実現することが困難である。
また、特許文献2、3に開示されているものは、マイクロ電源モジュールに用いるフィルタとしては占有高さが高く、占有面積も大きいために採用は困難である。
図11および図12は、プリント基板のGNDインダクタンス(Lgnd)の違いで減衰特性(ノイズ性能)が異なることを示したシミュレーション結果を示す図であり、図11はLgnd1=Lgnd2=1nHの場合、図12はLgnd1=Lgnd2=3nHの場合である。
図11および図12は、プリント基板のGNDインダクタンス(Lgnd)の違いで減衰特性(ノイズ性能)が異なることを示したシミュレーション結果を示す図であり、図11はLgnd1=Lgnd2=1nHの場合、図12はLgnd1=Lgnd2=3nHの場合である。
図13は、図11および図12の減衰特性をシミュレーションするときの等価回路図を示し、同図(a)は図8のオン時をシミュレーションするときの等価回路図、同図(b)は図8のオフ時をシミュレーションするときの等価回路である。
オン時とはオン用MOSFET6がオンし、オフ用MOSFET7がオフして負荷13に電力が供給される場合であり、オフ時とは、オン用MOSFET6がオフし、オフ用MOSFET7がオンして、負荷13へ電力が供給される場合である。
MOSFET6、7がオン・オフするスイッチング時に高周波のノイズを発生しそれが負荷13へ伝導ノイズとして伝播する。この伝導ノイズはオン用MOSFET6がオンし、オフ用MOSFET7がオフして、負荷13に電力が供給されているときに発生するオン時のノイズと、オン用MOSFET6がオフし、オフ用MOSFET7がオンして、負荷13に電力が供給されているとき発生するオフ時のノイズがある。
図13(a)の回路では、図8の電源12を取り除き、オン用MOSFET6をオン状態、オフ用MOSFET7をオフ状態にしたときに電流が流れる回路を、オン時のシミュレーションの等価回路として表す。
具体的には、オン用MOSFET6の代わりにノイズ発生器50を挿入し、オフ用MOSFET7を除いて、インダクタ35と出力コンデンサ3と第2グランド配線20と第1グランド配線19と入力コンデンサ1からなる回路である。ノイズ発生器50からノイズを模擬した高周波電圧を入力し出力コンデンサ3の電圧を出力電圧としてシミュレーションで導出する。
図13(b)の回路では図8のオン用MOSFET6をオフ状態、オフ用MOSFET7をオン状態としたときに電流が流れる回路を、オフ時のシミュレーションの等価回路として表す。
具体的には、オフ用MOSFET7の代わりにノイズ発生器50を挿入し、オン用MOSFETを除いて、インダクタ35と出力コンデンサ3と第2グランド配線20からなる回路である。等価回路における出力コンデンサの電圧をシミュレーションで導出する。
ノイズ発生器50で1MHz〜1000MHzの範囲の高周波の電圧を入力し、出力される高周波の電圧をシミュレーションで導出する。出力波形のピーク値が入力波形のピーク値を基準としてどの程度低下したかを(出力波形のピーク値/入力波形のピーク値)をdBに換算して減衰量とし、この減衰量の周波数依存性が減衰特性となる。減衰量が大きいほど伝導ノイズが負荷13に伝達されないことになるので低ノイズ性能(低ノイズ化された出力)が得られるということになる。図11および図12の縦軸はオフ時の減衰量を例に挙げて示した。
図11および図12から分かるように、減衰特性はグランド配線21のインダクタンス(GNDインダクタンス)に依存する。GNDインダクタンスが大きいほど高周波領域の減衰量は小さくなり、大きな伝導ノイズが出力端子17から負荷13のLSIに伝達される。
一般的なPOL電源においては、電源ICとインダクタと入力・出力コンデンサなどの複数の個別部品をセットメーカー側が購入し、これらの個別部品をプリント基板の配線パターンに配置(レイアウト・アートワーク配線)する。
そのため、グランド配線21のインダクタンスであるGNDインダクタンスはセットメーカー側が使用するプリント基板の配線パターンに大きく依存する。回路的に同一の電源回路であっても個別部品を配置する配線パターンが異なると減衰特性に大きな差異が生じることになる。
このことはセットメーカーの立場から見ると、電源ICとインダクタと入力・出力コンデンサを個別にプリント基板に組み立てる場合には、配線パターンでノイズ性能が変化するので使い勝手がよいとは言い難い。このように、使いこなす難易度が高いことはセットメーカーの機器開発において開発の妨げになるから、デバイスメ−カーは使い勝手の良いデバイス(マイクロ電源モジュール)を開発し供給することが求められる。
このような観点から、図9に示すような電源IC101とインダクタ35を一体化したマイクロ電源モジュール202は、部品点数が少ない面では、セットメーカーの使い勝手はよいと言える。しかし、ノイズ性能に関しては、マイクロ電源モジュール202と入力・出力コンデンサ1、3を別個にプリント基板60上で配線するために、グランド配線21のGNDインダクタンスがプリント基板60上に形成した配線パターンで左右されて、使い勝手がよいとは言えない。
そのため、マイクロ電源モジュール202を供給するデバイスメーカー側には、POL電源203の占有スペースの増大を招くことなく、コスト増加も最小限に抑えながらグランド配線21に依存する伝導ノイズの低減(低ノイズ化:低ノイズ性能)を図ることが強く求められる。
特許文献1では、セラミックコンデンサ、インダクタおよびICチップを積層したマイクロ電源モジュールが開示されており、この構成は、プリント基板の配線パターンによるGNDインダクタンスの影響は受けにくく、高周波電流をモジュ−ル内で流す最短ル−トを形成できる面では、低ノイズ性能を得るのに有効である。
しかし、この3層の積層構造のマイクロ電源モジュール(装置)は、占有高さが高く、1mmを超えるので携帯電話を製造するセットメーカーの要求を満たすことができない。
また、2個のセラミックコンデンサ(入力コンデンサと出力コンデンサ)をインダクタの下に配置し、さらにプリント基板へ伝達される信号を出力する多数の外部端子をセラミックスコンデンサの全外周部に形成する必要があり、インダクタに外部端子を形成する場合より製造が困難である。
また、2個のセラミックコンデンサ(入力コンデンサと出力コンデンサ)をインダクタの下に配置し、さらにプリント基板へ伝達される信号を出力する多数の外部端子をセラミックスコンデンサの全外周部に形成する必要があり、インダクタに外部端子を形成する場合より製造が困難である。
また、T型フィルタ自体はノイズ低減に対して有力な手段であるが、特許文献2、3に開示されているような個別部品としてのT型フィルタを適用することでは、コスト,サイズおよびLgndの問題を解決することができない。
それを解決するために、特許文献4において、(1)インダクタを分割した分割インダクタの中間タップにpFオーダーの集積コンデンサをデカップリングコンデンサとして接続し、この集積コンデンサを電源ICチップの表面に形成して電源ICと一体化したT型フィルタを形成することで、占有面積と占有高さを抑え、グランド配線による伝導ノイズを低減したマイクロ電源モジュールを提供できることや(2)インダクタ上に入力コンデンサ、出力コンデンサおよび電源ICを搭載し、このインダクタに分割インダクタを用い、分割インダクタの中間タップにpFオーダーの集積コンデンサを接続し、この集積コンデンサを電源ICチップ上に形成することで、占有面積と占有高さを抑え、グランド配線による伝導ノイズを低減したマイクロ電源モジュールを提供できることなどが開示されている。
以下に特許文献4に開示されている内容を具体的に説明する。
図14は、特許文献4の図6に記載されたマイクロ電源装置の説明図であり、同図(a)はマイクロ電源装置の要部回路図、同図(b)はマイクロ電源モジュールの要部平面図、同図(c)は同図(b)のX−X線で切断した要部断面図、同図(d)は集積コンデンサの要部断面図である。このマイクロ電源装置108は降圧型のマイクロ電源装置である。
図14は、特許文献4の図6に記載されたマイクロ電源装置の説明図であり、同図(a)はマイクロ電源装置の要部回路図、同図(b)はマイクロ電源モジュールの要部平面図、同図(c)は同図(b)のX−X線で切断した要部断面図、同図(d)は集積コンデンサの要部断面図である。このマイクロ電源装置108は降圧型のマイクロ電源装置である。
図14に示すように、ノイズ吸収用コンデンサをpFオーダーに小さくして電源IC106を形成する半導体基板40上に集積コンデンサ23を形成したことと、インダクタを分割点rで分割した分割インダクタ22とし、この分割点rと接続する中間タップqをこの集積コンデンサ23の一端pと接続し、集積コンデンサ23の他端nをオフ用MOSFET7のソースSと接続した点である。この集積コンデンサ23と分割インダクタ22でT型フィルタを構成する。
すなわち、上述のようにT型フィルタは単体のインダクタ,コンデンサの組み合わせより大きな減衰が得られるので、集積コンデンサでも充分な減衰特性を得ることができるように、集積コンデンサをT型フィルタに用いることを発案したのである。
図14(d)において、集積コンデンサ23は、電源IC106が形成された半導体基板40上に層間絶縁膜41を形成し、その上に電極として第1ポリシリコン膜42を形成し、この第1ポリシリコン膜42上に数十nmの厚さの酸化膜43を形成し、この酸化膜43上に電極として第2ポリシリコン膜44を形成し、その上に電極・配線となる金属膜45を形成して製作される平行平板型のコンデンサである。第1ポリシリコン膜42は図示しない金属配線と接続する。
図14(d)において、集積コンデンサ23は、電源IC106が形成された半導体基板40上に層間絶縁膜41を形成し、その上に電極として第1ポリシリコン膜42を形成し、この第1ポリシリコン膜42上に数十nmの厚さの酸化膜43を形成し、この酸化膜43上に電極として第2ポリシリコン膜44を形成し、その上に電極・配線となる金属膜45を形成して製作される平行平板型のコンデンサである。第1ポリシリコン膜42は図示しない金属配線と接続する。
図15は、図14のマイクロ電源装置108におけるノイズ減衰効果の分割定数K依存性を示す図である。縦軸は、図14のマイクロ電源装置108の特定周波数における減衰値から、図14のマイクロ電源装置108の分割インダクタ22をインダクタ2に変えてノイズ吸収用コンデンサ23を外した図16のリファレンス用のマイクロ電源装置108bの同一周波数での減衰値を差し引いた差分をdB表示した減衰量である。
図15から、入力コンデンサ1と出力コンデンサ3をマイクロ電源モジュール107の外側に設置した場合において、分割定数k=L1/L2=2.3(=7/3)、周波数f=300MHz、オン時比率D=0.4とすると、減衰効果は−11.9dBと大きい。尚、この図15は特許文献4の図9の基礎データとなったものである。
図17は、特許文献4の図12に示すマイクロ電源装置の説明図であり、同図(a)はマイクロ電源装置の要部回路図、同図(b)はマイクロ電源モジュールの要部平面図、同図(c)は同図(b)のX−X線で切断した要部断面図である。このマイクロ電源装置113はマイクロ電源モジュール112のみで構成される降圧型のマイクロ電源装置である。尚、各部位の符号については特許文献4に記載されているのでここでは省略する。
このマイクロ電源装置113は、分割インダクタ28上に必要部品を全て搭載したために、図14のマイクロ電源装置108の占有面積より小さくなる。
そのため、携帯電話などの携帯機器の小型化に寄与できる。また、T型フィルタを形成しているので、優れた低ノイズ性能が得られる。また、GNDインダクタンスが極めて小さくできるので第2実施例より低ノイズ性能が得られる。
そのため、携帯電話などの携帯機器の小型化に寄与できる。また、T型フィルタを形成しているので、優れた低ノイズ性能が得られる。また、GNDインダクタンスが極めて小さくできるので第2実施例より低ノイズ性能が得られる。
図18は、図17に示すマイクロ電源装置におけるノイズ減衰効果の分割定数K依存性を示す図である。縦軸は、図17のマイクロ電源装置113の特定周波数における減衰値から、図16のリファレンス用のマイクロ電源装置108bの同一周波数での減衰値を差し引いた差分をdB表示した減衰量である。
入力コンデンサ1、出力コンデンサ3を分割インダクタ28上に固着しているので、接続配線31,32のインダクタンスが小さくなり、減衰量は−25.9dBとなり図15に示す特性に対し−14dBと大幅に改善される。
しかし、特許文献4においては、降圧型のマイクロ電源モジュールを搭載したマイクロ電源装置のみについて記載されており、昇圧型や昇降圧型のマイクロ電源モジュールを搭載したマイクロ電源装置については記載されていない。
この発明の目的は、前記のことを鑑みて、占有高さを抑え占有面積を小さくでき、低コストで低ノイズ性能を図ることができる昇圧型や昇降圧型のマイクロ電源装置を提供することである。
前記の目的を達成するために、特許請求の範囲の請求項1記載の発明によれば、入力コンデンサと、該入力コンデンサの高電位側と一端が接続する分割インダクタと、該インダクタの他端とソースが接続するpチャネルMOSFETおよびドレインが接続するnチャネルMOSFETと、前記pチャネルMOSFETのゲートおよび前記nチャネルMOSFETのゲートとそれぞれに接続する制御回路と、前記pチャネルMOSFETのドレインと高電位側が接続する出力コンデンサと、前記nチャネルMOSFETのソースと接続し、前記入力コンデンサの低電位側と前記出力コンデンサの低電位側とを接続するグランド配線と、前記分割インダクタの中間タップと一端が接続し他端が前記nチャネルMOSFETのソースと接続するノイズ吸収用コンデンサと、を有し、
前記pチャネルMOSFETがオン・オフを繰り返し、該pチャネルMOSFETのオフ・オフと逆相で前記nチャネルMOSFETがオン・オフを繰り返すことで入力コンデンサの電圧を昇圧し、このとき発生するノイズを前記分割インダクタと前記ノイズ吸収用コンデンサからなるノイズ吸収フィルタで吸収する構成とする。
前記pチャネルMOSFETがオン・オフを繰り返し、該pチャネルMOSFETのオフ・オフと逆相で前記nチャネルMOSFETがオン・オフを繰り返すことで入力コンデンサの電圧を昇圧し、このとき発生するノイズを前記分割インダクタと前記ノイズ吸収用コンデンサからなるノイズ吸収フィルタで吸収する構成とする。
特許請求の範囲の請求項2記載の発明によれば、請求項1記載の発明において、前記分割インダクタ上に、前記入力コンデンサ、前記出力コンデンサを固着するとともに、前記分割インダクタ上に前記pチャネルMOSFETと前記nチャネルMOSFETおよび前記制御回路を形成した半導体基板を固着し、該半導体基板上に前記ノイズ吸収用コンデンサを固着した構成とする。
特許請求の範囲の請求項3記載の発明によれば、請求項 記載の発明において、入力コンデンサと、該入力コンデンサの高電位側とソースが接続する第1pチャネルMOSFETと、該第1pチャネルMOSFETのドレインと一端が接続する分割インダクタおよびドレインが接続する第1nチャネルMOSFETと、前記第1pチャネルMOSFETのゲートおよび前記第1nチャネルMOSFETのゲートにそれぞれ接続する第1制御回路と、前記インダクタの他端とソースが接続する第2pチャネルMOSFETおよびドレインが接続する第2nチャネルMOSFETと、前記第2pチャネルMOSFETのゲートおよび前記第2nチャネルMOSFETのゲートにそれぞれに接続する第2制御回路と、前記第2pチャネルMOSFETのドレインと高電位側が接続する出力コンデンサと、前記第1nチャネルMOSFETのソースと前記第2nチャネルMOSFETのソースとを接続する第1接続配線と、前記入力コンデンサの低電位側と前記出力コンデンサの低電位側とをそれぞれ接続するグランド配線と、前記第1接続配線と前記グランド配線を接続する第2接続配線と、前記分割インダクタの中間タップと一端が接続し他端が前記第1接続配線と接続するノイズ吸収用コンデンサと、を有し、
前記第2pチャネルMOSFETをオン状態にし、前記第2nチャネルMOSFETをオフ状態にして、前記第1pチャネルMOSFETをオン・オフさせ、該第1pチャネルMOSFETのオン・オフと逆相で前記第1nチャネルMOSFETをオン・オフさせることで、前記入力コンデンサの電圧を降圧し、このとき発生するノイズを前記分割インダクタと前記ノイズ吸収用コンデンサからなるノイズ吸収フィルタで吸収し、
前記第1pチャネルMOSFETをオン状態にし、前記第1nチャネルMOSFETをオフ状態にして、前記第2nチャネルMOSFETをオン・オフさせ、該第2nチャネルMOSFETのオン・オフと逆相で前記第2pチャネルMOSFETをオン・オフさせることで、前記入力コンデンサの電圧を昇圧し、このとき発生するノイズを前記分割インダクタと前記ノイズ吸収用コンデンサからなるノイズ吸収フィルタで吸収する構成とする。
前記第2pチャネルMOSFETをオン状態にし、前記第2nチャネルMOSFETをオフ状態にして、前記第1pチャネルMOSFETをオン・オフさせ、該第1pチャネルMOSFETのオン・オフと逆相で前記第1nチャネルMOSFETをオン・オフさせることで、前記入力コンデンサの電圧を降圧し、このとき発生するノイズを前記分割インダクタと前記ノイズ吸収用コンデンサからなるノイズ吸収フィルタで吸収し、
前記第1pチャネルMOSFETをオン状態にし、前記第1nチャネルMOSFETをオフ状態にして、前記第2nチャネルMOSFETをオン・オフさせ、該第2nチャネルMOSFETのオン・オフと逆相で前記第2pチャネルMOSFETをオン・オフさせることで、前記入力コンデンサの電圧を昇圧し、このとき発生するノイズを前記分割インダクタと前記ノイズ吸収用コンデンサからなるノイズ吸収フィルタで吸収する構成とする。
特許請求の範囲の請求項4記載の発明によれば、請求項3記載の発明において、前記分割インダクタ上に、前記入力コンデンサと前記出力コンデンサを固着するとともに、前記分割インダクタ上に前記第1pチャネルMOSFET、前記第2pチャネルMOSFET、前記第1nチャネルMOSFET、前記第2nチャネルMOSFET、前記第1制御回路および前記第2制御回路を形成した半導体基板を固着し、該半導体基板上に前記ノイズ吸収用コンデンサを固着した構成とする。
この発明によれば、本発明の昇圧型マイクロ電源装置113aの基本的な構成を従来の図17(特許文献4の図12と同じ)に示すマイクロ電源モジュール112の入出力を入れ替えた構成とすることで、占有高さを抑え占有面積を小さくでき、低コストで低ノイズ性能を図ることができる昇圧型のマイクロ電源装置113aを容易に製作することができる。
また、本発明の昇降圧型のマイクロ電源装置113bの基本的な構成を従来の図17(特許文献4の図12と同じ)に示す降圧型のマイクロ電源装置113に用いられれる電源IC106と本発明の図1に示す昇圧型のマイクロ電源装置113aに用いられる電源IC106aを分割インダクタ28とノイズ吸収用コンデンサ23を共通にして同一の半導体基板に形成した電源IC106bを有する構成とすることで、占有高さを抑え占有面積を小さくでき、低コストで低ノイズ性能を図ることができる昇降圧型のマイクロ電源装置113bを容易に製作することができる。
実施の形態を以下の実施例で説明する。以下で説明する符号は特許文献4の符号と合わせた。但し、ここでは特許文献4のオン用MOSFETをpチャネルMOSFETと表現し、オフ用MOSFETをnチャネルMOSFETと表現した。また、特許文献4の各図の部位と同じ部位には同じ符号を用いた。しかし、各部品の諸元は最適値を用いるので降圧型と昇圧型では異なる。
図1は、この発明の第1実施例のマイクロ電源装置の説明図であり、同図(a)はマイクロ電源装置の要部回路図、同図(b)はマイクロ電源モジュールの要部平面図、同図(c)は同図(b)のX−X線で切断した要部断面図である。
このマイクロ電源装置113aの基本的な構成は、図17(a)のマイクロ電源モジュール112の入出力を入れ替えた構成と同じである。但し、単に入れ替えただけだと、電源IC106aを構成するpチャネルMOSFETのソースSは出力側となり、ドレインDは入力側となり電流が流れないので、ソースSを入力側にドレインDを出力側になるpチャネルMOSFET6cで電源IC106aを構成する。
この電源IC106aでマイクロ電源モジュール112aを構成し、このマイクロ電源モジュール112aでマイクロ電源装置113aを構成する。また、電源IC106a、ノイズ吸収用コンデンサ23(図17の集積コンデンサ23と同じ)および入出力コンデンサ1、3が載った分割インダクタ28の端子aは負荷13へ接続し、端子bは電源12に接続する。以下に詳細な構成について説明する。
このマイクロ電源装置113aは、マイクロ電源モジュール112aのみで構成され、マイクロ電源モジュール112aは、電源12および負荷13と接続する入力コンデンサ1、出力コンデンサ3、分割インダクタ28、電源IC106aおよび接続配線31、32で構成される。
電源12および負荷13と接続する入力コンデンサ1、出力コンデンサ3、電源IC106aおよび接続配線31、32は分割インダクタ28上に図示しない絶縁膜を介して配置(固着)する。
電源IC106aは、pチャネルMOSFET6c、nチャネルMOSFET7c、制御回路8およびノイズ吸収用コンデンサ23で構成され、pチャネルMOSFET6c、nチャネルMOSFET7cおよび制御回路8は半導体基板40に形成され、この半導体基板40上に図示しない層間絶縁膜を介してノイズ吸収用コンデンサ23が形成される。
尚、前記したように昇圧型のマイクロ電源装置113aを構成する各部品の諸元(MOSFETの耐圧、電流容量や入出力コンデンサの容量値など)は、図17の降圧型のマイクロ電源装置113を構成する各部品の諸元とは異なる。
つぎに各部品の接続について説明する。以下の説明で接続配線31、32、33は図17の第4配線、第5配線、第6配線とそれぞれ同じである。
電源12の高電位側にマイクロ電源装置113aの入力端子15が接続する。この入力端子15は分割インダクタ28の端子bである。端子bは入力コンデンサ1の高電位側の端子kと接続する。端子kは分割インダクタ28の一端に接続する。分割インダクタ28の他端の端子mは電源ICの端子eに接続する。この端子eはpチャネルMOSFET6cのソースSと接続し、またnチャネルMOSFET7cのドレインDと接続する。pチャネルMOSFET6cとnチャネルMOSFET7cのゲートは制御回路8に接続する。分割インダクタ28の中間タップqはノイズ吸収用コンデンサ23(図17の集積コンデンサ23と同じ)の高電位側の端子pに接続し、ノイズ吸収用コンデンサ23の低電位側はnチャネルMOSFET7cのソースSとn点で接続し、このn点は電源ICの端子fと接続する。この端子fは分割インダクタ28の端子cと接続配線33を介して接続する。この端子cはマイクロ電源装置113aのグランド端子26となる。端子dは出力コンデンサ3の高電位側端子jと接続する。端子jはマイクロ電源装置113aの出力端子17と接続する。この出力端子17は、分割インダクタ28の端子aである。出力端子17は負荷13に接続する。
電源12の高電位側にマイクロ電源装置113aの入力端子15が接続する。この入力端子15は分割インダクタ28の端子bである。端子bは入力コンデンサ1の高電位側の端子kと接続する。端子kは分割インダクタ28の一端に接続する。分割インダクタ28の他端の端子mは電源ICの端子eに接続する。この端子eはpチャネルMOSFET6cのソースSと接続し、またnチャネルMOSFET7cのドレインDと接続する。pチャネルMOSFET6cとnチャネルMOSFET7cのゲートは制御回路8に接続する。分割インダクタ28の中間タップqはノイズ吸収用コンデンサ23(図17の集積コンデンサ23と同じ)の高電位側の端子pに接続し、ノイズ吸収用コンデンサ23の低電位側はnチャネルMOSFET7cのソースSとn点で接続し、このn点は電源ICの端子fと接続する。この端子fは分割インダクタ28の端子cと接続配線33を介して接続する。この端子cはマイクロ電源装置113aのグランド端子26となる。端子dは出力コンデンサ3の高電位側端子jと接続する。端子jはマイクロ電源装置113aの出力端子17と接続する。この出力端子17は、分割インダクタ28の端子aである。出力端子17は負荷13に接続する。
入力コンデンサ1の低電位側の端子1dは接続配線32を介して分割インダクタ28の端子cと接続する。この端子cは接続配線31を介して出力コンデンサ3の低電位側端子3dと接続する。
電源12の低電位側はグランド14と接続し、このグランド14と接続する第1グランド配線19は、負荷13の低電位側と接続する第2グランド配線20とh点で接続し、このh点はマイクロ電源装置113aのグランド端子26(図17の低電位側入出力端子26と同じ)に接続する。
入力コンデンサ1と出力コンデンサ3を分割インダクタ28上に図示しない絶縁膜を介して固着することで、グランド端子26との接続配線31、32の長さを短くできて、配線インダクタンスを大幅に小さくできる。その結果、この昇圧型のマイクロ電源装置においても大きなノイズ低減効果を得ることができる。
このマイクロ電源装置113aは、nチャネルMOSFET7c(オン用MOSFET)とpチャネルMOSFET6c(オフ用MOSFET)を交互にオン・オフする(両者のオン・オフが逆相となる)ことで、入力コンデンサ1の電圧より出力コンデンサ3の電圧を高くできる昇圧型のマイクロ電源装置である。
これは、nチャネルMOSFET7cをオンさせることで分割インダクタ28にエネルギーが蓄積され、nチャネルMOSFET7cをオフさせpチャネルMOSFET6cをオンさせることで分割インダクタ28に蓄積されたエネルギーを出力コンデンサ3に出力して、入力コンデンサ1の電圧に重畳して出力コンデンサ3の電圧を上昇させる(昇圧)する。
図2は、図1のマイクロ電源装置のノイズの減衰量と分割定数Kの関係を示す図である。図中のCm,Cin,Coutはそれぞれノイズ吸収用コンデンサ23(集積コンデンサ),入力コンデンサ1,出力コンデンサ3の容量である。この縦軸は、図1のマイクロ電源装置の特定周波数における減衰値から、図1の分割インダクタ28をインダクタ2に変えてノイズ吸収用コンデンサ23を外した図3のリファレンス用のマイクロ電源装置113cの同一周波数での減衰値を差し引いた分(差分)をdB表示した減衰量である。分割定数KはL1/L2である。図中の112cはマイクロ電源モジュールである。
入力コンデンサ1および出力コンデンサ3が分割インダクタ28上に固着しているので、接続配線31,32のインダクタンスが小さくなり、減衰効果を高めることができる。図2では、オン時比率D=0.4のとき、分割定数Kが大きい領域での減衰効果は−10.5dBと大きい。つまり、昇圧型のマイクロ電源装置113aでは入力コンデンサ1および出力コンデンサ3を分割インダクタ23上への搭載(マイクロ電源モジュール112への内蔵化)することで大きなノイズ減衰効果が得られる。
つぎに、入力コンデンサ1、出力コンデンサ3をマイクロ電源モジュール112に搭載(内蔵)しない昇圧型のマイクロ電源装置108aの場合について参考までに図4および図5を用いて説明する。
これは図14の降圧型のマイクロ電源装置108と対比するために説明するものである。
図4は、入力コンデンサ、出力コンデンサをマイクロ電源モジュールに内蔵しない場合のマイクロ電源装置の説明図であり、同図(a)はマイクロ電源装置の要部回路図、同図(b)はマイクロ電源モジュールの要部平面図、同図(c)は同図(b)のX−X線で切断した要部断面図である。このマイクロ電源装置108aと、図14のマイクロ電源装置108との違いは、図14のマイクロ電源モジュール107を構成する分割インダクタ22の端子aを出力コンデンサ3の高電位側の端子kに接続し、端子bを入力コンデンサ1の高電位側の端子jに接続したマイクロ電源モジュール107aを用い、図1の電源IC106aを用いた点である。
図4は、入力コンデンサ、出力コンデンサをマイクロ電源モジュールに内蔵しない場合のマイクロ電源装置の説明図であり、同図(a)はマイクロ電源装置の要部回路図、同図(b)はマイクロ電源モジュールの要部平面図、同図(c)は同図(b)のX−X線で切断した要部断面図である。このマイクロ電源装置108aと、図14のマイクロ電源装置108との違いは、図14のマイクロ電源モジュール107を構成する分割インダクタ22の端子aを出力コンデンサ3の高電位側の端子kに接続し、端子bを入力コンデンサ1の高電位側の端子jに接続したマイクロ電源モジュール107aを用い、図1の電源IC106aを用いた点である。
図5は、図4のマイクロ電源装置のノイズの減衰量と分割定数Kの関係を示す図である。図5において、k=9(L1/L2=9/1),f=300MHz,D=0.4で減衰効果は,−1.6dB程度と極めて小さくノイズ減衰効果は殆どない。このように、図4の昇圧型のマイクロ電源装置108aでは、入出力コンデンサ1、3をマイクロ電源モジュール107に内蔵しないため、図14の降圧型のマイクロ電源装置108の減衰量に比べると減衰効果は極めて小さくなる。
図6は、この発明の第2実施例のマイクロ電源装置の説明図であり、同図(a)はマイクロ電源装置の要部回路図、同図(b)はマイクロ電源モジュールの要部平面図である。
これは、図17に示す降圧型マイクロ電源装置およびマイクロ電源モジュールと、図1に示す昇圧型マイクロ電源装置およびマイクロ電源モジュールとを組み合わせたものである。
これは、図17に示す降圧型マイクロ電源装置およびマイクロ電源モジュールと、図1に示す昇圧型マイクロ電源装置およびマイクロ電源モジュールとを組み合わせたものである。
このマイクロ電源装置113bは、マイクロ電源モジュール112bで構成され、マイクロ電源モジュール112bは、電源12および負荷13と接続する入力コンデンサ1、出力コンデンサ3、分割インダクタ28、電源IC106bおよび接続配線31、32で構成される。
電源12および負荷13と接続する入力コンデンサ1、出力コンデンサ3、電源IC106bおよび接続配線31、32は分割インダクタ28上に図示しない絶縁膜を介して配置(固着)する。
電源IC106bは、第1pチャネルMOSFET6a、第1nチャネルMOSFET7a、第1制御回路8a、第2pチャネルMOSFET6b、第2nチャネルMOSFET7b、第2制御回路8bおよびノイズ吸収用コンデンサ23で構成され、第1、第2pチャネルMOSFET6a、6b、第1、第2nチャネルMOSFET8a、8bおよび第1、第2制御回路8a、8bは半導体基板40aに形成され、この半導体基板40a上に図示しない層間絶縁膜を介してノイズ吸収用コンデンサ23が形成される。
つぎに各部品の接続について説明する。
電源12の高電位側にマイクロ電源装置113bの入力端子15が接続する。この入力端子15は分割インダクタ28の端子aである。端子aは入力コンデンサ1の高電位側の端子jと接続する。端子jは電源IC106bの入力端子d1と接続し、入力端子d1は第1pチャネルMOSFET6aのソースSと接続する。第1pチャネルMOSFET6aのドレインDと第1nチャネルMOSFET7aのドレインDを電源IC106bの端子e1に接続し、それぞれのゲートを第1制御回路8aに接続する。電源IC106bの端子e1と分割インダクタ28の端子mを接続し、分割インダクタ28の端子bと電源IC106bの端子e2を接続する。端子e2と第2pチャネルMOSFET6bのソースSおよび第2nチャネルMOSFET7bのドレインDをそれぞれ接続する。第2pチャネルMOSFET6bと第2nチャネルMOSFET7bのそれぞれのゲートを第2制御回路8bに接続する。第2pチャネルMOSFET6bのドレインDと電源IC106bの出力端子d2を接続する。分割インダクタ28の中間タップqとノイズ吸収用コンデンサ23の高電位側の端子pを接続し、ノイズ吸収用コンデンサ23の低電位側と第1nチャネルMOSFET7aのソースSおよび第2nチャネルMOSFET7bのソースSとをそれぞれn点で接続する。n点と電源IC106aの端子fを接続する。
電源12の高電位側にマイクロ電源装置113bの入力端子15が接続する。この入力端子15は分割インダクタ28の端子aである。端子aは入力コンデンサ1の高電位側の端子jと接続する。端子jは電源IC106bの入力端子d1と接続し、入力端子d1は第1pチャネルMOSFET6aのソースSと接続する。第1pチャネルMOSFET6aのドレインDと第1nチャネルMOSFET7aのドレインDを電源IC106bの端子e1に接続し、それぞれのゲートを第1制御回路8aに接続する。電源IC106bの端子e1と分割インダクタ28の端子mを接続し、分割インダクタ28の端子bと電源IC106bの端子e2を接続する。端子e2と第2pチャネルMOSFET6bのソースSおよび第2nチャネルMOSFET7bのドレインDをそれぞれ接続する。第2pチャネルMOSFET6bと第2nチャネルMOSFET7bのそれぞれのゲートを第2制御回路8bに接続する。第2pチャネルMOSFET6bのドレインDと電源IC106bの出力端子d2を接続する。分割インダクタ28の中間タップqとノイズ吸収用コンデンサ23の高電位側の端子pを接続し、ノイズ吸収用コンデンサ23の低電位側と第1nチャネルMOSFET7aのソースSおよび第2nチャネルMOSFET7bのソースSとをそれぞれn点で接続する。n点と電源IC106aの端子fを接続する。
電源IC106bの出力端子d2と出力コンデンサ3の高電位側の端子kを接続し、端子kとマイクロ電源装置113bの出力端子17を接続する。この出力端子17は分割インダクタ28の端子Aである。入力コンデンサ1の低電位側の端子1bは接続配線31の一端に接続し、出力コンデンサ3の低電位側の端子3bは接続配線32の一端に接続する。端子fとマイクロ電源装置113bのグランド端子26は接続配線33で接続し、接続配線31、接続配線32のそれぞれの他端はグランド端子26に接続する。グランド端子26は分割インダクタ28の端子cである。出力端子17は負荷13の高電位側に接続する。電源12の低電位側はグランド14と接続し、第1グランド配線19の一端と接続する。負荷13の低電位側は第2グランド配線20の一端と接続する。グランド端子26と第1,第2グランド配線19,20のそれぞれの他端はh点で接続する。
入力コンデンサ1と出力コンデンサ3を分割インダクタ28上に図示しない絶縁膜を介して固着することで、グランド端子26との接続配線31、32の長さを短くできて、配線インダクタンスを大幅に小さくできる。その結果、この昇降圧型のマイクロ電源装置113bにおいても大きなノイズ低減効果を得ることができる。
このマイクロ電源装置113bを降圧型として動作させるには、第2pチャネルMOSFET6bをオン状態にし、第2nチャネルMOSFET7bをオフ状態して、第1pチャネルMOSFET6aと第1nチャネルMOSFET7aを交互にオン・オフ(両者のオン・オフは逆相となる)を繰り返すとよい。
一方、昇圧型として動作させるには、第1pチャネルMOSFET6aをオン状態にし、第1nチャネルMOSFET7aをオフ状態して、第2nチャネルMOSFET7bと第2pチャネルMOSFET6bを交互にオン・オフ(両者のオン・オフは逆相となる)を繰り返すとよい。
つぎに、図示しないがノイズの減衰量について説明する。
図6のマイクロ電源装置113bの特定周波数における減衰値から、図6の分割インダクタ28をインダクタ2に変えてノイズ吸収用コンデンサ23を外した図7のリファレンス用のマイクロ電源装置113dの減衰特性で得られる同一周波数での減衰値を差し引いた分(差分)をdB表示した減衰量で表すと、降圧動作ではマイクロ電源装置113bのノイズの減衰量と分割定数Kの関係を示す図は図18と同じになり、昇圧動作ではマイクロ電源装置113bのノイズの減衰量と分割定数Kの関係を示す図は図2と同じになる。図7の符号112dはマイクロ電源モジュールである。
図6のマイクロ電源装置113bの特定周波数における減衰値から、図6の分割インダクタ28をインダクタ2に変えてノイズ吸収用コンデンサ23を外した図7のリファレンス用のマイクロ電源装置113dの減衰特性で得られる同一周波数での減衰値を差し引いた分(差分)をdB表示した減衰量で表すと、降圧動作ではマイクロ電源装置113bのノイズの減衰量と分割定数Kの関係を示す図は図18と同じになり、昇圧動作ではマイクロ電源装置113bのノイズの減衰量と分割定数Kの関係を示す図は図2と同じになる。図7の符号112dはマイクロ電源モジュールである。
このことから、昇降圧型(降圧型と昇圧型の組み合わせ)において、分割インダクタ28とノイズ吸収用コンデンサ23(集積キャパシタ)の複合フィルタは次のように機能する。
(1)降圧動作時は,複合フィルタのみで大きなノイズ低減効果が得られる。
(2)昇圧動作時は,複合フィルタのみでは低減効果は小さく,入力コンデンサ1と出力コンデンサ3をマイクロ電源モジュール112bに内蔵することで大きな低減効果となる。
(1)降圧動作時は,複合フィルタのみで大きなノイズ低減効果が得られる。
(2)昇圧動作時は,複合フィルタのみでは低減効果は小さく,入力コンデンサ1と出力コンデンサ3をマイクロ電源モジュール112bに内蔵することで大きな低減効果となる。
POL電源として,降圧型が主流ではあるが,携帯電話で使用されているリチウム電池電圧の広範囲化が進み,セット動作を長時間可能とするためには電圧変換方式として降圧型だけでなく,昇圧型や昇降圧型での動作も十分考えられる。今回の発明を生かした低ノイズPOL電源は将来的に重要な技術要素となりうるものである。
1 入力コンデンサ
2 インダクタ
3 出力コンデンサ
6c pチャネルMOSFET
6a 第1pチャネルMOSFET
6b 第2pチャネルMOSFET
7c nチャネルMOSFET
7a 第1nチャネルMOSFET
7b 第2nチャネルMOSFET
8 制御回路
8a 第1制御回路
8b 第2制御回路
12 電源
13 負荷
14 グランド
15 高電位側入力端子
16 グランド側入力端子
17 高電位側出力端子
18 低電位側出力端子
19 第1グランド配線
20 第2グランド配線
21 グランド配線
22、28 分割インダクタ
23 ノイズ吸収用コンデンサ/集積コンデンサ
24a コイルパターン(表側)
24b コイルパターン(裏側)
26 グランド端子/低電位側入出力端子
30 外部端子
31、32 接続配線
40、40a 半導体基板
106a、106b 電源IC
112a、112b、112c、112d マイクロ電源モジュール
113a、113b、113c、113d マイクロ電源装置
S ソース
D ドレイン
2 インダクタ
3 出力コンデンサ
6c pチャネルMOSFET
6a 第1pチャネルMOSFET
6b 第2pチャネルMOSFET
7c nチャネルMOSFET
7a 第1nチャネルMOSFET
7b 第2nチャネルMOSFET
8 制御回路
8a 第1制御回路
8b 第2制御回路
12 電源
13 負荷
14 グランド
15 高電位側入力端子
16 グランド側入力端子
17 高電位側出力端子
18 低電位側出力端子
19 第1グランド配線
20 第2グランド配線
21 グランド配線
22、28 分割インダクタ
23 ノイズ吸収用コンデンサ/集積コンデンサ
24a コイルパターン(表側)
24b コイルパターン(裏側)
26 グランド端子/低電位側入出力端子
30 外部端子
31、32 接続配線
40、40a 半導体基板
106a、106b 電源IC
112a、112b、112c、112d マイクロ電源モジュール
113a、113b、113c、113d マイクロ電源装置
S ソース
D ドレイン
Claims (4)
- 入力コンデンサと、該入力コンデンサの高電位側と一端が接続する分割インダクタと、該インダクタの他端とソースが接続するpチャネルMOSFETおよびドレインが接続するnチャネルMOSFETと、前記pチャネルMOSFETのゲートおよび前記nチャネルMOSFETのゲートとそれぞれに接続する制御回路と、前記pチャネルMOSFETのドレインと高電位側が接続する出力コンデンサと、前記nチャネルMOSFETのソースと接続し、前記入力コンデンサの低電位側と前記出力コンデンサの低電位側とを接続するグランド配線と、前記分割インダクタの中間タップと一端が接続し他端が前記nチャネルMOSFETのソースと接続するノイズ吸収用コンデンサと、を有し、
前記pチャネルMOSFETがオン・オフを繰り返し、該pチャネルMOSFETのオフ・オフと逆相で前記nチャネルMOSFETがオン・オフを繰り返すことで入力コンデンサの電圧を昇圧し、このとき発生するノイズを前記分割インダクタと前記ノイズ吸収用コンデンサからなるノイズ吸収フィルタで吸収することを特徴とするマイクロ電源装置。 - 前記分割インダクタ上に、前記入力コンデンサ、前記出力コンデンサを固着するとともに、前記分割インダクタ上に前記pチャネルMOSFETと前記nチャネルMOSFETおよび前記制御回路を形成した半導体基板を固着し、該半導体基板上に前記ノイズ吸収用コンデンサを固着したことを特徴とする請求項1に記載のマイクロ電源装置。
- 入力コンデンサと、該入力コンデンサの高電位側とソースが接続する第1pチャネルMOSFETと、該第1pチャネルMOSFETのドレインと一端が接続する分割インダクタおよびドレインが接続する第1nチャネルMOSFETと、前記第1pチャネルMOSFETのゲートおよび前記第1nチャネルMOSFETのゲートにそれぞれ接続する第1制御回路と、前記インダクタの他端とソースが接続する第2pチャネルMOSFETおよびドレインが接続する第2nチャネルMOSFETと、前記第2pチャネルMOSFETのゲートおよび前記第2nチャネルMOSFETのゲートにそれぞれに接続する第2制御回路と、前記第2pチャネルMOSFETのドレインと高電位側が接続する出力コンデンサと、前記第1nチャネルMOSFETのソースと前記第2nチャネルMOSFETのソースとを接続する第1接続配線と、前記入力コンデンサの低電位側と前記出力コンデンサの低電位側とをそれぞれ接続するグランド配線と、前記第1接続配線と前記グランド配線を接続する第2接続配線と、前記分割インダクタの中間タップと一端が接続し他端が前記第1接続配線と接続するノイズ吸収用コンデンサと、を有し、
前記第2pチャネルMOSFETをオン状態にし、前記第2nチャネルMOSFETをオフ状態にして、前記第1nチャネルMOSFETをオン・オフさせ、該第1nチャネルMOSFETのオン・オフと逆相で前記第1pチャネルMOSFETをオン・オフさせることで、前記入力コンデンサの電圧を降圧し、このとき発生するノイズを前記分割インダクタと前記ノイズ吸収用コンデンサからなるノイズ吸収フィルタで吸収し、
前記第1pチャネルMOSFETをオン状態にし、前記第1nチャネルMOSFETをオフ状態にして、前記第2pチャネルMOSFETをオン・オフさせ、該第2pチャネルMOSFETのオン・オフと逆相で前記第2nチャネルMOSFETをオン・オフさせることで、前記入力コンデンサの電圧を昇圧し、このとき発生するノイズを前記分割インダクタと前記ノイズ吸収用コンデンサからなるノイズ吸収フィルタで吸収することを特徴とするマイクロ電源装置。 - 前記分割インダクタ上に、前記入力コンデンサと前記出力コンデンサを固着するとともに、前記分割インダクタ上に前記第1pチャネルMOSFET、前記第2pチャネルMOSFET、前記第1nチャネルMOSFET、前記第2nチャネルMOSFET、前記第1制御回路および前記第2制御回路を形成した半導体基板を固着し、該半導体基板上に前記ノイズ吸収用コンデンサを固着したことを特徴とする請求項3に記載のマイクロ電源装置。
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WO2019181147A1 (ja) * | 2018-03-19 | 2019-09-26 | 株式会社村田製作所 | 制御回路モジュール、電子部品の接続構造および電力変換装置 |
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A711 | Notification of change in applicant |
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