JP2011010381A - マイクロ電源装置 - Google Patents

Abstract

【目的】占有高さを抑え占有面積を小さくでき、低コストで低ノイズ性能を図ることができる昇圧型や昇降圧型のマイクロ電源装置を提供する。
【解決手段】基本的な構成を図１７に示すマイクロ電源モジュール１１２の入出力を入れ替えたマイクロ電源装置１１３ａの構成とすることで、占有高さを抑え占有面積を小さくでき、低コストで低ノイズ性能を図ることができる昇圧型のマイクロ電源装置１１３ａを容易に製作することができる。
【選択図】 図１

Description

この発明は、携帯機器およびパソコンなどに用いられる昇圧型および昇降圧型のマイクロ電源装置に関する。

現在の電子機器内の高速ボ−ドと言われるプリント基板上には、個々のＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）固有の複数の低電圧供給電源が搭載されており、このプリント基板上に搭載される低電圧供給電源の占有スペ−ス（占有面積と占有高さ）をできるだけ小さくすることが求められている。それぞれのＬＳＩに固有の低電圧を供給する電源（電源装置）はＰＯＬ（Ｐｏｉｎｔ Ｏｆ Ｌｏａｄ）電源と呼ばれていて、電源ＩＣ、インダクタ、コンデンサという個別の部品で構成されており、負荷であるＬＳＩに電力を供給している。このＰＯＬ電源はＬＳＩ近傍でＬＳＩと共に同一のプリント基板に配置される。

現状のプリント基板に搭載されるＬＳＩは１個で２電源（電圧レベルが２つ）、３電源（電圧レベルが３つ）が必要となることも多く、それに対応してＰＯＬ電源も２個もしくは３個必要となる。

しかし、プリント基板のスペ−スについての制約は厳しく、かつＰＯＬ電源が複数ともなると全てのＰＯＬ電源をＬＳＩ近傍に配置することは困難である。特に、携帯電話に搭載されるプリント基板のスペースは厳しい。そのためプリント基板に搭載されるＰＯＬ電源のスペースもできるだけ小さくすることが求められる。携帯電話の場合は、ＰＯＬ電源の占有面積を小さくするだけでなく、その占有高さについても１ｍｍ以下という厳しい要求がセットメーカーから出されている。

そのため、電源ＩＣ、インダクタを一体化したマイクロ電源モジュールが開発され、このマイクロ電源モジュールと入力・出力コンデンサをプリント基板に搭載することで、プリント基板の占有面積を小さくすることが行われている。
図８〜図１０は、従来のＰＯＬ電源の構成図であり、図８は回路図、図９はプリント基板上の配置図、図１０はインダクタの要部平面図である。

ＰＯＬ電源２０３（電源装置）は、入力コンデンサ１、インダクタ３５、電源ＩＣ１０１および出力コンデンサ３で構成され、電源ＩＣ１０１はインダクタ３５上に搭載されている。

図８および図９において、電源１２の高電位側の配線とＰＯＬ電源２０３の高電位側の入力端子１５と接続し、入力端子１５と入力コンデンサ１の一方の端子ｊが接続し、端子ｊがインダクタ３５に形成された外部端子ａを経由して電源ＩＣ１０１の高電位側の入力端子ｄと接続し、電源ＩＣ１０１の高電位側の出力端子ｅとインダクタ３５の一方の端子ｍと接続し、インダクタ３５の他方の端子ｂと出力コンデンサ３の一方の端子ｋと接続し、出力コンデンサ３の一方の端子ｋとＰＯＬ電源２０３の高電位側の出力端子１７と接続し、出力端子１７と負荷１３の高電位側と接続する。

入力コンデンサ１の他方の端子ｇ，電源ＩＣのグランド端子ｆおよび出力コンデンサ３の他方の端子ｉが、それぞれＰＯＬ電源２０３のグランド側の入力端子１６，インダクタ３５の端子ｃを介して接続点ｈおよびＰＯＬ電源２０３のグランド側の出力端子１８において、電源１２のグランド１４と接続するグランド配線２１と接続する。

入力端子１６と接続点ｈの間のグランド配線２１を第１グランド配線１９とし、接続点ｈと出力端子１８の間のグランド配線２１を第２グランド配線２０とする。入力端子１５、１６、出力端子１７、１８、接続点ｈはプリント基板６０上にある。

また、第１グランド配線１９のインダクタンスは第１ＧＮＤインダクタンス（Ｌｇｎｄ１）とし、第２グランド配線２のインダクタンスは第２ＧＮＤインダクタンス（Ｌｇｎｄ２）とする。また、Ｌｇｎｄ１とＬｇｎｄ２を総称してＬｇｎｄと呼ぶ。

前記電源ＩＣ１０１はオン用ＭＯＳＦＥＴ６と、オフ用ＭＯＳＦＥＴ７と、これらを制御する制御回路８とで構成され、オン用ＭＯＳＦＥＴ６のソースが電源ＩＣ１０１の高電位側の入力端子ｄと接続し、オン用ＭＯＳＦＥＴ６のドレインおよびオフ用ＭＯＳＦＥＴ７のドレインが電源ＩＣ１０１の高電位側の出力端子ｅと接続し、オフ用ＭＯＳＦＥＴ７のソースが電源ＩＣ１０１のグランド端子ｆと接続する。

尚、オン用ＭＯＳＦＥＴ６はｐチャネル型ＭＯＳＦＥＴであり、オフ用ＭＯＳＦＥＴ７はｎチャネル型ＭＯＳＦＥＴである。オフ用ＭＯＳＦＥＴ７はインダクタ３５に流れる電流を還流させる還流ダイオードの働きをする。ＰＯＬ電源２０３は負荷１３（ＬＳＩなど）の電源となるもので、一つの電圧レベルを出力する低電圧電源である。

図１０において、インダクタ３５はフェライト基板２４の両面にコイルパターン２４ａ、２４ｂを形成し、上側のコイルパタンーン２４ａと下側のコイルパターン２４ｂをフェライト基板２４に形成した貫通孔を介して接続導体２４ｃで接続しソレノイドコイルを形成している。フェライト基板２４の外周部の表側と裏側には端子が形成され、フェライト基板２４の側面で互いが接続されている。複数個形成された端子３０の内２個の端子ｍ、ｂはソレノイドコイルの両端と接続し、他の端子ａ、ｃなどは電源ＩＣ１０１の端子ｄ、ｆとプリント基板の配線パターンを接続する中継点の端子である。

また、特許文献１には、ＰＯＬ電源の占有面積を小さくするために、電源ＩＣ、インダクタ、コンデンサを３層に積層した構造のマイクロ電源モジュールが開示されている。
これらのＰＯＬ電源に要求されることは、前記のように占有スペースが小さいことと合わせて、如何に低ノイズ性能を得るかということも求められている。ＰＯＬ電源から出力される電圧は低電圧であり、ＬＳＩである負荷（低電圧・高周波）から要求されるＳ／Ｎに対し、この低電圧は直接的に影響を与える。そのためにＰＯＬ電源には低ノイズ性能が強く求められる。

また、特許文献２は、一般的に、単体のインダクタ，コンデンサの組み合わせより大きな減衰が得られることが知られているＴ型フィルタに関するものであり、リード線の両端にインダクタンス素子を取り付け、このリード線にコンデンサを接続したものであるので、二連のインダクタを一括して構成することができるほか、コンデンサを一箇所接続することで、容易にＴ型のＬＣローパスフィルタが構成できることが開示されている。

また、特許文献３には、上下のフェライトブロックの間にリードフレームを挟み、かつ，下フェライトブロックにリードフレームに通じるように形成した貫通孔にチップコンデンサを挿入してその端子電極の一方をリードフレームに接続し、他方を下フェライトブロックの下面に設けた共通アース端子に接続するように構成することで、簡単な構造で組み立てを容易に行うことができて、生産性が高く量産に適するＬＣフィルタアレイが得られることが開示されている。

しかし、特許文献１で開示されている電源ＩＣ、インダクタ、コンデンサを３層に積層した構造のマイクロ電源モジュールは占有面積は小さくなるものの占有高さが１ｍｍを超えて大きくなり、携帯電話など占有高さに対して厳しい要求のある用途には適用が困難である。

また、入力・出力コンデンサをプリント基板上に配線する従来のＰＯＬ電源の構造では、プリント基板上の配線によるＧＮＤインダクタンスＬｇｎｄがあるため、低ノイズ性能を実現することが困難である。

また、特許文献２、３に開示されているものは、マイクロ電源モジュールに用いるフィルタとしては占有高さが高く、占有面積も大きいために採用は困難である。
図１１および図１２は、プリント基板のＧＮＤインダクタンス（Ｌｇｎｄ）の違いで減衰特性（ノイズ性能）が異なることを示したシミュレーション結果を示す図であり、図１１はＬｇｎｄ１＝Ｌｇｎｄ２＝１ｎＨの場合、図１２はＬｇｎｄ１＝Ｌｇｎｄ２＝３ｎＨの場合である。

図１３は、図１１および図１２の減衰特性をシミュレーションするときの等価回路図を示し、同図（ａ）は図８のオン時をシミュレーションするときの等価回路図、同図（ｂ）は図８のオフ時をシミュレーションするときの等価回路である。

オン時とはオン用ＭＯＳＦＥＴ６がオンし、オフ用ＭＯＳＦＥＴ７がオフして負荷１３に電力が供給される場合であり、オフ時とは、オン用ＭＯＳＦＥＴ６がオフし、オフ用ＭＯＳＦＥＴ７がオンして、負荷１３へ電力が供給される場合である。

ＭＯＳＦＥＴ６、７がオン・オフするスイッチング時に高周波のノイズを発生しそれが負荷１３へ伝導ノイズとして伝播する。この伝導ノイズはオン用ＭＯＳＦＥＴ６がオンし、オフ用ＭＯＳＦＥＴ７がオフして、負荷１３に電力が供給されているときに発生するオン時のノイズと、オン用ＭＯＳＦＥＴ６がオフし、オフ用ＭＯＳＦＥＴ７がオンして、負荷１３に電力が供給されているとき発生するオフ時のノイズがある。

図１３（ａ）の回路では、図８の電源１２を取り除き、オン用ＭＯＳＦＥＴ６をオン状態、オフ用ＭＯＳＦＥＴ７をオフ状態にしたときに電流が流れる回路を、オン時のシミュレーションの等価回路として表す。

具体的には、オン用ＭＯＳＦＥＴ６の代わりにノイズ発生器５０を挿入し、オフ用ＭＯＳＦＥＴ７を除いて、インダクタ３５と出力コンデンサ３と第２グランド配線２０と第１グランド配線１９と入力コンデンサ１からなる回路である。ノイズ発生器５０からノイズを模擬した高周波電圧を入力し出力コンデンサ３の電圧を出力電圧としてシミュレーションで導出する。

図１３（ｂ）の回路では図８のオン用ＭＯＳＦＥＴ６をオフ状態、オフ用ＭＯＳＦＥＴ７をオン状態としたときに電流が流れる回路を、オフ時のシミュレーションの等価回路として表す。

具体的には、オフ用ＭＯＳＦＥＴ７の代わりにノイズ発生器５０を挿入し、オン用ＭＯＳＦＥＴを除いて、インダクタ３５と出力コンデンサ３と第２グランド配線２０からなる回路である。等価回路における出力コンデンサの電圧をシミュレーションで導出する。

ノイズ発生器５０で１ＭＨｚ〜１０００ＭＨｚの範囲の高周波の電圧を入力し、出力される高周波の電圧をシミュレーションで導出する。出力波形のピーク値が入力波形のピーク値を基準としてどの程度低下したかを（出力波形のピーク値／入力波形のピーク値）をｄＢに換算して減衰量とし、この減衰量の周波数依存性が減衰特性となる。減衰量が大きいほど伝導ノイズが負荷１３に伝達されないことになるので低ノイズ性能（低ノイズ化された出力）が得られるということになる。図１１および図１２の縦軸はオフ時の減衰量を例に挙げて示した。

図１１および図１２から分かるように、減衰特性はグランド配線２１のインダクタンス（ＧＮＤインダクタンス）に依存する。ＧＮＤインダクタンスが大きいほど高周波領域の減衰量は小さくなり、大きな伝導ノイズが出力端子１７から負荷１３のＬＳＩに伝達される。

一般的なＰＯＬ電源においては、電源ＩＣとインダクタと入力・出力コンデンサなどの複数の個別部品をセットメーカー側が購入し、これらの個別部品をプリント基板の配線パターンに配置（レイアウト・アートワーク配線）する。

そのため、グランド配線２１のインダクタンスであるＧＮＤインダクタンスはセットメーカー側が使用するプリント基板の配線パターンに大きく依存する。回路的に同一の電源回路であっても個別部品を配置する配線パターンが異なると減衰特性に大きな差異が生じることになる。

このことはセットメーカーの立場から見ると、電源ＩＣとインダクタと入力・出力コンデンサを個別にプリント基板に組み立てる場合には、配線パターンでノイズ性能が変化するので使い勝手がよいとは言い難い。このように、使いこなす難易度が高いことはセットメーカーの機器開発において開発の妨げになるから、デバイスメ−カーは使い勝手の良いデバイス（マイクロ電源モジュール）を開発し供給することが求められる。

このような観点から、図９に示すような電源ＩＣ１０１とインダクタ３５を一体化したマイクロ電源モジュール２０２は、部品点数が少ない面では、セットメーカーの使い勝手はよいと言える。しかし、ノイズ性能に関しては、マイクロ電源モジュール２０２と入力・出力コンデンサ１、３を別個にプリント基板６０上で配線するために、グランド配線２１のＧＮＤインダクタンスがプリント基板６０上に形成した配線パターンで左右されて、使い勝手がよいとは言えない。

そのため、マイクロ電源モジュール２０２を供給するデバイスメーカー側には、ＰＯＬ電源２０３の占有スペースの増大を招くことなく、コスト増加も最小限に抑えながらグランド配線２１に依存する伝導ノイズの低減（低ノイズ化：低ノイズ性能）を図ることが強く求められる。

特許文献１では、セラミックコンデンサ、インダクタおよびＩＣチップを積層したマイクロ電源モジュールが開示されており、この構成は、プリント基板の配線パターンによるＧＮＤインダクタンスの影響は受けにくく、高周波電流をモジュ−ル内で流す最短ル−トを形成できる面では、低ノイズ性能を得るのに有効である。

しかし、この３層の積層構造のマイクロ電源モジュール（装置）は、占有高さが高く、１ｍｍを超えるので携帯電話を製造するセットメーカーの要求を満たすことができない。
また、２個のセラミックコンデンサ（入力コンデンサと出力コンデンサ）をインダクタの下に配置し、さらにプリント基板へ伝達される信号を出力する多数の外部端子をセラミックスコンデンサの全外周部に形成する必要があり、インダクタに外部端子を形成する場合より製造が困難である。

また、Ｔ型フィルタ自体はノイズ低減に対して有力な手段であるが、特許文献２、３に開示されているような個別部品としてのＴ型フィルタを適用することでは、コスト，サイズおよびＬｇｎｄの問題を解決することができない。

それを解決するために、特許文献４において、（１）インダクタを分割した分割インダクタの中間タップにｐＦオーダーの集積コンデンサをデカップリングコンデンサとして接続し、この集積コンデンサを電源ＩＣチップの表面に形成して電源ＩＣと一体化したＴ型フィルタを形成することで、占有面積と占有高さを抑え、グランド配線による伝導ノイズを低減したマイクロ電源モジュールを提供できることや（２）インダクタ上に入力コンデンサ、出力コンデンサおよび電源ＩＣを搭載し、このインダクタに分割インダクタを用い、分割インダクタの中間タップにｐＦオーダーの集積コンデンサを接続し、この集積コンデンサを電源ＩＣチップ上に形成することで、占有面積と占有高さを抑え、グランド配線による伝導ノイズを低減したマイクロ電源モジュールを提供できることなどが開示されている。

以下に特許文献４に開示されている内容を具体的に説明する。
図１４は、特許文献４の図６に記載されたマイクロ電源装置の説明図であり、同図（ａ）はマイクロ電源装置の要部回路図、同図（ｂ）はマイクロ電源モジュールの要部平面図、同図（ｃ）は同図（ｂ）のＸ−Ｘ線で切断した要部断面図、同図（ｄ）は集積コンデンサの要部断面図である。このマイクロ電源装置１０８は降圧型のマイクロ電源装置である。

図１４に示すように、ノイズ吸収用コンデンサをｐＦオーダーに小さくして電源ＩＣ１０６を形成する半導体基板４０上に集積コンデンサ２３を形成したことと、インダクタを分割点ｒで分割した分割インダクタ２２とし、この分割点ｒと接続する中間タップｑをこの集積コンデンサ２３の一端ｐと接続し、集積コンデンサ２３の他端ｎをオフ用ＭＯＳＦＥＴ７のソースＳと接続した点である。この集積コンデンサ２３と分割インダクタ２２でＴ型フィルタを構成する。

すなわち、上述のようにＴ型フィルタは単体のインダクタ，コンデンサの組み合わせより大きな減衰が得られるので、集積コンデンサでも充分な減衰特性を得ることができるように、集積コンデンサをＴ型フィルタに用いることを発案したのである。
図１４（ｄ）において、集積コンデンサ２３は、電源ＩＣ１０６が形成された半導体基板４０上に層間絶縁膜４１を形成し、その上に電極として第１ポリシリコン膜４２を形成し、この第１ポリシリコン膜４２上に数十ｎｍの厚さの酸化膜４３を形成し、この酸化膜４３上に電極として第２ポリシリコン膜４４を形成し、その上に電極・配線となる金属膜４５を形成して製作される平行平板型のコンデンサである。第１ポリシリコン膜４２は図示しない金属配線と接続する。

図１５は、図１４のマイクロ電源装置１０８におけるノイズ減衰効果の分割定数Ｋ依存性を示す図である。縦軸は、図１４のマイクロ電源装置１０８の特定周波数における減衰値から、図１４のマイクロ電源装置１０８の分割インダクタ２２をインダクタ２に変えてノイズ吸収用コンデンサ２３を外した図１６のリファレンス用のマイクロ電源装置１０８ｂの同一周波数での減衰値を差し引いた差分をｄＢ表示した減衰量である。

図１５から、入力コンデンサ１と出力コンデンサ３をマイクロ電源モジュール１０７の外側に設置した場合において、分割定数ｋ＝Ｌ１／Ｌ２＝２．３（＝７／３）、周波数ｆ＝３００ＭＨｚ、オン時比率Ｄ＝０．４とすると、減衰効果は−１１．９ｄＢと大きい。尚、この図１５は特許文献４の図９の基礎データとなったものである。

図１７は、特許文献４の図１２に示すマイクロ電源装置の説明図であり、同図（ａ）はマイクロ電源装置の要部回路図、同図（ｂ）はマイクロ電源モジュールの要部平面図、同図（ｃ）は同図（ｂ）のＸ−Ｘ線で切断した要部断面図である。このマイクロ電源装置１１３はマイクロ電源モジュール１１２のみで構成される降圧型のマイクロ電源装置である。尚、各部位の符号については特許文献４に記載されているのでここでは省略する。

このマイクロ電源装置１１３は、分割インダクタ２８上に必要部品を全て搭載したために、図１４のマイクロ電源装置１０８の占有面積より小さくなる。
そのため、携帯電話などの携帯機器の小型化に寄与できる。また、Ｔ型フィルタを形成しているので、優れた低ノイズ性能が得られる。また、ＧＮＤインダクタンスが極めて小さくできるので第２実施例より低ノイズ性能が得られる。

図１８は、図１７に示すマイクロ電源装置におけるノイズ減衰効果の分割定数Ｋ依存性を示す図である。縦軸は、図１７のマイクロ電源装置１１３の特定周波数における減衰値から、図１６のリファレンス用のマイクロ電源装置１０８ｂの同一周波数での減衰値を差し引いた差分をｄＢ表示した減衰量である。

入力コンデンサ１、出力コンデンサ３を分割インダクタ２８上に固着しているので、接続配線３１，３２のインダクタンスが小さくなり、減衰量は−２５．９ｄＢとなり図１５に示す特性に対し−１４ｄＢと大幅に改善される。

特開２００４−７２８１５号公報 特開昭６２−１２４７２３号公報 特開平６−２５１９９６号公報 特開２００９−３８９５０号公報

しかし、特許文献４においては、降圧型のマイクロ電源モジュールを搭載したマイクロ電源装置のみについて記載されており、昇圧型や昇降圧型のマイクロ電源モジュールを搭載したマイクロ電源装置については記載されていない。

この発明の目的は、前記のことを鑑みて、占有高さを抑え占有面積を小さくでき、低コストで低ノイズ性能を図ることができる昇圧型や昇降圧型のマイクロ電源装置を提供することである。

前記の目的を達成するために、特許請求の範囲の請求項１記載の発明によれば、入力コンデンサと、該入力コンデンサの高電位側と一端が接続する分割インダクタと、該インダクタの他端とソースが接続するｐチャネルＭＯＳＦＥＴおよびドレインが接続するｎチャネルＭＯＳＦＥＴと、前記ｐチャネルＭＯＳＦＥＴのゲートおよび前記ｎチャネルＭＯＳＦＥＴのゲートとそれぞれに接続する制御回路と、前記ｐチャネルＭＯＳＦＥＴのドレインと高電位側が接続する出力コンデンサと、前記ｎチャネルＭＯＳＦＥＴのソースと接続し、前記入力コンデンサの低電位側と前記出力コンデンサの低電位側とを接続するグランド配線と、前記分割インダクタの中間タップと一端が接続し他端が前記ｎチャネルＭＯＳＦＥＴのソースと接続するノイズ吸収用コンデンサと、を有し、
前記ｐチャネルＭＯＳＦＥＴがオン・オフを繰り返し、該ｐチャネルＭＯＳＦＥＴのオフ・オフと逆相で前記ｎチャネルＭＯＳＦＥＴがオン・オフを繰り返すことで入力コンデンサの電圧を昇圧し、このとき発生するノイズを前記分割インダクタと前記ノイズ吸収用コンデンサからなるノイズ吸収フィルタで吸収する構成とする。

特許請求の範囲の請求項２記載の発明によれば、請求項１記載の発明において、前記分割インダクタ上に、前記入力コンデンサ、前記出力コンデンサを固着するとともに、前記分割インダクタ上に前記ｐチャネルＭＯＳＦＥＴと前記ｎチャネルＭＯＳＦＥＴおよび前記制御回路を形成した半導体基板を固着し、該半導体基板上に前記ノイズ吸収用コンデンサを固着した構成とする。

特許請求の範囲の請求項３記載の発明によれば、請求項 記載の発明において、入力コンデンサと、該入力コンデンサの高電位側とソースが接続する第１ｐチャネルＭＯＳＦＥＴと、該第１ｐチャネルＭＯＳＦＥＴのドレインと一端が接続する分割インダクタおよびドレインが接続する第１ｎチャネルＭＯＳＦＥＴと、前記第１ｐチャネルＭＯＳＦＥＴのゲートおよび前記第１ｎチャネルＭＯＳＦＥＴのゲートにそれぞれ接続する第１制御回路と、前記インダクタの他端とソースが接続する第２ｐチャネルＭＯＳＦＥＴおよびドレインが接続する第２ｎチャネルＭＯＳＦＥＴと、前記第２ｐチャネルＭＯＳＦＥＴのゲートおよび前記第２ｎチャネルＭＯＳＦＥＴのゲートにそれぞれに接続する第２制御回路と、前記第２ｐチャネルＭＯＳＦＥＴのドレインと高電位側が接続する出力コンデンサと、前記第１ｎチャネルＭＯＳＦＥＴのソースと前記第２ｎチャネルＭＯＳＦＥＴのソースとを接続する第１接続配線と、前記入力コンデンサの低電位側と前記出力コンデンサの低電位側とをそれぞれ接続するグランド配線と、前記第１接続配線と前記グランド配線を接続する第２接続配線と、前記分割インダクタの中間タップと一端が接続し他端が前記第１接続配線と接続するノイズ吸収用コンデンサと、を有し、
前記第２ｐチャネルＭＯＳＦＥＴをオン状態にし、前記第２ｎチャネルＭＯＳＦＥＴをオフ状態にして、前記第１ｐチャネルＭＯＳＦＥＴをオン・オフさせ、該第１ｐチャネルＭＯＳＦＥＴのオン・オフと逆相で前記第１ｎチャネルＭＯＳＦＥＴをオン・オフさせることで、前記入力コンデンサの電圧を降圧し、このとき発生するノイズを前記分割インダクタと前記ノイズ吸収用コンデンサからなるノイズ吸収フィルタで吸収し、
前記第１ｐチャネルＭＯＳＦＥＴをオン状態にし、前記第１ｎチャネルＭＯＳＦＥＴをオフ状態にして、前記第２ｎチャネルＭＯＳＦＥＴをオン・オフさせ、該第２ｎチャネルＭＯＳＦＥＴのオン・オフと逆相で前記第２ｐチャネルＭＯＳＦＥＴをオン・オフさせることで、前記入力コンデンサの電圧を昇圧し、このとき発生するノイズを前記分割インダクタと前記ノイズ吸収用コンデンサからなるノイズ吸収フィルタで吸収する構成とする。

特許請求の範囲の請求項４記載の発明によれば、請求項３記載の発明において、前記分割インダクタ上に、前記入力コンデンサと前記出力コンデンサを固着するとともに、前記分割インダクタ上に前記第１ｐチャネルＭＯＳＦＥＴ、前記第２ｐチャネルＭＯＳＦＥＴ、前記第１ｎチャネルＭＯＳＦＥＴ、前記第２ｎチャネルＭＯＳＦＥＴ、前記第１制御回路および前記第２制御回路を形成した半導体基板を固着し、該半導体基板上に前記ノイズ吸収用コンデンサを固着した構成とする。

この発明によれば、本発明の昇圧型マイクロ電源装置１１３ａの基本的な構成を従来の図１７（特許文献４の図１２と同じ）に示すマイクロ電源モジュール１１２の入出力を入れ替えた構成とすることで、占有高さを抑え占有面積を小さくでき、低コストで低ノイズ性能を図ることができる昇圧型のマイクロ電源装置１１３ａを容易に製作することができる。

また、本発明の昇降圧型のマイクロ電源装置１１３ｂの基本的な構成を従来の図１７（特許文献４の図１２と同じ）に示す降圧型のマイクロ電源装置１１３に用いられれる電源ＩＣ１０６と本発明の図１に示す昇圧型のマイクロ電源装置１１３ａに用いられる電源ＩＣ１０６ａを分割インダクタ２８とノイズ吸収用コンデンサ２３を共通にして同一の半導体基板に形成した電源ＩＣ１０６ｂを有する構成とすることで、占有高さを抑え占有面積を小さくでき、低コストで低ノイズ性能を図ることができる昇降圧型のマイクロ電源装置１１３ｂを容易に製作することができる。

この発明の第１実施例のマイクロ電源装置の説明図であり、（ａ）はマイクロ電源装置の要部回路図、（ｂ）はマイクロ電源モジュールの要部平面図、（ｃ）は（ｂ）のＸ−Ｘ線で切断した要部断面図である。 図１のマイクロ電源装置のノイズの減衰量と分割定数Ｋの関係を示す図である。 図１のレファレンス用のマイクロ電源装置１１３ｃである。 入力コンデンサ、出力コンデンサをマイクロ電源モジュールに内蔵しない場合のマイクロ電源装置の説明図であり、（ａ）はマイクロ電源装置の要部回路図、（ｂ）はマイクロ電源モジュールの要部平面図、（ｃ）は（ｂ）のＸ−Ｘ線で切断した要部断面図である。 図４のマイクロ電源装置のノイズの減衰量と分割定数Ｋの関係を示す図である。 この発明の第２実施例のマイクロ電源装置の説明図であり、（ａ）はマイクロ電源装置の要部回路図、（ｂ）はマイクロ電源モジュールの要部平面図である。 図６のリファレンス用のマイクロ電源装置１１３ｄである。 従来のＰＯＬ電源の回路図である。 従来のＰＯＬ電源のプリント基板上の配置図である。 従来のインダクタの要部平面図である。 図８のＰＯＬ電源でＬｇｎｄを１ｎＨとした場合の減衰特性の図である。 図８のＰＯＬ電源でＬｇｎｄを３ｎＨとした場合の減衰特性の図である。 減衰特性をシミュレーションする場合の等価回路図で、（ａ）はオン時のシミュレーション回路図、（ｂ）はオフ時のシミュレーション回路図である。 特許文献４の図６に記載されたマイクロ電源装置の説明図であり、（ａ）はマイクロ電源装置の要部回路図、（ｂ）はマイクロ電源モジュールの要部平面図、（ｃ）は（ｂ）のＸ−Ｘ線で切断した要部断面図、（ｄ）は集積コンデンサの要部断面図である。 図１４のマイクロ電源装置１０８におけるノイズ減衰効果の分割定数Ｋ依存性を示す図である。 図１４のマイクロ電源装置１０８に対するリファレンス用のマイクロ電源装置１０８ｂである。 特許文献４の図１２に示すマイクロ電源装置の説明図であり、（ａ）はマイクロ電源装置の要部回路図、（ｂ）はマイクロ電源モジュールの要部平面図、（ｃ）は（ｂ）のＸ−Ｘ線で切断した要部断面図である。 図１７のマイクロ電源装置１１３におけるノイズ減衰効果の分割定数Ｋ依存性を示す図である。

実施の形態を以下の実施例で説明する。以下で説明する符号は特許文献４の符号と合わせた。但し、ここでは特許文献４のオン用ＭＯＳＦＥＴをｐチャネルＭＯＳＦＥＴと表現し、オフ用ＭＯＳＦＥＴをｎチャネルＭＯＳＦＥＴと表現した。また、特許文献４の各図の部位と同じ部位には同じ符号を用いた。しかし、各部品の諸元は最適値を用いるので降圧型と昇圧型では異なる。

図１は、この発明の第１実施例のマイクロ電源装置の説明図であり、同図（ａ）はマイクロ電源装置の要部回路図、同図（ｂ）はマイクロ電源モジュールの要部平面図、同図（ｃ）は同図（ｂ）のＸ−Ｘ線で切断した要部断面図である。

このマイクロ電源装置１１３ａの基本的な構成は、図１７（ａ）のマイクロ電源モジュール１１２の入出力を入れ替えた構成と同じである。但し、単に入れ替えただけだと、電源ＩＣ１０６ａを構成するｐチャネルＭＯＳＦＥＴのソースＳは出力側となり、ドレインＤは入力側となり電流が流れないので、ソースＳを入力側にドレインＤを出力側になるｐチャネルＭＯＳＦＥＴ６ｃで電源ＩＣ１０６ａを構成する。

この電源ＩＣ１０６ａでマイクロ電源モジュール１１２ａを構成し、このマイクロ電源モジュール１１２ａでマイクロ電源装置１１３ａを構成する。また、電源ＩＣ１０６ａ、ノイズ吸収用コンデンサ２３（図１７の集積コンデンサ２３と同じ）および入出力コンデンサ１、３が載った分割インダクタ２８の端子ａは負荷１３へ接続し、端子ｂは電源１２に接続する。以下に詳細な構成について説明する。

このマイクロ電源装置１１３ａは、マイクロ電源モジュール１１２ａのみで構成され、マイクロ電源モジュール１１２ａは、電源１２および負荷１３と接続する入力コンデンサ１、出力コンデンサ３、分割インダクタ２８、電源ＩＣ１０６ａおよび接続配線３１、３２で構成される。

電源１２および負荷１３と接続する入力コンデンサ１、出力コンデンサ３、電源ＩＣ１０６ａおよび接続配線３１、３２は分割インダクタ２８上に図示しない絶縁膜を介して配置（固着）する。

電源ＩＣ１０６ａは、ｐチャネルＭＯＳＦＥＴ６ｃ、ｎチャネルＭＯＳＦＥＴ７ｃ、制御回路８およびノイズ吸収用コンデンサ２３で構成され、ｐチャネルＭＯＳＦＥＴ６ｃ、ｎチャネルＭＯＳＦＥＴ７ｃおよび制御回路８は半導体基板４０に形成され、この半導体基板４０上に図示しない層間絶縁膜を介してノイズ吸収用コンデンサ２３が形成される。

尚、前記したように昇圧型のマイクロ電源装置１１３ａを構成する各部品の諸元（ＭＯＳＦＥＴの耐圧、電流容量や入出力コンデンサの容量値など）は、図１７の降圧型のマイクロ電源装置１１３を構成する各部品の諸元とは異なる。

つぎに各部品の接続について説明する。以下の説明で接続配線３１、３２、３３は図１７の第４配線、第５配線、第６配線とそれぞれ同じである。
電源１２の高電位側にマイクロ電源装置１１３ａの入力端子１５が接続する。この入力端子１５は分割インダクタ２８の端子ｂである。端子ｂは入力コンデンサ１の高電位側の端子ｋと接続する。端子ｋは分割インダクタ２８の一端に接続する。分割インダクタ２８の他端の端子ｍは電源ＩＣの端子ｅに接続する。この端子ｅはｐチャネルＭＯＳＦＥＴ６ｃのソースＳと接続し、またｎチャネルＭＯＳＦＥＴ７ｃのドレインＤと接続する。ｐチャネルＭＯＳＦＥＴ６ｃとｎチャネルＭＯＳＦＥＴ７ｃのゲートは制御回路８に接続する。分割インダクタ２８の中間タップｑはノイズ吸収用コンデンサ２３（図１７の集積コンデンサ２３と同じ）の高電位側の端子ｐに接続し、ノイズ吸収用コンデンサ２３の低電位側はｎチャネルＭＯＳＦＥＴ７ｃのソースＳとｎ点で接続し、このｎ点は電源ＩＣの端子ｆと接続する。この端子ｆは分割インダクタ２８の端子ｃと接続配線３３を介して接続する。この端子ｃはマイクロ電源装置１１３ａのグランド端子２６となる。端子ｄは出力コンデンサ３の高電位側端子ｊと接続する。端子ｊはマイクロ電源装置１１３ａの出力端子１７と接続する。この出力端子１７は、分割インダクタ２８の端子ａである。出力端子１７は負荷１３に接続する。

入力コンデンサ１の低電位側の端子１ｄは接続配線３２を介して分割インダクタ２８の端子ｃと接続する。この端子ｃは接続配線３１を介して出力コンデンサ３の低電位側端子３ｄと接続する。

電源１２の低電位側はグランド１４と接続し、このグランド１４と接続する第１グランド配線１９は、負荷１３の低電位側と接続する第２グランド配線２０とｈ点で接続し、このｈ点はマイクロ電源装置１１３ａのグランド端子２６（図１７の低電位側入出力端子２６と同じ）に接続する。

入力コンデンサ１と出力コンデンサ３を分割インダクタ２８上に図示しない絶縁膜を介して固着することで、グランド端子２６との接続配線３１、３２の長さを短くできて、配線インダクタンスを大幅に小さくできる。その結果、この昇圧型のマイクロ電源装置においても大きなノイズ低減効果を得ることができる。

このマイクロ電源装置１１３ａは、ｎチャネルＭＯＳＦＥＴ７ｃ（オン用ＭＯＳＦＥＴ）とｐチャネルＭＯＳＦＥＴ６ｃ（オフ用ＭＯＳＦＥＴ）を交互にオン・オフする（両者のオン・オフが逆相となる）ことで、入力コンデンサ１の電圧より出力コンデンサ３の電圧を高くできる昇圧型のマイクロ電源装置である。

これは、ｎチャネルＭＯＳＦＥＴ７ｃをオンさせることで分割インダクタ２８にエネルギーが蓄積され、ｎチャネルＭＯＳＦＥＴ７ｃをオフさせｐチャネルＭＯＳＦＥＴ６ｃをオンさせることで分割インダクタ２８に蓄積されたエネルギーを出力コンデンサ３に出力して、入力コンデンサ１の電圧に重畳して出力コンデンサ３の電圧を上昇させる（昇圧）する。

図２は、図１のマイクロ電源装置のノイズの減衰量と分割定数Ｋの関係を示す図である。図中のＣｍ，Ｃｉｎ，Ｃｏｕｔはそれぞれノイズ吸収用コンデンサ２３(集積コンデンサ)，入力コンデンサ１，出力コンデンサ３の容量である。この縦軸は、図１のマイクロ電源装置の特定周波数における減衰値から、図１の分割インダクタ２８をインダクタ２に変えてノイズ吸収用コンデンサ２３を外した図３のリファレンス用のマイクロ電源装置１１３ｃの同一周波数での減衰値を差し引いた分（差分）をｄＢ表示した減衰量である。分割定数ＫはＬ１／Ｌ２である。図中の１１２ｃはマイクロ電源モジュールである。

入力コンデンサ１および出力コンデンサ３が分割インダクタ２８上に固着しているので、接続配線３１，３２のインダクタンスが小さくなり、減衰効果を高めることができる。図２では、オン時比率Ｄ＝０．４のとき、分割定数Ｋが大きい領域での減衰効果は−１０．５ｄＢと大きい。つまり、昇圧型のマイクロ電源装置１１３ａでは入力コンデンサ１および出力コンデンサ３を分割インダクタ２３上への搭載（マイクロ電源モジュール１１２への内蔵化）することで大きなノイズ減衰効果が得られる。

つぎに、入力コンデンサ１、出力コンデンサ３をマイクロ電源モジュール１１２に搭載（内蔵）しない昇圧型のマイクロ電源装置１０８ａの場合について参考までに図４および図５を用いて説明する。

これは図１４の降圧型のマイクロ電源装置１０８と対比するために説明するものである。
図４は、入力コンデンサ、出力コンデンサをマイクロ電源モジュールに内蔵しない場合のマイクロ電源装置の説明図であり、同図（ａ）はマイクロ電源装置の要部回路図、同図（ｂ）はマイクロ電源モジュールの要部平面図、同図（ｃ）は同図（ｂ）のＸ−Ｘ線で切断した要部断面図である。このマイクロ電源装置１０８ａと、図１４のマイクロ電源装置１０８との違いは、図１４のマイクロ電源モジュール１０７を構成する分割インダクタ２２の端子ａを出力コンデンサ３の高電位側の端子ｋに接続し、端子ｂを入力コンデンサ１の高電位側の端子ｊに接続したマイクロ電源モジュール１０７ａを用い、図１の電源ＩＣ１０６ａを用いた点である。

図５は、図４のマイクロ電源装置のノイズの減衰量と分割定数Ｋの関係を示す図である。図５において、ｋ＝９（Ｌ１／Ｌ２＝９／１），ｆ＝３００ＭＨｚ，Ｄ＝０．４で減衰効果は，−１．６ｄＢ程度と極めて小さくノイズ減衰効果は殆どない。このように、図４の昇圧型のマイクロ電源装置１０８ａでは、入出力コンデンサ１、３をマイクロ電源モジュール１０７に内蔵しないため、図１４の降圧型のマイクロ電源装置１０８の減衰量に比べると減衰効果は極めて小さくなる。

図６は、この発明の第２実施例のマイクロ電源装置の説明図であり、同図（ａ）はマイクロ電源装置の要部回路図、同図（ｂ）はマイクロ電源モジュールの要部平面図である。
これは、図１７に示す降圧型マイクロ電源装置およびマイクロ電源モジュールと、図１に示す昇圧型マイクロ電源装置およびマイクロ電源モジュールとを組み合わせたものである。

このマイクロ電源装置１１３ｂは、マイクロ電源モジュール１１２ｂで構成され、マイクロ電源モジュール１１２ｂは、電源１２および負荷１３と接続する入力コンデンサ１、出力コンデンサ３、分割インダクタ２８、電源ＩＣ１０６ｂおよび接続配線３１、３２で構成される。

電源１２および負荷１３と接続する入力コンデンサ１、出力コンデンサ３、電源ＩＣ１０６ｂおよび接続配線３１、３２は分割インダクタ２８上に図示しない絶縁膜を介して配置（固着）する。

電源ＩＣ１０６ｂは、第１ｐチャネルＭＯＳＦＥＴ６ａ、第１ｎチャネルＭＯＳＦＥＴ７ａ、第１制御回路８ａ、第２ｐチャネルＭＯＳＦＥＴ６ｂ、第２ｎチャネルＭＯＳＦＥＴ７ｂ、第２制御回路８ｂおよびノイズ吸収用コンデンサ２３で構成され、第１、第２ｐチャネルＭＯＳＦＥＴ６ａ、６ｂ、第１、第２ｎチャネルＭＯＳＦＥＴ８ａ、８ｂおよび第１、第２制御回路８ａ、８ｂは半導体基板４０ａに形成され、この半導体基板４０ａ上に図示しない層間絶縁膜を介してノイズ吸収用コンデンサ２３が形成される。

つぎに各部品の接続について説明する。
電源１２の高電位側にマイクロ電源装置１１３ｂの入力端子１５が接続する。この入力端子１５は分割インダクタ２８の端子ａである。端子ａは入力コンデンサ１の高電位側の端子ｊと接続する。端子ｊは電源ＩＣ１０６ｂの入力端子ｄ１と接続し、入力端子ｄ１は第１ｐチャネルＭＯＳＦＥＴ６ａのソースＳと接続する。第１ｐチャネルＭＯＳＦＥＴ６ａのドレインＤと第１ｎチャネルＭＯＳＦＥＴ７ａのドレインＤを電源ＩＣ１０６ｂの端子ｅ１に接続し、それぞれのゲートを第１制御回路８ａに接続する。電源ＩＣ１０６ｂの端子ｅ１と分割インダクタ２８の端子ｍを接続し、分割インダクタ２８の端子ｂと電源ＩＣ１０６ｂの端子ｅ２を接続する。端子ｅ２と第２ｐチャネルＭＯＳＦＥＴ６ｂのソースＳおよび第２ｎチャネルＭＯＳＦＥＴ７ｂのドレインＤをそれぞれ接続する。第２ｐチャネルＭＯＳＦＥＴ６ｂと第２ｎチャネルＭＯＳＦＥＴ７ｂのそれぞれのゲートを第２制御回路８ｂに接続する。第２ｐチャネルＭＯＳＦＥＴ６ｂのドレインＤと電源ＩＣ１０６ｂの出力端子ｄ２を接続する。分割インダクタ２８の中間タップｑとノイズ吸収用コンデンサ２３の高電位側の端子ｐを接続し、ノイズ吸収用コンデンサ２３の低電位側と第１ｎチャネルＭＯＳＦＥＴ７ａのソースＳおよび第２ｎチャネルＭＯＳＦＥＴ７ｂのソースＳとをそれぞれｎ点で接続する。ｎ点と電源ＩＣ１０６ａの端子ｆを接続する。

電源ＩＣ１０６ｂの出力端子ｄ２と出力コンデンサ３の高電位側の端子ｋを接続し、端子ｋとマイクロ電源装置１１３ｂの出力端子１７を接続する。この出力端子１７は分割インダクタ２８の端子Ａである。入力コンデンサ１の低電位側の端子１ｂは接続配線３１の一端に接続し、出力コンデンサ３の低電位側の端子３ｂは接続配線３２の一端に接続する。端子ｆとマイクロ電源装置１１３ｂのグランド端子２６は接続配線３３で接続し、接続配線３１、接続配線３２のそれぞれの他端はグランド端子２６に接続する。グランド端子２６は分割インダクタ２８の端子ｃである。出力端子１７は負荷１３の高電位側に接続する。電源１２の低電位側はグランド１４と接続し、第１グランド配線１９の一端と接続する。負荷１３の低電位側は第２グランド配線２０の一端と接続する。グランド端子２６と第１，第２グランド配線１９，２０のそれぞれの他端はｈ点で接続する。

入力コンデンサ１と出力コンデンサ３を分割インダクタ２８上に図示しない絶縁膜を介して固着することで、グランド端子２６との接続配線３１、３２の長さを短くできて、配線インダクタンスを大幅に小さくできる。その結果、この昇降圧型のマイクロ電源装置１１３ｂにおいても大きなノイズ低減効果を得ることができる。

このマイクロ電源装置１１３ｂを降圧型として動作させるには、第２ｐチャネルＭＯＳＦＥＴ６ｂをオン状態にし、第２ｎチャネルＭＯＳＦＥＴ７ｂをオフ状態して、第１ｐチャネルＭＯＳＦＥＴ６ａと第１ｎチャネルＭＯＳＦＥＴ７ａを交互にオン・オフ（両者のオン・オフは逆相となる）を繰り返すとよい。

一方、昇圧型として動作させるには、第１ｐチャネルＭＯＳＦＥＴ６ａをオン状態にし、第１ｎチャネルＭＯＳＦＥＴ７ａをオフ状態して、第２ｎチャネルＭＯＳＦＥＴ７ｂと第２ｐチャネルＭＯＳＦＥＴ６ｂを交互にオン・オフ（両者のオン・オフは逆相となる）を繰り返すとよい。

つぎに、図示しないがノイズの減衰量について説明する。
図６のマイクロ電源装置１１３ｂの特定周波数における減衰値から、図６の分割インダクタ２８をインダクタ２に変えてノイズ吸収用コンデンサ２３を外した図７のリファレンス用のマイクロ電源装置１１３ｄの減衰特性で得られる同一周波数での減衰値を差し引いた分(差分)をｄＢ表示した減衰量で表すと、降圧動作ではマイクロ電源装置１１３ｂのノイズの減衰量と分割定数Ｋの関係を示す図は図１８と同じになり、昇圧動作ではマイクロ電源装置１１３ｂのノイズの減衰量と分割定数Ｋの関係を示す図は図２と同じになる。図７の符号１１２ｄはマイクロ電源モジュールである。

このことから、昇降圧型（降圧型と昇圧型の組み合わせ）において、分割インダクタ２８とノイズ吸収用コンデンサ２３（集積キャパシタ）の複合フィルタは次のように機能する。
（１）降圧動作時は，複合フィルタのみで大きなノイズ低減効果が得られる。
（２）昇圧動作時は，複合フィルタのみでは低減効果は小さく，入力コンデンサ１と出力コンデンサ３をマイクロ電源モジュール１１２ｂに内蔵することで大きな低減効果となる。

ＰＯＬ電源として，降圧型が主流ではあるが，携帯電話で使用されているリチウム電池電圧の広範囲化が進み，セット動作を長時間可能とするためには電圧変換方式として降圧型だけでなく，昇圧型や昇降圧型での動作も十分考えられる。今回の発明を生かした低ノイズＰＯＬ電源は将来的に重要な技術要素となりうるものである。

１ 入力コンデンサ
２ インダクタ
３ 出力コンデンサ
６ｃ ｐチャネルＭＯＳＦＥＴ
６ａ 第１ｐチャネルＭＯＳＦＥＴ
６ｂ 第２ｐチャネルＭＯＳＦＥＴ
７ｃ ｎチャネルＭＯＳＦＥＴ
７ａ 第１ｎチャネルＭＯＳＦＥＴ
７ｂ 第２ｎチャネルＭＯＳＦＥＴ
８ 制御回路
８ａ 第１制御回路
８ｂ 第２制御回路
１２ 電源
１３ 負荷
１４ グランド
１５ 高電位側入力端子
１６ グランド側入力端子
１７ 高電位側出力端子
１８ 低電位側出力端子
１９ 第１グランド配線
２０ 第２グランド配線
２１ グランド配線
２２、２８ 分割インダクタ
２３ ノイズ吸収用コンデンサ／集積コンデンサ
２４ａ コイルパターン（表側）
２４ｂ コイルパターン（裏側）
２６ グランド端子／低電位側入出力端子
３０ 外部端子
３１、３２ 接続配線
４０、４０ａ 半導体基板
１０６ａ、１０６ｂ 電源ＩＣ
１１２ａ、１１２ｂ、１１２ｃ、１１２ｄ マイクロ電源モジュール
１１３ａ、１１３ｂ、１１３ｃ、１１３ｄ マイクロ電源装置
Ｓ ソース
Ｄ ドレイン

Claims (4)

1. 入力コンデンサと、該入力コンデンサの高電位側と一端が接続する分割インダクタと、該インダクタの他端とソースが接続するｐチャネルＭＯＳＦＥＴおよびドレインが接続するｎチャネルＭＯＳＦＥＴと、前記ｐチャネルＭＯＳＦＥＴのゲートおよび前記ｎチャネルＭＯＳＦＥＴのゲートとそれぞれに接続する制御回路と、前記ｐチャネルＭＯＳＦＥＴのドレインと高電位側が接続する出力コンデンサと、前記ｎチャネルＭＯＳＦＥＴのソースと接続し、前記入力コンデンサの低電位側と前記出力コンデンサの低電位側とを接続するグランド配線と、前記分割インダクタの中間タップと一端が接続し他端が前記ｎチャネルＭＯＳＦＥＴのソースと接続するノイズ吸収用コンデンサと、を有し、
   前記ｐチャネルＭＯＳＦＥＴがオン・オフを繰り返し、該ｐチャネルＭＯＳＦＥＴのオフ・オフと逆相で前記ｎチャネルＭＯＳＦＥＴがオン・オフを繰り返すことで入力コンデンサの電圧を昇圧し、このとき発生するノイズを前記分割インダクタと前記ノイズ吸収用コンデンサからなるノイズ吸収フィルタで吸収することを特徴とするマイクロ電源装置。
2. 前記分割インダクタ上に、前記入力コンデンサ、前記出力コンデンサを固着するとともに、前記分割インダクタ上に前記ｐチャネルＭＯＳＦＥＴと前記ｎチャネルＭＯＳＦＥＴおよび前記制御回路を形成した半導体基板を固着し、該半導体基板上に前記ノイズ吸収用コンデンサを固着したことを特徴とする請求項１に記載のマイクロ電源装置。
3. 入力コンデンサと、該入力コンデンサの高電位側とソースが接続する第１ｐチャネルＭＯＳＦＥＴと、該第１ｐチャネルＭＯＳＦＥＴのドレインと一端が接続する分割インダクタおよびドレインが接続する第１ｎチャネルＭＯＳＦＥＴと、前記第１ｐチャネルＭＯＳＦＥＴのゲートおよび前記第１ｎチャネルＭＯＳＦＥＴのゲートにそれぞれ接続する第１制御回路と、前記インダクタの他端とソースが接続する第２ｐチャネルＭＯＳＦＥＴおよびドレインが接続する第２ｎチャネルＭＯＳＦＥＴと、前記第２ｐチャネルＭＯＳＦＥＴのゲートおよび前記第２ｎチャネルＭＯＳＦＥＴのゲートにそれぞれに接続する第２制御回路と、前記第２ｐチャネルＭＯＳＦＥＴのドレインと高電位側が接続する出力コンデンサと、前記第１ｎチャネルＭＯＳＦＥＴのソースと前記第２ｎチャネルＭＯＳＦＥＴのソースとを接続する第１接続配線と、前記入力コンデンサの低電位側と前記出力コンデンサの低電位側とをそれぞれ接続するグランド配線と、前記第１接続配線と前記グランド配線を接続する第２接続配線と、前記分割インダクタの中間タップと一端が接続し他端が前記第１接続配線と接続するノイズ吸収用コンデンサと、を有し、
   前記第２ｐチャネルＭＯＳＦＥＴをオン状態にし、前記第２ｎチャネルＭＯＳＦＥＴをオフ状態にして、前記第１ｎチャネルＭＯＳＦＥＴをオン・オフさせ、該第１ｎチャネルＭＯＳＦＥＴのオン・オフと逆相で前記第１ｐチャネルＭＯＳＦＥＴをオン・オフさせることで、前記入力コンデンサの電圧を降圧し、このとき発生するノイズを前記分割インダクタと前記ノイズ吸収用コンデンサからなるノイズ吸収フィルタで吸収し、
   前記第１ｐチャネルＭＯＳＦＥＴをオン状態にし、前記第１ｎチャネルＭＯＳＦＥＴをオフ状態にして、前記第２ｐチャネルＭＯＳＦＥＴをオン・オフさせ、該第２ｐチャネルＭＯＳＦＥＴのオン・オフと逆相で前記第２ｎチャネルＭＯＳＦＥＴをオン・オフさせることで、前記入力コンデンサの電圧を昇圧し、このとき発生するノイズを前記分割インダクタと前記ノイズ吸収用コンデンサからなるノイズ吸収フィルタで吸収することを特徴とするマイクロ電源装置。
4. 前記分割インダクタ上に、前記入力コンデンサと前記出力コンデンサを固着するとともに、前記分割インダクタ上に前記第１ｐチャネルＭＯＳＦＥＴ、前記第２ｐチャネルＭＯＳＦＥＴ、前記第１ｎチャネルＭＯＳＦＥＴ、前記第２ｎチャネルＭＯＳＦＥＴ、前記第１制御回路および前記第２制御回路を形成した半導体基板を固着し、該半導体基板上に前記ノイズ吸収用コンデンサを固着したことを特徴とする請求項３に記載のマイクロ電源装置。
   
   

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