JP2002261167A - 半導体集積回路 - Google Patents

半導体集積回路

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JP2002261167A JP2001220882A JP2001220882A JP2002261167A JP 2002261167 A JP2002261167 A JP 2002261167A JP 2001220882 A JP2001220882 A JP 2001220882A JP 2001220882 A JP2001220882 A JP 2001220882A JP 2002261167 A JP2002261167 A JP 2002261167A
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Takeshi Ikeda
毅 池田
Hiroshi Miyagi
弘 宮城
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Abstract

(57)【要約】 【課題】 ＩＣチップのコア部に存在する無駄なデッド
スペースを少なくし、半導体集積回路の集積度を更に向
上できるようにする。 【解決手段】 複数のパッド２を半導体チップ１上に配
列したときにコーナー部６に生じる空きスペースを有効
に利用して、本来はコア部４に配置されるコンデンサ５
の幾つかをこの空きスペース６に配置することにより、
ＭＯＳ素子等とコンデンサとが混在したコア部４のレイ
アウトを行いやすくして無駄なデッドスペースを少なく
することができるようにし、半導体チップ１の集積度を
向上させることができるようにする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に関
し、特に、コンデンサやインダクタ、抵抗などの受動素
子を内蔵した半導体集積回路に用いて好適なものであ
る。
【０００２】
【従来の技術】近年、半導体装置における集積化技術の
進展は目覚しく、これまでアナログの個別部品としてチ
ップ外に実装されていたコンデンサやインダクタ、抵抗
などの受動素子も、チップ内に内蔵することが可能とな
っている。これにより、様々な用途向けの受動素子を１
チップに内蔵したＬＳＩが多く開発されている。このよ
うなＬＳＩを利用することによって、アナログの部品点
数を減らすことができ、電子機器の小型化にも貢献する
ことができる。
【０００３】
【発明が解決しようとする課題】しかしながら、コンデ
ンサやインダクタ、抵抗などをチップに内蔵できるよう
になったとは言っても、これらの受動素子はＭＯＳやバ
イポーラなどの素子（以下、ＭＯＳ素子等と記す）に比
べれば非常に大きな面積を有し、チップ内で多くのスペ
ースをとってしまう。そのため、チップ内にほぼ隙間な
く配置可能なＭＯＳ素子等と異なり、１個あたりの面積
が大きい受動素子を幾つか内蔵すると、どうしてもＭＯ
Ｓ素子等の論理回路と受動素子との間、あるいは受動素
子間に隙間ができてしまい、それがデッドスペースとな
って無駄が生じてしまう。
【０００４】図５は、受動素子の例としてコンデンサを
内蔵した従来の半導体集積回路のチップレイアウトを概
略的に示す平面図である。図５において、１０１はＩＣ
チップであり、その周辺部にデータ入出力用のパッド１
０２が複数配置されている。これらのパッド１０２は、
ボンディングワイヤ１０３によって図示しないリードフ
レームあるいはプリント回路基板と電気的に接続されて
いる。
【０００５】また、パッド１０２の内側、すなわちＩＣ
チップ１０１の中心部には、アナログ回路や論理回路な
どが配置されるコア部１０４が存在する。このコア部１
０４に配置される回路は、ＭＯＳトランジスタやバイポ
ーラトランジスタなどの非常に小さな素子を集積化した
集積部１０５と、この集積部１０５に付随するコンデン
サ１０６とを含む。
【０００６】図５に示したように、ＩＣチップ１０１
に、集積部１０５の他にコンデンサ１０６も内蔵する
と、集積部１０５とコンデンサ１０６との間などに、何
れの素子も配線も存在しないデッドスペース１０７が生
じてしまう。そのため、ＩＣチップ１０１内に利用でき
ない無駄なスペースが至るところに生じ、ＩＣチップ１
０１の限られたスペースを有効に活用できないという問
題があった。
【０００７】本発明は、このような問題を解決するため
に成されたものであり、ＩＣチップのコア領域に存在す
る無駄なデッドスペースを少なくし、半導体集積回路の
集積度を更に向上できるようにすることを目的とする。
【０００８】
【課題を解決するための手段】本発明の半導体集積回路
は、複数のパッドが配列されるパッド領域と、回路が配
置されるコア領域とを有する半導体集積回路において、
上記複数のパッドの配列上生じる上記パッド領域の空き
スペースに受動素子を配置したものである。ここで、上
記パッド領域の空きスペースに配置する受動素子は、例
えばコンデンサ、インダクタあるいは抵抗の何れか、ま
たはこれらの組合せである。
【０００９】また、本発明の他の態様では、上記パッド
領域の空きスペースに配置する受動素子は、上記半導体
集積回路に搭載される種々のサイズの受動素子のうち、
上記空きスペースに入る範囲でできるだけ大きなサイズ
の受動素子である。
【００１０】上記のように構成した本発明によれば、複
数のパッドを半導体チップ上に配列したときに生じる空
きスペースを有効に利用して、本来は半導体チップのコ
ア領域に配置されるコンデンサ、インダクタ、抵抗など
の受動素子の幾つかをこの空きスペースに配置すること
により、コア領域に配置すべき受動素子の数を少なくす
ることが可能となる。また、半導体チップに搭載される
種々のサイズの受動素子のうち、空きスペースに入る範
囲でできるだけ大きなサイズの受動素子を空きスペース
に配置することにより、コア領域に配置すべき受動素子
のサイズをできるだけ小さくすることも可能となる。こ
れにより、ＭＯＳやバイポーラなどの素子から成る集積
部と受動素子とが混在したコア領域の回路レイアウトが
行いやすくなり、受動素子を配置することによって生じ
るデッドスペースを少なくすることが可能となる。
【００１１】
【発明の実施の形態】以下、本発明の一実施形態を図面
に基づいて説明する。図１は、受動素子の例としてコン
デンサを内蔵した本実施形態による半導体集積回路のチ
ップレイアウトの一例を概略的に示す平面図である。
【００１２】図１において、１はＩＣチップであり、そ
の周辺部にデータ入出力用のパッド２が複数個配置され
ている。これらのパッド２は、ボンディングワイヤ３に
よって図示しないリードフレームあるいはプリント回路
基板と電気的に接続されている。
【００１３】また、パッド２の内側、すなわちＩＣチッ
プ１の中心部には、アナログ回路や論理回路などが配置
されるコア部４が存在する。このコア部４に配置される
回路は、ＭＯＳトランジスタやバイポーラトランジスタ
などの素子を集積化した集積部（図示せず）を少なくと
も含む。回路の内容によっては、集積部に付随するコン
デンサの一部（図示せず）もコア部４に含まれる。ま
た、コア部４の周辺には、電源ライン７がコア部４を一
周するように配置されている。
【００１４】図１に示したように、矩形のＩＣチップ１
の周辺部に複数のパッド２を各辺に沿って配列すると、
ＩＣチップ１の四隅のコーナー部６には空きスペースが
生じる。本実施形態では、このコーナー部６の空きスペ
ースを利用して、本来はコア部４内に配置されるコンデ
ンサ５の全部または一部を配置する。
【００１５】すなわち、使用するコンデンサ５の総数が
少なく、その全てをコーナー部６に配置することが可能
であれば、全てのコンデンサ５をコーナー部６に配置す
る。これにより、コア部４にはコンデンサ５を全く配置
しなくて済み、高集積化が可能なＭＯＳやバイポーラ等
の素子だけでコア部４を構成することができる。これに
より、コア部４にコンデンサ５を配置することによって
生じるデッドスペースを完全になくすことができ、ＩＣ
チップ１の集積度を格段に向上させることができる。
【００１６】また、コンデンサの全てをコーナー部６に
配置できない場合は、その一部のコンデンサ５をコーナ
ー部６に配置する。その際、コア部４の回路で使用する
コンデンサとしては、その用途に応じて容量の大きいも
のから小さいものまで様々である。これら種々のサイズ
のコンデンサのうち、コーナー部６の空きスペースに入
る範囲でできるだけ大きなコンデンサ５をコーナー部６
に配置するのが好ましい。
【００１７】このようにすれば、コア部４内に配置する
コンデンサ（図示せず）の数を少なくすることができる
だけでなく、そのサイズもできるだけ小さなものとする
ことができる。これにより、ＭＯＳ素子等から成る集積
部とコンデンサとが混在した回路のレイアウトが行いや
すくなり、コンデンサを配置することによって生じるデ
ッドスペースを少なくしてＩＣチップ１の集積度を格段
に向上させることができる。
【００１８】本発明では、コーナー部６に配置するコン
デンサ５の用途については特に限定しないが、例えば図
２（ａ）に示すように高周波電圧をアース電位に引き下
げる電源のバイパスコンデンサ、図２（ｂ）に示すよう
な発振回路のコンデンサ、あるいは、直流成分を阻止し
て高周波信号だけを行き来させるためのカップリングコ
ンデンサなどが挙げられる。また、インダクタと共に構
成される共振回路やフィルタのコンデンサ、インダクタ
や半導体素子と共に構成されるインピーダンス変換回路
のコンデンサなどをコーナー部６に配置しても良い。
【００１９】電源のバイパスコンデンサをコーナー部６
のコンデンサ５として配置する場合には、コーナー部６
に近いパッド２ａ，２ｂを電源用パッド、接地用パッド
として使用するのが好ましい。このようにすれば、電源
のバイパスコンデンサ５、電源供給用のパッド２ａ，２
ｂおよび電源ライン７間の配線長を短くすることがで
き、ノイズの発生を抑制する上で好ましい。
【００２０】もちろん、カップリングコンデンサ、発振
回路・共振回路・フィルタあるいはインピーダンス変換
回路のコンデンサなどをコーナー部６のコンデンサ５と
して配置する場合にも、それらに関連するパッドをコー
ナー部６に近いパッド２ａ，２ｂなどに配置するととも
に、関連するＭＯＳ素子等をコア部４内のできるだけコ
ーナー部６に近い位置に配置することにより、間を繋ぐ
配線長を短くすることができる。
【００２１】なお、図１の例では、四隅のコーナー部６
の全てにコンデンサ５を配置した様子を示しているが、
必ずしも全てのコーナー部６に配置する必要はなく、少
なくとも１箇所に配置すればよい。
【００２２】また、図１の例では、複数のパッド２が整
然と配列されているために空きスペースがＩＣチップ１
のコーナー部６にのみ生じているが、パッド２が整然と
配列されず、コーナー部６以外でパッド２が一部存在し
ないような場所がある場合には、その空きスペースにコ
ンデンサ５を配置することも可能である。
【００２３】図３は、本実施形態による半導体集積回路
のチップレイアウトの他の例を概略的に示す平面図であ
る。なお、この図３では、図１に示したボンディングワ
イヤ３および電源ライン７は図示を省略している。
【００２４】図３に示す半導体集積回路では、ＩＣチッ
プ１０の周辺部にデータ入出力用のパッド２が２重に配
置されている。そして、内側に配置されたパッド２の更
に内側、すなわちＩＣチップ１０の中心部に、アナログ
回路や論理回路などが配置されるコア部４が存在してい
る。
【００２５】図３に示したように、矩形のＩＣチップ１
０の周辺部に複数のパッド２を各辺に沿って２重に配列
すると、ＩＣチップ１０の四隅にはスペースの空いたコ
ーナー部６ａ，６ｂが２箇所ずつ生じる。本実施形態で
は、このコーナー部６ａ，６ｂの空きスペースのそれぞ
れに、本来はコア部４内に配置されるコンデンサ５の全
部または一部を配置する。
【００２６】なお、この図３では、パッド２をＩＣチッ
プ１の周辺部に２重に配置しているが、３重以上に配置
した場合にも同様にコンデンサ５をコーナー部の空きス
ペースのそれぞれに配置する。すなわち、パッド２をｎ
重に配置すると、四隅のコーナー部には各々ｎ個の空き
スペースができるので、それらの空きスペースにコンデ
ンサ５を配置する。
【００２７】図４は、本実施形態による半導体集積回路
のチップレイアウトの更に別の例を概略的に示す平面図
である。なお、この図４でも、図１に示したボンディン
グワイヤ３および電源ライン７は図示を省略している。
【００２８】図４に示す半導体集積回路では、ＩＣチッ
プ２０の中央部にデータ入出力用のパッド２が縦１列に
配置されている。そして、パッド２の両側にアナログ回
路や論理回路などが配置されるコア部４が存在してい
る。このようにパッド２を配置した場合は、パッド２の
列の両端部にスペースの空いた領域８ａ，８ｂが生じ
る。本実施形態では、この空き領域８ａ，８ｂにコンデ
ンサ５を配置する。
【００２９】以上の幾つかの例で説明したように、本実
施形態においては、複数のパッドを半導体チップ上に配
列したときに生じる空きスペースを有効に利用して、本
来は半導体チップのコア部に配置されるコンデンサの幾
つかをこの空きスペースに配置することにより、コア部
に存在する無駄なデッドスペースを少なくすることがで
き、半導体チップの集積度を格段に向上させることがで
きる。
【００３０】なお、以上図１〜図４に示した実施形態で
は、ＩＣチップのパッド領域に生じた空きスペースにコ
ンデンサを配置する例について説明したが、同様の空き
スペースにインダクタ、抵抗などの他の受動素子を配置
することも可能である。
【００３１】本発明では、空きスペースに配置するイン
ダクタや抵抗などの用途についても特に限定しない。イ
ンダクタの用途例としては、高周波成分を阻止して直流
信号だけを行き来させるためのチョークインダクタ、コ
ンデンサと共に構成される共振回路やフィルタのインダ
クタ、コンデンサや半導体素子と共に構成されるインピ
ーダンス変換回路のインダクタなどが挙げられる。
【００３２】また、コンデンサとインダクタの双方をパ
ッド領域の空きスペースに配置するようにしても良い。
例えば、コンデンサとインダクタとから構成される共振
回路やフィルタ、あるいは、インピーダンス変換回路を
構成するコンデンサとインダクタなどを空きスペースに
配置することが可能である。ＬＣ共振回路や発振回路を
ＩＣチップ周囲にあるパッド領域の空きスペースに配置
することにより、コア部に配置されるアナログ回路等と
の距離をできるだけ離すことができ、アナログ回路への
ノイズの混入を少なくすることができるというメリット
も有する。
【００３３】また、空きスペースに配置する抵抗の用途
例としては、トランジスタやダイオードなどの半導体素
子にバイアスを与えるためのバイアス抵抗、アッテネー
タや終端器として高周波電力を消費させるための抵抗な
どが挙げられる。後者の用途としての抵抗をパッド領域
の空きスペースに配置した場合には、電力消費に伴う発
熱による影響をコア部内の半導体素子が受けにくくなる
というメリットも有する。
【００３４】その他、以上に説明した実施形態は、何れ
も本発明を実施するにあたっての具体化の一例を示した
ものに過ぎず、これらによって本発明の技術的範囲が限
定的に解釈されてはならないものである。すなわち、本
発明はその精神、またはその主要な特徴から逸脱するこ
となく、様々な形で実施することができる。
【００３５】
【発明の効果】本発明は上述したように、複数のパッド
を半導体チップ上に配列したときに生じる空きスペース
を有効に利用して、本来は半導体チップのコア領域に配
置される受動素子の幾つかをこの空きスペースに配置す
ることにより、コア領域に存在する無駄なデッドスペー
スを少なくすることができ、半導体チップの集積度を格
段に向上させることができる。
【図面の簡単な説明】
【図１】コンデンサを内蔵した本実施形態による半導体
集積回路のチップレイアウトの一例を概略的に示す平面
図である。
【図２】空きスペースに配置するコンデンサの例を示す
図である。
【図３】コンデンサを内蔵した本実施形態による半導体
集積回路のチップレイアウトの他の例を概略的に示す平
面図である。
【図４】コンデンサを内蔵した本実施形態による半導体
集積回路のチップレイアウトの更に別の例を概略的に示
す平面図である。
【図５】コンデンサを内蔵した従来の半導体集積回路の
チップレイアウトを概略的に示す平面図である。
【符号の説明】
１ ＩＣチップ ２ パッド ２ａ 電源用のパッド ２ｂ 接地用のパッド ３ ボンディングワイヤ ４ コア部 ５ コンデンサ ６，６ａ，６ｂ コーナー部の空きスペース ７ 電源ライン ８ａ，８ｂ 端部の空きスペース １０ ＩＣチップ ２０ ＩＣチップ

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 複数のパッドが配列されるパッド領域
    と、回路が配置されるコア領域とを有する半導体集積回
    路において、 上記複数のパッドの配列上生じる上記パッド領域の空き
    スペースに受動素子を配置したことを特徴とする半導体
    集積回路。
  2. 【請求項２】 上記パッド領域の空きスペースに配置す
    る受動素子は、コンデンサ、インダクタあるいは抵抗の
    何れか、またはこれらの組合せであることを特徴とする
    請求項１に記載の半導体集積回路。
  3. 【請求項３】 矩形の半導体チップの周辺部に複数のパ
    ッドが配列されたパッド領域と、上記半導体チップの中
    心部に回路が配置されたコア領域とを有する半導体集積
    回路において、 上記半導体チップの少なくとも１つのコーナー部で、上
    記複数のパッドの配列上生じる上記パッド領域の空きス
    ペースに受動素子を配置したことを特徴とする半導体集
    積回路。
  4. 【請求項４】 矩形の半導体チップの周辺部に複数のパ
    ッドが多重に配列されたパッド領域と、上記半導体チッ
    プの中心部に回路が配置されたコア領域とを有する半導
    体集積回路において、 上記半導体チップの少なくとも１つのコーナー部で、上
    記複数のパッドの多重配列上生じる上記パッド領域の複
    数の空きスペースに受動素子を配置したことを特徴とす
    る半導体集積回路。
  5. 【請求項５】 上記パッド領域の空きスペースに配置す
    る受動素子は、上記半導体集積回路に搭載される種々の
    サイズの受動素子のうち、上記空きスペースに入る範囲
    でできるだけ大きなサイズの受動素子であることを特徴
    とする請求項３または４に記載の半導体集積回路。
  6. 【請求項６】 上記パッド領域の空きスペースに配置す
    る受動素子は、電源のバイパスコンデンサであることを
    特徴とする請求項３〜５の何れか１項に記載の半導体集
    積回路。
  7. 【請求項７】 上記コア領域の周辺部に電源ラインを配
    置するとともに、上記空きスペースに近いパッドを電源
    用パッドおよび接地用パッドとして使用することを特徴
    とする請求項６に記載の半導体集積回路。
  8. 【請求項８】 上記パッド領域の空きスペースに配置す
    る受動素子は、発振回路のコンデンサであることを特徴
    とする請求項３〜５の何れか１項に記載の半導体集積回
    路。
  9. 【請求項９】 上記パッド領域の空きスペースに配置す
    る受動素子は、カップリングコンデンサであることを特
    徴とする請求項３〜５の何れか１項に記載の半導体集積
    回路。
  10. 【請求項１０】 上記パッド領域の空きスペースに配置
    する受動素子は、フィルタ回路のコンデンサであること
    を特徴とする請求項３〜５の何れか１項に記載の半導体
    集積回路。
  11. 【請求項１１】 上記パッド領域の空きスペースに配置
    する受動素子は、発振回路のインダクタであることを特
    徴とする請求項３〜５の何れか１項に記載の半導体集積
    回路。
  12. 【請求項１２】 上記パッド領域の空きスペースに配置
    する受動素子は、チョークインダクタであることを特徴
    とする請求項３〜５の何れか１項に記載の半導体集積回
    路。
  13. 【請求項１３】 上記パッド領域の空きスペースに配置
    する受動素子は、フィルタ回路のインダクタであること
    を特徴とする請求項３〜５の何れか１項に記載の半導体
    集積回路。
  14. 【請求項１４】 上記パッド領域の空きスペースに配置
    する受動素子は、バイアス抵抗であることを特徴とする
    請求項３〜５の何れか１項に記載の半導体集積回路。
  15. 【請求項１５】 上記パッド領域の空きスペースに配置
    する受動素子は、アッテネータあるいは終端器として高
    周波電力を消費させるための抵抗であることを特徴とす
    る請求項３〜５の何れか１項に記載の半導体集積回路。
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