WO2002007220A1 - Dispositif a semi-conducteurs - Google Patents

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WO2002007220A1
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semiconductor device
insulating
conductive
conductive wiring
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Kenzo Hatada
Kozo Sato
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Shindo Company, Ltd.
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    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Definitions

  • the present invention relates to a semiconductor device formed by sequentially laminating a plurality of insulating substrates on which electronic components such as ICs, capacitors, resistors, and chips such as coils are mounted.
  • the shape of the semiconductor device has also changed from the shape in which the lead terminals, which are conductive wiring, are drawn out from the side of the package, such as QFP (Quad Flat Package), in a gull-wing shape. (Grid Array), etc., by forming electrodes using gold bumps etc. on the lower surface side of the package, the area occupied by the semiconductor device when mounting such a semiconductor device on a mother board Are shifting to a shape that can be made much smaller.
  • a semiconductor chip which is an electronic component, is mounted on a rigid substrate or the like as an insulating substrate made of ceramics by using a method such as a flip-chip mounting method.
  • the mounted CSP Chip Size Package
  • an insulating substrate made of polyimide or the like is obtained by laminating an electronic component such as an IC on an inner board, and the periphery of the insulating substrate thus laminated is laminated.
  • a multilayer multi-chip semiconductor device has been proposed in which an outer lead of an upper layer and an outer lead of one layer below the outer lead are sequentially conductively connected by an outer lead which is a conductive wiring extending to a portion.
  • the insulating substrate in order to secure the strength of the joint between the inner lead of the insulating substrate and the electrode of the electronic component, the insulating substrate must be secured in a predetermined size.
  • a first object of the present invention is to provide a semiconductor device that, when a conductive wiring on each insulating substrate is connected to an electrode of an electronic component, prevents the conductive wiring from being bent.
  • the goal is to reduce the size of the board to the minimum necessary and make the package sufficiently small for practical use.
  • a leadless chip carrier mounting semiconductor memory is sequentially stacked in a mounting case via an insulating sheet.
  • a chip carrier in which a through hole electrode formed on a side surface of the chip carrier is brought into contact with a signal line in a mounting case so as to make a conductive connection.
  • a second object of the present invention is to provide a semiconductor device, in which the connection state between stacked semiconductor devices is visually checked and easily inspected, and the number of parts of the semiconductor device is reduced to simplify the configuration. Accordingly, the present invention is to easily and reliably conduct conductive connection between the laminated insulating substrates.
  • a third object is to prevent the conductive wiring from being bent when one end of the conductive wiring is connected to an electrode of an electronic component.
  • a fourth object is to stably stack a plurality of insulating substrates on which electronic components are mounted.
  • a fifth object is to prevent the laminated insulating substrates from breaking before conducting connection.
  • the sixth purpose is to prevent the plurality of conductive wires from being separated.
  • a seventh object is to facilitate positioning of these insulating substrates when stacking a plurality of insulating substrates on which electronic components are mounted.
  • An eighth object is to be able to withstand the stress concentration generated between the conductive wirings at the corners of each insulating substrate due to internal strain generated by heat at the time of conductive connection.
  • a ninth object is to form an alignment mark for positioning without increasing the number of parts.
  • a tenth object is to easily form an alignment mark for the positioning. Disclosure of the invention
  • the first invention is for ICs, capacitors, resistors, coils, etc.
  • the lowermost one of the laminated insulating substrates is defined as a first insulating substrate, and the other.
  • a second conductive wiring is provided so as to protrude from the periphery of the second insulating substrate, and the second conductive wiring is connected to the other of the second insulating substrate. And bending the second conductive wiring and electrically conductively connecting the conductive wiring on the insulating substrate one layer below the second insulating substrate. I do.
  • connection location of the semiconductor device can be visually confirmed from the outside, and the inspection of the connection location becomes extremely easy.
  • conductive connection between the insulating substrates can be easily and reliably performed.
  • the connection is made on the side surface of the laminated insulating substrate, even if a defect occurs in a part of the laminated insulating substrate, repair can be easily performed.
  • the conductive wiring for connection is formed so as to protrude from the side surface of the insulating substrate, it can be connected collectively using a simple process such as solder dip and solder reflow. Thus, a low-cost module can be realized.
  • the second and third inventions are directed to a semiconductor device in which a plurality of insulating substrates on which electronic components such as chip components such as ICs, capacitors, and resistors and coils are mounted are sequentially laminated.
  • the lowermost or uppermost layer is used as the first insulating substrate and the other is used as the second insulating substrate, it is formed by projecting from the periphery of the second insulating substrate and bending each into a predetermined shape.
  • a second conductive wiring, and a first conductive wiring protruding from the peripheral edge of the first insulating substrate and extending to the uppermost or lowermost insulating substrate.
  • the present invention is characterized in that the first conductive wiring is electrically connected to the second conductive wiring.
  • connection points can be visually checked from the outside, and the inspection of the connection points can be made extremely easy.
  • Conductive connection between the insulating substrates can be reliably performed.
  • connections can be made without adding new connection parts, the connection points of the semiconductor device can be visually checked from the outside, and the inspection of the connection points can be made extremely easy. Can be easily and reliably performed.
  • connection is made on the side surface of the laminated insulating substrate, even if a defect occurs in a part of the laminated insulating substrate, repair can be easily performed.
  • conductive wiring for connection is formed to protrude from the side surface of the insulating substrate, it is possible to realize connection in a lump and securely using simple processes such as solder dip and solder reflow. A low-cost module can be realized.
  • electronic components may be mounted on one surface of each of the insulating substrates by flip-chip mounting.
  • the plurality of insulating substrates to be stacked are sequentially placed on the lower insulating substrate adjacent to each other. It is good to mount on the mounted electronic components. By doing so, in addition to the effects of the first to third inventions described above, a sense of stability when stacking a plurality of insulating substrates can be enhanced.
  • an adhesive may be interposed between the insulating substrate and the electronic component. With this configuration, it is possible to prevent the stacked insulating substrates from being broken before the conductive connection.
  • a plurality of the first and second conductive wirings are arranged and arranged on each of the insulating substrates, and the second conductive wirings are arranged. It is preferable to provide an anti-separation member for bundling the second conductive wiring at the leading end of the conductive wiring. In this manner, in addition to the effects of the first to third aspects, the conductive wiring is prevented from being separated, and the conductive wiring is fixed so as to maintain a constant pitch accuracy. can do.
  • a positioning projection for laminating these insulating substrates be provided at a corner of each of the insulating substrates.
  • the conductive wiring at the end is wider than the other conductive wirings. It should be wide. By doing so, similarly to the effects of the first to third inventions described above, it is also possible to prevent the conductive wiring from being broken when stress is applied to the conductive wiring due to a difference in expansion between the electronic component and the insulating substrate. And improve the reliability of the connection.
  • An alignment mark for positioning may be formed on a wide conductive wiring.
  • positioning is performed by optical means using alignment marks.
  • the upper and lower insulating substrates can be easily aligned with each other.
  • the alignment mark is a round hole, the alignment mark can be easily formed collectively in another process.
  • FIG. 1 is a schematic perspective view of a semiconductor device according to the present invention.
  • FIG. 2 is a longitudinal sectional view of the semiconductor device.
  • FIG. 3 is a schematic cross-sectional view showing a procedure in which a conductive wiring protruding from an insulating substrate is bent by a jig, wherein (a) is before bending and (b) is after bending.
  • FIG. 4 is a plan view showing an insulating substrate in which projections are formed at four corners of the insulating substrate and the corners of the conductive wiring are formed wide.
  • FIG. 5 is a schematic perspective view of another example of the semiconductor device according to the present invention.
  • FIG. 6 is a longitudinal sectional view of the semiconductor device.
  • FIG. 7 is a schematic perspective view showing the lowermost module.
  • FIG. 8 is a schematic perspective view showing a top module used in another example. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 shows the appearance of a semiconductor device according to the present invention.
  • Figure 2 shows the longitudinal section.
  • modules M 01 to M 04 are sequentially stacked.
  • a plurality of first conductive wirings 11 are arranged on one surface of a first insulating substrate 10 made of glass epoxy ⁇ polyimide or the like.
  • modules M 02 ⁇ M 04 the same Ku Garasuepoki shea ⁇ poly Lee Mi second insulating substrate made of earth or 1 0 2 to 1 0 4, respectively its second conductive lines 1 1 2 to 1 1 4 that is more aligned sequences.
  • Second conductive lines 1 1 2 to 1 1 4 one end portion 1 1 a is formed on the second insulating substrate 1 0 2 to 1 0 4 on one surface on, the other end portion 1 1 b pixel It is formed so as to protrude from the peripheral edge of the second insulating substrate 1 0 2 to 1 0 4.
  • the other end 11b formed so as to protrude is moved, for example, by moving the jig 20 in the direction of the arrow as shown in FIG. 3 (a), as shown in FIG. 3 (b). bent on the other side of the second insulating substrate 1 0 2 to 1 0 4.
  • the other end 11b is bent substantially at a right angle.For example, by bending the other end 11b so as to be curved, cracks or the like generated due to stress when the other end 11b is bent are obtained. conductive lines 1 1 2 to 1 1 4 damage, it is possible to prevent disconnection.
  • each second conductive The distal end of the wire 1 1 2 to 1 1 4 of the other end 1 1 b for example, an insulating Ri substrate by the same material as Rina, loose preventing bundling second conductive lines 1 1 2 to 1 1 4 of them member 1 3 which is attached, each second conductive lines 1 1 2 to 1 1 4 is retained so that each becomes a constant pitch.
  • IC ⁇ such as an LSI semiconductor Chips 12 are mounted by flip chip mounting or TAB method.
  • the thickness of the insulating substrate 10 and the thickness of the semiconductor chip 12 are set to a thickness of several 10 / IT1 to several 1 OO jum.
  • the back surface where no element is formed in a wafer state or a chip state is a mechanical polishing method such as grinding and polishing, and a method of dissolving with an etching liquid mainly composed of an HF liquid. It is polished to a desired thickness by a chemical polishing method or a CMP (Chemical Mechanical Polish) method that combines these methods.
  • Each insulating substrate 1 0-1 0 4 on the conductive lines 1 1 to 1 1 4 is not necessarily the same wiring pattern, when the semiconductor chip 1 2 are different, for example is mounted, the common Of course, a different wiring configuration is required to process the electrode 12A of the semiconductor chip 12 which is not.
  • the insulating substrate 1 0 semiconductor chip 1 2 rather each described above is mounted, on ⁇ 1 0 4, an insulating material by Li Cheng sealing resin FJ is written to flow. This ensures that the Ru junction between the conductive lines 1 1 to 1 1 4 of the one end portion 1 1 a and the electrode 1 2 A of the semiconductor chip 1 2 is sealed. Then, on the semiconductor chip 1 2 of each module MO "! ⁇ M03, the insulating substrate 1 0 2 to 1 0 4 of the upper module M 02 ⁇ M 04 are overlapped via the adhesive 1 4.
  • the conductive traces to 1 1 2 to 1 1 4 of the tip keep with Li preparative I Manda material, by reflowing the solder material, and bending a conductive wire 1 1 2 to 1 1 4 fold contacting a conductor of the wiring 1 1 to 1 1 3 on the insulating substrate 1 0-1 0 3 located thereunder, by melting the solder 1-6 to indicate Suyo in Figure 2, to easily connect be able to.
  • the solder may be melted in a solder bath equipped with a heater, and the stacked modules M01 to M04 may be immersed and connected in the melted solder.
  • an external connection electrode 1 OA for conducting connection to a mother board or the like is provided in a predetermined pattern on the other surface of the first insulating substrate 10 in the lowermost module M 01. It is formed.
  • a solder pole is formed as the electrode 10 A, and a so-called CSP (Chip Size Package), Shows the structure of GA (ball grid array).
  • the positioning protrusions 15 can be used for positioning the insulating substrates 10 to 10 4 when they are laminated, and the positioning of the laminated insulating substrates 10 to 10 4 is facilitated. You can also.
  • the projections 15 are provided outside the conductive wires 11 1 to 11 4 , so that the insulating substrate 10 2 to 1 0 4 peripheral conductive wire is bent Li from 1 1 2 to 1 1 4, or in contact with the external components, in advance of damaging the conductive wire 1 1 2 to 1 1 4 during operation It can be prevented.
  • conductive lines 1 1 which is located nearest place) in the ⁇ 1 1 4 are wider than the other conductive lines 1 1 to 1 1 4 located it from inside.
  • the conductive width of the wiring 1 1 to 1 1 4 end is different but Ri by the size and environmental conditions of the insulating substrate 1 0-1 0 4, the width of the inner conductive traces 1 11 1 4 It is more desirable to make it larger than 1.2 times.
  • the wide conductive traces 1 11 1 4 open the round hole, Arai main emission Bok mark 1 1 C for positioning is formed I have.
  • the insulating substrate 1 0 2 to 1 0 4 second conductive lines 1 1 2 to 1 1 4 of the insulation in the bottom one-layer module M 0 1 ⁇ M 0 3 substrate 1 0-1 0 3 conductive lines 1 1, and to be respectively connected electrically conductive to ⁇ 1 1 3.
  • the configuration shown in FIGS. 5 and 6 can also be made.
  • a plurality of modules M 01 to M 04 are sequentially laminated, and a plurality of insulating substrates 1 C ⁇ are provided on each module M 01 to M 04. and l 0 4, conductive lines and 1 1 j ⁇ 1 1 4, a semiconductor chip (electronic component) 1 2 is provided with sealing resin FJ.
  • First conductive lines 1 has one end portion 1 1 a is formed on one surface of the first insulated substrate 1 0 7, the other end portion 1 1 b whose first insulated substrate 1 0, projecting from the periphery, it is formed extending upwardly bent and to the insulating substrate 1 0 4 of the uppermost layer.
  • the other modules M 02 to M 04 include the second insulating substrate 10 2 to 1 0 4 to the second conductive lines 1 1 2 to 1 1 4 each have a plurality of side by side arranged.
  • Second conductive lines 1 1 2 to 1 1 4 one end portion 1 1 a is formed on the second insulating substrate 1 0 2 to 1 0 4 on one surface on the other end portion 1 1 b is its second of the insulating substrate 1 0 2 protruding from ⁇ 1 0 4 of the periphery, are respectively formed so as to be bent into a predetermined shape, along, for example, the end surface of the second insulating substrate 1 0 2 - 1 0 4.
  • the first conductive wires 1 1 other end 1 1 b bent upward is, are sequentially electrically connected to a second of each other end 1 1 b of the conductive wire 1 1 2 to 1 1 4 You.
  • the tip of the other end 11b of the first conductive wiring 11 is made of, for example, the same material as the insulating substrate, and the first conductive wiring 11 is bundled.
  • the anti-separation member 13 is attached, and each first conductive wiring 11 is held so as to have a constant pitch.
  • the semiconductor device shown in FIG. 5 and FIG. 6 is a thing of the insulating substrate 1 0-1 0 4 sac Chi bottom layer was laminated first insulating base plate 1 0, and the other things as the second insulating substrate 1 0 2 to 1 0 4, insulating the first conductive line 1 1, the other end portion 1 1 b of which is arranged on the first insulating substrate 1 0 first protrudes from the peripheral edge of the substrate 1 0, bent upward direction extends to the insulating substrate 1 0 4 of the uppermost layer, the second the other end 1 1 b of the conductive wire 1 1 2 to 1 1 4 It is formed so as to be sequentially conductively connected.
  • the present invention provides a module by mounting electronic components such as chip components such as ICs, capacitors, resistors, coils, etc. on an insulating substrate to form a module, and sequentially stacking such modules to form a mother board.
  • electronic components such as chip components such as ICs, capacitors, resistors, coils, etc.
  • a semiconductor device to be connected and installed it can be used by mounting it on electronic equipment.

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Description

明 細 書
半導体装置 技術分野
この発明は、 I C、 コンデンサ ' 抵抗 ■ コイル等のチップ部 などの電子部品が搭載された絶縁基板を複数枚順次積層してなる半 導体装置に関する。 背景技術
近年、 エレク 卜ロニクス機器は、 軽薄短小傾向を強め、 高機能集 積化および信号処理の高速化が進んでいる。 これに伴って半導体装 置の形状も、 例えば Q F P (Quad Flat Package) 等のようなパッ ケージの側面から導電性配線であるリー ド端子をガルウイ ング状に 引き出 した形状から、 例えば B G A (Bal l Grid Array) 等のよう なパッケージの下面側に金バンプ等を用いて電極を形成した形状に することによ り、 このような半導体装置をマザ一基板に実装する際 の半導体装置の占有面積を格段的に小型化し得る形状に移行してき ている。
そして、 この B G Aよりもさらに小型化した半導体装置と して、 例えばセラミ ックスからなる絶縁基板と してのリジッ ド基板等に電 子部品である半導体チップをフリ ップチップ実装法などの手法を用 いて実装してなる C S P (Chip Size Package) 等が注目を集めて いる。
しかしながら、 上述のような従来の半導体装置によると、 パッケ ージを小型化することにより、 マザ一基板上におけるこのような半 導体装置 1 つ分の占有面積を小さ くすることはできるものの、 近年 のエレク トロニクス機器への新機能追加に伴い、 マザ一基板上に実 装される半導体装置の実装点数が増加し続けていることから、 これ に対応させてマザ一基板が大型化する問題があつた。
また、 かかる半導体装置では、 マザ一基板が大きくなるばかりで なく、 主要な半導体装置から他の半導体装置までのリー ド端子の長 さが極めて長くなつたり、 これに伴い信号の遅延、 信号の歪み、 消 費電力の増大などを招き、 所定の電気的性能を得ることが困難な不 都合が生じる結果となる。 特に、 回路システムが、 高速化、 大容量 化するメディア機器にあっては、 このリー ド端子長の短縮は重要な 課題であった。
さらに、 マザ一基板を小型化したと しても、 マザ一基板上におけ る半導体装置 1 つ分の実装領域に実装し得る半導体装置の点数は 1 つであるため、 逆にこのマザ一基板上に実装し得る半導体装置の点 数を限定するおそれもあった。
かかる問題を解決する 1 つの方法と して、 従来、 例えば特開平 1 0 - 223683 号公報、 実開昭 63— 61 1 50 号公報および特開平 7— 1 06509 号公報等に開示されるように、 半導体チッ プを搭載した 絶縁フィルムや絶縁性シー トに、 配線、 はんだポール、 インナー リー ド、 バイァホールおよびスルーホール等を設け、 この絶縁フ イルムや絶縁性シー トを順次積層して、 その絶縁フィルムや絶縁 性シー ト間を配線、 はんだポール、 インナーリー ド、 バイァホ一 ルおよびスルーホール等を介して導通接続するものが提案されて いた。
ところが、 これでは、 絶縁フイルムや絶縁性シー ト間の接続状 態を目視確認することが困難であり、 また積層した絶縁フィルム や絶縁性シー トの一部または全体を樹脂で封止する必要があるこ とから、 一部に不良が生じても修理するのが困難となり、 未だ不 十分な問題があった。
また、 特許第 303331 5号公報等に開示されるように、 ポリイ ミ ド 等からなる絶縁基板に I C等の電子部品をインナーリー ドボンディ ングしたものを積層し、 このように積層した絶縁基板の周縁部に延 在した導電性配線であるアウターリー ドによって上層のアウターリ ー ドと、 その 1 つ下層のアウターリー ドとを順次導通接続してなる 積層マルチチップ半導体装置が提案されていた。
しかし、 この場合、 絶縁基板のインナ一リー ドと電子部品の電極 とにおける接合部の強度確保のため、 絶縁基板を所定の大きさで確 保しなければならず、 また、 積層する際に、 上層の電子部品と、 そ の 1 つ下層のインナ一リードとが接触するのを避けるため、 ァウタ —リー ド部分に所定の厚みのスぺーサを設ける必要があり、 半導体 装置の小型化や薄肉化において、 未だ不十分な問題があった。
そこで、 この発明の第 1 の目的は、 半導体装置において、 各絶縁 基板での導電性配線と、 電子部品の電極との接続の際に、 その導 電性配線が曲がるのを防止すると共に、 絶縁基板を必要最低限ま で小型化して、 パッケージを実用上十分に小型化することにある。
また、 特開平 7— 1 4979 号公報等に開示されるように、 半導体メ モリを搭載したリ一 ドレスのチップキャリアを、 実装ケースの中に 順次絶縁シー 卜を介して積層し、 これら積層したチップキャリアを、 その側面に形成される端面スルーホール電極と、 実装ケース内の信 号線とを接触するようにして、 導通接続するものも提案されていた。
しかし、 これでも、 積層したチップキャリア間の接続状態を目視 確認することが困難であり、 また各チップキャ リア同士を接続す るために、 実装ケースや、 そめ内部の信号線等が別途必要となる 分、 部品点数が増えて構成が煩雑となり、 未だ不十分な問題があ つた。
そこで、 この発明の第 2の目的は、 半導体装置において、 積層し た半導体装置間の接続状態を目視確認して容易に検査し、 また半導 体装置の部品点数を減らして構成を簡略化することにより、 積層し た絶縁基板間を簡便にかつ確実に導通接続することにある。
第 3の目的は、 導電性配線の一端部と、 電子部品の電極との接 続の際に、 その導電性配線が曲がるのを防止することにある。
第 4の目的は、 電子部品が搭載された複数の絶縁基板を安定し て積層することにある。
第 5の目的は、 それら積層した絶縁基板が、 導通接続前に崩れ るのを未然に防止することにある。
第 6の目的は、 複数の導電性配線が、 ばらけるのを防止するこ と I め 。
第 7 の 目的は、 電子部品が搭載された複数の絶縁基板を積層 する際、 これら絶縁基板の位置決めを簡便にすることにある。
第 8 の 目的は、 導通接続の際の熱によ り 生 じ る内部ひずみ に起因 して、 各絶縁基板における隅部の導電性配線間に発生 する応力集中に、 耐え得る こ とにある。
第 9の目的は、 部品点数を増やすことなく、 位置決め用のァライ メ ン トマークを形成することにある。
第 1 0の目的は、 その位置決め用のァライメ ン トマークを簡単に 形成することにある。 発明の開示
そのため、 第 1 の発明は、 I C、 コンデンサ ' 抵抗 ， コイル等 のチップ部品などの電子部品が搭載された複数の絶縁基板を順次 積層してなる半導体装置において、 上記積層した各絶縁基板のう ち最下層のものを第 〗 の絶縁基板と し、 その他のものを第 2の絶 縁基板とするとき、 その第 2の絶縁基板の周縁から突出するよう に第 2の導電性配線を設けて当該第 2の導電性配線を各上記第 2 の絶縁基板の他面側に曲げ、 その曲げた第 2の導電性配線と、 当 該第 2の絶縁基板よ り も 1 層下の絶縁基板上の導電性配線とを導 通接続してなる、 ことを特徴とする。
これによ り、 各絶縁基板の導電性配線を絶縁基板の周縁部で接 続することによ り、 半導体装置の接続箇所を外部から目視確認可能 と し、 接続箇所の検査を極めて容易にすることができ、 かく して絶 縁基板間における導通接続を簡便にかつ確実に行うことができる。 さらに、 積層した絶縁基板の側面で接続を行なっているので、 万が 一、 積層した絶縁基板の一部に不良が発生しても、 容易にリペア一 を実施することができる。 また、 接続用の導電性配線が、 絶縁基板 の側面に突出して形成されているので、 はんだディ ップ、 はんだリ フロー等の簡便な工程を用いて一括して接続することができ、 かく して低コス 卜なモジュールを実現することができる。
第 2および第 3の発明は、 I C、 コンデンサ ' 抵抗 ■ コイル等 のチップ部品などの電子部品が搭載された複数の絶縁基板を順次 積層してなる半導体装置において、 上記積層した各絶縁基板のう ち最下層または最上層のものを第 1 の絶縁基板と し、 その他のも のを第 2の絶縁基板とするとき、 その第 2の絶縁基板の周縁から 突出し、 それぞれ所定形状に曲げて形成する第 2の導電性配線と、 上記第 1 の絶縁基板の周縁から突出 し、 最上層または最下層の絶 縁基板まで延在して形成する第 1 の導電性配線とを備え、 その第 1 の導電性配線を上記第 2の導電性配線に導通接続してなる、 こ とを特徴とする。
これによ り、 各絶縁基板間の導電性配線を絶縁基板の周縁で接 続することにより、 接続箇所を外部から目視確認可能とし、 接続箇 所の検査を極めて容易にすることができるとともに、 絶縁基板間に おける導通接続を確実に行うことができる。 また、 各絶縁基板間の 導電性配線を、 最下層または最上層の絶縁基板の周縁から突出して 延在した導線性配線によリ、 これら積層した絶縁基板の周縁で接続 することによ り、 新たな接続用部品を追加することなく接続するこ とができ、 半導体装置の接続箇所を外部から目視確認可能とし、 接 続箇所の検査を極めて容易にすることができ、 かく して絶縁基板間 における導通接続を簡便にかつ確実に行うことができる。 さらに、 積層した絶縁基板の側面で接続を行なっているので、 万が一、 積層 した絶縁基板の一部に不良が発生しても、 容易にリペア一を実施す ることができる。 また、 接続用の導電性配線が、 絶縁基板の側面に 突出して形成されているので、 はんだディ ップ、 はんだリフロー等 の簡便な工程を用いて一括でかつ確実に接続を実現できるために、 低コス 卜なモジュールを実現することができる。
上述の第 1 ないし第 3の発明のような半導体装置において、 電 子部品を、 各上記絶縁基板の一面上にそれぞれフ リ ップチップ実 装するとよい。 このようにすると、 上記第 1 ないし第 3の各発明 の効果に加え、 導電性配線の一端部と電子部品の電極との接続の 際に、 絶縁基板によってその導電性配線が曲がって変形するのを防 止することができる。
また、 上述の第 1 ないし第 3の発明のよ うな半導体装置におい て、 積層する複数の絶縁基板を、 順次隣り合う下層の絶縁基板に 搭載した電子部品上に載置するとよい。 このようにすると、 上記 第 1 ないし第 3の各発明の効果に加え、 複数の絶縁基板を積層す る際の安定感を高めることができる。 また、 このときは、 絶縁基 板と電子部品との間に接着剤を介在するとよい。 このよ うにする と、 積層した複数の絶縁基板が導通接続前に崩れるのを未然に防 止することができる。
さらに、 上述の第 1 ないし第 3の発明のよ うな半導体装置にお いて、 上記第 1 および第 2の導電性配線をそれぞれの上記絶縁基 板上に複数並べて配列するとともに、 その第 2の導電性配線の先 端部に、 その第 2の導電性配線を束ねるばらけ防止部材を設ける ようにするとよい。 このようにすると、 同様に上記第 1 ないし第 3の各発明の効果に加え、 導電性配線が、 ばらけるのを防止する とともに、 各導電性配線が、 それぞれ一定のピッチ精度を保つよう に固定することができる。
またさらに、 上述の第 1 ないし第 3の発明のような半導体装置 において、 各上記絶縁基板の隅部に、 これら絶縁基板を積層する 際の位置決め用突起を設けるとよい。 このよ う にすると、 同様に 上記第 1 ないし第 3の各発明の効果に加え、 突起を用いて上下の 絶縁基板の積層時の位置合わせを一層容易にすることができ、 高い 位置合わせ精度を得ることができる。 また、 実装体の樹脂成形時の 外形基準となり、 正確な樹脂成形を行うこともできる。 さらに、 積 層した絶縁基板間の導電性配線よりも突出して突起を設けるため、 当該導電性配線に外力が加えられ、 これら導電性配線が変形したリ、 破損するのを未然に防止することができる。
さらにまた、 上述の第 1 ないし第 3の発明のような半導体装置 において、 端部の導電性配線を、 それ以外の導電性配線よりも幅 広とするとよい。 このようにすると、 同様に上記第 1 ないし第 3 の各発明の効果に加え、 電子部品と絶縁基板との膨張の差によリ、 導電性配線に応力が加わったときに破断するのを防止でき、 接続の うえで信頼性を向上することができる。
幅広の導電性配線には、 位置決め用のァライメ ン 卜マーク を形 成するとよい。 このようにすると、 同様に上記第 1 ないし第 3の 各発明の効果に加え、 複数の絶縁基板を積層する際に、 ァラィ メ ン 卜マークを用いて光学的手段によ り位置決めすることで、 上下 の絶縁基板間をよリー層簡単に位置合わせすることができる。 また、 このとき上記ァライメ ン トマークを丸穴とすると、 ァライメ ン ト マークを他の工程で一括して簡単に形成することができる。 図面の簡単な説明
第 1 図は、 この発明による半導体装置の略斜視図である。 第 2 図は、 その半導体装置の縦断面図である。 第 3 図は、 絶縁基板か ら突き出た導電性配線が治具によつて折り曲げられる手順を示す略 断面図で、 （ a ) は折曲する前、 （ b ) は折曲した後である。 第 4図 は、 絶縁基板の 4隅に突起を形成するとともに、 導電性配線のうち の隅部が幅広で形成されてなる絶縁基板を示す平面図である。 第 5 図は、 この発明による半導体装置の他例の略斜視図である。 第 6 図は、 その半導体装置の縦断面図である。 第 7 図は、 その最下層 のモジュールを示す略斜視図である。 第 8図は、 他例で用いる最 上層のモジュールを示す略斜視図である。 発明を実施するための最良の形態
以下、 図面を参照しつつ、 この発明の実施の形態につき説明す る。
第 1 図には、 この発明による半導体装置の外観を示す。 第 2図 には、 その縦断面を示す。
図示半導体装置は、 4つのモジュール M 01 〜 M 04が順次積 層されている。 各モジュール M 01 〜M04には、 複数の絶縁基 板 1 0 〜 1 04と、 導電性配線 1 1 ， ~ 1 1 4と、 半導体チップ (電子部品） 1 2と、 封止樹脂 F Jが設けられている。
最下層のモジュール M 01 には、 ガラスエポキシ ■ ポリイ ミ ド 等からなる第 1 の絶縁基板 1 0 の一面上に第 1 の導電性配線 1 1 が複数並べて配列されている。
その他のモジュール M 02〜M 04には、 同じ く ガラスェポキ シ ■ ポリ イ ミ ド等からなる第 2の絶縁基板 1 02〜 1 04にそれ ぞれ第 2の導電性配線 1 1 2〜 1 1 4が複数並べて配列されてい る。 第 2の導電性配線 1 1 2〜 1 1 4は、 一端部 1 1 aが第 2の 絶縁基板 1 02 〜 1 04の一面上に形成され、 他端部 1 1 bがそ の第 2の絶縁基板 1 02〜 1 04の周縁から突出するよう に形成 されている。
突出するように形成されている他端部 1 1 bは、 例えば第 3図 ( a ) に示すように治具 20を矢示方向に動かすことによ り、 同 図 （ b ) に示すように第 2の絶縁基板 1 02〜 1 04の他面側に 曲げられる。
この例では、 他端部 1 1 bがほぼ直角に折り曲げられるが、 例 えば湾曲するように折り曲げることによ り、 他端部 1 1 b を折り 曲げるときの応力に起因して生じるクラック等の導電性配線 1 1 2 〜 1 1 4の損傷、 断線を防止することができる。
図示例では、 第 1 および第 2図に示すように、 各第 2の導電性 配線 1 1 2〜 1 1 4の他端部 1 1 bの先端部に、 例えば絶縁基板 と同一材料よ りな り、 それらの第 2の導電性配線 1 1 2〜 1 1 4 を束ねるばらけ防止部材 1 3が取り付けられており、 各第 2の導 電性配線 1 1 2〜 1 1 4がそれぞれ一定のピッチとなるよう に保 持されている。
各絶縁基板 1 0 〜 1 04上には、 導電性配線 1 1 ，〜 1 1 4の 一端部 1 1 a に半導体チッ プ 1 2の電極 1 2 Aが接続され、 I C ■ L S I 等の半導体チップ 1 2がフリ ップチップ実装法や T A B方式で搭載されている。
こ こで、 絶縁基板 1 0および半導体チップ 1 2の厚さは、 数 1 0 / IT1〜数 1 O O ju m の厚さとされる。 半導体チップ 1 2は、 ゥェ ハ一状態またはチップ状態で素子が形成されていない裏面をグライ ディングゃポリ ツシング等の機械的研磨法、 H F液を主体としたェ ツチング液で溶解する方法等の化学的研磨法、 またはこれらの手法 を併用した C M P (Chemical Mechanical Pol ish) 方法等によって 所望の厚さに研磨されるものである。
なお、 各絶縁基板 1 0 〜 1 04上の導電性配線 1 1 ~ 1 1 4 は、 必ずしも同一の配線パターンである必要はなく 、 例えば搭載 される半導体チップ 1 2が異なる場合には、 共通でない半導体チ ップ 1 2の電極 1 2 Aを処理するために当然に異なる配線構成と なる。
ところで、 上述のごと く半導体チップ 1 2が搭載された各絶縁 基板 1 0 ，〜 1 0 4上には、 絶縁材料よ りなる封止樹脂 F J が流 し込まれる。 これによ り、 各導電性配線 1 1 〜 1 1 4の一端部 1 1 a と各半導体チップ 1 2の電極 1 2 Aとの接合部が封止され る。 そして、 各モジュール MO "！ 〜 M03の半導体チップ 1 2上に は、 接着剤 1 4を介して上層のモジュール M 02〜M 04の絶縁 基板 1 02〜 1 04が重ねられる。 そして、 折り曲げられた上層 の導電性配線 1 1 2〜 1 1 4の他端部 1 1 b先端が、 順次下層の 導電性配線 1 1 〜 1 1 3の一端部 1 1 a表面に、 はんだ付け、 導電性ペース トの付着、 溶接などにょ リ接続される。
例えば、 その導電性配線 1 1 2〜 1 1 4の先端に Iまんだ材料を取 リ付けておき、 このはんだ材料をリフローさせることにより、 折り 曲げた導電性配線 1 1 2〜 1 1 4とその下層に位置する絶縁基板 1 0 〜 1 03上の導線性配線 1 1 〜 1 1 3とを接触し、 第 2図に示 すようにはんだ 1 6を溶融させることにより、 容易に接続すること ができる。
また、 例えばヒータを備えたはんだ槽内ではんだを溶融しておき、 この溶融したはんだ中に、 積層したモジュール M 01 〜 M 04を浸 潰して接続することもできる。
このように、 はんだ槽の内で溶融しているはんだ中に浸漬するェ 程では、 溶融しているはんだから半導体装置を引き上げるときには、 六方体である半導体装置の少なく とも一つのコーナーと、 溶融した はんだ面とのなす角度 0を 30。 〜 60 ° にすれば、 絶縁基板 1 0 間を接続する導電性配線 1 1 2〜 1 1 4の隣接間のショー 卜を防ぐ ことができる。
さて、 この半導体装置にあっては、 最下層のモジュール M 01 における第 1 の絶縁基板 1 0 の他面に、 マザ一基板等に導通接 続するための外部接続用電極 1 O Aが所定パターンで形成されて いる。 この電極 1 0 Aと して、 図 1 および図 2に示す例では、 はん だポールが形成され、 いわゆる C S P (Chip Size Package )、 B G A ( Ba l l Gr i d Array ) の構造を示している。
また、 この図示例の半導体装置では、 第 4図に示すように、 各 絶縁基板 1 0 ，〜 1 0 4の 4つの隅部に、 それらの絶縁基板 1 0 ， 〜 1 0 4を積層する際の位置決め用突起 1 5が、 絶縁基板 1 0 ^ 〜 1 0 4の外形寸法よりもはみ出すように設けられている。
これにより、 位置決め用突起 1 5は、 絶縁基板 1 0 〜 1 0 4を 積層する際にそれらの位置決めに用いることができ、 積層する絶縁 基板 1 0 ， 〜 1 0 4の位置合わせを容易にすることもできる。
また、 位置決めだけではなく、 位置決め用突起 1 5を設けること により、 それらの突起 1 5は、 導電性配線 1 1 ，〜 1 1 4の外側に 設けられることになるから、 絶縁基板 1 0 2〜 1 0 4の周縁から折 リ曲げられた導電性配線 1 1 2〜 1 1 4が、 外部部品と接触したり、 操作中に導電性配線 1 1 2〜 1 1 4を損傷することを未然に防止す ることができる。
また、 第 4図に示すように、 図示半導体装置では、 絶縁基板 1 0 , 〜 1 0 4上の複数並べて配列される導電性配線 1 1 ，〜 1 1 4に おける少なく とも端部 （隅部に最も近いところ） に位置する導電性 配線 1 1 ，〜 1 1 4を、 それより内側に位置する他の導電性配線 1 1 〜 1 1 4よりも幅広に形成される。
これによ り、 半導体チップ 1 2 と絶縁基板 1 0 〜 1 0 4との間 の膨張差に起因して、 導電性配線 1 1 ，〜 1 1 4に応力集中が発生 したときに、 導電性配線 1 1 〜 1 1 4が破断するのを防止でき、 高い信頼性を得ることができる。 なお、 端部の導電性配線 1 1 〜 1 1 4の幅員は、 絶縁基板 1 0 〜 1 0 4の寸法や環境条件によ り 異なるが、 内側の導電性配線 1 1 〜 1 1 4の幅員よ りも、 1 . 2 倍以上大きくすることが望ましい。 さて、 第 4図に示すように、 図示例の半導体装置では、 幅広の 導電性配線 1 1 〜 1 1 4に、 丸穴をあけ、 位置決め用のァライ メ ン 卜マーク 1 1 Cが形成されている。 このような位置決め用ァ ライメ ン 卜マーク 1 1 Cを形成すると、 複数の絶縁基板 1 0 ~ 1 0 4を積層する際に、 そのァライメ ン トマーク 1 1 Cを用いて 光学的手段によ り位置決めするこ とで、 上下の絶縁基板 1 0 ， 〜 1 0 4間をよリー層簡単に位置合わせすることができる。 また、 こ のァライメ ン トマーク 1 1 c を丸穴とすると、 他の製作工程時に 一緒に穴明けして簡単に形成することができる。
と ころで、 上述した例では、 各絶縁基板 1 0 2〜 1 0 4の第 2 の導電性配線 1 1 2〜 1 1 4が、 1 層下のモジュール M 0 1 〜 M 0 3における絶縁基板 1 0 〜 1 0 3の導電性配線 1 1 ，〜 1 1 3 にそれぞれ導電接続されるようにした。 しかし、 第 5図および第 6図に示す構成につく ることもできる。
これら第 5図および第 6図に示す半導体装置は、 同様に複数の モジュール M 0 1 〜 M 0 4·が順次積層され、 各モジュール M 0 1 〜 M 0 4に、 複数の絶縁基板 1 C^ l 0 4と、 導電性配線 1 1 j 〜 1 1 4と、 半導体チップ（電子部品） 1 2 と、 封止樹脂 F J が 設けられている。
最下層のモジュール M 0 1 には、 第 7図にも示すように、 第 1 の絶縁基板 1 0 に第 1 の導電性配線 1 1 が複数並べて配列さ れている。 第 1 の導電性配線 1 1 ，は、 一端部 1 1 aが第 1 の絶 縁基板 1 0 7の一面上に形成され、 他端部 1 1 bがその第 1 の絶 縁基板 1 0 ，の周縁から突出し、 上向きに折り曲げられて最上層 の絶縁基板 1 0 4まで延在して形成される。
その他のモジュール M 0 2〜 M 0 4には、 第 2の絶縁基板 1 0 2〜 1 04にそれぞれ第 2の導電性配線 1 1 2〜 1 1 4が複数並べ て配列されている。 第 2の導電性配線 1 1 2〜 1 1 4は、 一端部 1 1 aが第 2の絶縁基板 1 02〜 1 04の一面上に形成され、 他 端部 1 1 bがその第 2の絶縁基板 1 02〜 1 04の周縁から突出 し、 それぞれ所定形状に曲げて、 例えば第 2の絶縁基板 1 02〜 1 04の端面に沿うように形成されている。
そして、 上向きに折り曲げられた第 1 の導電性配線 1 1 の他 端部 1 1 bが、 第 2の導電性配線 1 1 2〜 1 1 4の各他端部 1 1 bに順次導通接続される。
なお、 この図示例では、 第 1 の導電性配線 1 1 の他端部 1 1 bの先端部に、 例えば絶縁基板と同一材料よ りなり、 それらの第 1 の導電性配線 1 1 , を束ねるばらけ防止部材 1 3が取り付けら れており、 各第 1 の導電性配線 1 1 がそれぞれ一定のピッチと なるように保持されている。
さて、 この第 5図および第 6図に示す半導体装置では、 積層し た各絶縁基板 1 0 〜 1 04のう ち最下層のものを第 1 の絶縁基 板 1 0 ， と し、 その他のものを第 2の絶縁基板 1 02〜 1 04と して、 第 1 の絶縁基板 1 0 に配列される第 1 の導電性配線 1 1 ，の他端部 1 1 bが第 1 の絶縁基板 1 0 の周縁から突出 し、 上 向きに折り曲げられて最上層の絶縁基板 1 04まで延在され、 第 2の導電性配線 1 1 2〜 1 1 4の各他端部 1 1 bに順次導通接続 されるように形成される。
しかし、 積層 した各絶縁基板 1 0， 〜 1 04のうち最上層のも のを第 1 の絶縁基板 1 04と し、 その他のものを第 2の絶縁基板 1 Ο Ι 03と して、 第 8図に示すよ う に、 第 1 の絶縁基板 1 04に配列される第 1 の導電性配線 1 1 4の他端部 1 1 bが第 1 の絶縁基板 1 0 4の周縁から突出 し、 下向きに折り曲げられて最 下層の絶縁基板 1 0 ,まで延在され、 第 2 の導電性配線 1 1 , 〜 1 1 3の各他端部 1 1 b に順次導通接続されるように形成しても よい。 産業上の利用可能性
この発明は、 絶縁基板に、 I C、 コンデンサ ■ 抵抗 ■ コイル等 のチップ部品などの電子部品を搭載してモジュールを形成し、 そ のようなモジュールを順次積層して構成し、 マザ一基板などに接 続して設置する半導体装置と して、 エレク トロニクス機器に実装 して利用することができる。

Claims

請求の範囲
1 . 電子部品が搭載された複数の絶縁基板を順次積層してなる半 導体装置において、
上記積層した各絶縁基板のうち最下層のものを第 1 の絶縁基板 と し、 その他のものを第 2の絶縁基板とするとき、
その第 2の絶縁基板の周縁から突出するように第 2の導電性配 線を設けて当該第 2の導電性配線を各上記第 2の絶縁基板の他面 側に曲げ、 その曲げた第 2の導電性配線と、 当該第 2の絶縁基板 よ りも 1 層下の絶縁基板上の導電性配線とを導通接続してなる、 半導体装置。
2 . 電子部品が搭載された複数の絶縁基板を順次積層してなる半 導体装置において、
上記積層した各絶縁基板のうち最下層のものを第 1 の絶縁基板 と し、 その他のものを第 2の絶縁基板とするとき、
その第 2の絶縁基板の周縁から突出し、 それぞれ所定形状に曲 げて形成する第 2の導電性配線と、
上記第 1 の絶縁基板の周縁から突出し、 最上層の絶縁基板まで 延在して形成する第 1 の導電性配線とを備え、
その第 1 の導電性配線を上記第 2の導電性配線に導通接続して なる、 半導体装置。
3 . 電子部品が搭載された複数の絶縁基板を順次積層してなる半 導体装置において、
上記積層した各絶縁基板のうち最上層のものを第 1 の絶縁基板 と し、 その他のものを第 2の絶縁基板とするとき、
その第 2の絶縁基板の周縁から突出し、 それぞれ所定形状に曲 げて形成する第 2の導電性配線と、
上記第 1 の絶縁基板の周縁から突出し、 最下層の絶縁基板まで 延在して形成する第 1 の導電性配線とを備え、
その第 1 の導電性配線を上記第 2の導電性配線に導通接続して なる、 半導体装置。
4 . 上記電子部品を、 各上記絶縁基板の一面上にそれぞれフ リ ツ プチップ実装してなる、 請求項 1 、 2または 3に記載の半導体装 置。
5 . 上記積層する複数の絶縁基板を、 順次隣り合う下層の絶縁基 板に搭載した電子部品上に載置してなる、 請求項 1 、 2または 3 に記載の半導体装置。
6 . 上記隣り合う絶縁基板と電子部品とが接着剤を介在してなる、 請求項 5に記載の半導体装置。
7 . 上記第 1 および第 2の導電性配線をそれぞれの上記絶縁基板 上に複数並べて配列するとともに、 その第 2の導電性配線の先端 部に、 その第 2の導電性配線を束ねるばらけ防止部材を設けてな る、 請求項 1 、 2または 3に記載の半導体装置。
8 . 各上記絶縁基板の隅部に、 これら絶縁基板を積層する際の位 置決め用突起を設けてなる、 請求項 1 、 2または 3に記載の半導 体装置。
9 . 複数並べて配列 した上記第 1 および第 2の導電性配線のうち の端部の導電性配線を、 それ以外の導電性配線よ り も幅広と して なる、 請求項 1 、 2または 3に記載の半導体装置。
1 0 . 上言己幅広の導電性配線に位置決め用のァライメ ン 卜マーク を形成してなる、 請求項 9に記載の半導体装置。
1 1 . 上記ァライメ ン トマークが丸穴でなる、 請求項 1 0に記載 の半導体装置。
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