WO2001073843A1 - Dispositif semi-conducteur - Google Patents

Dispositif semi-conducteur Download PDF

Info

Publication number
WO2001073843A1
WO2001073843A1 PCT/JP2001/002463 JP0102463W WO0173843A1 WO 2001073843 A1 WO2001073843 A1 WO 2001073843A1 JP 0102463 W JP0102463 W JP 0102463W WO 0173843 A1 WO0173843 A1 WO 0173843A1
Authority
WO
WIPO (PCT)
Prior art keywords
chip
semiconductor device
semiconductor
solid
bumps
Prior art date
Application number
PCT/JP2001/002463
Other languages
English (en)
French (fr)
Inventor
Kazutaka Shibata
Original Assignee
Rohm Co., Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co., Ltd. filed Critical Rohm Co., Ltd.
Priority to US09/959,746 priority Critical patent/US6815829B2/en
Priority to EP01915823A priority patent/EP1189280A4/en
Publication of WO2001073843A1 publication Critical patent/WO2001073843A1/ja

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06572—Auxiliary carrier between devices, the carrier having an electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H01L2225/06586—Housing with external bump or bump-like connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06589—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15151—Shape the die mounting substrate comprising an aperture, e.g. for underfilling, outgassing, window type wire connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16195—Flat cap [not enclosing an internal cavity]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip

Definitions

  • the present invention relates to a semiconductor device including a semiconductor chip and an intervening substrate having external connection terminals.
  • semiconductor devices having a so-called chip-on-chip structure have been proposed.
  • an IC package called a so-called chip-size package in order to reduce a mounting area of a semiconductor element on a mounting board.
  • FIG. 4 is an illustrative sectional view showing a configuration example in which a semiconductor device having a chip-on-chip structure is configured in a chip size package.
  • a pair of semiconductor chips constituting the chip-on-chip structure includes a parent chip 1 having a pad 11 as an external connection portion, and a child chip 2 joined to the parent chip 1.
  • the parent chip 1 and the child chip 2 are electrically and mechanically bonded by the bumps 12 with their active surfaces facing each other.
  • the external connection pad 13 formed in the peripheral area avoiding the child chip 2 is electrically connected to the interposer S 3 called an interposer via a bonding wire 14. I have.
  • the inactive surface of the parent chip 1 is adhered to the surface of the interposed substrate 3 by, for example, an adhesive, whereby the chip “on” chip structure is fixed to the surface of the interposed substrate 3.
  • a mold resin 5 is disposed on the interposition substrate 3, and the parent chip 1, the child chip 2, and the bonding wires 14 are sealed in the mold resin 5.
  • a plurality of solder balls 15 as external connection terminals are two-dimensionally arranged in a lattice on the lower surface of the interposition member 3, that is, on the surface opposite to the parent chip 1. By using the solder balls 15, the semiconductor device is joined to a mounting board.
  • FIG. 5 shows another structural example of a semiconductor device having a chip “on” chip structure. This semi In the body device, the inactive surface of the child chip 2 is bonded to the active surface of the parent chip 1 using, for example, an adhesive. The electrical connection between the parent chip 1 and the child chip 2 is made using bonding wires 17.
  • One of the common problems in the configurations shown in FIGS. 4 and 5 is that the overall package height is high due to the structure in which the semiconductor chips are stacked. This problem may be alleviated to some extent by grinding the mold resin 5 with a grinder, for example, as shown by the two-dot chain line in FIG. 4, but there is a limit to the thinning of the package. There is.
  • the bonding wire 17 is also used for the electrical connection between the parent chip 1 and the child chip 2, so that the grinding of the mold resin 5 is further restricted.
  • An object of the present invention is to provide a semiconductor device having a structure in which a semiconductor chip is bonded to the surface of a solid-state device, and which can effectively reduce the thickness thereof.
  • a semiconductor device includes a bonding surface having (i) a semiconductor chip, (ii) a chip bonding region to which the semiconductor chip is bonded, and an external connection portion provided outside the chip bonding region.
  • a solid state device and () accommodating the semiconductor chip.
  • a connection part provided on the first surface around the storage part facing the bonding surface and connected to the external connection part; and a second surface opposite to the first surface.
  • an intervening substrate having an external connection terminal provided on the substrate.
  • the semiconductor chip is accommodated in the accommodation portion provided on the first surface of the interposed substrate.
  • the solid-state device joined to the semiconductor chip is electrically connected to the intervening connection portion via an external connection portion provided outside the chip junction region.
  • the semiconductor chip is accommodated by utilizing the thickness of the intervening group, so that the thickness of the entire semiconductor device can be reduced.
  • the surface opposite to the bonding surface does not face the intervening substrate, heat can be radiated well from this surface. If necessary, by attaching a heat sink to the surface, the heat dissipation efficiency can be further increased.
  • the solid-state device may be another semiconductor chip or a wiring board.
  • the accommodation section may be an accommodation recess formed on the first surface of the interposed substrate, or may be a through hole formed through the interposed substrate.
  • the semiconductor chip may be joined to the solid-state device in a face-down posture in which the active surface faces the surface of the solid-state device. Further, the semiconductor chip may be bonded to the solid-state device in a face-up posture in which an inactive surface thereof faces a surface of the solid-state device.
  • bumps are provided on the active surface of the semiconductor chip and the bonding surface of the solid-state device, and these bumps are bonded to each other, so that the semiconductor chip is bonded to the solid-state device. Good.
  • the active surface of the semiconductor chip and the solid-state device may be electrically connected using, for example, a bonding wire.
  • the semiconductor device can be mounted on a mounting board using the external connection terminal.
  • the external connection terminal may be a land grid array in which a plurality of conductor patterns are exposed in a grid pattern, or may be on a plurality of conductor patterns formed on the second surface.
  • a so-called ball grid array in which conductive members such as solder are arranged may be used.
  • the solid device and the intervening fiber are joined by wireless bonding that directly joins the external connection portion of the solid device and the connection portion on the first surface of the interposition substrate. In this case, it is preferable that both or one of the external connection portion and the connection portion is a bump.
  • FIG. 1 is a schematic cross-sectional view illustrating a configuration of a semiconductor device according to an embodiment of the present invention.
  • FIG. 2 is a perspective view for explaining the configuration of the intervening substrate.
  • FIG. 3 is an illustrative sectional view for explaining the configuration of a semiconductor device according to another embodiment of the present invention.
  • FIG. 4 is a schematic cross-sectional view for explaining a conventional configuration example of a chip-size package semiconductor device having a chip-on-chip structure.
  • FIG. 5 is a schematic sectional view for explaining another conventional technique. Embodiment of the Invention
  • FIG. 1 is a schematic cross-sectional view illustrating a configuration of a semiconductor device according to an embodiment of the present invention.
  • This semiconductor device is a chip-size package type semiconductor device having an internal structure of a chip “on” chip structure. That is, this semiconductor device has an internal structure in which a pair of semiconductor chips, a parent chip 31 (solid-state device) and a child chip 32 (semiconductor chip) are overlapped.
  • a plurality of bumps B 1 are formed as chip-to-chip connection portions, and a plurality of bumps BE as external connection portions are formed in a peripheral region thereof.
  • the parent chip 31 is a substantially rectangular plate-like body in a plan view, and a chip bonding region in which the bump B1 is formed is set in an inner region thereof.
  • the child chip 32 is bonded to the chip joint region in a so-called face-down posture with its active surfaces facing each other.
  • the active surface of child chip 32 has a parent chip A plurality of bumps B2 are provided at positions corresponding to the bumps B1 of the pump 31. Then, by bonding the bumps Bl and B2 to each other, electrical and mechanical bonding of the parent chip 31 and the child chip 32 is achieved.
  • the bump BE for external connection of the parent chip 31 is joined to a bump B3 as a connecting portion provided on the surface of the interposer 33, which is called an interposer.
  • the intervening board 33 is formed entirely in a substantially rectangular plate-like body, and an inner area thereof serves as a housing portion for housing the child chip 32.
  • the through hole 40 is formed in a rectangular shape.
  • a plurality of bumps: B3 are arranged on the first surface 41 facing the parent chip 31 at the periphery of the through hole 40.
  • a plurality of solder balls 36 as external connection terminals are formed in a two-dimensional array in a grid on a second surface 42, which is a surface opposite to the parent chip 31. I have. Internal wiring (not shown) for connecting each bump B 3 and each solder ball 36 is formed inside the interposition 3 ⁇ 43 ⁇ 4 33.
  • a heat radiating plate 45 made of a metal such as aluminum is attached on the non-active surface of the parent chip 1.
  • the heat radiating plate 45 protrudes from the inactive surface of the parent chip 31 and has substantially the same area and area as the intervening substrate 33.
  • a mold resin 35 made of, for example, a thermosetting resin is disposed between the protruding region of the heat radiating plate 45 protruding from the inactive surface and the interposition 33.
  • the mold resin 35 protects the active surfaces of the parent chip 31 and the child chip 32 from the external space, and plays a role of increasing the strength of the entire package.
  • a resin 37 is disposed between the parent chip 31 and the child chip 32 and between the inner wall of the through hole 40 and the side surface of the child chip 32.
  • the tree ⁇ 37 can be arranged at the corresponding location by injecting the liquid resin using so-called capillary phenomenon and then curing the resin.
  • the bump BE for external connection of the parent chip 31 is accommodated in the state where the child chip 32 is accommodated in the through hole 40 formed in the interposed substrate 33. Is bonded to the bump ⁇ 3 on the anti-33.
  • the sub chip 32 can be accommodated by utilizing the thickness of the interposition 33, so that the thickness of the entire package can be reduced.
  • the non-active surface of the child chip 32 is external.
  • a heat sink 45 facing the external space is attached to the non-active surface of the parent chip 31.
  • the heat generated from the parent chip 31 and the child chip 32 is both satisfactorily dissipated. Therefore, even when, for example, an element that generates a large amount of heat such as a driving transistor is built in the parent chip 31, the operating characteristics of the parent chip 31 and the child chip 32 deteriorate due to the heat generated from such an element. There is no danger.
  • the package becomes thinner. Can be achieved. For example, after bonding the parent chip 31 and the child chip 32 in a face-down state, each of the non-active surfaces of the parent chip 31 and the child chip 32 is ground with a grinder to obtain the chip. Since the on-chip structure can be made thinner, the whole package can be made thinner.
  • Bump The bonding between Bl and B2 is performed by applying pressure to the parent chip 31 and the child chip 32 in a direction approaching each other, applying ultrasonic vibration to these, and applying a pressure to the joint. This can be done by applying heat.
  • pressure is applied to the parent chip 31 and the intervening substrate 33 in a direction close to each other, and at the same time, ultrasonic vibration is applied to them and heat is applied to the bonding. You can do this by adding
  • the bonding between the bumps Bl and B2 and the bonding between the bumps BE and B3 are not limited to the direct bonding as described above, but may also include a low melting point metal (having a lower melting point than the bump material. For example, Sn).
  • the bumps Bl, 2, BE, B3 are made of gold (Au) and heat is applied with SI interposed between them, a eutectic alloy of Au-Sn is formed between the bumps. Once created, bonding between the bumps is achieved.
  • the bumps Bl and B2 be joined not by direct joining but by using a low melting point metal.
  • pressure is not applied immediately below the bumps Bl and B2 at the time of bonding, so that elements can be formed in the parent chip 31 and the child chip 32 even in such a region.
  • the area of the bump BE for external connection is usually not an element formation area. Therefore, a low melting point metal is used for bonding the bump BE and the bump B3 of the interposition substrate 33. There is no active reason. Rather, since the heat generated when the low melting point metal is melted may warp the intervening substrate 33, it is preferable to apply direct bonding to the bonding between the bumps BE and B3.
  • the heat radiating plate 45 is attached to the inactive surface of the parent chip 31, but a sufficient heat radiation effect can be obtained by directing the inactive surface of the parent chip 31 directly to the external space. It is not necessary to arrange the heat radiation plate 45 if this is obtained. Further, in the above-described embodiment, the heat radiating plate 45 has a size substantially equal to that of the intervening plate 33, and the mold resin 35 is disposed between the heat radiating plate 45 and the interposed plate 33. RU However, it is not always necessary to dispose such a mold resin 35.
  • the resin 37 that seals between the parent chip 31 and the child chip 32 is used, and the parent chip 31 and the child chip 31 are used.
  • the active surface of chip 32 may be protected.
  • the heat radiating plate 45 is not used, it is preferable to adopt such a configuration.
  • the metal frame 50 is replaced with the mold resin 35.
  • it may be arranged together with the mold resin 35 to enhance the protection of the interposed substrate 33.
  • a plurality of solder balls are arranged in a grid on the second surface 42 of the intervening substrate 33 to form a so-called ball grid array, but the solder balls 36 are arranged.
  • a so-called land grid array may be formed by exposing a plurality of conductor patterns on the second surface 42 in a grid pattern.
  • the parent chip 31 and the child chip 32 are joined to each other with the respective active surfaces facing each other, but the child chip 32 is placed on the active surface of the parent chip 31.
  • the non-active surface may be bonded with a bonding agent to form a chip-on-chip structure by so-called face-up bonding.
  • the connection pad provided on the active surface of the child chip 32 and the connection pad on the surface of the parent chip 31 may be electrically connected by, for example, a bonding wire.
  • a bump for external connection is provided on the peripheral portion of the parent chip 31, and this bump is attached to the surface of the interposed substrate 33. It is preferable to connect directly to the bump B3.
  • the through-hole 40 is formed in the interposed fiber 33, and the sub chip 32 is accommodated in the through-hole 40.
  • a recess 60 shown by an imaginary line in FIG. 1
  • the through hole 40 adopted in the above-described embodiment may be formed in the intervening substrate 33 so that the child chip 32 faces the external space. It is good.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Wire Bonding (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Description

明 細 書
半 導体装 置 技術分野
この発明は、 半導体チップと外部接続端子を有する介在基板と備えた半導体装 置に関する。
'目 .
半導体装置の実質的な集積度を高めるために、 いわゆるチップ ·オン ·チップ 構造の半導体装置が提案されている。 一方、 実装基板上における半導体素子の実 装面積を低減するために、 いわゆるチヅプサイズパッケージと呼ばれる I Cパヅ ケージがある。
図 4は、 チップ ·オン ·チップ構造の半導体装置をチップサイズパッケージに 構成した構成例を示す図解的な断面図である。 チヅプ■オン ·チップ構造を構成 する一対の半導体チップは、 外部接続部としてのパッド 1 1を有する親チヅプ 1 と、 この親チップ 1に接合される子チップ 2とを有する。 親チップ 1と子チヅプ 2とはそれぞれの活性面を対向させた状態で、 バンプ 1 2によって電気的に接合 され、 かつ、 機械的に接合されている。 親チップ 1の活性面において、 子チヅプ 2を避けた周辺領域に形成された外部接続用パヅド 1 3は、 ボンディングワイヤ 1 4を介して、 インタ一ポーザと呼ばれる介在 S反 3に電気接続されている。 こ の介在基板 3の表面に、 親チップ 1の非活性面が、 たとえば接着剤により接着さ れており、 これにより、 チップ 'オン 'チヅプ構造が介在基板 3の表面に固定さ れている。
介在基板 3上には、 モ一ルド樹脂 5が配置されており、 このモールド樹脂 5内 に、 親チップ 1、 子チヅプ 2およびボンディングワイヤ 1 4が封止されている。 介在 反3の下面、 すなわち、 親チヅプ 1とは反対惻の表面には、 外部接続端子 としての半田ボール 1 5が格子状に二次元配列されて複数個設けられている。 こ の半田ボール 1 5を用いて、 この半導体装置の実装基板への接合が行われる。 チップ 'オン 'チップ構造の半導体装置の別の構造例を図 5に示す。 この半導 体装置では、 親チップ 1の活性面に、 子チップ 2の非活性面が、 たとえば接着剤 を用いて結合されている。親チップ 1と子チヅプ 2との電気接続は、 ボンディン グワイヤ 1 7を用いて行われている。
図 4および図 5に示された構成における共通の問題点の一つは、 半導体チップ を重ね合わせた構造であるために、 パッケージ全体の高さが高いことである。 こ の問題は、 図 4において二点鎖線で示すように、 モールド樹脂 5を、 たとえばグ ラィンダーを用いて研削することによりある程度軽減されるであろうが、 ノ ヅケ 一ジの薄型化には限界がある。
図 4の構成の場合には、 モールド樹脂 5の研削を子チヅプ 2の非活性面が露出 するまで行っても、 装置の電気的特性に大きな影響はない。 しかし、 この研削は、 ボンディングワイヤ 1 4を傷つけることがないように行われなければならないか ら、 モールド樹脂 5の研削は、 ボンディングワイヤ 1 4の上方にモールド樹脂が 残されている時点で停止されなければならない。
図 5の構成では、 親チヅプ 1と子チップ 2との電気接続にもボンディングワイ ャ 1 7を用いているため、 モールド樹脂 5の研削には一層の制限がある。
—方、 図 4の構成において、 モールド樹脂 5を子チヅプ 2の非活性面が露出す るまで研削すれば、 子チップ 2の放熱を良好に行える。 これに対して、 親チップ 1については、 外部空間との間に介在 反 3が存在しているので、 この親チップ 1の放熱対策は容易ではない。 そのため、 親チヅプ 1に駆動トランジスタなどの 発熱量の大きな素子が内蔵される場合には、 親チップ 1の動作特性のみならず子 チップ 2の特性にも影響が及ぶという問題がある。 発明の開示
この発明の目的は、 固体装置の表面に半導体チップを接合した構造の半導体装 置において、 その薄型化を効果的に図ることができる半導体装置を提供すること である。
この発明の半導体装置は、 （i)半導体チヅプ、 （ii)この半導体チヅプが接合され るチップ接合領域と、 このチップ接合領域よりも外方に設けられた外部接続部と を有する接合面を備えた固体装置、 および ( )上記半導体チップを収容すること ができる収容部と、 この収容部の周囲の上記接合面に対向する第 1表面に設けら れ、 上記外部接続部と接合される接続部と、 上記第 1表面とは反対側の第 2表面 に設けられた外部接続端子とを有する介在基板を含む。
この構成によれば、 介在基板の第 1表面に設けられた収容部に半導体チヅプが 収容される。 この状態で、 半導体チップと接合された固体装置は、 チヅプ接合領 域よりも外方側に設けられた外部接続部を介して、 介在 *ί反の接続部に電気接続 される。 これより、 介在基 の厚みを利用して半導体チヅプが収容されるので、 半導体装置全体の厚みを小さくすることができる。
また、 上記固体装置は、 接合面とは反対側の表面が介在基板に対向していない から、 この表面から良好に放熱を行える。 必要に応じて、 当該表面に放熱板を装 着すれば、 放熱効率をさらに高めることができる。
上記固体装置は、 別の半導体チップであってもよいし、 配線基板であってもよ い。 また、 上記収容部は、 介在基板の第 1表面に形成された収容凹所であっても よいし、 介在基板を貫通して形成された貫通孔であってもよい。
上記半導体チップは、 その活性面を固体装置の表面に対向させたフェースダウ ン姿勢で当該固体装置に接合されていてもよい。 また、 上記半導体チヅプは、 そ の非活性面を固体装置の表面に対向させたフエースァヅプ姿勢で当該固体装置に 接合されていてもよい。
フエースダウン接合をとるには、 半導体チヅプの活性面および固体装置の接合 面に、 それそれバンプを設け、 これらのバンプ同士を接合するようにして、 半導 体チップを固体装置に接合してもよい。 また、 フェースァヅフ妾合をとる場合に は、 半導体チップの活性面と固体装置とを、 たとえば、 ボンディングワイヤを用 いて電気接続すればよい。
介在 は、 第 1表面とは反対側の第 2表面に外部接続端子を有しているから、 この外部接続端子を利用して、 実装基板上に当該半導体装置を実装することがで きる。 この場合に、 外部接続端子は、 複数の導体パターンを格子状に露出させた ランドグリヅドアレイであってもよいし、 第 2表面に形成された複数の導体パ夕 —ン上にそれそれ半田などの導電部材を配置した、 いわゆるボールグリヅドアレ ィであってもよい。 上記固体装置と介在纖とは、 固体装置の外部接続部と介在基板の第 1表面上 の接続部とを、 直接接合させるワイヤレスボンディングによって接合されること が好ましい。 この場合に、 上記外部接続部および接続部は、 両方または一方がバ ンプであることが好ましい。
本発明における上述の、 またはさらに他の目的、 特徴および効果は、 添付図面 を参照して次に述べる実施形態の説明により明らかにされる。 図面の簡単な説明
図 1は、 この発明の一実施形態に係る半導体装置の構成を説明するための図解 的な断面図である。
図 2は、 介在基板の構成を説明するための斜視図である。
図 3は、 この発明の他の実施形態に係る半導体装置の構成を説明するための図 解的な断面図である。
図 4は、 チップ ·オン ·チヅプ構造のチヅプサイズノ ヅケージ型半導体装置の 従来の構成例を説明するための図解的な断面図である。
図 5は、 別の従来技術を説明するための図解的な断面図である。 発明の実施の形態
図 1は、 この発明の一実施形態に係る半導体装置の構成を説明するための図解 的な断面図である。 この半導体装置は、 チップ 'オン 'チップ構造の内部構成を 有するチヅプサイズパヅケージ型の半導体装置である。 すなわち、 この半導体装 置は、 一対の半導体チヅプである親チヅプ 3 1 (固体装置） と子チヅプ 3 2 (半 導体チヅプ） とを重ね合わせた内部構造を有している。
親チヅプ 3 1の活性面 （接合面） には、 チヅプ間接続部としてのバンプ B 1が 複数個形成されており、 さらに、 外部接続部としてのバンプ B Eがその周縁領域 に複数個形成されている。親チヅプ 3 1は、 平面視においてほぼ矩形の板状体で あり、 その内方の領域に、 バンプ B 1が形成されたチヅプ接合領域が設定されて いる。 このチッフ 合領域に、 子チップ 3 2が、 その活性面を対向させた、 いわ ゆるフェースダウン姿勢で接合されている。子チヅプ 3 2の活性面には、 親チッ プ 3 1のバンプ B 1に対応した位置に、 ノ ンプ B 2が複数個設けられている。 そ して、 バンプ B l , B 2を互いに接合することによって、 親チップ 3 1および子 チップ 3 2の電気的および機械的接合が達成されている。
親チップ 3 1の外部接続用のバンプ B Eは、 インターポーザと呼ばれる介在基 板 3 3の表面に設けられた接続部としてのバンプ B 3に接合されている。介在基 板 3 3は、 図 2に斜視図を示すように、 全体がほぼ矩形の板状体に形成されてい て、 その内方の領域には、 子チップ 3 2を収容する収容部としての貫通孔 4 0が 矩形に形成されている。 この貫通孔 4 0の周縁において、 親チヅプ 3 1に対向す る第 1表面 4 1に、 バンプ： B 3が複数個配列されて形成されている。
介在基板 3 3において、 親チップ 3 1とは反対側の表面である第 2表面 4 2に は、 外部接続端子としての半田ボール 3 6が複数個格子状に二次元配列されて形 成されている。介在 ¾¾ 3 3の内部には、 各バンプ B 3と各半田ボール 3 6とを 接続する内部配線 （図示せず） が形成されている。
親チップ 1の非活性面には、 たとえばアルミニウムなどの金属からなる放熱板 4 5が貼着されている。 この放熱板 4 5は、 親チヅプ 3 1の非活性面からはみ出 して、 介在基板 3 3とほぼ同等の开娥および面積を有している。 そして、 放熱板 4 5の上記非活性面からはみ出したはみ出し領域と介在 ¾ί反 3 3との間には、 た とえば熱硬化性樹脂からなるモールド樹脂 3 5が配置されている。 このモールド 樹脂 3 5は、 親チップ 3 1および子チヅプ 3 2の各活性面を外部空間から保護す るとともに、 パッケージ全体の強度を増加させる役割を果たしている。
さらに、 親チップ 3 1と子チップ 3 2との間、 および貫通孔 4 0の内壁と子チ ヅプ 3 2の側面との間には、 樹脂 3 7が配置されている。 この樹 β旨 3 7は、 たと えば、 液状樹脂をいわゆる毛細管現象を利用して注入した後に硬化させることに より、 該当個所に配置することができる。
以上のように、 この実施形態の半導体装置では、 介在基板 3 3に形成された貫 通孔 4 0内に子チヅプ 3 2を収容した状態で、 親チヅプ 3 1の外部接続用のバン プ B Eを介在 反 3 3上のバンプ Β 3に接合している。 これにより、 介在 ¾¾3 3の厚みを利用して子チップ 3 2を収容することができるので、 パッケージ全体 の厚さを薄くすることができる。 しかも、 子チップ 3 2は、 その非活性面が外部 空藺に臨んでおり、 親チップ 3 1の非活性面には外部空間に臨む放熱板 4 5が貼 り付けられている。 これにより、 親チップ 3 1および子チップ 3 2から発生した 熱は、 いずれも良好に放散される。 したがって、 たとえば親チップ 3 1に駆動用 トランジスタなどの発熱量の大きな素子が内蔵される場合であっても、 このよう な素子からの発熱により親チップ 3 1および子チップ 3 2の動作特性が劣化する おそれはない。
なお、 親チヅプ 3 1および子チヅプ 3 2の各非活性面をそれそ i¾f削して、 親 チップ 3 1および子チヅプ 3 2をそれぞれ薄型^:しておけば、 パッケージのさら なる薄型ィ匕を図ることができる。 たとえば、 親チップ 3 1と子チップ 3 2とをフ エースダウン状態で接合した後に、 親チップ 3 1および子チヅプ 3 2の各非活性 面をそれそれグラインダーを用いて研削すれば、 当該チップ ·オン ·チップ構造 を薄型化できるから、 パッケージ全体を薄型化できる。
バンプ： B l， B 2間の接合は、 親チヅプ 3 1および子チップ 3 2に対して、 互 いに近接する方向の圧力をかけるとともに、 これらに超音波振動を与えたり、 接 合部に熱を加えたりすることによって行える。 バンプ B E， B 3間の接合も、 同 様に、 親チップ 3 1および介在基板 3 3に対して、 互いに近接する方向の圧力を かけるとともに、 これらに超音波振動を与えたり、 接 に熱を加えたりするこ とによって行える。 バンプ B l， B 2間およびバンプ B E , B 3間の接合は、 上 記のような直接接合の他にも、 低融点金属 （バンプ材料よりも低融点のもの。 た とえば、 S n) を介在させ、 この低融点金属およびバンプに熱を加えることによ つても行える。 たとえば、 バンプ B l， 2 , B E , B 3が金 （Au) からなつ ている場合に、 S I をそれらの間に介在させて熱を加えると、 バンプ間に Au— S nの共晶合金が生成されて、 バンプ間の接合が達成される。
とくに、 バンプ B l , B 2間は、 直接接合ではなく、 低融点金属を用いて接合 することが好ましい。 これにより、 接合時にバンプ B l， B 2の直下部に圧力が かかることがないので、 このような領域においても、 親チップ 3 1および子チッ プ 3 2内に素子を形成できる。
外部接続用のバンプ B Eの領域は、 通常は、 素子形成領域ではない。 したがつ て、 バンプ B Eと介在基板 3 3のバンプ B 3との接合に、 低融点金属を用いるベ き積極的理由はない。 むしろ、 低融点金属を溶融させる際の熱によって、 介在基 板 3 3に反りが生じるおそれがあるので、 バンプ B E , B 3間の接合には、 直接 接合を適用することが好ましい。
以上、 この発明の一実施形態について説明したが、 この発明は、 他の形態でも 実施することができる。 たとえば、 上述の実施形態では、 親チップ 3 1の非活性 面に放熱板 4 5を貼り付けることとしているけれども、 親チップ 3 1の非活性面 を外部空間に直接臨ませることにより十分な放熱効果が得られるのであれば、 放 熱板 4 5を配置する必要はない。 また、 上述の実施形態では、 放熱板 4 5を介在 ¾ί反 3 3とほぼ同等の大きさとして、 この放熱板 4 5と介在謝反 3 3との間にモ ールド樹脂 3 5を配置して 、る。 しかし、 このようなモールド樹脂 3 5は必ずし も配置する必要がなく、 たとえば親チップ 3 1および子チヅプ 3 2の間を封止す る樹脂 3 7のみを用いて、 親チヅプ 3 1および子チヅプ 3 2の活性面の保護を行 つてもよい。 とくに、 放熱板 4 5を用いない場合にはこのような構成を採用する ことが好ましい。
また、 放熱板 4 5のはみ出し領域と介在基板 3 3との間にモールド樹脂 3 5の みを配置するのではなく、 図 3に示すように、 金属枠 5 0をモールド樹脂 3 5に 代えて、 またはモールド樹脂 3 5とともに配置して、 介在基板 3 3の保護の強化 を図ってもよい。
また、 上述の実施形態では、 介在基板 3 3の第 2表面 4 2に複数個の半田ボー ルを格子状に配置して、 いわゆるボールグリッドアレイを構成しているが、 半田 ボール 3 6を配置せずに、 第 2表面 4 2に複数個の導体パターンを格子状に露出 させて、 いわゆるランドグリッドアレイが構成されてもよい。
さらに、 上述の実施形態では、 親チップ 3 1および子チップ 3 2が、 各活性面 同士を対向させた状態で互いに接合されているが、 親チヅプ 3 1の活性面上に子 チップ 3 2の非活性面をたとえば接合剤より接着して、 いわゆるフェースァヅプ 接合によりチップ'オン 'チップ構造を構成してもよい。 この場合には、 子チヅ プ 3 2の活性面に設けられた接続パヅドと親チヅプ 3 1の表面の接続パヅドとを たとえばボンディングワイヤにより電気接続すればよい。 この場合にも、 親チヅ プ 3 1の周縁部に外部接続用のバンプを設け、 このバンプを介在基板 3 3の表面 のバンプ B 3に直接接続することが好ましい。
また、 上述の実施形態では、 介在纖反 3 3に貫通孔 4 0を形成して、 この貫通 孔 4 0内に子チップ 3 2を収容することとしているが、 介在基板 3 3の厚みが比 較的厚い場合には、 第 1表面 4 1側に子チップ 3 2を収容することができる深さ の凹所 6 0 (図 1において想像線で示す。） を形成することとしてもよい。 ただ し、 子チヅプ 3 2の放熱対策が重要な場合には、 上述の実施形態で採用した貫通 孔 4 0を介在基板 3 3に形成して、 子チップ 3 2を外部空間に臨ませることが好 ましい。
本発明の実施形態について詳細に説明してきたが、 これらは本発明の技術的内 容を明らかにするために用いられた具体例に過ぎず、 本発明はこれらの具体例に 限定して解釈されるべきではなく、 本発明の精神および範囲は添付の請求の範囲 によってのみ限定される。
この出願は、 2 0 0 0年 3月 2 9日に日本国特許庁に提出された特願 2 0 0 0 - 9 2 0 4 0号に対応しており、 この出願の全開示はここに引用により組み込ま れるものとする。

Claims

請求 の 範 囲
1 . 半導体チヅプ、
この半導体チヅプが接合されるチップ接合領域と、 このチップ接合領域より も外方に設けられた外部接続部とを有する接合面を備えた固体装置、 および 上記半導体チヅプを収容することができる収容部と、 この収容部の周囲の上 記接合面に対向する第 1表面に設けられ、 上記外部接続部と接合される接続部 と、 上記第 1表面とは反対側の第 2表面に設けられた外部接続端子とを有する 介在基板
を含む、 半導体装置。
2 . 上記固体装置の上記接合面とは反対側の表面に放熱板が装着されている、 請 求項 1記載の半導体装置。
3 . 上記放熱板は上記固体装置の表面からはみ出しており、 このはみ出し領域と 上記介在基板との間に樹脂が配置されている、 請求項 2記載の半導体装置。
4. 上記放熱板のはみ出し領域と上記介在基板との間に、 金属枠が介在されてい る、 請求項 2または 3記載の半導体装置。
5 . 上記固体装置は、 別の半導体チップである、 請求項 1ないし 4のいずれかに 記載の半導体装置。 .
6 . 上記収容咅は、 上記介在 ¾反の第 1表面に形成された収容凹所、 または上記 介在雄反を貫通して形成された貫通孔である、 請求項 1ないし 5のいずれかに
7 . 上記半導体チヅプは、 その活性面を上記固体装置の表面に対向させたフエ一 スダウン姿勢で当該固体装置に接合されている、 請求項 1ないし 6のいずれか に記載の半導体装置。
8 . 上記半導体チップの活性面および上記固体装置の接合面にそれそれバンプが 設けられており、 これらのバンプ同士が接合されている、 請求項 7記載の半導
9 . 上記バンプ同士が、 低融点金属とバンプ材料との共晶合金を介して接合され ている、 請求項 8記載の半導体装置。
1 0 . 上記固体装置の外部接続部と上記介在纖の第 1表面上の接続部とが、 ヮ U 直接接合されている、 請求項 1ないし 9のいず れかに記載の半導体装置。
1 . 上記外部接続部および接続部の一方または両方がバンプである、 請求項 1 0記載の半導体装置。
PCT/JP2001/002463 2000-03-29 2001-03-27 Dispositif semi-conducteur WO2001073843A1 (fr)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US09/959,746 US6815829B2 (en) 2000-03-29 2001-03-27 Semiconductor device with compact package
EP01915823A EP1189280A4 (en) 2000-03-29 2001-03-27 SEMICONDUCTOR

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2000-92040 2000-03-29
JP2000092040 2000-03-29

Publications (1)

Publication Number Publication Date
WO2001073843A1 true WO2001073843A1 (fr) 2001-10-04

Family

ID=18607433

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2001/002463 WO2001073843A1 (fr) 2000-03-29 2001-03-27 Dispositif semi-conducteur

Country Status (4)

Country Link
US (1) US6815829B2 (ja)
EP (1) EP1189280A4 (ja)
KR (1) KR100736000B1 (ja)
WO (1) WO2001073843A1 (ja)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001308258A (ja) * 2000-04-26 2001-11-02 Sony Corp 半導体パッケージ及びその製造方法
JP2004342738A (ja) * 2003-05-14 2004-12-02 Fujitsu Ltd 半導体装置とその製造方法、および半導体装置前駆体とその製造方法
JP2005210673A (ja) * 2003-12-25 2005-08-04 Kyocera Corp 表面実装型水晶発振器
JP2005217687A (ja) * 2004-01-29 2005-08-11 Kyocera Corp 温度補償型水晶発振器
JP2005244920A (ja) * 2004-01-29 2005-09-08 Kyocera Corp 温度補償型水晶発振器
JP2006108150A (ja) * 2004-09-30 2006-04-20 Seiko Epson Corp 半導体装置及び半導体装置の実装方法
US7741723B2 (en) 2006-06-30 2010-06-22 Fujitsu Semiconductor Limited Semiconductor device comprising chip on chip structure
CN105556659A (zh) * 2013-10-15 2016-05-04 英特尔公司 磁屏蔽的集成电路封装
JP7510817B2 (ja) 2020-08-25 2024-07-04 新光電気工業株式会社 半導体装置及びその製造方法

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI313507B (en) * 2002-10-25 2009-08-11 Megica Corporatio Method for assembling chips
US20030183934A1 (en) * 2002-03-29 2003-10-02 Barrett Joseph C. Method and apparatus for stacking multiple die in a flip chip semiconductor package
TWI236117B (en) * 2003-02-26 2005-07-11 Advanced Semiconductor Eng Semiconductor package with a heat sink
JP4408636B2 (ja) * 2003-02-28 2010-02-03 三洋電機株式会社 回路装置およびその製造方法
JP2004271312A (ja) * 2003-03-07 2004-09-30 Denso Corp 容量型半導体センサ装置
JP3770321B2 (ja) * 2003-03-20 2006-04-26 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
US7095103B1 (en) * 2003-05-01 2006-08-22 Amkor Technology, Inc. Leadframe based memory card
EP1627428B1 (en) 2003-05-28 2011-11-02 Infineon Technologies AG An integrated circuit package employing a head-spreader member
TWI239083B (en) * 2004-02-26 2005-09-01 Advanced Semiconductor Eng Chip package structure
US20060038272A1 (en) * 2004-08-17 2006-02-23 Texas Instruments Incorporated Stacked wafer scale package
TWI393228B (zh) * 2004-12-14 2013-04-11 Freescale Semiconductor Inc 覆晶及焊線封裝半導體
EP2033219A1 (de) * 2005-10-20 2009-03-11 Creative Led GmbH Leistungsgehäuse für halbleiterchips und deren anordnung zur wärmeabfuhr
JP4277036B2 (ja) * 2006-09-29 2009-06-10 Ｔｄｋ株式会社 半導体内蔵基板及びその製造方法
US7859120B2 (en) * 2008-05-16 2010-12-28 Stats Chippac Ltd. Package system incorporating a flip-chip assembly
CN102130098B (zh) 2010-01-20 2015-11-25 飞思卡尔半导体公司 双管芯半导体封装
US20120188721A1 (en) * 2011-01-21 2012-07-26 Nxp B.V. Non-metal stiffener ring for fcbga
US8476111B2 (en) * 2011-06-16 2013-07-02 Stats Chippac Ltd. Integrated circuit packaging system with intra substrate die and method of manufacture thereof
KR101420514B1 (ko) * 2012-10-23 2014-07-17 삼성전기주식회사 전자부품들이 구비된 기판구조 및 전자부품들이 구비된 기판구조의 제조방법
US9196575B1 (en) * 2013-02-04 2015-11-24 Altera Corporation Integrated circuit package with cavity in substrate
KR20150060468A (ko) * 2013-11-26 2015-06-03 삼성전기주식회사 반도체 패키지 및 반도체 패키지의 제조 방법
US20160240457A1 (en) * 2015-02-18 2016-08-18 Altera Corporation Integrated circuit packages with dual-sided stacking structure
JP6631905B2 (ja) 2015-07-28 2020-01-15 ローム株式会社 マルチチップモジュールおよびその製造方法
US20170178999A1 (en) * 2015-12-21 2017-06-22 Intel IP Corporation Flip-chip package with thermal dissipation layer
US11296005B2 (en) 2019-09-24 2022-04-05 Analog Devices, Inc. Integrated device package including thermally conductive element and method of manufacturing same

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04207060A (ja) * 1990-11-30 1992-07-29 Fujitsu Ltd 半導体装置
JPH05129516A (ja) * 1991-11-01 1993-05-25 Hitachi Ltd 半導体装置
EP0729183A2 (en) 1995-02-24 1996-08-28 AT&T Corp. Thin packaging of multi-chip modules with enhanced thermal/power management
JPH0982757A (ja) * 1995-09-08 1997-03-28 Fujitsu Ltd 半導体装置とその半導体装置の製造方法
JPH11204719A (ja) 1998-01-08 1999-07-30 Toshiba Corp 半導体装置
JPH11214611A (ja) 1998-01-23 1999-08-06 Matsushita Electron Corp 半導体装置及びその製造方法
JPH11284097A (ja) 1998-03-30 1999-10-15 Fujitsu Ltd 半導体装置
JP2000012733A (ja) 1998-06-25 2000-01-14 Toshiba Corp パッケージ型半導体装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5869894A (en) * 1997-07-18 1999-02-09 Lucent Technologies Inc. RF IC package
US6150724A (en) * 1998-03-02 2000-11-21 Motorola, Inc. Multi-chip semiconductor device and method for making the device by using multiple flip chip interfaces
US6084308A (en) * 1998-06-30 2000-07-04 National Semiconductor Corporation Chip-on-chip integrated circuit package and method for making the same
JP2000228467A (ja) * 1998-12-02 2000-08-15 Toshiba Corp 半導体封止用樹脂組成物及び半導体装置とその製造方法
TW396462B (en) * 1998-12-17 2000-07-01 Eriston Technologies Pte Ltd Bumpless flip chip assembly with solder via
US6507117B1 (en) * 1999-01-29 2003-01-14 Rohm Co., Ltd. Semiconductor chip and multichip-type semiconductor device
JP3418134B2 (ja) * 1999-02-12 2003-06-16 ローム株式会社 チップ・オン・チップ構造の半導体装置
US6239484B1 (en) * 1999-06-09 2001-05-29 International Business Machines Corporation Underfill of chip-under-chip semiconductor modules
US6294839B1 (en) * 1999-08-30 2001-09-25 Micron Technology, Inc. Apparatus and methods of packaging and testing die
US6525413B1 (en) * 2000-07-12 2003-02-25 Micron Technology, Inc. Die to die connection method and assemblies and packages including dice so connected
US6603196B2 (en) * 2001-03-28 2003-08-05 Siliconware Precision Industries Co., Ltd. Leadframe-based semiconductor package for multi-media card

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04207060A (ja) * 1990-11-30 1992-07-29 Fujitsu Ltd 半導体装置
JPH05129516A (ja) * 1991-11-01 1993-05-25 Hitachi Ltd 半導体装置
EP0729183A2 (en) 1995-02-24 1996-08-28 AT&T Corp. Thin packaging of multi-chip modules with enhanced thermal/power management
JPH0982757A (ja) * 1995-09-08 1997-03-28 Fujitsu Ltd 半導体装置とその半導体装置の製造方法
JPH11204719A (ja) 1998-01-08 1999-07-30 Toshiba Corp 半導体装置
JPH11214611A (ja) 1998-01-23 1999-08-06 Matsushita Electron Corp 半導体装置及びその製造方法
JPH11284097A (ja) 1998-03-30 1999-10-15 Fujitsu Ltd 半導体装置
JP2000012733A (ja) 1998-06-25 2000-01-14 Toshiba Corp パッケージ型半導体装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP1189280A4 *

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001308258A (ja) * 2000-04-26 2001-11-02 Sony Corp 半導体パッケージ及びその製造方法
JP2004342738A (ja) * 2003-05-14 2004-12-02 Fujitsu Ltd 半導体装置とその製造方法、および半導体装置前駆体とその製造方法
JP2005210673A (ja) * 2003-12-25 2005-08-04 Kyocera Corp 表面実装型水晶発振器
JP2005217687A (ja) * 2004-01-29 2005-08-11 Kyocera Corp 温度補償型水晶発振器
JP2005244920A (ja) * 2004-01-29 2005-09-08 Kyocera Corp 温度補償型水晶発振器
JP2006108150A (ja) * 2004-09-30 2006-04-20 Seiko Epson Corp 半導体装置及び半導体装置の実装方法
JP4639731B2 (ja) * 2004-09-30 2011-02-23 セイコーエプソン株式会社 半導体装置の実装方法
US7741723B2 (en) 2006-06-30 2010-06-22 Fujitsu Semiconductor Limited Semiconductor device comprising chip on chip structure
CN105556659A (zh) * 2013-10-15 2016-05-04 英特尔公司 磁屏蔽的集成电路封装
JP2016532309A (ja) * 2013-10-15 2016-10-13 インテル・コーポレーション 磁気遮蔽集積回路パッケージ
JP7510817B2 (ja) 2020-08-25 2024-07-04 新光電気工業株式会社 半導体装置及びその製造方法

Also Published As

Publication number Publication date
KR100736000B1 (ko) 2007-07-06
EP1189280A4 (en) 2005-03-02
EP1189280A1 (en) 2002-03-20
US20020158319A1 (en) 2002-10-31
US6815829B2 (en) 2004-11-09
KR20020035482A (ko) 2002-05-11

Similar Documents

Publication Publication Date Title
KR100736000B1 (ko) 반도체장치
US6982488B2 (en) Semiconductor package and method for fabricating the same
JP3196026B2 (ja) 半導体パッケージ
US7829961B2 (en) MEMS microphone package and method thereof
US8269328B2 (en) Stacked die package for peripheral and center device pad layout device
US6768190B2 (en) Stack type flip-chip package
JP5066302B2 (ja) 半導体装置
US20060097402A1 (en) Semiconductor device having flip-chip package and method for fabricating the same
JP2001094045A (ja) 半導体装置
JP2008166527A (ja) 半導体装置およびその製造方法
JP2014512688A (ja) フリップチップ、フェイスアップおよびフェイスダウンセンターボンドメモリワイヤボンドアセンブリ
JP2001223326A (ja) 半導体装置
JP2002134685A (ja) 集積回路装置
US7518230B2 (en) Semiconductor chip and semiconductor device
JP3670625B2 (ja) 半導体装置およびその製造方法
JP2020102713A (ja) 弾性波デバイスを含むモジュール
KR100444168B1 (ko) 반도체패키지
KR19980026241A (ko) 이방성 전도막을 이용한 적층 칩 패키지
JP3764321B2 (ja) 半導体装置
JP2001135783A (ja) 半導体装置
TWI227554B (en) Flip-chip package with integration of passive component
JP2003133512A (ja) 樹脂パッケージ型半導体装置
JP3939056B2 (ja) 半導体装置
KR19990016571A (ko) 고방열 리드 온 칩 패키지
KR100359791B1 (ko) 단차부가 형성된 리드를 구비한 칩 적층형 반도체 패키지

Legal Events

Date Code Title Description
ENP Entry into the national phase

Ref document number: 2001 571470

Country of ref document: JP

Kind code of ref document: A

AK Designated states

Kind code of ref document: A1

Designated state(s): JP KR US

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): AT BE CH CY DE DK ES FI FR GB GR IE IT LU MC NL PT SE TR

WWE Wipo information: entry into national phase

Ref document number: 09959746

Country of ref document: US

WWE Wipo information: entry into national phase

Ref document number: 2001915823

Country of ref document: EP

WWE Wipo information: entry into national phase

Ref document number: 1020017015183

Country of ref document: KR

121 Ep: the epo has been informed by wipo that ep was designated in this application
WWP Wipo information: published in national office

Ref document number: 2001915823

Country of ref document: EP