JP2001135783A - 半導体装置 - Google Patents

半導体装置

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Abstract

(57)【要約】 【課題】放熱対策のされたチップ・オン・チップ構造の
半導体装置を提供する。 【解決手段】親チップ1と子チップ2とが活性表面を対
向させて接合されて、チップ・オン・チップ構造が形成
されている。子チップ2の熱源付近の表面に金属膜12
が形成されている。この金属膜12は、親チップ1の表
面に形成された金属膜11に接触または接合されてい
る。この金属膜11は、ボンディングワイヤWにより、
ヒートシンクの接続部20に接続されている。 【効果】子チップ2は、金属膜11,12を介して放熱
できるから、半導体装置全体の動作特性を良好に保持で
きる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】この発明は、いわゆるチップ
・オン・チップ構造の半導体装置に関する。
【0002】
【従来の技術】第1の半導体チップ(親チップ)上に、
第2の半導体チップ(子チップ)をたとえばフェースダ
ウンで接合することにより、チップ・オン・チップ構造
の半導体装置を構成することが提案されている。この場
合、第1および第2の半導体チップ相互間の電気接続
は、各チップの表面に設けられたバンプ同士を接合する
ことにより達成される。また、樹脂等のパッケージにチ
ップ・オン・チップ構造を収容した後の外部接続は、リ
ードフレームの端子部と上記第1の半導体チップの外部
接続用パッドとの間をワイヤボンディングなどで接続す
ることにより達成される。第1の半導体チップは、リー
ドフレームのアイランド部にダイボンディングされる。
【0003】
【発明が解決しようとする課題】上述のような構成で
は、第2の半導体チップが、バイポーラトランジスタを
内蔵したドライバ回路の場合や、フラッシュメモリ回路
の場合のように、電力消費量が大きく、その発熱量の大
きいものである場合には、リードフレームを介する放熱
が不十分になる。そのため、第2の半導体チップの動作
特性が劣化したり、第2の半導体チップからの熱が第1
の半導体チップに悪影響を及ぼしたりするおそれがあ
り、半導体装置全体として良好な動作特性を実現できな
い場合がある。
【0004】そこで、この発明の目的は、上述の技術的
課題を解決し、放熱対策のされたチップ・オン・チップ
構造の半導体装置を提供することである。
【0005】
【課題を解決するための手段および発明の効果】上記の
目的を達成するための請求項1記載の発明は、第1の半
導体チップと、この第1の半導体チップに重ね合わせて
接合された第2の半導体チップと、上記第1の半導体チ
ップと上記第2の半導体チップとの間に設けられ、上記
第2の半導体チップが発生する熱の放熱経路を形成する
熱伝導体と、この熱伝導体を放熱部に熱的に接続する接
続部材とを含むことを特徴とする半導体装置である。
【0006】この構成により、第2の半導体チップから
発生した熱は、第1および第2の半導体チップ間に設け
られた熱伝導体および接続部材を伝導して、放熱部へと
導かれる。このようにして、放熱対策のされたチップ・
オン・チップ構造の半導体装置が実現され、第2の半導
体チップの発熱量が大きい場合でも、装置全体として良
好な動作特性を実現できる。すなわち、第2の半導体チ
ップの放熱を良好に行うことができるから、その動作特
性を良好に保持できるうえ、第1の半導体チップに第2
の半導体チップから発生した熱が悪影響を与えるおそれ
がない。
【0007】なお、上記放熱部は、ヒートシンクであっ
てもよい。この場合に、前記接続部材は、ヒートシンク
と熱伝導体との間を接続するボンディングワイヤであっ
てもよい。前記熱伝導体は、熱伝導率の高い金属(たと
えば、金)で形成されることが好ましい。また、前記熱
伝導体は、第1の半導体チップおよび第2の半導体チッ
プの少なくともいずれか一方の表面保護膜上に形成され
た金属膜からなっていてもよい。第1の半導体チップと
第2の半導体チップの両方に金属膜が形成される場合
は、これらを接触または接合させるとともに、第1の半
導体チップに形成された金属膜と放熱部とをボンディン
グワイヤなどの接続部材で熱的に接続すればよい。
【0008】また、第1の半導体チップおよび/または
第2の半導体チップの表面の金属膜により上記熱伝導体
を構成する場合には、第1および/または第2の半導体
チップの表面に形成されるバンプと同じ材料(たとえ
ば、金)で当該金属膜を形成することが好ましい。この
ようにすれば、バンプの形成工程において、同時に熱伝
導体としての金属膜を表面保護膜上に形成することがで
きる。また、第1の半導体チップが第2の半導体チップ
よりも大きく形成されていて、金属膜が第2の半導体チ
ップの熱源付近から第1の半導体チップにおいて第2の
半導体チップにより覆われていない領域まで引き出され
ていることが好ましい。この場合、当該引き出し部分と
放熱部とをボンディングワイヤなどで熱的に接続すれば
よい。
【0009】第1の半導体チップと第2の半導体チップ
とは、各活性表面同士が対向して接合されていることが
好ましい。この構成を採用すれば、活性表面側に通常設
けられるバンプの形成工程において上述の金属膜を各チ
ップ表面に形成しておくことにより、第1および第2の
半導体チップ同士の接合の際に、各チップ上の金属膜同
士を接触または接合させることができる。また、第1の
半導体チップは、リードフレームにダイボンディングさ
れていることが好ましい。これにより、第1の半導体チ
ップの放熱は、リードフレームを介して良好に行える。
【0010】
【発明の実施の形態】以下では、この発明の実施の形態
を、添付図面を参照して詳細に説明する。図1は、この
発明の一実施形態に係る半導体装置の図解的な断面図で
あり、図2は、この半導体装置の図解的な平面図であ
る。この半導体装置は、第1の半導体チップとしての親
チップ1と、第2の半導体チップとしての子チップ2
(図2では二点鎖線で示す。)とを、互いの活性表面を
対向させて接合したチップ・オン・チップ構造を有して
いる。この場合、活性表面とは、トランジスタなどの能
動素子や抵抗などの受動素子を含む機能素子が形成され
た活性表層領域側の表面を指す。親チップ1および子チ
ップ2は、いずれもシリコンチップであってもよいが、
ゲルマニウム半導体や化合物半導体(ガリウム砒素やガ
リウム燐など)などの他の種類の半導体チップであって
もよいし、親チップ1と子チップ2との半導体の種類が
一致している必要もない。
【0011】親チップ1および子チップ2の各活性表面
には、相互接続のためのチップ間接続パッドPC1,P
C2が形成されており、親チップ1の活性表面には、さ
らに外部接続パッドPEが形成されている。親チップ1
および子チップ2の活性表面の最表面には、窒化シリコ
ン膜などからなる表面保護膜(図示せず)が形成されて
いて、パッドPC1,PC2,PEは表面保護膜に形成
された開口から露出している。そして、親チップ1と子
チップ2との電気的接続および機械的接合は、親チップ
1および子チップ2のチップ間接続パッドPC1,PC
2の両方または一方に配置されたバンプBを用いて達成
されるようになっている。
【0012】親チップ1の外部接続パッドPEは、ボン
ディングワイヤWを介して、リードフレームFの端子部
Ftに接続される。リードフレームFは、半導体チップ
をダイボンディングするためのアイランド部Fiと、半
導体装置のパッケージ内外の接続のための端子部Ftと
を有している。そして、親チップ1は、アイランド部F
iにダイボンディングされており、この親チップ1から
発生した熱は、リードフレームFを通って外部に放出さ
れるようになっている。
【0013】親チップ1および子チップ2の活性表面に
は、子チップ2から発生した熱を放熱するための放熱経
路を形成する金属膜11,12がそれぞれ形成されてい
る。具体的には、子チップ2内に形成されたバイボーラ
トランジスタなどの熱源HSの近傍の子チップ2の最表
面を覆うように、たとえば、金などからなる金属膜12
(図2では図示を省略した。)が形成されている。ま
た、親チップ1には、子チップ2の表面に形成された金
属膜12に接触または接合するように、たとえば、金な
どからなる金属膜11が最表面に形成されている。これ
らの金属膜11,12は、バンプBと同じ材料で形成す
ることが好ましく、この場合には、バンプBの形成工程
において、金属膜11,12を同時に形成することがで
きる。
【0014】親チップ1は、平面視において、子チップ
2よりも大きく、金属膜11は、金属膜12と接触また
は接合する位置から、子チップ2に覆われていない領域
まで引き出されて形成されている。そして、1本または
複数本のボンディングワイヤWによって、ヒートシンク
の接続部20(放熱部)に熱的に接続されている。組立
ての際には、親チップ1および子チップ2をバンプBに
より互いに接合するとともに、金属膜11,12を互い
に接触させる。そして、親チップ1をアイランド部Fi
にダイボンディングし、さらに、親チップ1と端子部F
tとのワイヤボンディングおよび金属膜11とヒートシ
ンクの接続部20との間のワイヤボンディングを行う。
その後、親チップ1および子チップ2のチップ・オン・
チップ構造を適当な樹脂を用いてパッケージ5内に封止
する。このとき、同時に、アイランド部Fi、端子部F
tの一部、ヒートシンクの接続部20、およびボンディ
ングワイヤWも、パッケージ5内に封止されることにな
る。
【0015】上述のとおり、この実施形態では、子チッ
プ2の熱源HSから発生した熱は、金属膜11,12お
よびボンディングワイヤWを介してヒートシンクの接続
部20に導かれ、パッケージ5外のヒートシンク本体か
ら放出される。したがって、とくに、子チップ2がバイ
ポーラトランジスタを内臓したドライバ回路やフラッシ
ュメモリ回路などのように発熱量が大きいものである場
合に、その放熱を良好に行うことができるから、子チッ
プ2の温度上昇およびこれに接合された親チップ1の温
度上昇を抑制できる。その結果、親チップ1および子チ
ップ2を良好に動作させることが可能になり、半導体装
置の信頼性を向上することができる。
【0016】以上、この発明の一実施形態について説明
したが、この発明は他の形態でも実施することができ
る。たとえば、上述の実施形態では、親チップ1および
子チップ2の両方の活性表面に金属膜11,12を形成
し、これらを接触または接合させる構成としているが、
たとえば、親チップ1側にのみ金属膜11を形成し、こ
れを子チップ2の熱源近傍の表面に接触させるようにし
てもよい。その他、特許請求の範囲に記載された事項の
範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【図1】この発明の一実施形態に係る半導体装置の図解
的な断面図である。
【図2】上記半導体装置の図解的な平面図である。
【符号の説明】
1 親チップ(第1の半導体チップ) 2 子チップ(第2の半導体チップ) 11 金属膜 12 金属膜 20 ヒートシンクの接続部 B バンプ F リードフレーム W ボンディングワイヤ

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】第1の半導体チップと、 この第1の半導体チップに重ね合わせて接合された第2
    の半導体チップと、 上記第1の半導体チップと上記第2の半導体チップとの
    間に設けられ、上記第2の半導体チップが発生する熱の
    放熱経路を形成する熱伝導体と、 この熱伝導体を放熱部に熱的に接続する接続部材とを含
    むことを特徴とする半導体装置。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100415279B1 (ko) * 2001-06-26 2004-01-16 삼성전자주식회사 칩 적층 패키지 및 그 제조 방법
JP2009032822A (ja) * 2007-07-25 2009-02-12 Denso Corp 半導体装置
JP2009540587A (ja) * 2006-06-16 2009-11-19 インターナショナル・ビジネス・マシーンズ・コーポレーション 熱伝導性複合インタフェース、それを用いた冷却型電子アセンブリ、及び、冷却アセンブリと熱発生電子デバイスとの結合方法
JP2011520286A (ja) * 2008-05-05 2011-07-14 クゥアルコム・インコーポレイテッド 3−d集積回路側方熱放散
CN106169446A (zh) * 2015-05-22 2016-11-30 大众汽车有限公司 用于汽车应用中的插入件和半导体模块

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100415279B1 (ko) * 2001-06-26 2004-01-16 삼성전자주식회사 칩 적층 패키지 및 그 제조 방법
JP2009540587A (ja) * 2006-06-16 2009-11-19 インターナショナル・ビジネス・マシーンズ・コーポレーション 熱伝導性複合インタフェース、それを用いた冷却型電子アセンブリ、及び、冷却アセンブリと熱発生電子デバイスとの結合方法
US8322029B2 (en) 2006-06-16 2012-12-04 International Business Machines Corporation Thermally conductive composite interface, cooled electronic assemblies employing the same, and methods of fabrication thereof
JP2009032822A (ja) * 2007-07-25 2009-02-12 Denso Corp 半導体装置
JP2011520286A (ja) * 2008-05-05 2011-07-14 クゥアルコム・インコーポレイテッド 3−d集積回路側方熱放散
JP2013077837A (ja) * 2008-05-05 2013-04-25 Qualcomm Inc 3−d集積回路側方熱放散
US8502373B2 (en) 2008-05-05 2013-08-06 Qualcomm Incorporated 3-D integrated circuit lateral heat dissipation
JP2015167259A (ja) * 2008-05-05 2015-09-24 クゥアルコム・インコーポレイテッドQualcomm Incorporated 3−d集積回路側方熱放散
CN106169446A (zh) * 2015-05-22 2016-11-30 大众汽车有限公司 用于汽车应用中的插入件和半导体模块
CN106169446B (zh) * 2015-05-22 2020-02-07 大众汽车有限公司 用于汽车应用中的插入件和半导体模块

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