JP2006501675A - ドレインクリップを備えた半導体ダイパッケージ - Google Patents

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Abstract

半導体ダイパッケージ(100)は第１表面、第２表面、及び第１表面にゲート領域とソース領域とを有し第２表面にドレイン領域を有する垂直パワーMOSFETを備えた半導体ダイ(108)を含んでいる。ドレインクリップ(101)はドレイン領域に電気的に結合した主表面(101(a))を有している。ゲートリード(112)はゲート領域に電気的に結合している。ソースリード(111)はソース領域に電気的に結合している。非導電性成形材料(102)が半導体ダイ(108)を封入している。ドレインクリップ(101)の主表面(101(a))が非導電性成形材料(102)を介して露出している。

Description

本発明は半導体ダイパッケージ及び半導体ダイパッケージの製造方法に関する。
数多くの半導体ダイパッケージがある。半導体ダイパッケージの一例においては、半導体ダイはリードを備えたリードフレームに取り付けられている。ワイヤが半導体ダイをリードに結合している。かかるワイヤ、半導体ダイ及び大部分のリードフレーム(外側に延在しているリードを除く)はその後成形材料内に封入される。成形材料はその後成形される。成形された半導体ダイパッケージは成形体からなり、該成形体はそこから横方向に延在するリードを有している。半導体ダイパッケージは回路基板上に搭載され得る。
かかる半導体パッケージは有用であるが、さらなる改善が考えられる。例えば、半導体ダイパッケージの厚みを減少することが望まれる。家庭用電子機器(例えば携帯電話、ラップトップコンピュータ等)のサイズが継続して減少するに伴って、より薄い電子デバイスやより薄い電子部品への需要が増え続けている。これに加えて、半導体ダイパッケージの熱放散特性の改善が望まれる。例えば、垂直MOSFET(metal oxide field effect transistor)等のパワー半導体デバイスは大量の熱を生じ得る。高出力パワーに適用する場合には(例えば、60ワットを越える出力)、パワートランジスタからの熱を除去して過熱を回避すべく特殊なパッケージが必要である。過熱は更にパワートランジスタの動作特性を悪化させる。
本発明の実施例は上記及びその他の問題を個々にまたは全体として解決する。
本発明の１実施例は、半導体ダイパッケージに関するものであって、該半導体ダイパッケージは、(a)第１表面、第２表面、及び第１表面にゲート領域とソース領域とを有し第２表面にドレイン領域を有する垂直パワーMOSFETを備えた半導体ダイと、(b)主表面を有し、ドレイン領域に電気的に結合されているドレインクリップと、(c)ゲート領域に電気的に結合されているゲートリードと、(d)ソース領域に電気的に結合されているソースリードと、(e)半導体ダイを封入する非導電性成形材料と、からなり、ドレインクリップの主表面が前記非導電性成形材料を介して露出している。
本発明の他の実施例は半導体ダイパッケージに関するものであって、該半導体ダイパッケージは、(a)第１表面、第２表面、及び第１表面にゲート領域とソース領域とを有し第２表面にドレイン領域を有する垂直パワーMOSFETを備えた半導体ダイと、(b)主表面を有し、ドレイン領域に電気的に結合されているドレインクリップと、(c)ドレインクリップの端部に電気的に結合されているドレインリードと、(d)ゲート領域に電気的に結合されているゲートリードと、(e)少なくとも１つのソースリード、主表面を有した突出領域、及びソース領域に電気的に結合しておりソースリード構造の主表面の反対側のダイ付着表面を含んだソースリード構造と、(f)半導体ダイを封入する非導電性成形材料と、からなり、ドレインクリップの主表面が前記非導電性成形材料を介して露出している。
本発明の他の実施例は半導体ダイパッケージの製造方法に関するものであって、該方法は、(a)第１表面、第２表面、及び第１表面にゲート領域とソース領域とを有し第２表面にドレイン領域を有する垂直パワーMOSFETを備えた半導体ダイを提供する工程と、(b)ソースリード構造をソース領域に付着し、ゲートリードをゲート領域に付着する工程と、(c)主表面を有するドレインクリップをドレイン領域に付着する工程と、(d)成形材料を半導体ダイの周囲に成形する工程と、からなり、主表面が前記成形材料を介して露出する。
上記及び他の本発明の実施例が以下に詳細に説明される。
本発明の実施例は半導体ダイパッケージに関する。これらは任意の好適な方法によって作ることが可能である。例えば、いくつかの実施例においては、その正面にはんだバンプを伴う半導体ダイがひっくり返されてリードフレームに付着されるものがある。リードフレームは銅リードフレームであって良い。いくつかの実施例においては、バンプ形成された半導体ダイは１以上のゲートはんだバンプとソースはんだバンプとを有している。ゲートはんだバンプはリードフレームの隔離したゲートリード構造に付着される一方、ソースはんだバンプはリードフレームの１以上のソースリード構造に付着される。ゲート及びソースリード構造は結果的に半導体ダイ内のMOSFET用のゲート及びソース結合を形成する。
半導体ダイの裏面はMOSFETのドレイン領域に対応し、ドレインクリップに電気的に結合する。ドレインクリップは半導体ダイの裏面にはんだペーストを用いて付着することが可能である。ドレインクリップは半導体ダイの裏面とドレインリードを含むドレインリード構造とを相互接続する。ドレインクリップをドレインリード構造に電気的に結合するために、はんだペースト(例えばはんだペースト合金)を用いることが可能である。ドレインクリップ、はんだ及びドレインリード構造が半導体ダイの裏面から半導体ダイの正面へのドレイン接続を提供し得る。
半導体ダイパッケージ内のソースリード構造は主表面を備えた突起部を有し得る。ソースリード構造のソースリード、ゲートリード構造のゲートリード、及びソースリード構造の主表面は成形材料を介して露出している。これら表面は同一平面上にあって、更にドレインリード構造内のドレインリード表面と同一平面上であって良い。半導体ダイの反対側に、ドレインクリップの主表面が成形材料を介して露出している。
本発明の実施例は多くの利点を有している。第１に、本発明の実施例による半導体ダイパッケージは低い総括パッケージ抵抗(すなわち、低RdSオン)を有し得る。本発明の実施例においては、半導体ダイ内のドレイン領域はドレインクリップに電気的に結合され、ドレインクリップはドレインリードを備えたドレインリード構造に電気的に結合され得る。ソースリード構造及びゲートリード構造は半導体ダイ内のソース領域及びゲート領域に各々結合され得る。半導体ダイ内のゲート、ソース及びドレイン領域は実質的に直接に電気的結合し、よって総括パッケージ抵抗が減少する。第２に、半導体ダイパッケージは大きな半導体ダイ若しくは小さな半導体ダイ(例えば4ミリ厚まで)を確実な相互接続を確保しながら収容することが可能である。第３に、本発明の実施例は薄い。例えば、本発明の実施例においては、半導体ダイパッケージは0.75mm以下の厚みにすることが可能である。第４に、本発明の実施例は更に改善した伝熱能力を呈する。ドレインクリップが露出されていて半導体ダイパッケージの成形材料表面と同一平面上であるので改善した伝熱能力が実現し得る。これによって半導体ダイパッケージ内に自然なヒートシンクを提供する。これに加えて、本発明の実施例においては、ソース及びドレインが１回の組立工程よってパッケージの頂部及び底部から同時に露出される。ドレインクリップ及びソースリード構造の露出された主表面は作動の際に半導体ダイを冷却する自然冷却手段の役割を担い得る。第５に、本発明の実施例は大量生産することも可能である。本発明の実施例においてはフリップチップ、リードフレーム、ドレインクリップ及び成形材料が使用され、よって大量生産を容易にする。
図1-7は本発明の実施例を示している。図1-7において、同様な構成要素には同符号が付されている。
図1は本発明の実施例による半導体ダイパッケージ100の頂部の斜視図である。半導体ダイパッケージ100はドレインクリップ101及び該ドレインクリップ101の周囲に成形されている成形材料102を有している。図１に示されるように、ドレインクリップ101の主表面101(a)は成形材料102を介して露出している。成形材料102は当業者に知られている任意の好適な成形自在な誘電体からなる。
成形材料102はパッケージ100内の半導体ダイ（図示せず）を周囲環境の任意の汚染若しくは腐食から保護する。本発明の実施例においては、成形材料102が先ず成形され、その後形状が形成される。成形工程の後、成形材料102は切断されて他の半導体ダイパッケージから分離され、その結果半導体ダイパッケージはブロック形状となる。代替案として、成形材料102は切断されることなく個々に成形される。
半導体ダイ108は任意の好適な半導体デバイスを含み得る。好適なデバイスには垂直パワートランジスタが含まれる。垂直パワートランジスタにはVDMOSトランジスタが含まれる。VDMOSトランジスタは拡散によって形成された２以上の半導体領域を有するMOSFETである。これはソース領域、ドレイン領域及びゲート領域を有している。デバイスはソース領域及びドレイン領域が半導体ダイの対向する表面に存在するように垂直である。ゲート領域はトレンチゲート構造若しくはプレナゲート構造であり、ソース領域と同表面に形成される。トレンチゲート構造はプレナゲート構造に比べてより狭くより少ないスペースで良いため、トレンチゲート構造が好ましい。作動の際は、VDMOSデバイス内のソース領域からドレイン領域への電流はダイ表面にほぼ垂直である。本発明の実施例においては、半導体ダイの正面はソース領域とゲート領域とからなり、一方半導体ダイの裏面はドレイン領域からなる。
図2 は半導体ダイパッケージ100の底部を示している。半導体ダイパッケージ100はドレインリード107を有している。図示されている実施例においては、ドレインリード107と、ゲートリード112及びソースリード111とは半導体ダイパッケージ100の対向する側面に存在している。ソースリード構造103の主表面103(a)が成形材料102を介して露出している。
ドレインリード107も成形材料102を介して露出している。図２に示されるように、ドレインリード107、ゲートリード112及びソースリード111は成形材料102の側面をはみ出しては延在していない。その結果、よりコンパクトな半導体ダイパッケージになっている。
結合バー領域106がソース及びゲートリード111、112とドレインリード107との間に存在している。結合バー領域106がカットされない場合は、結合バー領域106はソース及びゲートリード111、112並びにドレインリード107を含むリードフレームをリードフレームのアレイ内の他のリードフレームに結合する。結合バー領域106はパッケージの組立て前及び組立ての際にリードフレームを支持する役割を担っている。
図3は本発明の実施例による組立てられた半導体ダイパッケージ100の頂部からの切取図を示している。半導体ダイ108がソースリード構造103のダイ付着表面109に付着されている。ソースリード構造103は更に結合バー領域106を含んでいる。ゲートリード112を備えたゲートリード構造171が半導体ダイ108のゲート領域（図示せず）にはんだバンプ141を介して付着している。ドレインクリップ101が半導体ダイ108のはんだ層（図示せず）を介して付着している。ドレインクリップ101は主表面101(a)を有している。ドレインリード107を含んだドレインリード構造177が更にドレインクリップ101にはんだ層を介して付着している。ソースリード111が半導体ダイパッケージ100の側面に露出して示されている。
図4は半導体ダイパッケージ100の底部からの切取図を示している。底部の切取り部分がソースリード構造103の露出した主表面103(a)を示している。主表面103(a)はプリント回路基板(PCB)（図示せず）に直接結合し得る。ドレインリード107の表面が、主表面 103(a)のみならずソースリード111及びゲートリード112の表面と同一平面上に示されている。
図４に示されるように、主表面103(a)はソースリード構造103の突起部の一部分であり、隣接表面113から突出している。隣接表面113はエッチングにより形成され得る。図4に示す実施例においては、ゲートリード構造及びソースリード構造を形成するために使用されるリードフレームは部分的にエッチングされ(例えば、半分のエッチング)、よって成形材料が形成処理の際に流動することを可能とする。部分的にエッチングされた領域は成形材料を流動せしめて組立てダイパッケージを傷がつかないように保持して成形後に保護するための十分な領域を提供する。部分的エッチングは当業者に知られているフォトリソグラフィ及びエッチング処理を用いて行われる。例えば、パターン化されたフォトレジスト層がリードフレームの所望の領域の上に形成される。リードフレームはその後所定の厚みにエッチングされ(例えば、ウエット若しくはドライエッチングを使用する)、よっていくつかの領域でリードフレームが部分的にエッチングされる。
図5は本発明の実施例による半導体ダイパッケージの側面の断面図を示している。図５に示されるように、ドレインクリップ101は約45度の角度で曲げられており、屈曲部117を有している。このドレインクリップ101は半導体ダイ108の裏面に共晶はんだペースト116の層によって電気的に結合される。ドレインクリップ101は成形材料102を介して露出している主表面を有している。ドレインクリップ101はドレインリード構造177に電気的に結合している。該ドレインリード構造177は屈曲部120を有しており、該屈曲部120はドレインクリップ101の主要部分と共にV字を形成している。共晶はんだペースト118はドレインクリップ101をドレインリード構造120に接続している。ドレインリード構造120は参照符号119において部分的にエッチングされており、よってドレインクリップ101の曲げが可能となる。ソースリード構造103の底部も部分的にエッチングされた領域113を有している。部分的にエッチングされたソースリード構造103の目的は成形材料を流動せしめて半導体ダイパッケージ100を傷がつかないように保持して保護することである。半導体ダイパッケージ100の設置部分が参照符号104、107で示されている。フリップチップはんだバンプ115及びリフローされたはんだペースト114はソースリード構造103と半導体ダイ108とを電気的にしっかりと結合する。
図6はリードフレーム構造の詳細設計図を示している。隔離されたゲートリード112が部分的にエッチングされ、よって成形材料がその上を流動するのに十分な領域を提供する。ソースリード111はソースリード構造103の主表面103(a)とほぼ同一平面上に存在し、部分的エッチング処理を用いて形成され得る。リードフレームの底部は隣接表面113が位置する領域において部分的にエッチングされる。部分的にエッチングされる領域は成形材料が成形処理の際に流動することを可能にする。ドレインリード構造177はドレインリード107と屈曲部120とを有する。屈曲部120はドレインリード構造177がドレインクリップ（図示せず）に結合する場所である。ドレインリード107もまた部分的エッチングによって形成され得る。
図7は本発明の実施例による半導体ダイパッケージの分解図を示している。成形材料102は最終組立て状態で示されており、該成形材料102は半導体ダイパッケージ内に種々の他の構成要素を共に保持している。図示されているように、金属ドレインリード構造177及びソースリード構造103が半導体ダイパッケージのドレイン及びソース端子の役割を担う。図７に示されるように、半導体ダイ108ははんだによってバンプ形成され、これが直接ソースリード構造103に付着する。ドレインクリップ101は成形された銅シートであって、半導体ダイ108のドレイン領域をドレインリード構造177に接続する。ドレインクリップ101の端部は45度の角度で曲げられ、よってドレインリード構造177の角度を有した屈曲部に係合する。ドレインリード構造177及びドレインクリップ101の角度を有する両部分は、はんだペーストを用いて電気的に結合される。上記においては45度の曲がり角度と説明したが、ドレインリード構造177及びドレインクリップ101は任意の適切な曲がり角度を有しうることを理解すべきである。
本発明の実施例による半導体ダイパッケージは任意の好適なサイズをとりうる。例えば、パッケージサイズは2 x 2mm2より小さくても良く、20 x 20mm2より大きくても良い。好適には、本発明の実施例による半導体ダイパッケージは事実上立方体であるのが好ましい。それらは時に「フリップチップ・クアドパック（flip chip quad packs）」と称せられる。
本発明の実施例による半導体ダイパッケージは任意の好適な方法によって作られる。いくつかの実施例においては、かかる方法は第１表面、第２表面及び垂直パワーMOSFETを備えた半導体ダイを提供することからなり、かかる垂直パワーMOSFETは第１表面にゲート領域及びソース領域を有し、第２表面にドレイン領域を有するものである。その後、ソースリード構造がソース領域に付着され、ゲートリードがゲート領域に付着される。主表面を有するドレインクリップが更にドレイン領域に付着される。成形材料が半導体ダイの周囲に成形され、ここにおいて主表面が成形材料を介して露出される。
例示的なプロセスフローが図8に示されている。図８に示されるように、はんだバンプを備えた半導体ダイが半導体ダイパッケージ内でリードフレーム(ソースリード構造、ゲートリード構造及びドレインリード構造となるものを含む)にフリップチップダイ付着プロセスを用いて付着される(ステップ302)。リードフレームはリードフレームのアレイ内にあって良い。はんだバンプの付着の前に、リードフレームは所望の領域において部分的にエッチングされ(上述した如く)、リードフレーム内のドレインリード構造の一部分が曲げられる。その後、赤外線(IR)リフロープロセス(ステップ 304)が実施され、よってはんだバンプをリフローして半導体ダイとソースリード構造との間に電気的な接続を構築する。
ドレインクリップがその後半導体ダイに付着される(ステップ306)。ドレインクリップや半導体ダイははんだ層若しくははんだバンプのアレイを含んでも良い。ドレインクリップもまたリードフレーム内のドレインリード構造にはんだによって付着される。ドレインクリップもドレインリード構造にはんだによって付着される。これら構成要素はその後互いに付着され、はんだはリフロープロセスにさらされる(ステップ308)。
フィルム補助された成形プロセス（film assisted molding process）を使用して半導体ダイ、リードフレーム構造及びドレインクリップの周囲に成形材料を形成する。フィルムは、例えば、ドレインクリップの主表面にテーピングされたテープの一部である。かかるテープは成形材料がドレインクリップの主表面に堆積するのを防止する。テープがドレインクリップ上に存在する間、成形材料が半導体ダイ、ドレインクリップ及びリードフレーム構造の周囲に成形される。過剰な成形材料がドレインクリップと反対側の半導体ダイ面から除去される。水ジェット・デフラッシュ（waterjet deflash）プロセス(ステップ312)を用いて過剰の成形材料(例えば、ゲートリード構造の上)を除去する。その後、成形材料は硬化される。成形工程及びデフラッシュの後、テープは取り除かれる。
レーザマーキング（laser marking）プロセスを使用して出来上がった製品にマーキングする(ステップ314)。リードフレームを他のリードフレームにつなぎ合わせている結合バー(ソースリード、ゲートリード、及びドレインリードへの接続も同様)が切断され、アレイ内のパッケージが単一化される（singulated）(ステップ316)。単一化した後のパッケージ用の最終形状の要素は正方形であり、成形材料の全側面は端部にリードを有している。その後、個々の半導体ダイパッケージは試験される(ステップ318)。
ここにおいて使用した用語及び表現は説明のために使用されているのであって限定するためではない。かかる用語や表現の使用は図示及び説明した特徴又はその一部の均等物を排除することを企図していない。種々の変更が本発明のクレーム範囲内において可能であることを理解すべきである。例えば、上記の多くの実施例は、ドレインクリップ及びドレインリード構造が分離した構成要素のものを含んでいる。他の実施例においては、ドレインクリップはドレインリードを含みうるものであり、よって他の実施例に分離したドレインリード構造は必要ない。
半導体ダイパッケージの斜視図を示しており、ドレインクリップの主表面はパッケージの頂部側を介して露出し、成形材料の表面に平行である。 半導体ダイパッケージの底部からの斜視図を示しており、ソースリード構造の主表面、ゲートリードの表面、及びソースリードの表面が成形材料を介して露出している。 半導体ダイパッケージの三次元斜視図を示しており、成形材料の一部が部分的に取り除かれて成形された組立て部分を示している。 半導体ダイパッケージの三次元斜視図を示しており、成形材料の一部が部分的に取り除かれて成形された組立て部分を示している。 本発明の実施例による半導体ダイパッケージ断面図を示している。 ドレインリード、ソースリード構造及びゲートリードを示している。 半導体ダイパッケージの分解図を示している。 本発明の実施例による半導体ダイパッケージ製造の例示的な方法を示している。
符号の説明
１００ 半導体ダイパッケージ
１０１ ドレインクリップ
１０１（ａ） 主表面
１０２ 成形材料
１０３ ソースリード構造
１０３（ａ） 主表面
１０６ 結合バー領域
１０７ ドレインリード
１０８ 半導体ダイ
１１１ ソースリード
１１２ ゲートリード
１１３ 隣接表面
１１５ はんだバンプ
１１６、１１８ 共晶はんだペースト
１１７、１２０ 屈曲部
１７１ ゲートリード構造
１７７ ドレインリード構造

Claims (13)

  1. (a)第１表面、第２表面、及び前記第１表面にゲート領域とソース領域とを有し前記第２表面にドレイン領域を有する垂直パワーMOSFETを備えた半導体ダイと、
    (b)主表面を有し、前記ドレイン領域に電気的に結合されているドレインクリップと、
    (c)前記ゲート領域に電気的に結合されているゲートリードと、
    (d)前記ソース領域に電気的に結合されているソースリードと、
    (e)前記半導体ダイを封入する非導電性成形材料と、からなる半導体ダイパッケージであって、
    前記ドレインクリップの前記主表面が前記非導電性成形材料を介して露出していることを特徴とする半導体ダイパッケージ。
  2. 前記半導体ダイパッケージが更に前記ドレインクリップの端部に電気的に結合したドレインリードを有しており、前記ドレインリードの少なくとも表面が前記ゲートリードの表面及び前記ソースリードの表面と実質的に同一平面上であることを特徴とする請求項１記載の半導体ダイパッケージ。
  3. 前記成形材料が頂部表面と底部表面とを有しており、前記頂部表面が前記ドレインクリップの前記主表面と実質的に同一平面上であり、前記底部表面が前記ゲートリードの表面及び前記ソースリードの表面と実質的に同一平面上であることを特徴とする請求項１記載の半導体ダイパッケージ。
  4. 前記ソースリード構造がダイ付着パッドを有しており、前記半導体ダイが前記ダイ付着パッドに付着していることを特徴とする請求項１記載の半導体ダイパッケージ。
  5. 前記ソースリードが主表面を有したソースリード構造の一部分であり、前記成形材料が頂部表面と底部表面とを有しており、前記頂部表面が前記ドレインクリップの前記主表面と実質的に同一平面上であり、前記底部表面が前記ゲートリードの表面、前記ソースリードの表面、及び前記ソースリード構造の前記主表面と実質的に同一平面上であり、前記ソースリード構造の前記主表面及び前記ドレインクリップの前記主表面が前記半導体ダイパッケージの外表面を形成することを特徴とする請求項１記載の半導体ダイパッケージ。
  6. (a)第１表面、第２表面、及び前記第１表面にゲート領域とソース領域とを有し前記第２表面にドレイン領域を有する垂直パワーMOSFETを備えた半導体ダイと、
    (b)主表面を有し、前記ドレイン領域に電気的に結合されているドレインクリップと、
    (c)前記ドレインクリップの端部に電気的に結合されているドレインリードと、
    (d)前記ゲート領域に電気的に結合されているゲートリードと、
    (e)少なくとも１つのソースリード、主表面を有した突出領域、及び前記ソース領域に電気的に結合しており前記ソースリード構造の前記主表面の反対側のダイ付着表面を含んだソースリード構造と、
    (f)前記半導体ダイを封入する非導電性成形材料と、からなる半導体ダイパッケージであって、
    前記ドレインクリップの前記主表面が前記非導電性成形材料を介して露出していることを特徴とする半導体ダイパッケージ。
  7. 前記ゲートリードの表面、前記ソースリードの表面、及び前記ソースリード構造の前記主表面が実質的に同一平面上にあって、前記成形材料を介して露出していることを特徴とする請求項６記載の半導体ダイ。
  8. 前記ドレインクリップが銅からなることを特徴とする請求項６記載の半導体ダイ。
  9. 半導体ダイパッケージの製造方法であって、
    (a)第１表面、第２表面、及び前記第１表面にゲート領域とソース領域とを有し前記第２表面にドレイン領域を有する垂直パワーMOSFETを備えた半導体ダイを提供する工程と、
    (b)ソースリード構造を前記ソース領域に付着し、ゲートリードを前記ゲート領域に付着する工程と、
    (c)主表面を有するドレインクリップを前記ドレイン領域に付着する工程と、
    (d)成形材料を前記半導体ダイの周囲に成形する工程と、からなる方法であって、
    前記主表面が前記成形材料を介して露出することを特徴とする方法。
  10. 前記(b)工程において、前記ソースリードがソースリード構造の一部分であり、前記ソースリード構造及び前記ゲートリードがリードフレーム構造の一部分であることを特徴とする請求項９記載の方法。
  11. 前記ソースリード構造がダイ付着表面を含んでいることを特徴とする請求項９記載の方法。
  12. 前記ソースリード構造が前記ダイ付着表面の周囲領域をエッチングすることによって形成されることを特徴とする請求項１１記載の方法。
  13. ドレインリードを前記ドレインクリップにはんだを用いて付着する工程を更に含んでいることを特徴とする請求項９記載の方法。
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