WO2001022584A1

WO2001022584A1 - Circuit anti-surtension pour semi-conducteur de puissance

Info

Publication number: WO2001022584A1
Application number: PCT/JP1999/005158
Authority: WO
Inventors: Yoshifumi Tomomatsu
Original assignee: Mitsubishi Denki Kabushiki Kaisha
Priority date: 1999-09-20
Filing date: 1999-09-20
Publication date: 2001-03-29
Also published as: JP3590612B2; DE69934028D1; DE69934028T2; EP1143618A1; EP1143618A4; US6633473B1; KR100427923B1; EP1143618B1; KR20010107980A

Description

明細書

電力半導体素子の過電流制限回路

技術分野

本発明は、例えば絶縁ゲート型バイポーラトランジスタ（以下、 I GBTと記述）又は縦型パワー MO S F E Tで代表される様なゲ一ト電圧制御型の電力半導体素子の過電流制限時の安定化技術に関するものである。

背景技術

以下では、代表例として I G B Tの過電流制限について説明する。

第 1 6図は、従来技術の一例である I G B T 1 P及びその過電流制限回路 1 0 Pより成る半導体装置 1 0 0 Pの等価回路を示す。同図の I G BT 1 Pのェミツタ領域には、所定のェミッタ電流（主電流） i を流すために、複数のヱミッタセルが並列接続されている。又、 I GBT 1 Pは、メイン部に加えて、上記エミッタ電流 i を検出するための電流検出素子（カレントセンス部）を内蔵しており、当該電流検出素子に接続されたカレントセンス端子 Sよりカレントセンス電流 i sを出力する。尚、記号 G、 C及び Eは各々 I GBT 1 Pのゲート端子、コレクタ端子及びエミッタ端子である。

近年、 I G B Tの高性能化としてトレンチゲート型 I G B Tや微細加工を施したプレーナーゲ一ト型 I G B Tが開発されてきているが、これらの I GB Tは単位面積当たりのチャネル領域が非常に多く、仮に負荷短絡状態が発生すると、非常に大きな主電流が流れてエネルギー損失が増大するため、素子の著しい特性劣化が発生する。そのため、 I GBTにおいては、カレントセンス電流 i sをモニタして、過電流が流れるときにはゲ一ト電圧を下げることにより主電流の制限を行なう必要性がある。このためのモニタ用回路が過電流制限回路である。

ここで、第 1 6図の過電流制限回路 1 0 Pとしては一般的な構成を有するものが示されている。ェミッタ電流 i と相似なカレントセンス電流 i s とセンス抵抗 3 Pの抵抗値 R_sとの積として与えられるカレントセンス端子 Sとエミッタ端子 E 間の電圧が電流制限用の n型 MO S F E T 2 Pのしきい値電圧以上になると、当該 MO S F ET 2 Pは ON状態となり I GBT 1 Pのゲート領域に蓄積された電荷をバイパスさせることで I GB T 1 Pのゲ一ト電圧を下げて I G B T 1 Pを O F F状態に制御し、主電流 i の増大を抑制する働きを担う。又、本回路 1 0 Pは、センス抵抗 3 Pの抵抗値 R_s及び MO S F E T 2 Pのしきい値電圧の値を変えることによって、過電流検出レベルを変化させることができるという利点を有する。尚、 I GB T 1 Pのゲ一ト ·エミッタ間に逆バイアスを印加する場合には、第 1 7図に示す様に、 I GBT 1 Pのゲート端子 Gと MOS F ET 2 Pのドレインとの間にダイォード 8 Pを設けることで逆バイァスを保持することができる。また、第 1 6図及び第 1 7図では、電流制御用トランジスタとして n型 MO S F ET 2 Pを用いているが、これに代えてバイポーラトランジスタを用いても同様な効果が得られる。

前述の過電流制限回路 1 0 Pは、エミッタ電流 i とカレントセンス電流 i s とが過渡状態においても同一の挙動を示す場合には、安定した過電流抑制を実現することができる。

しかしながら、 I GBTをスィツチング動作した時のターンオン及びターンォフの過渡時においては、色々な要因によって両電流 i， i sが全く同一の挙動を示さない場合がある。例えば、 I GBTの内部構造上、（ 1 ) メイン部のしきい値電圧（V t hm) とカレントセンス部のしきい値電圧（V t h s ) とが異なり、 V t hm〉 V t h sの関係が成立する場合や、（2) メイン部における内部ゲート抵抗（R g m) とゲート容量（Cm) とによって決定される時定数とカレントセンス部における内部ゲート抵抗（R g s ) とゲート容量（C s ) とによって決定される時定数とが設計上、（R g mX Cm) く (R g s X C s ) となる場合がある。そして、このようなケース（ 1 ) ，（2) が生じるときには、ターンオフ時のカレントセンス電流 i sの減衰が主電流 i の減衰よりも遅くなり、瞬間的にカレントセンス電流 i sが増加するというケースがある旨が報告されている（電気学会論文誌 C、第 1 1 5巻 1号「電流センス付き I GBTの電流検出用ュニットセルにおける過渡ピーク電流解析と抑制法」参照）。

このような場合においては、第 1 6図及び第 1 7図に例示した過電流制限回路

1 0 Pは最早安定した過電流抑制機能を発揮し得なくなる。即ち、上記の要因 ( 1 ) ，（2) 等に起因してカレントセンス電流 i sが瞬間的に大きくなると、カレントセンス部に流れる電流 i s とセンス抵抗 3 Pの抵抗値 R_sとの積で与えられる電圧が両電流 i， i sが負荷短絡状態においても同一挙動を示す場合の電圧よりも上昇するので、電流制限用の M O S F E T 2 Pのゲート電極に印加される電圧が高くなり、 M O S F E T 2 Pの通電能力が必要以上に増大してしまう。このため、 I G B T 1 Pのゲート電圧を下げるスピードが速くなつてしまう。この様にゲート電圧を下げるスピードが速くなると、 I G B T 1 Pのターンオフスピードが速くなるので、その結果、回路インダクタンスとターンオフ時の電流変化率とによって決定されるサージ電圧が高くなるため、条件によってはサージ電圧が素子耐圧を越えてしまうというケースが発生する。

この様な問題点は、 M O S F E T 2 Pに代えてバイポーラトランジスタを電流制限用トランジスタとして用いる場合、及び電力半導体素子として縦型パワー M 〇 S F E Tを用いる場合のいずれにおいても生じ得る問題点である。

発明の開示

本発明は、上述した問題点を克服するべくなされたものであり、いかなる条件及び状態においても過電流制限時の電力半導体素子のターンオフスピードを上げること無く、常に安定した過電流制限動作を実現可能とすることを目的とする。第 1の局面に係る発明は、主電流を流すための第 1領域及び第 2領域と、前記第 1領域から前記第 2領域へ向けて流れる前記主電流を制御するための第 3領域と、前記第 2領域よりカレントセンス電流を流すための電流検出用領域と、前記第 1領域、前記第 2領域、前記第 3領域及び前記電流検出用領域にそれぞれ接続された第 1電極端子、第 2電極端子、第 3電極端子及びカレントセンス端子とを有する電力半導体素子の過電流制限回路であって、前記第 2電極端子と前記力レントセンス端子との間に接続された抵抗と、前記第 3電極端子、前記第 2電極端子及び前記力レントセンス端子にそれぞれ接続された第 1主電極、第 2主電極及び主制御電極を備え、前記主制御電極に第 1制御電圧以上の電圧が印可されるときには O N状態となり前記第 1主電極から前記第 2主電極へ向けて電流を流すトランジスタと、前記トランジスタの前記主制御電極と前記第 2主電極との間に接続されており、前記力レントセンス電流と前記抵抗の値との積で定まる電圧が前記第 1制御電圧以上の所定の値となったときに前記主制御電極に印可される電圧を前記第 1制御電圧以上の第 2制御電圧にクランプする電圧クランプ回路とを備えることを特徴とする。

第 2の局面に係る発明は、第 1 の局面に係る過電流制限回路であって、前記電圧クランプ回路は、前記トランジスタの前記主制御電極及び前記第 2主電極にそれぞれ接続された第 1電極及び第 2電極を有し、前記カレントセンス電流と前記抵抗の値との積で定まる前記電圧が前記所定の値となるときに O N状態となり前記第 1電極から前記第 2電極へと向けて電流を流すダイオードを備えており、前記第 2制御電圧は前記第 1電極と前記第 2電極間の電圧に基づき定まり且つ前記第 1制御電圧以上であることを特徴とする。

第 3の局面に係る発明は、第 2の局面に係る過電流制限回路であって、前記ダィォードは順方向にバイアスされる様に接続されていることを特徴とする。

第 4の局面に係る発明は、第 3の局面に係る過電流制限回路であって、前記ダィォードは P N接合ダイォードであることを特徴とする。

第 5の局面に係る発明は、第 2の局面に係る過電流制限回路であって、前記ダィォードは逆方向にバイアスされる様に接続されていることを特徴とする。

第 6の局面に係る発明は、第 3の局面に係る過電流制限回路であって、前記ダィォードは P N接合ダイォードであることを特徴とする。

第 7の局面に係る発明は、第 3の局面に係る過電流制限回路であって、前記ダィォードはショットキ一バリアダイォードであることを特徴とする。

第 8の局面に係る発明は、第 1の局面に係る過電流制限回路であって、前記トランジスタを第 1 トランジスタと定義し、前記抵抗は、前記カレントセンス端子に接続された一端を有する第 1抵抗と、前記第 1抵抗の他端に接続された一端と前記第 2電極端子に接続された他端とを有する第 2抵抗とを備え，前記電圧クランプ回路は、前記トランジスタの前記主制御電極、前記第 2主電極及び前記第 1 抵抗の前記他端にそれぞれ接続された第 1電極、第 2電極及び制御電極を有し、前記力レントセンス電流と前記抵抗の値との積で定まる前記電圧が前記所定の値となるときに O N状態となり前記第 1電極から前記第 2電極へと向けて電流を流す第 2 トランジスタを備えており、 O N状態に於ける前記第 2 トランジスタの前記第 1電極と前記第 2電極間の電圧は前記第 1制御電圧以上に設定されており、前記第 2制御電圧は前記第 1電極と前記第 2電極間の前記電圧に基づき定まることを特徴とする。

第 9の局面に係る発明は、第 8の局面に係る過電流制限回路であって、前記第 2 トランジスタは M O S F E Tであることを特徴とする。

第 1 0の局面に係る発明は、第 1 の局面に係る過電流制限回路であって、前記第 2 トランジスタはバイポーラトランジスタであることを特徴とする。

第 1 1の局面に係る発明は、第 1の局面に係る過電流制限回路であって、前記トランジスタの前記第 1主電極は、第 1電極と、前記第 3電極端子及び前記第 1 電極にそれぞれ接続された一端及び他端を有し、順方向バイアス時には前記一端から前記他端側へ電流を流すダイオードとを備えることを特徴とする。

第 1 2の局面に係る発明は、第 1の局面に係る過電流制限回路であって、前記トランジスタは M O S F E Tであることを特徴とする。

第 1 3の局面に係る発明は、第 1の局面に係る過電流制限回路であって、前記トランジスタはバイポーラトランジスタであることを特徴とする。

第 1 4の局面に係る発明は、第 1の局面に係る過電流制限回路であって、前記抵抗、前記トランジスタ及び前記電圧クランプ回路は半導体基板上に集積化されていることを特徴とする。

第 1 5の局面に係る発明は、第 1 の局面に係る過電流制限回路であって、前記過電流制限回路は前記電力半導体素子を有する半導体装置内に含まれていることを特徴とする。

第 1 6の局面に係る発明は、主電流を流すための第 1領域及び第 2領域と、前記第 1領域から前記第 2領域へ向けて流れる前記主電流を制御するための第 3領域と、前記第 2領域よりカレントセンス電流を流すための電流検出用領域と、前記第 1領域、前記第 2領域、前記第 3領域及び前記電流検出用領域にそれぞれ接続された第 1電極端子、第 2電極端子、第 3電極端子及びカレントセンス端子とを有する電力半導体素子の過電流制限回路であって、前記第 2電極端子と前記力レントセンス端子との間に接続された抵抗、前記第 3電極端子、前記第 2電極端子及び前記力レントセンス端子にそれぞれ接続された第 1主電極、第 2主電極及び主制御電極を備え、前記主制御電極に第 1制御電圧以上の電圧が印可されるときには O N状態となり前記第 1主電極から前記第 2主電極へ向けて電流を流すトランジスタと、前記トランジスタの前記主制御電極と前記第 2主電極との間に接続されており、前記力レントセンス電流と前記抵抗の値との積で定まる電圧が前記第 1制御電圧以上の所定の値となったときに前記主制御電極に印可される電圧を前記第 1制御電圧以上の第 2制御電圧にクランプする電圧クランプ手段とを備えることを特徴とする。

第 1 7の局面に係る発明は、主電流を流すための第 1領域及び第 2領域と、前記第 1領域から前記第 2領域へ向けて流れる前記主電流を制御するための第 3領域と、前記第 2領域よりカレントセンス電流を流すための電流検出用領域と、前記第 1領域、前記第 2領域、前記第 3領域及び前記電流検出用領域にそれぞれ接続された第 1電極端子、第 2電極端子、第 3電極端子及びカレントセンス端子とを有する電力半導体素子と、前記第 2電極端子と前記カレントセンス端子との間に接続された抵抗と、前記第 3電極端子、前記第 2電極端子及び前記カレントセンス端子にそれぞれ接続された第 1主電極、第 2主電極及び主制御電極を備え、前記主制御電極に第 1制御電圧以上の電圧が印可されるときには O N状態となり前記第 1主電極から前記第 2主電極へ向けて電流を流すトランジスタと、前記トランジスタの前記主制御電極と前記第 2主電極との間に接続されており、前記力レントセンス電流と前記抵抗の値との積で定まる電圧が前記第 1制御電圧以上の所定の値となったときに前記主制御電極に印可される電圧を前記第 1制御電圧以上の第 2制御電圧にクランプする電圧クランプ回路とを備えることを特徴とする。本発明の第 1ないし第 1 7の各局面によれば、カレントセンス電流が増大してカレントセンス電流と抵抗の値との積で定まる電圧が第 1制御電圧以上の電圧値に達したときには、トランジスタの主制御電極に印可される電圧は、第 1制御電圧以上の電圧値にあたる第 2制御電圧にクランプされることとなり、トランジスタの通電能力の増大は抑制され、その結果、電力半導体素子の第 3電極端子に印加される制御電圧を下げるスピ一ドないしはレイトが一定の値に制限されてそれ以上に速くならなくなる。従って、負荷短絡状態等の状態において、主電流と力レントセンス電流とが同一の挙動を示さない場合であろうとも、その様な状況いかんに拘わらず、電力半導体素子のターンオフ時のサージ電圧を抑制し、常に安定した過電流制限動作が実現され得る。特に、本発明の第 3及び第 4局面によれば、トランジスタの第 1制御電圧とダィォ一ドの順方向電圧とは同一の温度依存性を有するので、温度変化に対してもより一層安定した過電流動作が可能となる。

本発明の目的、特徴、局面及び利点に関しては、上述したものの他それ以外のものも含めて、添付図面と共に以下に詳述する。

図面の簡単な説明

第 1図は、実施の形態 1に係る半導体装置の回路構成を示す図である。

第 2図は、カレントセンス付き I G B Tの内部構造を部分的に示す縦断面図でめる。

第 3図は、従来の過電流制限回路をデバイスシミュレーションした時の等価回路を示す図である。

第 4図は、実施の形態 1に係る過電流制限回路をデバイスシミュレーションした時の等価回路を示す図である。

第 5図及び第 6図は、従来の過電流制限回路に関するデバイスシミュレーション結果を示す図である。

第 7図及ぴ第 8図は、実施の形態 1に係る過電流制限回路に関するデバイスシミュレーション結果を示す図である。

第 9図は、過電流制限回路の電流制限用 M O S F E Tを半導体基板上に形成するときの M O S F E Tを示す縦断面図である。

第 1 0図は、過電流制限回路のセンス抵抗を半導体基板上に形成するときのセンス抵抗を示す縦断面図である。

第 1 1図は、過電流制限回路の電圧クランプ用ダイオードを P N接合ダイォードとして半導体基板上に形成するときのダイォードの構成を示す縦断面図である。第 1 2図は、実施の形態 1の変形例に係る半導体装置の回路構成を示す図である。

第 1 3図は、実施の形態 2に係る半導体装置の回路構成を示す図である。

第 1 4図は、過電流制限回路の電圧クランプ用のダイォードをショットキーバリアダイォードとして半導体基板上に形成するときのダイォードの構成を示す縦断面図である。第 1 5図は、実施の形態 3に係る半導体装置の回路構成を示す図である。

第 1 6図は、従来の過電流制限回路の一例を示す図である。

第 1 7図は、従来の過電流制限回路の別の一例を示す図である。

発明を実施するための最良の形態

本実施の形態は、 ①電力半導体素子と、 ②負荷短絡時等に同素子に流れる過電流を制御するための制御回路にあたる過電制限回路とを少なくとも有する半導体装置に関する。ここで、 ①電力半導体素子は、ゲート電極ないしは制御電極を有し且つ当該電極に印可される制御電圧に応じて第 1電極端子と第 2電極端子間に流れる主電流の量を制御するスイッチング素子であり、例えば I G B T又は縦型パワー M O S F E Tより成る。しかも、同素子は、主電流が過電流状態にあると評価されるべき値になったか否かを検出するために用いられるカレントセンス電流を生成♦出力する電流検出用領域を有する。他方、 ②過電流制御回路は、（i) センス抵抗と、（i i)電流制限用トランジスタと、（i i i)電圧クランプ回路とを少なくとも備える。特に本形態において中核をなすのが上記電圧クランプ回路であり、同回路は電流制限用トランジスタの主制御電圧と第 2主電極間に配設されており、且つセンス抵抗で生じる電圧に応じて電流制限用トランジスタの主制御電圧をクランプして当該トランジスタの通電能力をクランプ時の能力よりも増大しないように制御する機能を有する。この場合、上記電圧クランプ回路をダイオードを用いて構成する場合が後述の実施の形態 1及び 2であり、同回路を M O S F E Tやバイポーラトランジスタ等のスィツチング素子で構成する場合が実施の形態 3に相当する。

以下、図面を参照しつつ、実施の形態 1〜 3の各々を順次に記載する。

(実施の形態 1 )

第 1図は、本実施の形態に係る半導体装置 1 0 0の構成を示す回路図である。同回路 1 0 0は、大別して、電力半導体素子としての I G B T 1および過電流制限回路 1 0とより成る。この内、 I G B T 1の内部構造の一部を第 2図に示す。本 I G B T 1 はスィツチング機能に加えて力レントセンス機能をも有するものであり、等価回路上は、後述する第 4図にも示される様に、メイン部 P M I G B Tとカレントセンス部 P S I G B Tとが並列接続されて成る素子として表わされる。即ち、第 2図に例示する様に、 I G B T 1は、第 1図に示す主電流 i をその間で流すための第 1領域ないしはコレクタ領域及び第 2領域ないしはエミッタ領域と、主電流 i を制御するための第 3領域ないしはゲート領域と、上記ェミッタ領域内に形成され且つェミッタ領域より第 1図に示す力レントセンス電流 i sを外部へ流すための電流検出用領域ないしはカレントセンス領域と、上記コレクタ領域におけるコレクタ電極（図示せず）に接続された第 1電極端子ないしはコレクタ端子 C (第 1図参照）と、上記ェミッタ領域におけるェミッタ電極 1 1に接続された第 2電極端子ないしはェミッタ端子 E (第 1図）と、上記ゲート領域におけるゲート電極に接続された第 3電極端子ないしはゲート端子 G (第 1図）と、上記電流検出用領域の力レントセンス電極 1 2に接続された力レントセンス端子 S (第 1図）とを有する。

他方、過電流制限回路 1 0は、第 1図に示す各構成要素を有する。即ち、本回路 1 0は、 ①エミッタ端子 Eとカレントセンス端子 S間に接続され且つ抵抗値 R sを有するセンス抵抗 3 と、 ② I G B T 1 のゲート端子 G、ェミッタ端子 E及び力レントセンス端子 Sにそれぞれ接続された第 1主電極 2 D、第 2主電極 2 S及び主制御電極 2 Gを有し、主制御電極 2 Gに少なくとも第 1制御電圧が印加されたときに O N状態となり、このとき第 1主電極 2 Dから第 2主電極 2 Sに向けて I G B T 1 のゲート領域に蓄積された電荷をバイパス電流として流すトランジスタ 2 とを有する。このトランジスタ 2の具体例としては、（11 11型又は 11 型の）バイポーラトランジスタであっても良いし、（n型又は p型の） M O S F E Tであっても良い。ここでは、過電流状態のときに I G B T 1におけるゲート電圧を下げる素子であるトランジスタ 2として、 n型 M O S F E Tを用いている。従って、上記端子 2 D， 2 S及び 2 Gはそれぞれドレイン電極、ソース電極及びゲート電極に該当し、且つ上記第 1制御電圧とは M O S F E T 2のしきい値電圧に相当する。

更に上記回路 1 0は、 ③順方向にバイアスされる様に M O S F E T 2のゲ一ト電極 2 Gとソース電極 2 S間に接続された少なくとも 1つのダイォ一ド 5より構成される電圧クランプ回路 4を有している。ここでダイオード 5の順方向電圧は M O S F E T 2のしきい値電圧以上に設定されており、その第 1電極又はァノード電極 5 A及び第 2電極又はカソ一ド電極 5 Kは各々ゲート電極 2 G及びソース電極 2 Sに接続されている。このダイオード 5の具体例としては、ショットキーバリアダイォ一ドでも可能ではあるが、好ましくは PN接合ダイォードが用いられる。

以上の様に上記回路 1 0が構成されているので、 I G B T 1が ON状態にあり主電流 iが通常値の範囲内にあるときには、カレントセンス電流 i s と抵抗値 R sとの積で与えられる電圧はダイォ一ド 5の順方向電圧よりも小さいので、ダイォード 5は O F F状態にあり、 MO S F E T 2のゲート電圧は電圧クランプ回路 4 によってクランプされることはなく、上記電圧値（ i s X Rs) が MO S F ET 2 のゲート電極 2 Gに印加され、その電圧に応じた通電能力を MO S F E T 2は発揮する。これに対して、本装置 1 0 0のコレクタ端子 C又はェミッタ端子 Eに接続された外部の負荷が短絡する等の異常事態が生ずると、主電流 i は通常時よりも増大して過電流と判断される電流値になり（過電流状態の発生）、これに伴いカレントセンス電流 i s も増大し、既述した様に両電流 i， i sが過渡時に同一の挙動を示さないときにはカレントセンス電流 i sは瞬間的に急増する。その結果、電圧値（ i s X Rs) も急増することになるが、その過程で当該電圧値（ i s X Rs) が所定の値、即ちダイオード 5の順方向電圧の値にまで達すると、ダイォード 5は ON状態ないしは導通状態となり、当該順方向電圧に基づき MO S F E T 2のゲート電圧（カレントセンス 'ェミッタ間電圧）が決定され、且つ、当該カレントセンス，エミッタ間電圧が最早ダイォ一ド 5の順方向電圧よりも大きくならないことになる。即ち、（電圧値（ i s X R_s) ≥ (ダイオード 5の順方向電圧）となっている状態においては、電圧クランプ回路 4は MO S F E T 2のゲート電極 2 Gに印加される電圧をダイォード 5の順方向電圧に等しい第 2制御電圧 (=一定値）にクランプする。これにより、 MO S F E T 2の通電能力は最早上昇しえなくなって一定値となる結果、 MO S F ET 2は I GBT 1のゲ一ト電圧を下げるスピ一ドを一定値に安定化させ、 I G B T 1を O F F状態に維持し続ける。

本願発明者は、電圧クランプ回路 4がある場合と無い場合とのデバイスシミュレ一シヨンを行なったので、その結果を以下に記述する。先ず、第 3図及び第 4 図は共にデバイスシミュレーションに用いた等価回路を示しており、特に第 3図は従来の電流抑制回路を、第 4図は電圧クランプ回路 4の構成素子として複数のダイオード（同図中の D 3 , D 4 ) を用い且つ順方向にバイアスされる様に各ダィオード（D 3， D 4 ) を直列接続した場合の電流抑制回路を、各々示している _c 尚、第 3図及び第 4図中、記号 L Pは外部の負荷を、記号 D 2はフリーホイールダイオードを、記号 L 2， L 3は端子におけるインダクタンス成分を、記号 L S ：!〜 L S 4は配線上の寄生ィンダクタンス成分を示している。

次に、第 5図及び第 5図の部分拡大図である第 6図は、第 3図の従来の回路において負荷 L Pが短絡状態にあるときのシミュレーション結果であるスィッチング波形を示している。第 6図から理解されるように、過電流抑制が開始される時、即ち I G B T 1 Pの主電流 I C Eが最大値から減少し始めた時においてはコレクターエミッタ間電圧 V C Eは 7 0 0 Vを越える最大値にまで瞬間的に達しており、ターンオフ時のサージ電圧が大きい。

他方、第 7図及び第 7図の部分拡大図である第 8図は、第 4図の回路において負荷 L Pが短絡状態にある場合のシミュレーション結果であるスィツチング波形を示している。第 8図より、過電流抑制が開始された直後に I G B T 1のコレクタ一エミッタ間電圧 V C Eが達する最大値は 7 0 0 V未満である。

これらのシミュレーション結果から理解される様に、第 1図及び第 4図の過電流制御回路の方が第 1 6図及び第 3図の従来の過電流抑制回路よりも、過電流制限状態におけるターンオフ時のサージ電圧がより低いレベルに抑制されている。尚、上記ダイォ一ド 5を後述する様に例えばポリシリコン内に製造する場合には、ダイオード 5の順方向電圧を、 ①当該ダイオード 5を構成する部分の面積と ②直列接続されるダイォードの数とをパラメータにすることで、容易に変化させることができる。この様にダイオード 5の順方向電圧を変化させることは、上記第 2制御電圧の設定値を変えることになるので、ゲート電圧クランプ時の M O S F E T 2の通電能力を変えることにつながる。

加えて、第 1図の構成によれば、温度依存性についても利点が得られる。即ち、過電流制限用のトランジスタ 2として M〇 S F E T又はバイポーラトランジスタのいずれを用いる場合についても、トランジスタ 2のしきい値電圧は温度に対して負の依存性があるところ、ダイォード 5の順方向特性の温度依存性もまた負の関係となるので、本回路 1 0は温度変化に対してもより安定した動作を実現可能とする。

ここで、第 1図の過電流制限回路 1 0の各構成要素 2〜4をそれぞれディスクリ一ト部品として構成し、それらの部品 2〜4を例えばプリント基板又はセラミック基板等の基板上に搭載することで、本回路 1 0を構成することもできる。しかし、これに代えて、 1つの n型又は p型のシリコン半導体基板上に各部 2〜4 を形成して本回路 1 0を集積回路として構成するようにしても良い。後者の場合における各部 2〜4の具体的な構造例を、母材としての半導体基板が n型シリコン基板であるとした場合について、第 9図ないし第 1 1図の縦断面図にそれぞれ示す。尚、第 9図ないし第 1 1図中の各参照符号はそれぞれ次のものを示す。即ち、 2 0は n型 S i基板、 2 1はソース電極層、 2 2はゲート電極層、 2 3はドレイン電極層、 2 4， 2 5， 3 3及び 5 3は絶縁層としての S i 0 ₂膜、 2 6はゲ —ト絶縁膜としての S i 0 ₂膜、 2 7はゲ一ト電極としてのポリシリコン層、 2 8 は n +層、 2 9は p型のゥエル領域、 3 4は抵抗体層、 3 1はセンス抵抗 3の一方の端子、 3 2は他方の端子、 5 1は力ソード電極層、 5 2はアノード電極層、 5 4は n型のポリシリコン領域、及び 5 5は p型のポリシリコン領域である。

尚、過電流制限回路 1 0のトランジスタ 2として n p n型バイポーラトランジスタを用いる場合には、トランジスタ 2の第 1主電極、第 2主電極及び主制御電極はそれぞれコレクタ電極、ェミッタ電極及びベース電極に該当することになる。

(実施の形態 1の変形例）

第 1図中の過電流制限回路 1 0を、第 1 7図の場合の様に、 I G B T 1のグート端子 G及び電流制限用 M O S F E Tのドレイン電極にァノード電極及びカソード電極が各々接続されたダイォード 8を有するケースにも適用可能である。その場合には、トランジスタ 2の第 1主電極 2 Dは、トランジスタ 2自身の第 1電極 Dとダイォード 8とから成る。その一例を第 1 2図に示す。

(実施の形態 2 )

実施の形態 2の特徴点は、電圧クランプ回路を少なくとも 1つのダイォードょり構成すると共に（この点では実施の形態 1 と共通する）、ダイオードの逆方向丄電圧ないしは耐圧を積極的にクランプ電圧として利用している点にある。以下、図面に基づきこの点を詳述する。

第 1 3図は、本実施の形態に係る半導体装置 1 00、従って、 I G Β Τ 1およぴ過電流制限回路 1 0の構成を示す。本図においても、過電流状態のときに I G ΒΤ 1のゲ一ト電圧を下げるための素子であるトランジスタ 2として、 η型 ΜΟ S F ETを用いている。そして、ここでは、 M〇 S F Ε Τ 2のゲート電極 2 Gとソース電極 2 Sとの間に、逆方向にバイアスされる様にダイォ一ド 6を接続することで、電圧クランプ回路 4を実現している。そして、ダイオード 6の耐圧は Μ O S F Ε Τ 2のしきい値電圧以上に設定される。 ·

以上より、本形態ではクランプ電圧たる第 2制御電圧はダイォ一ド 6の耐圧に等しくなる。即ち、センス抵抗 3の抵抗値 R_sとカレントセンス電流 i s との積がダイオード 6の耐圧未満のときには当該電圧値（ i s X R_s) で以て MO S F ET 2のゲート電圧が決定されるが、上記電圧値（ i s X Rs) がダイオード 6の耐圧以上にまで増大するときには、ダイオード 6が ON状態となる結果、 MO S F E T 2のゲート電極 2 Gにはダイォ一ド 6の耐圧よりも大きな電圧が最早印加されないことになり、実施の形態 1 と同様の結果が得られることになる。

尚、ダイオード 6を PN接合ダイオードで構成するものとし且つ第 1 0図に示した様にポリシリコン内に同ダイォードを製造する場合には、ダイォード 6の耐圧を P層及び N層の濃度をパラメータにすることで容易に変化させることができる。

又、ダイォ一ド 6をショットキ一バリヤダイォードとして構成しても、本ケースでは好ましい結果が得られる。その場合のダイオード 6の集積化例を第 1 4図に示す。同図中、 6 1はァノ一ド層、 6 2はカソード層であり、両層 6 1， 6 2 は共に A 1層（アルミニウム層）に 1 %の S i を含有させて成る合金層である。又、 63は3 1 0₂膜（絶縁層）である。

(実施の形態 3)

本実施の形態では、実施の形態 1及び 2において説明された電流制限用のトランジスタ 2を「第 1 トランジスタ」と定義する。そして、本形態では、電圧クランプ回路 4を第 2 トランジスタで以て構成している。そのために、センス抵抗 3 を第 1及び第 2抵抗に分割し、第 2 トランジスタの制御電極を第 1抵抗と第 2抵抗との間の節点に接続すると共に、 ON状態における第 2 トランジスタの第 1電極と第 2電極間の電圧（上述した第 2制御電圧に該当）を第 1 トランジスタの上記第 1制御電圧以上に設定している。以下、図面を参照しつつ、本形態の特徴点を詳述する。

第 1 5図は、本実施の形態における I G B T 1および過電流制限回路 1 0の構成を示す図である。本図においても、過電流状態時に I G B T 1 のゲート電圧を下げる素子である第 1 トランジスタ 2には、 n型 M〇 S F E Tを使用している。そして、本実施の形態では、電圧クランプ回路 4を構成する第 2 トランジスタ 7 として、 MO S F E T 2のゲート電極 2 G及びソース電極 2 Sにそれぞれ接続された第 1電極ないしはドレイン電極 7 D及び第 2電極ないしはソース電極 7 Sを有するクランプ用の n型 MO S F E Tが用いられている。しかも、クランプ用の MO S F E T 7の制御電極ないしはゲート電極 7 Gは、その一端が力レントセンス端子 Sに接続された抵抗値 R_{S 1}の第 1抵抗 3 1の他端又は抵抗値 R_S2の第 2抵抗 3 2の一端に接続されている。加えて、 ON状態における MO S F ET 7のドレイン一ソース間電圧（=第 2制御電極）は MO S F E T 2のしきい値電圧（= 第 1制御電圧）以上に設定されている。

今、センス抵抗 3の抵抗値 R_sとカレントセンス電流 i s との積で与えられる電圧が所定の値未満にあるとき、即ち、第 2抵抗 3 2で生じる電圧が MO S F E T 7のしきい値電圧未満のときには、電圧値（ i s X Rs) で以て MO S F E T 2のゲート電圧が決定され、 MO S F E T 2はそのゲート電圧に応じた通電能力を有する状態となっている。

ここで負荷短絡等の異常状態が生じた結果、主電流 iが過電流状態となった場合を考える。このとき、電圧値（ i s X R_s) が急増して、 MO S F E T 2のしきい値及びセンス抵抗 3の抵抗分割比との関係で定まる所定の値以上になると、第 2抵抗 3 2で生じる電圧（ i s X R_S2Z (Rsi+ R_{S 2}) ) が MO S F E T 7のしきい値電圧以上となり、 MO S F ET 7は ON状態となる。このとき、 MO S F E T 2のゲート電圧は MO S F E T 7の ON状態時のドレイン—ソース間電圧

( MO S F E T 2のしきい値電圧）にクランプされ、以降その値よりも大きくなることはない。その結果、 M O S F E T 2の通電能力は安定化され、 I G B T 1のゲート電圧を下げるスピードも一定値に安定化し、ターンオフ時のサ一ジ電圧が抑制される。

本実施の形態においても、第 2 トランジスタ 7の構成例として、 p型 M O S F E T又はバイポーラトランジスタを用いることができる。

又、第 1 5図の過電流制限回路 1 0を第 1 7図のダイォード 8を含むケースにも適用可能である。

又、第 1 5図の過電流制限回路 1 0を前述した第 9図及び第 1 0図を用いて集積化するようにしても良い。

(付記）

実施の形態 1ないし 3で記述した半導体装置 1 0 0自体をシリコン基板上に集積化することも可能である。

以上、本発明の実施の形態を詳細に開示し記述したが、以上の記述は本発明の適用可能な局面を例示したものであって、本発明はこれらに限定されるものではない。即ち、記述した局面に対する様々な修正や変形例を、この発明の範囲から逸脱することの無い範囲内で考えることは可能である。

産業上の利用の可能性

本発明に係る半導体装置は、例えば電気鉄道分野におけるコンバータ装置又はインバータ装置又は補助電源装置に適用可能であるし、又、アクティブフィルタや、鉄鋼圧延等の分野において大容量工業用コンバータ装置 ·ィンバータ装置にも応用可能である。

Claims

請求の範囲

1. 主電流（ i ) を流すための第 1領域及び第 2領域と、前記第 1領域から前記第 2領域へ向けて流れる前記主電流を制御するための第 3領域と、前記第 2領域よりカレントセンス電流（ i s ) を流すための電流検出用領域と、前記第 1領域、前記第 2領域、前記第 3領域及び前記電流検出用領域にそれぞれ接続された第 1電極端子（C) 、第 2電極端子（E) 、第 3電極端子（G) 及びカレントセンス端子（S) とを有する電力半導体素子（ 1 ) の過電流制限回路（ 1 0) であつて、

前記第 2電極端子と前記カレントセンス端子との間に接続された抵抗（3) と、前記第 3電極端子、前記第 2電極端子及び前記カレントセンス端子にそれぞれ接続された第 1主電極（2 D) 、第 2主電極（ 2 S) 及び主制御電極（2 G) を備え、前記主制御電極に第 1制御電圧以上の電圧が印可されるときには ON状態となり前記第 1主電極から前記第 2主電極へ向けて電流を流すトランジスタ（2) と、

前記トランジスタの前記主制御電極と前記第 2主電極との間に接続されており、前記カレントセンス電流と前記抵抗の値との積で定まる電圧が前記第 1制御電圧以上の所定の値となったときに前記主制御電極に印可される電圧を前記第 1制御電圧以上の第 2制御電圧にクランプする電圧クランプ回路（4) とを備えることを特徴とする、

過電流制限回路。

2. 請求の範囲第 1項に記載の過電流制限回路であって、

前記電圧クランプ回路は、

前記トランジスタの前記主制御電極及び前記第 2主電極にそれぞれ接続された第 1電極（5八又は61 及び第 2電極（5 又は6 ）を有し、前記カレントセンス電流と前記抵抗の値との積で定まる前記電圧が前記所定の値となるときに O N状態となり前記第 1電極から前記第 2電極へと向けて電流を流すダイォ一ド (5又は 6) を備えており、

前記第 2制御電圧は前記第 1電極と前記第 2電極間の電圧に基づき定まり且つ前記第 1制御電圧以上であることを特徴とする、過電流制限回路。

3 . 請求の範囲第 2項に記載の過電流制限回路であって、

前記ダイォ一ドは順方向にバイアスされる様に接続されていることを特徴とする、

過電流制限回路。

4 . 請求の範囲第 3項に記載の過電流制限回路であって、

前記ダイォ一ドは P N接合ダイォードであることを特徴とする、

過電流制限回路。

5 . 請求の範囲第 2項に記載の過電流制限回路であって、

前記ダイォ一ドは逆方向にバイアスされる様に接続されていることを特徴とする、

過電流制限回路。

6 . 請求の範囲第 3項に記載の過電流制限回路であって、

前記ダイォードは P N接合ダイオードであることを特徴とする、

過電流制限回路。

7 . 請求の範囲第 3項に記載の過電流制限回路であって、

前記ダイオードはショットキ一バリアダイオードであることを特徴とする、過電流制限回路。

8 . 請求の範囲第 1項に記載の過電流制限回路であって、

前記トランジスタを第 1 トランジスタ（ 2 ) と定義し、

前記抵抗は、

前記カレントセンス端子に接続された一端を有する第 1抵抗（3 1 ) と、前記第 1抵抗の他端に接続された一端と前記第 2電極端子に接続された他端とを有する第 2抵抗（3 2 ) とを備え，

前記電圧クランプ回路は、

前記トランジスタの前記主制御電極、前記第 2主電極及び前記第 1抵抗の前記他端にそれぞれ接続された第 1電極（7 D ) 、第 2電極（7 S ) 及び制御電極

( 7 G ) を有し、前記カレントセンス電流と前記抵抗の値との積で定まる前記電圧が前記所定の値となるときに O N状態となり前記第 1電極から前記第 2電極へと向けて電流を流す第 2 トランジスタ（7) を備えており、

ON状態に於ける前記第 2 トランジスタの前記第 1電極と前記第 2電極間の電圧は前記第 1制御電圧以上に設定されており、

前記第 2制御電圧は前記第 1電極と前記第 2電極間の前記電圧に基づき定まることを特徴とする、

過電流制限回路。

9. 請求の範囲第 8項に記載の過電流制限回路であって、

前記第 2 トランジスタは M O S F ETであることを特徴とする、

過電流制限回路。

1 0. 請求の範囲第 1項に記載の過電流制限回路であって、

前記第 2 トランジスタはバイポーラトランジスタであることを特徵とする、過電流制限回路。

1 1. 請求の範囲第 1項に記載の過電流制限回路であって、

前記トランジスタの前記第 1主電極（2 D) は、

第 1電極（D) と、

前記第 3電極端子及び前記第 1電極にそれぞれ接続された一端及び他端を有し、順方向バイアス時には前記一端から前記他端側へ電流を流すダイオード（8) とを備えることを特徴とする、

過電流制限回路。

1 2. 請求の範囲第 1項に記載の過電流制限回路であって、

前記トランジスタは MO S F ETであることを特徴とする、

過電流制限回路。

1 3. 請求の範囲第 1項に記載の過電流制限回路であって、

前記トランジスタはバイポーラトランジスタであることを特徴とする、過電流制限回路。

1 4. 請求の範囲第 1項に記載の過電流制限回路であって、

前記抵抗、前記トランジスタ及び前記電圧クランプ回路は半導体基板上に集積化されていることを特徴とする、

過電流制限回路。

1 5. 請求の範囲第 1項に記載の過電流制限回路であって、

前記過電流制限回路は前記電力半導体素子（ 1 ) を有する半導体装置（ 1 00) 内に含まれていることを特徴とする、

過電流制限回路。

1 6. 主電流（ i ) を流すための第 1領域及び第 2領域と、前記第 1領域から前記第 2領域へ向けて流れる前記主電流を制御するための第 3領域と、前記第 2 領域よりカレントセンス電流（ i s ) を流すための電流検出用領域と、前記第 1 領域、前記第 2領域、前記第 3領域及び前記電流検出用領域にそれぞれ接続された第 1電極端子（C) 、第 2電極端子（E) 、第 3電極端子（G) 及びカレントセンス端子（S) とを有する電力半導体素子（ 1 ) の過電流制限回路（ 1 0) であって、

前記第 2電極端子と前記カレントセンス端子との間に接続された抵抗（3) 、前記第 3電極端子、前記第 2電極端子及び前記カレントセンス端子にそれぞれ接続された第 1主電極（2 D) 、第 2主電極（ 2 S) 及び主制御電極（2 G) を備え、前記主制御電極に第 1制御電圧以上の電圧が印可されるときには ON状態となり前記第 1主電極から前記第 2主電極へ向けて電流を流すトランジスタ（ 2 ) と、

前記トランジスタの前記主制御電極と前記第 2主電極との間に接続されており、前記力レントセンス電流と前記抵抗の値との積で定まる電圧が前記第 1制御電圧以上の所定の値となったときに前記主制御電極に印可される電圧を前記第 1制御電圧以上の第 2制御電圧にクランプする電圧クランプ手段（4) とを備えることを特徴とする、

過電流制限回路。

1 7. 主電流（ i ) を流すための第 1領域及び第 2領域と、前記第 1領域から前記第 2領域へ向けて流れる前記主電流を制御するための第 3領域と、前記第 2 領域よりカレントセンス電流（ i s ) を流すための電流検出用領域と、前記第 1 領域、前記第 2領域、前記第 3領域及び前記電流検出用領域にそれぞれ接続された第 1電極端子（C) 、第 2電極端子（E) 、第 3電極端子（G) 及びカレントセンス端子（S) とを有する電力半導体素子（ 1 ) と、前記第 2電極端子と前記カレントセンス端子との間に接続された抵抗（3) と、前記第 3電極端子、前記第 2電極端子及び前記カレントセンス端子にそれぞれ接続された第 1主電極（2 D) 、第 2主電極（2 S) 及び主制御電極（2 G) を備え、前記主制御電極に第 1制御電圧以上の電圧が印可されるときには ON状態となり前記第 1主電極から前記第 2主電極へ向けて電流を流すトランジスタ（2) と、

半導体装置。