JPH11163698A - 電圧駆動型半導体素子の過電流抑制回路及びそれを備える半導体装置 - Google Patents
電圧駆動型半導体素子の過電流抑制回路及びそれを備える半導体装置Info
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- JPH11163698A JPH11163698A JP9322675A JP32267597A JPH11163698A JP H11163698 A JPH11163698 A JP H11163698A JP 9322675 A JP9322675 A JP 9322675A JP 32267597 A JP32267597 A JP 32267597A JP H11163698 A JPH11163698 A JP H11163698A
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Abstract
(57)【要約】
【課題】従来の過電流抑制回路は電流検出により過電流
抑制を行うため、内部配線で生じるインダクタンスのた
めに誤動作したり、振動電流が流れたりする不具合が生
じる。 【解決手段】ＩＧＢＴのコレクタ端子をクランプ回路に
接続し、コレクタ端子の電圧上昇を検出しクランプ回路
を動作し過電流抑制を行う。クランプ回路はＩＧＢＴの
ゲート・エミッタ間電圧が順バイアス時に、コレクタ端
子の電圧上昇が発生したときに動作する。通常スイッチ
ング時はクランプ回路は動作しないためゲート駆動回路
に影響は与えない。 【効果】ＩＧＢＴのコレクタ端子の電圧上昇を検出し過
電流抑制動作を行うため、インダクタンスの影響を防ぐ
ことができる。
抑制を行うため、内部配線で生じるインダクタンスのた
めに誤動作したり、振動電流が流れたりする不具合が生
じる。 【解決手段】ＩＧＢＴのコレクタ端子をクランプ回路に
接続し、コレクタ端子の電圧上昇を検出しクランプ回路
を動作し過電流抑制を行う。クランプ回路はＩＧＢＴの
ゲート・エミッタ間電圧が順バイアス時に、コレクタ端
子の電圧上昇が発生したときに動作する。通常スイッチ
ング時はクランプ回路は動作しないためゲート駆動回路
に影響は与えない。 【効果】ＩＧＢＴのコレクタ端子の電圧上昇を検出し過
電流抑制動作を行うため、インダクタンスの影響を防ぐ
ことができる。
Description
【０００１】
【発明の属する技術分野】この発明は、電圧駆動型半導
体素子の過電流抑制回路に関する。
体素子の過電流抑制回路に関する。
【０００２】
【従来の技術】絶縁ゲートバイポーラトランジスタ（以
下ＩＧＢＴと略記する）において、短絡が生じ過電流が
流れた場合にＩＧＢＴの破壊を防ぐために、ＩＧＢＴの
ゲート・エミッタ間電圧を低下させて過電流を抑制する
過電流抑制回路が必要である。従来は電流検出により過
電流抑制回路に信号を与え、過電流抑制を行うものであ
り、電流検出用エミッタ電極がＩＧＢＴチップ上に、過
電流抑制回路がＩＧＢＴモジュール内にそれぞれ組み込
まれている。コレクタ電流が定格を超えると過電流抑制
回路が動作し過電流が抑制される。
下ＩＧＢＴと略記する）において、短絡が生じ過電流が
流れた場合にＩＧＢＴの破壊を防ぐために、ＩＧＢＴの
ゲート・エミッタ間電圧を低下させて過電流を抑制する
過電流抑制回路が必要である。従来は電流検出により過
電流抑制回路に信号を与え、過電流抑制を行うものであ
り、電流検出用エミッタ電極がＩＧＢＴチップ上に、過
電流抑制回路がＩＧＢＴモジュール内にそれぞれ組み込
まれている。コレクタ電流が定格を超えると過電流抑制
回路が動作し過電流が抑制される。
【０００３】図１０は過電流抑制回路を持つＩＧＢＴモ
ジュールの内部回路とゲート駆動回路の配線を示す。同
図は電流検出用エミッタ電極２８，エミッタ電極２７，
ゲート電極２９は過電流抑制回路３３と接続している。
またエミッタ電極２７はIGBTモジュールの主エミッタ端
子４と内部配線で接続し、主エミッタ端子４は主回路電
源３５と接続する。同図ではブラックボックスとなって
いる過電流抑制回路３３は例えばダイオードとMOSFETが
直列に接続し、MOSFETのドレインはダイオードのカソー
ドと接続し、MOSFETのゲートはＩＧＢＴの電流検出用エ
ミッタ電極２８と接続し、ダイオードのアノードはＩＧ
ＢＴのゲート電極２９と接続し、MOSFETのソースは過電
流抑制回路３３のアース電位部となりＩＧＢＴのエミッ
タ電極２７と接続する。
ジュールの内部回路とゲート駆動回路の配線を示す。同
図は電流検出用エミッタ電極２８，エミッタ電極２７，
ゲート電極２９は過電流抑制回路３３と接続している。
またエミッタ電極２７はIGBTモジュールの主エミッタ端
子４と内部配線で接続し、主エミッタ端子４は主回路電
源３５と接続する。同図ではブラックボックスとなって
いる過電流抑制回路３３は例えばダイオードとMOSFETが
直列に接続し、MOSFETのドレインはダイオードのカソー
ドと接続し、MOSFETのゲートはＩＧＢＴの電流検出用エ
ミッタ電極２８と接続し、ダイオードのアノードはＩＧ
ＢＴのゲート電極２９と接続し、MOSFETのソースは過電
流抑制回路３３のアース電位部となりＩＧＢＴのエミッ
タ電極２７と接続する。
【０００４】
【発明が解決しようとする課題】図１０では短絡（例え
ばインバータ装置のアーム短絡）が発生するとＩＧＢＴ
に急峻な立ち上がりの短絡電流が流れ、エミッタ電極と
主エミッタ端子の間の内部配線で生じるインダクタンス
のためにエミッタ電極の電位がアース電位に対して変動
し、そのため過電流抑制回路のアース電位部が振られて
誤動作したり、振動電流が流れたりする不都合が生じ
る。
ばインバータ装置のアーム短絡）が発生するとＩＧＢＴ
に急峻な立ち上がりの短絡電流が流れ、エミッタ電極と
主エミッタ端子の間の内部配線で生じるインダクタンス
のためにエミッタ電極の電位がアース電位に対して変動
し、そのため過電流抑制回路のアース電位部が振られて
誤動作したり、振動電流が流れたりする不都合が生じ
る。
【０００５】この発明は前記不都合を考慮してなされた
ものであり、信頼性の高い過電流抑制回路を提供する事
を目的とする。
ものであり、信頼性の高い過電流抑制回路を提供する事
を目的とする。
【０００６】
【課題を解決するための手段】この発明は前記の目的を
達成するために、電圧駆動型半導体素子のゲート端子
と、一方の主端子に接続される端子との間にクランプ回
路を接続し、過電流が流れるときの他方の主端子の電圧
の上昇を検出するために、他方の主端子をクランプ回路
に接続する構造とする。
達成するために、電圧駆動型半導体素子のゲート端子
と、一方の主端子に接続される端子との間にクランプ回
路を接続し、過電流が流れるときの他方の主端子の電圧
の上昇を検出するために、他方の主端子をクランプ回路
に接続する構造とする。
【０００７】電圧駆動型半導体素子の他方の主端子をク
ランプ回路に接続し、他方の主端子の電圧上昇を検出す
ることにより、クランプ回路の動作を行う。クランプ回
路は電圧駆動型半導体素子のゲート端子と一方の主端子
間の電圧が順バイアス時において、他方の主端子の電圧
上昇が発生したときに動作する。通常のスイッチング時
はクランプ回路は動作しないためゲート駆動回路に影響
を与えない。前記クランプ回路は電圧駆動型半導体素子
の他方の主端子の電圧上昇を検出し動作を行うため、モ
ジュール等の内部配線で生じるインダクタンスの影響を
防ぐことができ、過電流抑制回路の誤動作、及び振動電
流の不都合を防ぐことが出来る。従って本発明により、
信頼性の高い過電流抑制回路を提供することが出来る。
ランプ回路に接続し、他方の主端子の電圧上昇を検出す
ることにより、クランプ回路の動作を行う。クランプ回
路は電圧駆動型半導体素子のゲート端子と一方の主端子
間の電圧が順バイアス時において、他方の主端子の電圧
上昇が発生したときに動作する。通常のスイッチング時
はクランプ回路は動作しないためゲート駆動回路に影響
を与えない。前記クランプ回路は電圧駆動型半導体素子
の他方の主端子の電圧上昇を検出し動作を行うため、モ
ジュール等の内部配線で生じるインダクタンスの影響を
防ぐことができ、過電流抑制回路の誤動作、及び振動電
流の不都合を防ぐことが出来る。従って本発明により、
信頼性の高い過電流抑制回路を提供することが出来る。
【０００８】なお本発明は、ＩＧＢＴやMOSFET等の各種
の電圧駆動型半導体素子に適用できる。
の電圧駆動型半導体素子に適用できる。
【０００９】
【発明の実施の形態】（第１の実施例）図１は第１の実
施例を示す。ＩＧＢＴ１のコレクタ端子２にダイオード
１４のカソードを接続し、ダイオード１４のアノードに
抵抗１８の一端を接続し、抵抗１８の他端にＰＮＰトラ
ンジスタ６のベース端子９を接続し、ＰＮＰトランジス
タ６のエミッタ端子８をＩＧＢＴ１のゲート端子５に接
続し、ＰＮＰトランジスタ６のコレクタ端子７を抵抗１
９の一端に接続し、抵抗１９の他端をＩＧＢＴ１の補助
エミッタ端子３に接続し、ＰＮＰトランジスタ６のベー
ス端子９をダイオード１５のアノードに接続し、ダイオ
ード１５のカソードをＩＧＢＴ１のゲート端子５に接続
する。またＰＮＰトランジスタ１０のエミッタ端子１２
をIGBT1 のゲート端子５に接続し、ＰＮＰトランジスタ
１０のコレクタ端子１１をツェナダイオード１７のカソ
ードに接続し、ツェナダイオード１７のアノードをダイ
オード１６のアノードに接続し、ダイオード１６のカソ
ードをＩＧＢＴ１の補助エミッタ端子３に接続し、ＰＮ
Ｐトランジスタ１０のベース端子１３を抵抗１９の一端
に接続した構造とする。
施例を示す。ＩＧＢＴ１のコレクタ端子２にダイオード
１４のカソードを接続し、ダイオード１４のアノードに
抵抗１８の一端を接続し、抵抗１８の他端にＰＮＰトラ
ンジスタ６のベース端子９を接続し、ＰＮＰトランジス
タ６のエミッタ端子８をＩＧＢＴ１のゲート端子５に接
続し、ＰＮＰトランジスタ６のコレクタ端子７を抵抗１
９の一端に接続し、抵抗１９の他端をＩＧＢＴ１の補助
エミッタ端子３に接続し、ＰＮＰトランジスタ６のベー
ス端子９をダイオード１５のアノードに接続し、ダイオ
ード１５のカソードをＩＧＢＴ１のゲート端子５に接続
する。またＰＮＰトランジスタ１０のエミッタ端子１２
をIGBT1 のゲート端子５に接続し、ＰＮＰトランジスタ
１０のコレクタ端子１１をツェナダイオード１７のカソ
ードに接続し、ツェナダイオード１７のアノードをダイ
オード１６のアノードに接続し、ダイオード１６のカソ
ードをＩＧＢＴ１の補助エミッタ端子３に接続し、ＰＮ
Ｐトランジスタ１０のベース端子１３を抵抗１９の一端
に接続した構造とする。
【００１０】図９において、Ａ期間ではＰＮＰトランジ
スタ１０のベース・エミッタ間が順バイアスされＰＮＰ
トランジスタ１０がオンしようとするが、Ａ期間ではIG
BT1のコレクタ・エミッタ間電圧に−ｄｖ／ｄｔの電圧
変化が発生し、ダイオード１４に変位電流が流れＰＮＰ
トランジスタ６がオンし、ＰＮＰトランジスタ１０のベ
ース・エミッタ間電圧はＰＮＰトランジスタ６のコレク
タ・エミッタ間電圧となり、ＰＮＰトランジスタ１０の
ベース・エミッタ間はショート状態となり、ＰＮＰトラ
ンジスタ１０はオフとなり、ツェナダイオード１７に電
流が流れないためゲート電圧は低下せず、ゲート駆動回
路２１に過電流抑制回路の影響はなく、ＩＧＢＴ１のゲ
ート・エミッタ間にゲート駆動回路２１の設定電圧が印
加され、ゲート駆動回路２１の通常の動作を行う。
スタ１０のベース・エミッタ間が順バイアスされＰＮＰ
トランジスタ１０がオンしようとするが、Ａ期間ではIG
BT1のコレクタ・エミッタ間電圧に−ｄｖ／ｄｔの電圧
変化が発生し、ダイオード１４に変位電流が流れＰＮＰ
トランジスタ６がオンし、ＰＮＰトランジスタ１０のベ
ース・エミッタ間電圧はＰＮＰトランジスタ６のコレク
タ・エミッタ間電圧となり、ＰＮＰトランジスタ１０の
ベース・エミッタ間はショート状態となり、ＰＮＰトラ
ンジスタ１０はオフとなり、ツェナダイオード１７に電
流が流れないためゲート電圧は低下せず、ゲート駆動回
路２１に過電流抑制回路の影響はなく、ＩＧＢＴ１のゲ
ート・エミッタ間にゲート駆動回路２１の設定電圧が印
加され、ゲート駆動回路２１の通常の動作を行う。
【００１１】図９において、Ｂ期間ではＰＮＰトランジ
スタ６のベース・エミッタ間が順バイアスされＰＮＰト
ランジスタ６はオンし、ＰＮＰトランジスタ１０のベー
ス・エミッタ間電圧はＰＮＰトランジスタ６のコレクタ
・エミッタ間電圧となり、ＰＮＰトランジスタ１０のベ
ース・エミッタ間はショート状態となり、ＰＮＰトラン
ジスタ１０はオフとなり、ツェナダイオード１７に電流
が流れないためゲート電圧は低下せず、ゲート駆動回路
２１に過電流抑制回路の影響はなく、IGBT1のゲート・
エミッタ間にゲート駆動回路２１の設定電圧が印加さ
れ、ゲート駆動回路２１の通常の動作を行う。
スタ６のベース・エミッタ間が順バイアスされＰＮＰト
ランジスタ６はオンし、ＰＮＰトランジスタ１０のベー
ス・エミッタ間電圧はＰＮＰトランジスタ６のコレクタ
・エミッタ間電圧となり、ＰＮＰトランジスタ１０のベ
ース・エミッタ間はショート状態となり、ＰＮＰトラン
ジスタ１０はオフとなり、ツェナダイオード１７に電流
が流れないためゲート電圧は低下せず、ゲート駆動回路
２１に過電流抑制回路の影響はなく、IGBT1のゲート・
エミッタ間にゲート駆動回路２１の設定電圧が印加さ
れ、ゲート駆動回路２１の通常の動作を行う。
【００１２】図９において、Ｃ期間ではＩＧＢＴ１のコ
レクタ・エミッタ間電圧が印加された状態となり、ダイ
オード１４は逆バイアスされＰＮＰトランジスタ６はオ
フとなる。Ｃ期間ではＩＧＢＴ１のゲート・エミッタ間
電圧は逆バイアスとなっており、ＰＮＰトランジスタ１
０に電流が流れようとするが、ダイオード１６により阻
止される。またＰＮＰトランジスタ１０のベース・エミ
ッタ間もＩＧＢＴＩのゲート・エミッタ間電圧により逆
バイアスされオフとなり、Ｃ期間においてもゲート駆動
回路２１に過電流抑制回路の影響はなく、ＩＧＢＴ１の
ゲート・エミッタ間にゲート駆動回路２１の設定電圧が
印加され、ゲート駆動回路２１の通常の動作を行う。
レクタ・エミッタ間電圧が印加された状態となり、ダイ
オード１４は逆バイアスされＰＮＰトランジスタ６はオ
フとなる。Ｃ期間ではＩＧＢＴ１のゲート・エミッタ間
電圧は逆バイアスとなっており、ＰＮＰトランジスタ１
０に電流が流れようとするが、ダイオード１６により阻
止される。またＰＮＰトランジスタ１０のベース・エミ
ッタ間もＩＧＢＴＩのゲート・エミッタ間電圧により逆
バイアスされオフとなり、Ｃ期間においてもゲート駆動
回路２１に過電流抑制回路の影響はなく、ＩＧＢＴ１の
ゲート・エミッタ間にゲート駆動回路２１の設定電圧が
印加され、ゲート駆動回路２１の通常の動作を行う。
【００１３】図８(ｂ)において、短絡が起こると前記に
示したＡ，Ｂ期間での動作原理によりオンしていたＰＮ
Ｐトランジスタ６が、ＩＧＢＴ１のコレクタ・エミッタ
間電圧上昇により、ダイオード１４が逆バイアスされＰ
ＮＰトランジスタ６にベース電流が流れなくなり、ＰＮ
Ｐトランジスタ６はオフとなる。ゲート駆動回路２１が
順バイアス状態でＰＮＰトランジスタ６がオフとなった
ため、ＰＮＰトランジスタ１０のベース・エミッタ間電
圧は順バイアスされＰＮＰトランジスタ１０にベース電
流が流れ、ＰＮＰトランジスタ１０がオンし、ツェナダ
イオード１７に電流が流れ、ゲート駆動回路２１の設定
電圧がツェナダイオード１７のツェナ電圧に低減され、
ＩＧＢＴ１のゲート・エミッタ間電圧が低減されたこと
により、短絡時の短絡電流を抑制することができる。
示したＡ，Ｂ期間での動作原理によりオンしていたＰＮ
Ｐトランジスタ６が、ＩＧＢＴ１のコレクタ・エミッタ
間電圧上昇により、ダイオード１４が逆バイアスされＰ
ＮＰトランジスタ６にベース電流が流れなくなり、ＰＮ
Ｐトランジスタ６はオフとなる。ゲート駆動回路２１が
順バイアス状態でＰＮＰトランジスタ６がオフとなった
ため、ＰＮＰトランジスタ１０のベース・エミッタ間電
圧は順バイアスされＰＮＰトランジスタ１０にベース電
流が流れ、ＰＮＰトランジスタ１０がオンし、ツェナダ
イオード１７に電流が流れ、ゲート駆動回路２１の設定
電圧がツェナダイオード１７のツェナ電圧に低減され、
ＩＧＢＴ１のゲート・エミッタ間電圧が低減されたこと
により、短絡時の短絡電流を抑制することができる。
【００１４】（第２の実施例）図２は第２の実施例を示
す。MOSFET２２のドレイン端子２３にダイオード１４の
カソードを接続し、ダイオード１４のアノードに抵抗１
８の一端を接続し、抵抗１８の他端にＰＮＰトランジス
タ６のベース端子９を接続し、ＰＮＰトランジスタ６の
エミッタ端子８をMOSFET２２のゲート端子２５に接続
し、ＰＮＰトランジスタ６のコレクタ端子７を抵抗１９
の一端に接続し、抵抗１９の他端をMOSFET２２のソース
端子２４に接続し、ＰＮＰトランジスタ６のベース端子
９をダイオード１５のアノードに接続し、ダイオード１
５のカソードをMOSFET22のゲート端子２５に接続する。
またＰＮＰトランジスタ１０のエミッタ端子１２をMOSF
ET22のゲート端子２５に接続し、ＰＮＰトランジスタ１
０のコレクタ端子１１をツェナダイオード１７のカソー
ドに接続し、ツェナダイオード１７のアノードをダイオ
ード１６のアノードに接続し、ダイオード１６のカソー
ドをMOSFET22のソース端子２４に接続し、ＰＮＰトラン
ジスタ１０のベース端子１３を抵抗１９の一端に接続し
た構造とする。
す。MOSFET２２のドレイン端子２３にダイオード１４の
カソードを接続し、ダイオード１４のアノードに抵抗１
８の一端を接続し、抵抗１８の他端にＰＮＰトランジス
タ６のベース端子９を接続し、ＰＮＰトランジスタ６の
エミッタ端子８をMOSFET２２のゲート端子２５に接続
し、ＰＮＰトランジスタ６のコレクタ端子７を抵抗１９
の一端に接続し、抵抗１９の他端をMOSFET２２のソース
端子２４に接続し、ＰＮＰトランジスタ６のベース端子
９をダイオード１５のアノードに接続し、ダイオード１
５のカソードをMOSFET22のゲート端子２５に接続する。
またＰＮＰトランジスタ１０のエミッタ端子１２をMOSF
ET22のゲート端子２５に接続し、ＰＮＰトランジスタ１
０のコレクタ端子１１をツェナダイオード１７のカソー
ドに接続し、ツェナダイオード１７のアノードをダイオ
ード１６のアノードに接続し、ダイオード１６のカソー
ドをMOSFET22のソース端子２４に接続し、ＰＮＰトラン
ジスタ１０のベース端子１３を抵抗１９の一端に接続し
た構造とする。
【００１５】図９において、Ａ期間ではＰＮＰトランジ
スタ１０のベース・エミッタ間が順バイアスされＰＮＰ
トランジスタ１０がオンしようとするが、Ａ期間ではMO
SFET２２のドレイン・ソース間電圧に−ｄｖ／ｄｔの電
圧変化が発生し、ダイオード１４に変位電流が流れＰＮ
Ｐトランジスタ６がオンし、ＰＮＰトランジスタ１０の
ベース・エミッタ間電圧はＰＮＰトランジスタ６のコレ
クタ・エミッタ間電圧となり、ＰＮＰトランジスタ１０
のベース・エミッタ間はショート状態となり、ＰＮＰト
ランジスタ１０はオフとなり、ツェナダイオード１７に
電流が流れないためゲート電圧は低下せず、ゲート駆動
回路２１に過電流抑制回路の影響はなく、MOSFET22のゲ
ート・ソース間にゲート駆動回路２１の設定電圧が印加
され、ゲート駆動回路２１の通常の動作を行う。
スタ１０のベース・エミッタ間が順バイアスされＰＮＰ
トランジスタ１０がオンしようとするが、Ａ期間ではMO
SFET２２のドレイン・ソース間電圧に−ｄｖ／ｄｔの電
圧変化が発生し、ダイオード１４に変位電流が流れＰＮ
Ｐトランジスタ６がオンし、ＰＮＰトランジスタ１０の
ベース・エミッタ間電圧はＰＮＰトランジスタ６のコレ
クタ・エミッタ間電圧となり、ＰＮＰトランジスタ１０
のベース・エミッタ間はショート状態となり、ＰＮＰト
ランジスタ１０はオフとなり、ツェナダイオード１７に
電流が流れないためゲート電圧は低下せず、ゲート駆動
回路２１に過電流抑制回路の影響はなく、MOSFET22のゲ
ート・ソース間にゲート駆動回路２１の設定電圧が印加
され、ゲート駆動回路２１の通常の動作を行う。
【００１６】図９において、Ｂ期間ではＰＮＰトランジ
スタ６のベース・エミッタ間が順バイアスされＰＮＰト
ランジスタ６はオンし、ＰＮＰトランジスタ１０のベー
ス・エミッタ間電圧はＰＮＰトランジスタ６のコレクタ
・エミッタ間電圧となり、ＰＮＰトランジスタ１０のベ
ース・エミッタ間はショート状態となり、ＰＮＰトラン
ジスタ１０はオフとなり、ツェナダイオード１７に電流
が流れないためゲート電圧は低下せず、ゲート駆動回路
２１に過電流抑制回路の影響はなく、MOSFET２２のゲー
ト・ソース間にゲート駆動回路２１の設定電圧が印加さ
れ、ゲート駆動回路２１の通常の動作を行う。
スタ６のベース・エミッタ間が順バイアスされＰＮＰト
ランジスタ６はオンし、ＰＮＰトランジスタ１０のベー
ス・エミッタ間電圧はＰＮＰトランジスタ６のコレクタ
・エミッタ間電圧となり、ＰＮＰトランジスタ１０のベ
ース・エミッタ間はショート状態となり、ＰＮＰトラン
ジスタ１０はオフとなり、ツェナダイオード１７に電流
が流れないためゲート電圧は低下せず、ゲート駆動回路
２１に過電流抑制回路の影響はなく、MOSFET２２のゲー
ト・ソース間にゲート駆動回路２１の設定電圧が印加さ
れ、ゲート駆動回路２１の通常の動作を行う。
【００１７】図９において、Ｃ期間ではMOSFET22のドレ
イン・ソース間電圧が印加された状態となり、ダイオー
ド１４は逆バイアスされＰＮＰトランジスタ６はオフと
なる。Ｃ期間ではMOSFET22のゲート・ソース間電圧は逆
バイアスとなっており、PNPトランジスタ１０に電流が
流れようとするが、ダイオード１６により阻止される。
またＰＮＰトランジスタ１０のベース・エミッタ間もMO
SFET22のゲート・ソース間電圧により逆バイアスされオ
フとなり、Ｃ期間においてもゲート駆動回路２１に過電
流抑制回路の影響はなく、MOSFET22のゲート・ソース間
にゲート駆動回路２１の設定電圧が印加され、ゲート駆
動回路２１の通常の動作を行う。
イン・ソース間電圧が印加された状態となり、ダイオー
ド１４は逆バイアスされＰＮＰトランジスタ６はオフと
なる。Ｃ期間ではMOSFET22のゲート・ソース間電圧は逆
バイアスとなっており、PNPトランジスタ１０に電流が
流れようとするが、ダイオード１６により阻止される。
またＰＮＰトランジスタ１０のベース・エミッタ間もMO
SFET22のゲート・ソース間電圧により逆バイアスされオ
フとなり、Ｃ期間においてもゲート駆動回路２１に過電
流抑制回路の影響はなく、MOSFET22のゲート・ソース間
にゲート駆動回路２１の設定電圧が印加され、ゲート駆
動回路２１の通常の動作を行う。
【００１８】図８(ｂ)において、短絡が起こると前記に
示したＡ，Ｂ期間での動作原理によりオンしていたＰＮ
Ｐトランジスタ６が、MOSFET22のドレイン・ソース間電
圧上昇により、ダイオード１４が逆バイアスされＰＮＰ
トランジスタ６にベース電流が流れなくなり、ＰＮＰト
ランジスタ６はオフとなる。ゲート駆動回路２１が順バ
イアス状態でＰＮＰトランジスタ６がオフとなったた
め、ＰＮＰトランジスタ１０のベース・エミッタ間電圧
は順バイアスされＰＮＰトランジスタ１０にベース電流
が流れ、ＰＮＰトランジスタ１０がオンし、ツェナダイ
オード１７に電流が流れ、ゲート駆動回路２１の設定電
圧がツェナダイオード１７のツェナ電圧に低減される。
MOSFET22のゲート・ソース間電圧が低減されたことによ
り、短絡時の飽和電流を抑制することができる。
示したＡ，Ｂ期間での動作原理によりオンしていたＰＮ
Ｐトランジスタ６が、MOSFET22のドレイン・ソース間電
圧上昇により、ダイオード１４が逆バイアスされＰＮＰ
トランジスタ６にベース電流が流れなくなり、ＰＮＰト
ランジスタ６はオフとなる。ゲート駆動回路２１が順バ
イアス状態でＰＮＰトランジスタ６がオフとなったた
め、ＰＮＰトランジスタ１０のベース・エミッタ間電圧
は順バイアスされＰＮＰトランジスタ１０にベース電流
が流れ、ＰＮＰトランジスタ１０がオンし、ツェナダイ
オード１７に電流が流れ、ゲート駆動回路２１の設定電
圧がツェナダイオード１７のツェナ電圧に低減される。
MOSFET22のゲート・ソース間電圧が低減されたことによ
り、短絡時の飽和電流を抑制することができる。
【００１９】（第３の実施例）図３は第３の実施例を示
す。ＩＧＢＴ１のコレクタ端子２にダイオード１４のカ
ソードを接続し、ダイオード１４のアノードに抵抗１８
の一端を接続し、抵抗１８の他端にＰＮＰトランジスタ
６のベース端子９を接続し、ＰＮＰトランジスタ６のエ
ミッタ端子８をＩＧＢＴ１のゲート端子５に接続し、Ｐ
ＮＰトランジスタ６のコレクタ端子７を抵抗１９の一端
に接続し、抵抗１９の他端をＩＧＢＴ１の補助エミッタ
端子３に接続し、ＰＮＰトランジスタ６のベース端子９
をダイオード１５のアノードに接続し、ダイオード１５
のカソードをＩＧＢＴ１のゲート端子５に接続する。ま
たＰＮＰトランジスタ１０のエミッタ端子１２をIGBT1
のゲート端子５に接続し、ＰＮＰトランジスタ１０のコ
レクタ端子１１を抵抗３７の一端に接続し、抵抗３７の
他端をダイオード１６のアノードに接続し、ダイオード
１６のカソードをＩＧＢＴ１の補助エミッタ端子３に接
続し、ＰＮＰトランジスタ１０のベース端子１３を抵抗
１９の一端に接続した構造とする。
す。ＩＧＢＴ１のコレクタ端子２にダイオード１４のカ
ソードを接続し、ダイオード１４のアノードに抵抗１８
の一端を接続し、抵抗１８の他端にＰＮＰトランジスタ
６のベース端子９を接続し、ＰＮＰトランジスタ６のエ
ミッタ端子８をＩＧＢＴ１のゲート端子５に接続し、Ｐ
ＮＰトランジスタ６のコレクタ端子７を抵抗１９の一端
に接続し、抵抗１９の他端をＩＧＢＴ１の補助エミッタ
端子３に接続し、ＰＮＰトランジスタ６のベース端子９
をダイオード１５のアノードに接続し、ダイオード１５
のカソードをＩＧＢＴ１のゲート端子５に接続する。ま
たＰＮＰトランジスタ１０のエミッタ端子１２をIGBT1
のゲート端子５に接続し、ＰＮＰトランジスタ１０のコ
レクタ端子１１を抵抗３７の一端に接続し、抵抗３７の
他端をダイオード１６のアノードに接続し、ダイオード
１６のカソードをＩＧＢＴ１の補助エミッタ端子３に接
続し、ＰＮＰトランジスタ１０のベース端子１３を抵抗
１９の一端に接続した構造とする。
【００２０】図９において、Ａ期間ではＰＮＰトランジ
スタ１０のベース・エミッタ間が順バイアスされＰＮＰ
トランジスタ１０がオンしようとするが、Ａ期間ではIG
BT1のコレクタ・エミッタ間電圧に−ｄｖ／ｄｔの電圧
変化が発生し、ダイオード１４に変位電流が流れＰＮＰ
トランジスタ６がオンし、ＰＮＰトランジスタ１０のベ
ース・エミッタ間電圧はＰＮＰトランジスタ６のコレク
タ・エミッタ間電圧となり、ＰＮＰトランジスタ１０の
ベース・エミッタ間はショート状態となり、ＰＮＰトラ
ンジスタ１０はオフとなり、抵抗３７に電流が流れない
ためゲート電圧は低下せず、ゲート駆動回路２１に過電
流抑制回路の影響はなく、ＩＧＢＴ１のゲート・エミッ
タ間にゲート駆動回路２１の設定電圧が印加され、ゲー
ト駆動回路２１の通常の動作を行う。
スタ１０のベース・エミッタ間が順バイアスされＰＮＰ
トランジスタ１０がオンしようとするが、Ａ期間ではIG
BT1のコレクタ・エミッタ間電圧に−ｄｖ／ｄｔの電圧
変化が発生し、ダイオード１４に変位電流が流れＰＮＰ
トランジスタ６がオンし、ＰＮＰトランジスタ１０のベ
ース・エミッタ間電圧はＰＮＰトランジスタ６のコレク
タ・エミッタ間電圧となり、ＰＮＰトランジスタ１０の
ベース・エミッタ間はショート状態となり、ＰＮＰトラ
ンジスタ１０はオフとなり、抵抗３７に電流が流れない
ためゲート電圧は低下せず、ゲート駆動回路２１に過電
流抑制回路の影響はなく、ＩＧＢＴ１のゲート・エミッ
タ間にゲート駆動回路２１の設定電圧が印加され、ゲー
ト駆動回路２１の通常の動作を行う。
【００２１】図９において、Ｂ期間ではＰＮＰトランジ
スタ６のベース・エミッタ間が順バイアスされＰＮＰト
ランジスタ６はオンし、ＰＮＰトランジスタ１０のベー
ス・エミッタ間電圧はＰＮＰトランジスタ６のコレクタ
・エミッタ間電圧となり、ＰＮＰトランジスタ１０のベ
ース・エミッタ間はショート状態となり、ＰＮＰトラン
ジスタ１０はオフとなり、抵抗３７に電流が流れないた
めゲート電圧は低下せず、ゲート駆動回路２１に過電流
抑制回路の影響はなく、ＩＧＢＴ１のゲート・エミッタ
間にゲート駆動回路２１の設定電圧が印加され、ゲート
駆動回路２１の通常の動作を行う。
スタ６のベース・エミッタ間が順バイアスされＰＮＰト
ランジスタ６はオンし、ＰＮＰトランジスタ１０のベー
ス・エミッタ間電圧はＰＮＰトランジスタ６のコレクタ
・エミッタ間電圧となり、ＰＮＰトランジスタ１０のベ
ース・エミッタ間はショート状態となり、ＰＮＰトラン
ジスタ１０はオフとなり、抵抗３７に電流が流れないた
めゲート電圧は低下せず、ゲート駆動回路２１に過電流
抑制回路の影響はなく、ＩＧＢＴ１のゲート・エミッタ
間にゲート駆動回路２１の設定電圧が印加され、ゲート
駆動回路２１の通常の動作を行う。
【００２２】図９において、Ｃ期間ではＩＧＢＴ１のコ
レクタ・エミッタ間電圧が印加された状態となり、ダイ
オード１４は逆バイアスされＰＮＰトランジスタ６はオ
フとなる。Ｃ期間ではＩＧＢＴ１のゲート・エミッタ間
電圧は逆バイアスとなっており、ＰＮＰトランジスタ１
０に電流が流れようとするが、ダイオード１６により阻
止される。またＰＮＰトランジスタ１０のベース・エミ
ッタ間もＩＧＢＴ１のゲート・エミッタ間電圧により逆
バイアスされオフとなり、Ｃ期間においてもゲート駆動
回路２１に過電流抑制回路の影響はなく、ＩＧＢＴ１の
ゲート・エミッタ間にゲート駆動回路２１の設定電圧が
印加され、ゲート駆動回路２１の通常の動作を行う。
レクタ・エミッタ間電圧が印加された状態となり、ダイ
オード１４は逆バイアスされＰＮＰトランジスタ６はオ
フとなる。Ｃ期間ではＩＧＢＴ１のゲート・エミッタ間
電圧は逆バイアスとなっており、ＰＮＰトランジスタ１
０に電流が流れようとするが、ダイオード１６により阻
止される。またＰＮＰトランジスタ１０のベース・エミ
ッタ間もＩＧＢＴ１のゲート・エミッタ間電圧により逆
バイアスされオフとなり、Ｃ期間においてもゲート駆動
回路２１に過電流抑制回路の影響はなく、ＩＧＢＴ１の
ゲート・エミッタ間にゲート駆動回路２１の設定電圧が
印加され、ゲート駆動回路２１の通常の動作を行う。
【００２３】図８(ｂ)において、短絡が起こると前記に
示したＡ，Ｂ期間での動作原理によりオンしていたＰＮ
Ｐトランジスタ６が、ＩＧＢＴ１のコレクタ・エミッタ
間電圧上昇により、ダイオード１４が逆バイアスされＰ
ＮＰトランジスタ６にベース電流が流れなくなり、ＰＮ
Ｐトランジスタ６はオフとなる。ゲート駆動回路２１が
順バイアス状態でＰＮＰトランジスタ６がオフとなった
ため、ＰＮＰトランジスタ１０のベース・エミッタ間電
圧は順バイアスされてＰＮＰトランジスタ１０にベース
電流が流れ、ＰＮＰトランジスタ１０がオンし、抵抗３
７に電流が流れゲート駆動回路２１の設定電圧が、ゲー
ト駆動回路２１内のゲート抵抗ＲＧと抵抗３７で分担さ
れる。ＩＧＢＴ１のゲート・エミッタ間に印加される電
圧は（抵抗３７／(ＲＧ＋抵抗３７)）×ＶＧＥと低減さ
れ、ＩＧＢＴ１のゲート・エミッタ間電圧が低減された
ことにより、短絡時の短絡電流を抑制することが出来
る。前記過電流抑制回路は、第１，２の実施例でクラン
プ回路内に使用していたツェナダイオード１７を抵抗３
７に変えたことにより、モノリシックＩＣ上に構成する
のに有効な回路となっている。
示したＡ，Ｂ期間での動作原理によりオンしていたＰＮ
Ｐトランジスタ６が、ＩＧＢＴ１のコレクタ・エミッタ
間電圧上昇により、ダイオード１４が逆バイアスされＰ
ＮＰトランジスタ６にベース電流が流れなくなり、ＰＮ
Ｐトランジスタ６はオフとなる。ゲート駆動回路２１が
順バイアス状態でＰＮＰトランジスタ６がオフとなった
ため、ＰＮＰトランジスタ１０のベース・エミッタ間電
圧は順バイアスされてＰＮＰトランジスタ１０にベース
電流が流れ、ＰＮＰトランジスタ１０がオンし、抵抗３
７に電流が流れゲート駆動回路２１の設定電圧が、ゲー
ト駆動回路２１内のゲート抵抗ＲＧと抵抗３７で分担さ
れる。ＩＧＢＴ１のゲート・エミッタ間に印加される電
圧は（抵抗３７／(ＲＧ＋抵抗３７)）×ＶＧＥと低減さ
れ、ＩＧＢＴ１のゲート・エミッタ間電圧が低減された
ことにより、短絡時の短絡電流を抑制することが出来
る。前記過電流抑制回路は、第１，２の実施例でクラン
プ回路内に使用していたツェナダイオード１７を抵抗３
７に変えたことにより、モノリシックＩＣ上に構成する
のに有効な回路となっている。
【００２４】（第４の実施例）図４は第４の実施例を示
す。MOSFET22のドレイン端子２３にダイオード１４のカ
ソードを接続し、ダイオード１４のアノードに抵抗１８
の一端を接続し、抵抗１８の他端にＰＮＰトランジスタ
６のベース端子９を接続し、ＰＮＰトランジスタ６のエ
ミッタ端子８をMOSFET22のゲート端子２５に接続し、Ｐ
ＮＰトランジスタ６のコレクタ端子７を抵抗１９の一端
に接続し、抵抗１９の他端をMOSFET22のソース端子２４
に接続し、ＰＮＰトランジスタ６のベース端子９をダイ
オード１５のアノードに接続し、ダイオード１５のカソ
ードをMOSFET22のゲート端子２５に接続する。またＰＮ
Ｐトランジスタ１０のエミッタ端子１２をMOSFET22のゲ
ート端子２５に接続し、ＰＮＰトランジスタ１０のコレ
クタ端子１１を抵抗３７の一端に接続し、抵抗３７の他
端をダイオード１６のアノードに接続し、ダイオード１
６のカソードをMOSFET22のソース端子２４に接続し、Ｐ
ＮＰトランジスタ１０のベース端子１３を抵抗１９の一
端に接続した構造とする。
す。MOSFET22のドレイン端子２３にダイオード１４のカ
ソードを接続し、ダイオード１４のアノードに抵抗１８
の一端を接続し、抵抗１８の他端にＰＮＰトランジスタ
６のベース端子９を接続し、ＰＮＰトランジスタ６のエ
ミッタ端子８をMOSFET22のゲート端子２５に接続し、Ｐ
ＮＰトランジスタ６のコレクタ端子７を抵抗１９の一端
に接続し、抵抗１９の他端をMOSFET22のソース端子２４
に接続し、ＰＮＰトランジスタ６のベース端子９をダイ
オード１５のアノードに接続し、ダイオード１５のカソ
ードをMOSFET22のゲート端子２５に接続する。またＰＮ
Ｐトランジスタ１０のエミッタ端子１２をMOSFET22のゲ
ート端子２５に接続し、ＰＮＰトランジスタ１０のコレ
クタ端子１１を抵抗３７の一端に接続し、抵抗３７の他
端をダイオード１６のアノードに接続し、ダイオード１
６のカソードをMOSFET22のソース端子２４に接続し、Ｐ
ＮＰトランジスタ１０のベース端子１３を抵抗１９の一
端に接続した構造とする。
【００２５】図９において、Ａ期間ではＰＮＰトランジ
スタ１０のベース・エミッタ間が順バイアスされてＰＮ
Ｐトランジスタ１０がオンしようとするが、Ａ期間では
MOSFET22のドレイン・ソース間電圧に−ｄｖ／ｄｔの電
圧変化が発生し、ダイオード１４に変位電流が流れＰＮ
Ｐトランジスタがオンし、ＰＮＰトランジスタ１０のベ
ース・エミッタ間電圧はＰＮＰトランジスタ６のコレク
タ・エミッタ間電圧となり、ＰＮＰトランジスタ１０の
ベース・エミッタ間はショート状態となり、ＰＮＰトラ
ンジスタ１０はオフとなり、抵抗３７に電流が流れない
ためゲート電圧は低下せず、ゲート駆動回路２１に過電
流抑制回路の影響はなく、MOSFET２２のゲート・ソース
間にゲート駆動回路２１の設定電圧が印加され、ゲート
駆動回路２１の通常の動作を行う。
スタ１０のベース・エミッタ間が順バイアスされてＰＮ
Ｐトランジスタ１０がオンしようとするが、Ａ期間では
MOSFET22のドレイン・ソース間電圧に−ｄｖ／ｄｔの電
圧変化が発生し、ダイオード１４に変位電流が流れＰＮ
Ｐトランジスタがオンし、ＰＮＰトランジスタ１０のベ
ース・エミッタ間電圧はＰＮＰトランジスタ６のコレク
タ・エミッタ間電圧となり、ＰＮＰトランジスタ１０の
ベース・エミッタ間はショート状態となり、ＰＮＰトラ
ンジスタ１０はオフとなり、抵抗３７に電流が流れない
ためゲート電圧は低下せず、ゲート駆動回路２１に過電
流抑制回路の影響はなく、MOSFET２２のゲート・ソース
間にゲート駆動回路２１の設定電圧が印加され、ゲート
駆動回路２１の通常の動作を行う。
【００２６】図９において、Ｂ期間ではＰＮＰトランジ
スタ６のベース・エミッタ間が順バイアスされＰＮＰト
ランジスタ６はオンし、ＰＮＰトランジスタ１０のベー
ス・エミッタ間電圧はＰＮＰトランジスタ６のコレクタ
・エミッタ間電圧となり、ＰＮＰトランジスタ１０のベ
ース・エミッタ間はショート状態となり、ＰＮＰトラン
ジスタ１０はオフとなり、抵抗３７に電流が流れないた
めゲート電圧は低下せず、ゲート駆動回路２１に過電流
抑制回路の影響はなく、MOSFET22のゲート・ソース間に
ゲート駆動回路２１の設定電圧が印加され、ゲート駆動
回路２１の通常の動作を行う。
スタ６のベース・エミッタ間が順バイアスされＰＮＰト
ランジスタ６はオンし、ＰＮＰトランジスタ１０のベー
ス・エミッタ間電圧はＰＮＰトランジスタ６のコレクタ
・エミッタ間電圧となり、ＰＮＰトランジスタ１０のベ
ース・エミッタ間はショート状態となり、ＰＮＰトラン
ジスタ１０はオフとなり、抵抗３７に電流が流れないた
めゲート電圧は低下せず、ゲート駆動回路２１に過電流
抑制回路の影響はなく、MOSFET22のゲート・ソース間に
ゲート駆動回路２１の設定電圧が印加され、ゲート駆動
回路２１の通常の動作を行う。
【００２７】図９において、Ｃ期間ではMOSFET22のドレ
イン・ソース間電圧が印加された状態となり、ダイオー
ド１４は逆バイアスされＰＮＰトランジスタ６はオフと
なる。Ｃ期間ではMOSFET22のゲート・ソース間電圧は逆
バイアスとなっており、PNPトランジスタ１０に電流が
流れようとするが、ダイオード１６により阻止される。
またＰＮＰトランジスタ１０のベース・エミッタ間もMO
SFET22のゲート・ソース間電圧により逆バイアスされオ
フとなり、Ｃ期間においてもゲート駆動回路２１に過電
流抑制回路の影響はなく、MOSFET22のゲート・ソース間
にゲート駆動回路２１の設定電圧が印加され、ゲート駆
動回路２１の通常の動作を行う。
イン・ソース間電圧が印加された状態となり、ダイオー
ド１４は逆バイアスされＰＮＰトランジスタ６はオフと
なる。Ｃ期間ではMOSFET22のゲート・ソース間電圧は逆
バイアスとなっており、PNPトランジスタ１０に電流が
流れようとするが、ダイオード１６により阻止される。
またＰＮＰトランジスタ１０のベース・エミッタ間もMO
SFET22のゲート・ソース間電圧により逆バイアスされオ
フとなり、Ｃ期間においてもゲート駆動回路２１に過電
流抑制回路の影響はなく、MOSFET22のゲート・ソース間
にゲート駆動回路２１の設定電圧が印加され、ゲート駆
動回路２１の通常の動作を行う。
【００２８】図８(ｂ)において、短絡が起こると前記に
示したＡ，Ｂ期間での動作原理によりオンしていたＰＮ
Ｐトランジスタ６が、MOSFET22のドレイン・ソース間電
圧上昇により、ダイオード１４が逆バイアスされＰＮＰ
トランジスタ６にベース電流が流れなくなり、ＰＮＰト
ランジスタ６はオフとなる。ゲート駆動回路２１が順バ
イアス状態でＰＮＰトランジスタ６がオフとなったた
め、ＰＮＰトランジスタ１０のベース・エミッタ間電圧
は順バイアスされてＰＮＰトランジスタ１０にベース電
流が流れ、ＰＮＰトランジスタ１０がオンし、抵抗３７
に電流が流れゲート駆動回路２１の設定電圧が、ゲート
駆動回路２１内のゲート抵抗ＲＧと抵抗３７で分担され
る。MOSFET22のゲート・エミッタ間に印加される電圧は
（抵抗３７／(ＲＧ＋抵抗３７)）×ＶＧＥと低減され、
MOSFET22のゲート・ソース間電圧が低減されたことによ
り、短絡時の短絡電流を抑制することが出来る。
示したＡ，Ｂ期間での動作原理によりオンしていたＰＮ
Ｐトランジスタ６が、MOSFET22のドレイン・ソース間電
圧上昇により、ダイオード１４が逆バイアスされＰＮＰ
トランジスタ６にベース電流が流れなくなり、ＰＮＰト
ランジスタ６はオフとなる。ゲート駆動回路２１が順バ
イアス状態でＰＮＰトランジスタ６がオフとなったた
め、ＰＮＰトランジスタ１０のベース・エミッタ間電圧
は順バイアスされてＰＮＰトランジスタ１０にベース電
流が流れ、ＰＮＰトランジスタ１０がオンし、抵抗３７
に電流が流れゲート駆動回路２１の設定電圧が、ゲート
駆動回路２１内のゲート抵抗ＲＧと抵抗３７で分担され
る。MOSFET22のゲート・エミッタ間に印加される電圧は
（抵抗３７／(ＲＧ＋抵抗３７)）×ＶＧＥと低減され、
MOSFET22のゲート・ソース間電圧が低減されたことによ
り、短絡時の短絡電流を抑制することが出来る。
【００２９】前記過電流抑制回路は、第１，２の実施例
でクランプ回路内に使用していたツェナダイオード１７
を抵抗３７に変えたことにより、モノリシックＩＣ上に
構成するのに有効な回路となっている。
でクランプ回路内に使用していたツェナダイオード１７
を抵抗３７に変えたことにより、モノリシックＩＣ上に
構成するのに有効な回路となっている。
【００３０】（第５の実施例）図５は第５の実施例を示
す。過電流抑制モノリシックＩＣ３８のＤ端子をＩＧＢ
Ｔ１のコレクタ端子２に接続し、過電流抑制モノリシッ
クＩＣ３８のＧ端子をＩＧＢＴ１のゲート端子５に接続
し、過電流抑制モノリシックＩＣ３８のＥ端子をＩＧＢ
Ｔ１の補助エミッタ端子３に接続し、過電流抑制モノリ
シックＩＣ３８のＢ端子をゲート駆動回路２１のアース
端子に接続し、過電流抑制モノリシックＩＣ３８のＡ端
子をゲート駆動回路２１の他端に接続する構造とする。
す。過電流抑制モノリシックＩＣ３８のＤ端子をＩＧＢ
Ｔ１のコレクタ端子２に接続し、過電流抑制モノリシッ
クＩＣ３８のＧ端子をＩＧＢＴ１のゲート端子５に接続
し、過電流抑制モノリシックＩＣ３８のＥ端子をＩＧＢ
Ｔ１の補助エミッタ端子３に接続し、過電流抑制モノリ
シックＩＣ３８のＢ端子をゲート駆動回路２１のアース
端子に接続し、過電流抑制モノリシックＩＣ３８のＡ端
子をゲート駆動回路２１の他端に接続する構造とする。
【００３１】過電流抑制モノリシックＩＣ３８の回路構
成は前記第１，２の実施例、または第３，４の実施例の
回路構成をモノリシックＩＣ内に組み込んだもので、図
９のＡ，Ｂ，Ｃ期間、及び短絡発生時に前記第１の実施
例、または第３の実施例と同様の動作を行う。
成は前記第１，２の実施例、または第３，４の実施例の
回路構成をモノリシックＩＣ内に組み込んだもので、図
９のＡ，Ｂ，Ｃ期間、及び短絡発生時に前記第１の実施
例、または第３の実施例と同様の動作を行う。
【００３２】（第６の実施例）図６は第６の実施例を示
す。過電流抑制モノリシックＩＣ３８のＤ端子をMOSFET
22のドレイン端子２３に接続し、過電流抑制モノリシッ
クＩＣ３８のＧ端子をMOSFET22のゲート端子２５に接続
し、過電流抑制モノリシックＩＣ３８のＥ端子をMOSFET
22のソース端子２４に接続し、過電流抑制モノリシック
ＩＣ３８のＢ端子をゲート駆動回路２１のアース端子に
接続し、過電流抑制モノリシックＩＣのＡ端子をゲート
駆動回路２１の他端に接続する構造とする。
す。過電流抑制モノリシックＩＣ３８のＤ端子をMOSFET
22のドレイン端子２３に接続し、過電流抑制モノリシッ
クＩＣ３８のＧ端子をMOSFET22のゲート端子２５に接続
し、過電流抑制モノリシックＩＣ３８のＥ端子をMOSFET
22のソース端子２４に接続し、過電流抑制モノリシック
ＩＣ３８のＢ端子をゲート駆動回路２１のアース端子に
接続し、過電流抑制モノリシックＩＣのＡ端子をゲート
駆動回路２１の他端に接続する構造とする。
【００３３】過電流抑制モノリシックＩＣ３８の回路構
成は前記第１，２の実施例、または第３，４の実施例の
回路構成をモノリシックＩＣ内に組み込んだもので、図
９のＡ，Ｂ，Ｃ期間、及び短絡発生時に前記第２の実施
例、または第４の実施例と同様の動作を行う。
成は前記第１，２の実施例、または第３，４の実施例の
回路構成をモノリシックＩＣ内に組み込んだもので、図
９のＡ，Ｂ，Ｃ期間、及び短絡発生時に前記第２の実施
例、または第４の実施例と同様の動作を行う。
【００３４】（第７の実施例）図７は第７の実施例を示
す。第１の実施例の回路構成において、ＰＮＰトランジ
スタ１０のベース端子１３に短絡発生検出回路３９の一
端を接続し、短絡発生検出回路３９の他端をＩＧＢＴ１
の補助エミッタ端子３に接続し、短絡発生検出回路３９
の出力を制御回路４０に接続し、制御回路４０の出力を
ゲート駆動回路２１に接続した構造とする。
す。第１の実施例の回路構成において、ＰＮＰトランジ
スタ１０のベース端子１３に短絡発生検出回路３９の一
端を接続し、短絡発生検出回路３９の他端をＩＧＢＴ１
の補助エミッタ端子３に接続し、短絡発生検出回路３９
の出力を制御回路４０に接続し、制御回路４０の出力を
ゲート駆動回路２１に接続した構造とする。
【００３５】前記第１の実施例において、短絡が発生す
るとＰＮＰトランジスタ１０がオンとなり、ツェナダイ
オード１７に電流が流れ、ゲート駆動回路２１の設定電
圧がツェナダイオード１７のツェナ電圧に低減され、短
絡時の短絡電流が抑制される。この時ＰＮＰトランジス
タ１０のベース・エミッタ間に電位差が発生し、PNPト
ランジスタ１０のベース端子１３の電圧変化を短絡発生
検出回路３９に伝達し、短絡発生検出回路３９で前記信
号を異常信号とみなし、制御回路４０に信号を伝達し、
ゲート駆動回路２１により、ＩＧＢＴ１のオフ動作を行
う。本方式はクランプ回路２０でＩＧＢＴ１のゲート・
エミッタ間電圧をクランプした後IGBTIにオフ信号を伝
達するためオフ時のサージ電圧を抑制し、短時間でＩＧ
ＢＴ１をオンさせることができる。
るとＰＮＰトランジスタ１０がオンとなり、ツェナダイ
オード１７に電流が流れ、ゲート駆動回路２１の設定電
圧がツェナダイオード１７のツェナ電圧に低減され、短
絡時の短絡電流が抑制される。この時ＰＮＰトランジス
タ１０のベース・エミッタ間に電位差が発生し、PNPト
ランジスタ１０のベース端子１３の電圧変化を短絡発生
検出回路３９に伝達し、短絡発生検出回路３９で前記信
号を異常信号とみなし、制御回路４０に信号を伝達し、
ゲート駆動回路２１により、ＩＧＢＴ１のオフ動作を行
う。本方式はクランプ回路２０でＩＧＢＴ１のゲート・
エミッタ間電圧をクランプした後IGBTIにオフ信号を伝
達するためオフ時のサージ電圧を抑制し、短時間でＩＧ
ＢＴ１をオンさせることができる。
【００３６】
【発明の効果】本発明による過電流抑制回路は、電圧駆
動型半導体素子の主端子の電圧上昇を検出し過電流抑制
動作を行うため、モジュール等の内部配線で生じるイン
ダクタンスの影響で発生していた過電流抑制回路の誤動
作，振動電流を防ぐことができ、信頼性の高い過電流抑
制回路を提供することが出来る。
動型半導体素子の主端子の電圧上昇を検出し過電流抑制
動作を行うため、モジュール等の内部配線で生じるイン
ダクタンスの影響で発生していた過電流抑制回路の誤動
作，振動電流を防ぐことができ、信頼性の高い過電流抑
制回路を提供することが出来る。
【図１】第１の実施例の回路図。
【図２】第２の実施例の回路図。
【図３】第３の実施例の回路図。
【図４】第４の実施例の回路図。
【図５】第５の実施例の回路図。
【図６】第６の実施例の回路図。
【図７】第７の実施例の回路図。
【図８】本特許の簡略図及び、クランプ回路有無時の動
作波形図。
作波形図。
【図９】電圧駆動型半導体素子の動作波形図。
【図１０】従来例の回路図。
１…ＩＧＢＴ、２，７，１１…コレクタ端子、３…補助
エミッタ端子、４…主エミッタ端子、５，２５…ゲート
端子、６，１０…ＰＮＰトランジスタ、８，１２…エミ
ッタ端子、９，１３…ベース端子、１４，１５，１６…
ダイオード、１７…ツェナダイオード、１８，１９，３
７…抵抗、２０…クランプ回路、２１…ゲート駆動回
路、２２…MOSFET、２３…ドレイン端子、２４…ソース
端子、２６…コレクタ電極、２７…エミッタ電極、２８
…電流検出用エミッタ電極、２９…ゲート電極、３０…
アース電位部、３１…内部配線インダクタンス、３２…
ＩＧＢＴモジュール、３３…過電流抑制回路、３４…ア
ース端子、３５…主回路電源、３６…負荷電流、３８…
過電流抑制モノリシックＩＣ、３９…短絡発生検出回
路、４０…制御回路。
エミッタ端子、４…主エミッタ端子、５，２５…ゲート
端子、６，１０…ＰＮＰトランジスタ、８，１２…エミ
ッタ端子、９，１３…ベース端子、１４，１５，１６…
ダイオード、１７…ツェナダイオード、１８，１９，３
７…抵抗、２０…クランプ回路、２１…ゲート駆動回
路、２２…MOSFET、２３…ドレイン端子、２４…ソース
端子、２６…コレクタ電極、２７…エミッタ電極、２８
…電流検出用エミッタ電極、２９…ゲート電極、３０…
アース電位部、３１…内部配線インダクタンス、３２…
ＩＧＢＴモジュール、３３…過電流抑制回路、３４…ア
ース端子、３５…主回路電源、３６…負荷電流、３８…
過電流抑制モノリシックＩＣ、３９…短絡発生検出回
路、４０…制御回路。
Claims (6)
- 【請求項１】ゲート電圧により導通状態が制御される電
圧駆動型半導体素子の過電流抑制回路において、前記電
圧駆動型半導体素子の主端子の電圧に応じて制御電圧を
低下させることにより、前記電圧駆動型半導体素子に流
れる電流を抑制するようにしたことを特徴とする電圧駆
動型半導体素子の過電流抑制回路。 - 【請求項２】請求項１記載の過電流抑制回路において、
前記電圧駆動型半導体素子の主端子電圧を検出する手段
として、コレクタ端子にカソードを接続したダイオード
を付加し、前記電圧駆動型半導体素子のコレクタ端子の
電圧上昇により、前記ダイオードが非導通状態になる様
にした事を特徴とする電圧駆動型半導体素子の過電流抑
制回路。 - 【請求項３】請求項１記載の過電流抑制回路において、
過電流発生時に前記電圧駆動型半導体素子の制御端子に
印加される制御電圧を低下させる手段として、前記制御
端子間に前記電圧駆動型半導体素子を導通させるのに設
定された制御電圧よりも低い電圧値を有する定電圧回路
を接続することを特徴とする前記電圧駆動型半導体素子
の過電流抑制回路。 - 【請求項４】請求項２記載の過電流抑制回路において、
過電流発生時に前記電圧駆動型半導体素子の制御端子に
印加される制御電圧を低下させる手段として、前記制御
端子間に前記電圧駆動型半導体素子を導通させるのに設
定された制御電圧よりも低い電圧値を有する定電圧回路
を接続し、前記のダイオードの非導通を検知し、かつ前
記定電圧回路を前記電圧駆動型半導体素子の制御端子に
印加させるためのスイッチを有することを特徴とする電
圧駆動型半導体素子の過電流抑制回路。 - 【請求項５】請求項１記載の回路をモノリシックＩＣ上
に構成したことを特徴とする半導体装置。 - 【請求項６】請求項１記載の過電流抑制回路において、
過電流発生時に前記電圧駆動型半導体素子の制御端子に
印加される制御電圧の低下動作時、スイッチング素子の
制御端子電圧変化を短絡発生検出回路で検出し、前記信
号を制御回路に伝達することにより、過電流抑制後電圧
駆動型半導体素子をオフさせることを特徴とする過電流
抑制回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32267597A JP3468067B2 (ja) | 1997-11-25 | 1997-11-25 | 電圧駆動型半導体素子の過電流抑制回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32267597A JP3468067B2 (ja) | 1997-11-25 | 1997-11-25 | 電圧駆動型半導体素子の過電流抑制回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11163698A true JPH11163698A (ja) | 1999-06-18 |
| JP3468067B2 JP3468067B2 (ja) | 2003-11-17 |
Family
ID=18146362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32267597A Expired - Fee Related JP3468067B2 (ja) | 1997-11-25 | 1997-11-25 | 電圧駆動型半導体素子の過電流抑制回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3468067B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001022584A1 (fr) * | 1999-09-20 | 2001-03-29 | Mitsubishi Denki Kabushiki Kaisha | Circuit anti-surtension pour semi-conducteur de puissance |
| DE102004061326B4 (de) * | 2004-02-03 | 2010-01-21 | Nec Electronics Corp., Kawasaki | Integrierte Schaltung |
| US9059709B2 (en) | 2013-01-21 | 2015-06-16 | Denso Corporation | Gate drive circuit for transistor |
-
1997
- 1997-11-25 JP JP32267597A patent/JP3468067B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001022584A1 (fr) * | 1999-09-20 | 2001-03-29 | Mitsubishi Denki Kabushiki Kaisha | Circuit anti-surtension pour semi-conducteur de puissance |
| US6633473B1 (en) | 1999-09-20 | 2003-10-14 | Mitsubishi Denki Kabushiki Kaisha | Overcurrent control circuit of power semiconductor device |
| DE102004061326B4 (de) * | 2004-02-03 | 2010-01-21 | Nec Electronics Corp., Kawasaki | Integrierte Schaltung |
| US9059709B2 (en) | 2013-01-21 | 2015-06-16 | Denso Corporation | Gate drive circuit for transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3468067B2 (ja) | 2003-11-17 |
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