KR20010107980A - 전력 반도체 소자의 과전류 제한 회로 - Google Patents

전력 반도체 소자의 과전류 제한 회로 Download PDF

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Abstract

본 발명은 IGBT 등의 전력 반도체 소자(1)의 과전류 제한 기술에 관한 것이다. 종래의 과전류 보호 회로(1OP)에 따르면, 에미터 전류(i)와 전류 감지 전류 (is)가 과도 상태에서도 동일 동작을 나타내지 않은 경우에는 턴 오프 시에 전류 감지 전류가 순간적으로 증가하는 경향에 있어, 이 경우에는 과전류 보호 회로 중인 MOSFET(2P)의 통전 능력이 증대하여 IGBT(1P)의 턴 오프 스피드가 필요 이상으로 너무 빠르게 되는 결과, 서지 전압이 증대되는 문제점이 발생되고 있다. 그래서, 본 발명에서는 IGBT(1)의 과전류 보호 회로(10)에 있어서 MOSFET(2)의 게이트 전극(2G)과 소스 전극(2S) 사이에 MOSFET(2)의 임계치 전압 이상으로 설정된 순방향 전압을 갖는 다이오드(5)를 순방향으로 바이어스되도록 전압 클램프 회로(4)로서 설치하고 있다. 이에 따라, 감지 저항(3)으로 발생되는 전압치(is, Rs)가 다이오드(5)의 순방향 전압 이상으로 도달하면, 다이오드(5)는 도통하여 MOSFET(2)의 게이트 전압을 순방향 전압에 클램프한다.

Description

전력 반도체 소자의 과전류 제한 회로{OVERCURRENT CONTROL CIRCUIT OF POWER SEMICONDUCTOR DEVICE}
이하에서는, 대표예로서 IGBT의 과전류 제한에 대하여 설명한다.
도 16은 종래 기술의 일례인 IGBT(1P) 및 그 과전류 제한 회로(10P)로 이루어지는 반도체 장치(100P)의 등가 회로를 나타낸다. 도 16의 IGBT(1P)의 에미터 영역에는 소정의 에미터 전류(주 전류: i)를 흘리기 때문에, 복수의 에미터 셀이 병렬 접속되어 있다. 또한, IGBT(1P)는 메인부 외에 상기 에미터 전류(i)를 검출하기 위한 전류 검출 소자(전류 감지부)를 내장하고 있으며, 전류 검출 소자에 접속된 전류 감지 단자(S)로부터 전류 감지 전류(is)를 출력한다. 또한, 기호(G, C 및 E)는 각각 IGBT(1P)의 게이트 단자, 콜렉터 단자 및 에미터 단자이다.
최근, IGBT의 고성능화로 트렌치 게이트형 IGBT나 미세 가공을 실시한 플래너 게이트형 IGBT가 개발되어 오고 있지만, 이들 IGBT는 단위 면적당 채널 영역이 매우 많아, 만일, 부하 단락 상태가 발생되면, 매우 큰 주 전류가 흘러 에너지 손실이 증대하기 때문에 소자의 현저한 특성 열화를 발생시킨다. 그 때문에 IGBT에서는 전류 감지 전류(is)를 모니터하여 과전류가 흐를 때에는 게이트 전압을 강하시킴으로써 주 전류의 제한을 행할 필요성이 있다. 이를 위한 모니터용 회로가 과전류 제한 회로이다.
여기서, 도 16의 과전류 제한 회로(10P)로서는 일반적인 구성을 갖는 것이 나타나 있다. 에미터 전류(i)와 유사한 전류 감지 전류(is)와 감지 저항(3P)의 저항치(Rs)와의 곱으로서 주어지는 전류 감지 단자(S)와 에미터 단자(E) 사이의 전압이 전류 제한용의 n형 MOSFET(2P)의 임계치 전압 이상이 되면, MOSFET(2P)은 ON 상태가 되어 IGBT(1P)의 게이트 영역에 축적된 전하를 바이패스시킴으로써, IGBT(1P)의 게이트 전압을 강하시켜 IGBT(1P)를 OFF 상태로 제어하고, 주 전류(i)의 증대를 억제하는 기능을 담당한다. 또한, 본 회로(10P)는 감지 저항(3P)의 저항치(Rs) 및 MOSFET(2P)의 임계치 전압의 값을 바꿈으로써, 과전류 검출 레벨을 변화시킬 수 있는 이점을 갖는다.
또한, IGBT(1P)의 게이트·에미터 사이에 역 바이어스를 인가하는 경우에는, 도 17에 도시한 바와 같이 IGBT(1P)의 게이트 단자(G)와 MOSFET(2P)의 드레인 사이에 다이오드(8P)를 설치함으로써 역 바이어스를 유지시킬 수 있다.
또한, 도 16 및 도 17에서는 전류 제어용 트랜지스터로서 n형 MOSFET(2P)을 이용하고 있지만, 그 대신에 바이폴라 트랜지스터를 이용하여도 마찬가지의 효과를 얻을 수 있다.
상술한 과전류 제한 회로(1OP)는 에미터 전류(i)와 전류 감지 전류(is)가 과도 상태에 있어서도 동일 동작을 나타내는 경우에는, 안정된 과전류 억제를 실현시킬 수 있다.
그러나, IGBT를 스위칭 동작했을 때의 턴 온 및 턴 오프의 과도 시에 있어서는, 여러가지 요인에 의해 양 전류(i, is)가 동일 동작을 전혀 나타내지 않는 경우가 있다. 예를 들면, IGBT의 내부 구조상, (1) 메인부의 임계치 전압(Vthm)과 전류 감지부의 임계치 전압(Vths)이 다르고, Vthm>Vths의 관계가 성립되는 경우나, (2) 메인부에서의 내부 게이트 저항(Rgm)과 게이트 용량(Cm)에 따라 결정되는 시상수와, 전류 감지부에서의 내부 게이트 저항(Rgs)과 게이트 용량(Cs)에 따라 결정되는 시상수가 설계상 (Rgm×Cm)<(Rgs×Cs)이 되는 경우가 있다. 그리고, 이러한 케이스 (1), (2)가 발생될 때에는 턴 오프 시의 전류 감지 전류(is)의 감쇠가 주 전류(i)의 감쇠보다도 늦어져, 순간적으로 전류 감지 전류(is)가 증가하는 경우가 있다고 보고되어 있다(전기학회 논문지 C, 제115권 1호「전류 감지가 내장된 IGBT의 전류 검출용 유닛 셀에서의 과도 피크 전류 해석과 억제법」 참조).
이러한 경우에 있어서는, 도 16 및 도 17에 예시된 과전류 제한 회로(1OP)는 더이상 안정된 과전류 억제 기능을 발휘할 수 없게 된다. 즉, 상기 요인 (1), (2) 등에 기인하여 전류 감지 전류(is)가 순간적으로 커지면, 전류 감지부에 흐르는 전류(is)와 감지 저항(3P)의 저항치(Rs)와의 곱으로 주어지는 전압이 양 전류(i, is)가 부하 단락 상태에서도 동일 동작을 나타내는 경우의 전압보다도 상승하기 때문에, 전류 제한용 MOSFET(2P)의 게이트 전극에 인가되는 전압이 높아져 MOSFET(2P)의 통전 능력이 필요 이상으로 증대된다. 이 때문에 IGBT(1P)의 게이트 전압을 강하시키는 스피드가 빠르게 된다. 이와 같이, 게이트 전압을 강하시키는 스피드가 빠르게 되면, IGBT(1P)의 턴 오프 스피드가 빠르게 되므로, 그 결과, 회로 인덕턴스와 턴 오프 시의 전류 변화율에 따라 결정되는 서지 전압이 높아지기 때문에, 조건에 따라서는 서지 전압이 소자 내압을 초과하는 경우가 발생된다.
이와 같은 문제점은 MOSFET(2P) 대신에 바이폴라 트랜지스터를 전류 제한용 트랜지스터로서 이용하는 경우 및 전력 반도체 소자로서 종형 파워 MOSFET을 이용하는 경우 중 어느 경우에서도 발생될 수 있는 문제점이다.
〈발명의 개시〉
본 발명은 상술한 문제점을 극복하도록 이루어진 것으로, 어떠한 조건 및 상태에서도 과전류 제한 시의 전력 반도체 소자의 턴 오프 스피드를 올리지 않고, 항상 안정된 과전류 제한 동작을 실현 가능하게 하는 것을 목적으로 한다.
제1 국면에 따른 발명은, 주 전류를 흘리기 위한 제1 영역 및 제2 영역과, 상기 제1 영역으로부터 상기 제2 영역으로 흐르는 상기 주 전류를 제어하기 위한 제3 영역과, 상기 제2 영역으로부터 전류 감지 전류를 흘리기 위한 전류 검출용 영역과, 상기 제1 영역, 상기 제2 영역, 상기 제3 영역 및 상기 전류 검출용 영역에 각각 접속된 제1 전극 단자, 제2 전극 단자, 제3 전극 단자 및 전류 감지 단자를 갖는 전력 반도체 소자의 과전류 제한 회로에 있어서, 상기 제2 전극 단자와 상기전류 감지 단자 사이에 접속된 저항과, 상기 제3 전극 단자, 상기 제2 전극 단자 및 상기 전류 감지 단자에 각각 접속된 제1 주 전극, 제2 주 전극 및 주 제어 전극을 구비하고, 상기 주 제어 전극에 제1 제어 전압 이상의 전압이 인가될 때는 ON 상태가 되어 상기 제1 주 전극으로부터 상기 제2 주 전극으로 전류를 흘리는 트랜지스터와, 상기 트랜지스터의 상기 주 제어 전극과 상기 제2 주 전극 사이에 접속되어 있으며, 상기 전류 감지 전류와 상기 저항 값과의 곱으로 정해지는 전압이 상기 제1 제어 전압 이상의 소정의 값이 되었을 때, 상기 주 제어 전극에 인가되는 전압을 상기 제1 제어 전압 이상의 제2 제어 전압에 클램프하는 전압 클램프 회로를 구비하는 것을 특징으로 한다.
제2 국면에 따른 발명은, 제1 국면에 따른 과전류 제한 회로에 있어서, 상기 전압 클램프 회로는 상기 트랜지스터의 상기 주 제어 전극 및 상기 제2 주 전극에 각각 접속된 제1 전극 및 제2 전극을 갖고, 상기 전류 감지 전류와 상기 저항 값과의 곱으로 정해지는 상기 전압이 상기 소정의 값이 될 때에 ON 상태가 되어 상기 제1 전극으로부터 상기 제2 전극으로 전류를 흘리는 다이오드를 구비하고 있으며, 상기 제2 제어 전압은 상기 제1 전극과 상기 제2 전극 사이의 전압에 기초하여 정해지며, 또한 상기 제1 제어 전압 이상인 것을 특징으로 한다.
제3 국면에 따른 발명은, 제2 국면에 따른 과전류 제한 회로에 있어서, 상기 다이오드는 순방향으로 바이어스되도록 접속되어 있는 것을 특징으로 한다.
제4 국면에 따른 발명은, 제3 국면에 따른 과전류 제한 회로에 있어서, 상기 다이오드는 PN 접합 다이오드인 것을 특징으로 한다.
제5 국면에 따른 발명은, 제2 국면에 따른 과전류 제한 회로에 있어서, 상기 다이오드는 역방향으로 바이어스되도록 접속되어 있는 것을 특징으로 한다.
제6 국면에 따른 발명은, 제3 국면에 따른 과전류 제한 회로에 있어서, 상기 다이오드는 PN 접합 다이오드인 것을 특징으로 한다.
제7 국면에 따른 발명은, 제3 국면에 따른 과전류 제한 회로에 있어서, 상기 다이오드는 쇼트 키 배리어 다이오드인 것을 특징으로 한다.
제8 국면에 따른 발명은, 제1 국면에 따른 과전류 제한 회로에 있어서, 상기 트랜지스터를 제1 트랜지스터로 정의하고, 상기 저항은 상기 전류 감지 단자에 접속된 일단을 갖는 제1 저항과, 상기 제1 저항의 타단에 접속된 일단과 상기 제2 전극 단자에 접속된 타단을 갖는 제2 저항을 구비하고, 상기 전압 클램프 회로는 상기 트랜지스터의 상기 주 제어 전극, 상기 제2 주 전극 및 상기 제1 저항의 상기 타단에 각각 접속된 제1 전극, 제2 전극 및 제어 전극을 갖고, 상기 전류 감지 전류와 상기 저항 값과의 곱으로 정해지는 상기 전압이 상기 소정의 값이 될 때에 ON 상태가 되어 상기 제1 전극으로부터 상기 제2 전극으로 전류를 흘리는 제2 트랜지스터를 구비하고 있으며, ON 상태에서 상기 제2 트랜지스터의 상기 제1 전극과 상기 제2 전극 사이의 전압은 상기 제1 제어 전압 이상으로 설정되어 있으며, 상기 제2 제어 전압은 상기 제1 전극과 상기 제2 전극 사이의 상기 전압에 기초하여 정해지는 것을 특징으로 한다.
제9 국면에 따른 발명은, 제8 국면에 따른 과전류 제한 회로에 있어서, 상기 제2 트랜지스터는 MOSFET인 것을 특징으로 한다.
제10 국면에 따른 발명은, 제1 국면에 따른 과전류 제한 회로에 있어서, 상기 제2 트랜지스터는 바이폴라 트랜지스터인 것을 특징으로 한다.
제11 국면에 따른 발명은, 제1 국면에 따른 과전류 제한 회로에 있어서, 상기 트랜지스터의 상기 제1 주 전극은 제1 전극과, 상기 제3 전극 단자 및 상기 제1 전극에 각각 접속된 일단 및 타단을 갖고, 순방향 바이어스 시에는 상기 일단으로부터 상기 타단측으로 전류를 흘리는 다이오드를 구비하는 것을 특징으로 한다.
제12 국면에 따른 발명은, 제1 국면에 따른 과전류 제한 회로에 있어서, 상기 트랜지스터는 MOSFET인 것을 특징으로 한다.
제13 국면에 따른 발명은, 제1 국면에 따른 과전류 제한 회로에 있어서, 상기 트랜지스터는 바이폴라 트랜지스터인 것을 특징으로 한다.
제14 국면에 따른 발명은, 제1 국면에 따른 과전류 제한 회로에 있어서, 상기 저항, 상기 트랜지스터 및 상기 전압 클램프 회로는 반도체 기판 상에 집적화되어 있는 것을 특징으로 한다.
제15 국면에 따른 발명은, 제1 국면에 따른 과전류 제한 회로에 있어서, 상기 과전류 제한 회로는 상기 전력 반도체 소자를 갖는 반도체 장치 내에 포함되어 있는 것을 특징으로 한다.
제16 국면에 따른 발명은, 주 전류를 흘리기 위한 제1 영역 및 제2 영역과, 상기 제1 영역으로부터 상기 제2 영역으로 흐르는 상기 주 전류를 제어하기 위한 제3 영역과, 상기 제2 영역으로부터 전류 감지 전류를 흘리기 위한 전류 검출용 영역과, 상기 제1 영역, 상기 제2 영역, 상기 제3 영역 및 상기 전류 검출용 영역에각각 접속된 제1 전극 단자, 제2 전극 단자, 제3 전극 단자 및 전류 감지 단자를 갖는 전력 반도체 소자의 과전류 제한 회로에 있어서, 상기 제2 전극 단자와 상기 전류 감지 단자 사이에 접속된 저항, 상기 제3 전극 단자, 상기 제2 전극 단자 및 상기 전류 감지 단자에 각각 접속된 제1 주 전극, 제2 주 전극 및 주 제어 전극을 구비하고, 상기 주 제어 전극에 제1 제어 전압 이상의 전압이 인가될 때에는 ON 상태가 되어 상기 제1 주 전극으로부터 상기 제2 주 전극으로 전류를 흘리는 트랜지스터와, 상기 트랜지스터의 상기 주 제어 전극과 상기 제2 주 전극 사이에 접속되어 있으며, 상기 전류 감지 전류와 상기 저항 값과의 곱으로 정해지는 전압이 상기 제1 제어 전압 이상의 소정의 값이 되었을 때, 상기 주 제어 전극에 인가되는 전압을 상기 제1 제어 전압 이상의 제2 제어 전압에 클램프하는 전압 클램프 수단을 포함하는 것을 특징으로 한다.
제17 국면에 따른 발명은, 주 전류를 흘리기 위한 제1 영역 및 제2 영역과, 상기 제1 영역으로부터 상기 제2 영역으로 흐르는 상기 주 전류를 제어하기 위한 제3 영역과, 상기 제2 영역으로부터 전류 감지 전류를 흘리기 위한 전류 검출용 영역과, 상기 제1 영역, 상기 제2 영역, 상기 제3 영역 및 상기 전류 검출용 영역에 각각 접속된 제1 전극 단자, 제2 전극 단자, 제3 전극 단자 및 전류 감지 단자를 갖는 전력 반도체 소자와, 상기 제2 전극 단자와 상기 전류 감지 단자 사이에 접속된 저항과, 상기 제3 전극 단자, 상기 제2 전극 단자 및 상기 전류 감지 단자에 각각 접속된 제1 주 전극, 제2 주 전극 및 주 제어 전극을 구비하고, 상기 주 제어 전극에 제1 제어 전압 이상의 전압이 인가될 때에는 ON 상태가 되어 상기 제1 주전극으로부터 상기 제2 주 전극으로 전류를 흘리는 트랜지스터와, 상기 트랜지스터의 상기 주 제어 전극과 상기 제2 주 전극 사이에 접속되어 있으며, 상기 전류 감지 전류와 상기 저항 값과의 곱으로 정해지는 전압이 상기 제1 제어 전압 이상의 소정의 값이 되었을 때, 상기 주 제어 전극에 인가되는 전압을 상기 제 1 제어 전압 이상의 제2 제어 전압에 클램프하는 전압 클램프 회로를 구비하는 것을 특징으로 한다.
본 발명의 제1 내지 제17의 각 국면에 따르면, 전류 감지 전류가 증대하여 전류 감지 전류와 저항 값과의 곱으로 정해지는 전압이 제1 제어 전압 이상의 전압치에 도달하였을 때에는 트랜지스터의 주 제어 전극에 인가되는 전압은 제1 제어 전압 이상의 전압치에 대응하는 제2 제어 전압에 클램프되어 트랜지스터의 통전 능력의 증대는 억제되고, 그 결과 전력 반도체 소자의 제3 전극 단자에 인가되는 제어 전압을 강하시키는 스피드 내지는 속도가 일정한 값으로 제한되어 그 이상으로 빠르게 되지 않는다. 따라서, 부하 단락 상태 등의 상태에서 주 전류와 전류 감지 전류가 동일 동작을 나타내지 않은 경우라도 그와 같은 상황에 관계없이, 전력 반도체 소자의 턴 오프 시의 서지 전압을 억제하여 항상 안정된 과전류 제한 동작을 실현시킬 수 있다.
특히, 본 발명의 제3 및 제4 국면에 따르면, 트랜지스터의 제1 제어 전압과 다이오드의 순방향 전압은 동일한 온도 의존성을 갖기 때문에, 온도 변화에 대해서도 한층 안정된 과전류 동작이 가능해진다.
본 발명의 목적, 특징, 국면 및 이점에 대해서는 상술한 것 이외의 것도 포함시켜 첨부 도면과 함께 이하에 상술한다.
본 발명은 예를 들면, 절연 게이트형 바이폴라 트랜지스터(이하, IGBT라 기술함), 또는 종형 파워 MOSFET으로 대표되는 게이트 전압 제어형 전력 반도체 소자의 과전류 제한 시의 안정화 기술에 관한 것이다.
도 1은 제1 실시예에 따른 반도체 장치의 회로 구성을 나타내는 도면이다.
도 2는 전류 감지가 내장된 IGBT의 내부 구조를 부분적으로 나타내는 종단면 도이다.
도 3은 종래의 과전류 제한 회로를 디바이스 시뮬레이션했을 때의 등가 회로를 나타내는 도면이다.
도 4는 제1 실시예에 따른 과전류 제한 회로를 디바이스 시뮬레이션했을 때의 등가 회로를 나타내는 도면이다.
도 5 및 도 6은 종래의 과전류 제한 회로에 대한 디바이스 시뮬레이션 결과를 나타내는 도면이다.
도 7 및 도 8은 제1 실시예에 따른 과전류 제한 회로에 대한 디바이스 시뮬레이션 결과를 나타내는 도면이다.
도 9는 과전류 제한 회로의 전류 제한용 MOSFET을 반도체 기판 상에 형성할 때의 MOSFET을 나타내는 종단면도이다.
도 10은 과전류 제한 회로의 감지 저항을 반도체 기판 상에 형성할 때의 감지 저항을 나타내는 종단면도이다.
도 11은 과전류 제한 회로의 전압 클램프용 다이오드를 PN 접합 다이오드로서 반도체 기판 상에 형성할 때의 다이오드의 구성을 나타내는 종단면도이다.
도 12는 제1 실시예의 변형예에 따른 반도체 장치의 회로 구성을 나타내는도면이다.
도 13은 제2 실시예에 따른 반도체 장치의 회로 구성을 나타내는 도면이다.
도 14는 과전류 제한 회로의 전압 클램프용 다이오드를 쇼트 키 배리어 다이오드로서 반도체 기판 상에 형성할 때의 다이오드의 구성을 나타내는 종단면도이다.
도 15는 제3 실시예에 따른 반도체 장치의 회로 구성을 나타내는 도면이다.
도 16은 종래의 과전류 제한 회로의 일례를 나타내는 도면이다.
도 17은 종래의 과전류 제한 회로의 다른 일례를 나타내는 도면이다.
〈발명을 실시하기 위한 최량의 형태〉
본 실시예는, ① 전력 반도체 소자와, ② 부하 단락 시 등에 전력 반도체 소자에 흐르는 과전류를 제어하기 위한 제어 회로에 대응하는 과전류 제한 회로를 적어도 갖는 반도체 장치에 관한 것이다. 여기서, ① 전력 반도체 소자는 게이트 전극 내지는 제어 전극을 갖고, 또한 전극에 인가되는 제어 전압에 따라 제1 전극 단자와 제2 전극 단자 사이에 흐르는 주 전류의 양을 제어하는 스위칭 소자이며, 예를 들면, IGBT, 또는 종형 파워 MOSFET으로 이루어진다. 더구나 전력 반도체 소자는 주 전류가 과전류 상태에 있다고 평가되어야 할 값이 되는 지의 여부를 검출하기 위해 이용되는 전류 감지 전류를 생성·출력하는 전류 검출용 영역을 갖는다. 한편, ② 과전류 제어 회로는 (ⅰ) 감지 저항과, (ⅱ) 전류 제한용 트랜지스터와, (ⅲ) 전압 클램프 회로를 적어도 구비한다. 특히 본 실시예에 있어서 중핵을 이루는 것이 상기 전압 클램프 회로이고, 과전류 제한 회로는 전류 제한용 트랜지스터의 주 제어 전압과 제2 주 전극 사이에 배치되어 있으며, 또한 감지 저항으로 발생되는 전압에 따라 전류 제한용 트랜지스터의 주 제어 전압을 클램프하여 트랜지스터의 통전 능력을 클램프 시의 능력보다도 증대되지 않도록 제어하는 기능을 갖는다. 이 경우 상기 전압 클램프 회로를 다이오드를 이용하여 구성하는 경우가 후술의 제1 실시예 및 제2 실시예이고, 전압 클램프 회로를 MOSFET이나 바이폴라 트랜지스터 등의 스위칭 소자로 구성하는 경우가 제3 실시예에 상당한다.
이하 도면을 참조하여 제1 실시예 내지 제3 실시예를 각각 순차적으로 기재한다.
〈제1 실시예〉
도 1은 본 실시예에 따른 반도체 장치(100)의 구성을 나타내는 회로도이다. 반도체 장치(100)는 크게 나누어 전력 반도체 소자로서의 IGBT(1) 및 과전류 제한 회로 (10)로 이루어진다. 이 중, IGBT(1)의 내부 구조의 일부를 도 2에 나타낸다.
본 IGBT(1)는 스위칭 기능 외에 전류 감지 기능도 갖고, 등가 회로는 후술하는 도 4에도 도시된 바와 같이, 메인부 PMIGBT와 전류 감지부 PSIGBT가 병렬 접속되어 이루어지는 소자로서 나타내게 된다. 즉, 도 2에 예시한 바와 같이 IGBT(1)는 도 1에 도시한 주 전류(i)를 그 사이에서 흘리기 위한 제1 영역 내지는 콜렉터 영역 및 제2 영역 내지는 에미터 영역과, 주 전류(i)를 제어하기 위한 제3 영역 내지는 게이트 영역과, 상기 에미터 영역 내에 형성되고, 또한 에미터 영역으로부터 도 1에 도시된 전류 감지 전류(is)를 외부로 흘리기 위한 전류 검출용 영역 내지는 전류 감지 영역과, 상기 콜렉터 영역에서의 콜렉터 전극(도시하지 않음)에 접속된제1 전극 단자 내지는 콜렉터 단자(C: 도 1 참조)와, 상기 에미터 영역에서의 에미터 전극(11)에 접속된 제2 전극 단자 내지는 에미터 단자(E: 도 1)와, 상기 게이트 영역에서의 게이트 전극에 접속된 제3 전극 단자 내지는 게이트 단자(G: 도 1)와, 상기 전류 검출용 영역의 전류 감지 전극(12)에 접속된 전류 감지 단자(S: 도 1)를 갖는다.
한편, 과전류 제한 회로(10)는 도 1에 도시한 각 구성 요소를 갖는다. 즉, 본 회로(10)는 ① 에미터 단자(E)와 전류 감지 단자(S) 사이에 접속되며, 또한 저항치(Rs)를 갖는 감지 저항(3)과, ② IGBT(1)의 게이트 단자(G), 에미터 단자(E) 및 전류 감지 단자(S)에 각각 접속된 제1 주 전극(2D), 제2 주 전극(2S) 및 주 제어 전극(2G)을 갖고, 주 제어 전극(2G)에 적어도 제1 제어 전압이 인가되었을 때, ON 상태가 되며, 이 때 제1 주 전극(2D)으로부터 제2 주 전극(2S)으로 향하여 IGBT(1)의 게이트 영역에 축적된 전하가 바이패스 전류로서 흐르는 트랜지스터(2)를 갖는다. 이 트랜지스터(2)의 구체적인 예로서는 (npn형, 또는 pnp형의) 바이폴라 트랜지스터이여도 좋고, (n형, 또는 p형의) MOSFET이여도 좋다. 여기서는, 과전류 상태일 때, IGBT(1)에 있어서의 게이트 전압을 강하시키는 소자인 트랜지스터(2)로서 n형 MOSFET을 이용하고 있다. 따라서, 상기 단자(2D, 2S 및 2G)는 각각 드레인 전극 소스, 전극 및 게이트 전극에 해당되고, 또한 상기 제 1 제어 전압은 MOSFET(2)의 임계치 전압에 상당한다.
더욱 상기 회로(10)는 ③순방향으로 바이어스되도록 MOSFET(2)의 게이트 전극(2G)과 소스 전극(2S) 사이에 접속된 적어도 하나의 다이오드(5)로 구성되는 전압 클램프 회로(4)를 갖고 있다. 여기서, 다이오드(5)의 순방향 전압은 MOSFET(2)의 임계치 전압 이상으로 설정되어 있으며, 그 제1 전극, 또는 애노드 전극(5A) 및 제2 전극, 또는 캐소드 전극(5K)은 각각 게이트 전극(2G) 및 소스 전극(2S)에 접속되어 있다. 이 다이오드(5)의 구체적인 예로서는 쇼트 키 배리어 다이오드라도 가능하지만, 바람직하게는 PN 접합 다이오드가 이용된다.
이상과 같이, 상기 회로(10)가 구성되어 있기 때문에 IGBT(1)가 ON 상태에 있고, 주 전류(i)가 통상치의 범위 내에 있을 때에는, 전류 감지 전류(is)와 저항치(Rs)와의 곱으로 주어지는 전압은 다이오드(5)의 순방향 전압보다도 작기 때문에, 다이오드(5)는 OFF 상태에 있으며, MOSFET(2)의 게이트 전압은 전압 클램프 회로 (4)에 의해 클램프되지 않고, 상기 전압치(is×Rs)가 MOSFET(2)의 게이트 전극(2G)에 인가되어, MOSFET(2)은 그 전압에 따른 통전 능력을 발휘한다. 이에 대하여 본 장치(100)의 콜렉터 단자(C), 또는 에미터 단자(E)에 접속된 외부의 부하가 단락하는 등의 이상 사태가 발생되면, 주 전류(i)는 통상 시보다도 증대하여 과전류라고 판단되는 전류치가 되며(과전류 상태의 발생), 이에 따라 전류 감지 전류(is)도 증대하고, 이미 상술한 바와 같이 양 전류(i, is)가 과도 시에 동일 동작을 나타내지 않을 때에는, 전류 감지 전류(is)가 순간적으로 급증된다. 그 결과, 전압치(is× Rs)도 급증하게 되지만, 그 과정에서 전압치(is×Rs)가 소정의 값, 즉, 다이오드(5)의 순방향 전압의 값에까지 도달하면, 다이오드(5)는 ON 상태 내지는 도통 상태가되고, 순방향 전압에 기초하여 MOSFET(2)의 게이트 전압(전류 감지·에미터 간 전압)이 결정되며, 또한 전류 감지·에미터 간 전압이 더이상 다이오드(5)의 순방향 전압보다도 커지지 않게 된다. 즉, [전압치(is×Rs) ≥(다이오드(5)의 순방향 전압]으로 되어 있는 상태에 있어서는, 전압 클램프 회로(4)는 MOSFET(2)의 게이트 전극(2G)에 인가되는 전압을 다이오드(5)의 순방향 전압에 동등한 제2 제어 전압(=일정치)에 클램프한다. 이에 따라, MOSFET(2)의 통전 능력은 더이상 상승할 수 없게 되어 일정치가 되는 결과, MOSFET(2)은 IGBT(1)의 게이트 전압을 강하시키는 스피드를 일정치로 안정화시켜 IGBT(1)를 OFF 상태로 계속 유지한다.
본원 발명자는, 전압 클램프 회로(4)가 있는 경우와, 전압 클램프 회로(4)가 없는 경우의 디바이스 시뮬레이션을 행하였기 때문에, 그 결과를 이하에 기술한다. 우선, 도 3 및 도 4는 함께 디바이스 시뮬레이션에 이용한 등가 회로를 나타내고 있으며, 특히 도 3은 종래의 전류 억제 회로를 이용하고, 도 4는 전압 클램프 회로(4)의 구성 소자로서 복수의 다이오드(도 4 중의 D3, D4)를 이용하고, 또한 순방향으로 바이어스되도록 각 다이오드(D3, D4)를 직렬 접속한 경우의 전류 억제 회로를 각각 나타내고 있다. 또한, 도 3 및 도 4 중, 기호(LP)는 외부의 부하를 나타내며, 기호(D2)는 프리휠 다이오드를 나타내며, 기호(L2, L3)는 단자에 있어서의 인덕턴스 성분을 나타내며, 기호(LS1∼LS4)는 배선 상의 기생 인덕턴스 성분을 나타내고 있다.
다음으로, 도 5 및 도 5의 부분 확대도인 도 6은, 도 3의 종래 회로에서 부하(LP)가 단락 상태에 있을 때의 시뮬레이션 결과인 스위칭 파형을 나타내고 있다. 도 6에서 알 수 있는 바와 같이, 과전류 억제가 개시될 때, 즉, IGBT(1P)의 주 전류(ICE)가 최대치로부터 감소하기 시작했을 때에 있어서는 콜렉터 에미터 간 전압 (VCE)은 700V를 초과하는 최대치까지 순간적으로 도달하며, 턴 오프 시의 서지 전압이 크다.
한편, 도 7 및 도 7의 부분 확대도인 도 8은, 도 4의 회로에서 부하(LP)가 단락 상태에 있는 경우의 시뮬레이션 결과인 스위칭 파형을 나타내고 있다. 도 8로부터, 과전류 억제가 개시된 직후, IGBT(1)의 콜렉터 에미터 간 전압(VCE)이 도달하는 최대치는 700V 미만이다.
이들 시뮬레이션 결과로부터 알 수 있는 바와 같이, 도 1 및 도 4의 과전류 제어 회로가 도 16 및 도 3의 종래의 과전류 억제 회로보다도 과전류 제한 상태에서의 턴 오프 시의 서지 전압이 보다 낮은 레벨로 억제되어 있다.
또한, 상기 다이오드(5)를 후술한 바와 같이, 예를 들면, 폴리실리콘 내에 제조하는 경우에는 다이오드(5)의 순방향 전압을 ①다이오드(5)를 구성하는 부분의 면적과, ②직렬 접속되는 다이오드 수를 파라미터로 함으로써, 용이하게 변화시킬 수 있다. 이와 같이 다이오드(5)의 순방향 전압을 변화시키는 것은 상기 제2 제어 전압의 설정치를 바꾸는 것이 되기 때문에, 게이트 전압 클램프 시의 MOSFET(2)의 통전 능력을 바꾸는 것에 연결된다.
부언하여, 도 1의 구성에 따르면, 온도 의존성에 대해서도 이점을 얻을 수 있다. 즉, 과전류 제한용 트랜지스터(2)로서 MOSFET, 또는 바이폴라 트랜지스터중, 어느 하나를 이용하는 경우에 대해서도 트랜지스터(2)의 임계치 전압은 온도에 대하여 부적 의존성이 있고, 다이오드(5)의 순방향 특성의 온도 의존성도 또한 부적 관계가 되기 때문에, 본 회로(10)는 온도 변화에 대해서도 보다 안정된 동작을 실현 가능하게 한다.
여기서, 도 1의 과전류 제한 회로(10)의 각 구성 요소(2∼4)를 각각 분리된 부품으로서 구성하고, 이들 부품(2∼4)을 예를 들면, 프린트 기판, 또는 세라믹 기판 등의 기판 상에 탑재함으로써 본 회로(10)를 구성할 수도 있다. 그러나, 그 대신에 하나의 n형, 또는 p형 실리콘 반도체 기판 상에 각 부(2∼4)를 형성하여 본 회로(10)를 집적 회로로서 구성하여도 좋다. 후자의 경우에 있어서의 각 부(2∼4)가 구체적인 구조 예를, 모재로서의 반도체 기판이 n형 실리콘 기판이라고 한 경우에 대하여, 도 9 내지 도 11의 종단면도에 각각 도시한다. 또한, 도 9 내지 도 11 중의 각 참조번호는 각각 다음의 것을 나타낸다. 즉, 참조번호(20)는 n형 Si 기판, 참조번호(21)는 소스 전극층, 참조번호(22)는 게이트 전극층, 참조번호 (23)는 드레인 전극층, 참조번호(24, 25, 33, 및 53)는 절연층으로서의 SiO2막, 참조번호(26)는 게이트 절연막으로서의 SiO2막, 참조번호(27)는 게이트 전극으로서의 폴리실리콘층, 참조번호(28)는 n+층, 참조번호(29)는 p형 웰 영역, 참조번호(34)는 저항체층, 참조번호(31)는 감지 저항(3)의 한 쪽 단자, 참조번호(32)는 다른 쪽 단자, 참조번호(51)는 캐소드 전극층, 참조번호(52)는 애노드 전극층, 참조번호 (54)는 n형 폴리실리콘 영역, 그리고 참조번호(55)는 p형 폴리실리콘 영역이다.
또한, 과전류 제한 회로(10)의 트랜지스터(2)로서 npn형 바이폴라 트랜지스터를 이용하는 경우에는 트랜지스터(2)의 제1 주 전극, 제2 주 전극 및 주 제어 전극은 각각 콜렉터 전극, 에미터 전극 및 베이스 전극에 해당하게 된다.
〈제1 실시예의 변형예〉
도 1 중의 과전류 제한 회로(10)를 도 17의 경우와 같이 IGBT(1)의 게이트 단자(G) 및 전류 제한용 MOSFET의 드레인 전극에 애노드 전극 및 캐소드 전극이 각각 접속된 다이오드(8)를 갖는 경우에도 적용할 수 있다. 그 경우에는 트랜지스터 (2)의 제1 주 전극(2D)은 트랜지스터(2) 자신의 제1 전극(D)과 다이오드(8)로 이루어진다. 그 일례를 도 12에 도시한다.
〈제2 실시예〉
제2 실시예의 특징점은 전압 클램프 회로를 적어도 하나의 다이오드로 구성함과 함께(이 점에서는 제1 실시예와 공통임), 다이오드의 역방향 전압 내지는 내압을 적극적으로 클램프 전압으로서 이용하고 있다는 점에 있다. 이하, 도면에 기초하여 이 점을 상술한다.
도 13은 본 실시예에 따른 반도체 장치(100), 따라서 IGBT(1) 및 과전류 제한 회로(10)의 구성을 나타낸다. 본 도면에 있어서도 과전류 상태일 때, IGBT(1)의 게이트 전압을 강하시키기 위한 소자인 트랜지스터(2)로서 n형 MOSFET을 이용하고 있다. 그리고, 여기서는 MOSFET(2)의 게이트 전극(2G)과 소스 전극(2S) 사이에 역방향으로 바이어스되도록 다이오드(6)를 접속함으로써 전압 클램프 회로(4)를 실현하고 있다. 그리고, 다이오드(6)의 내압은 MOSFET(2)의 임계치 전압 이상으로설정된다.
이상으로부터, 본 실시예에서는 클램프 전압인 제2 제어 전압이 다이오드(6)의 내압과 동등하게 된다. 즉, 감지 저항(3)의 저항치(Rs)와 전류 감지 전류(is)와의 곱이 다이오드(6)의 내압 미만일 때에는 전압치(is×Rs)로써 MOSFET(2)의 게이트 전압이 결정되지만, 상기 전압치(is×Rs)가 다이오드(6)의 내압 이상으로까지 증대될 때에는 다이오드(6)가 ON 상태가 되는 결과, MOSFET(2)의 게이트 전극(2G)에는 다이오드(6)의 내압보다도 큰 전압이 더이상 인가되지 않게 되며, 제1 실시예와 마찬가지의 결과를 얻을 수 있게 된다.
또한, 다이오드(6)를 PN 접합 다이오드로 구성하는 것으로 하고, 또한 도 10에 도시한 바와 같이 폴리실리콘 내에 PN 접합 다이오드를 제조하는 경우에는, 다이오드(6)의 내압을 P층 및 N층의 농도를 파라미터로 함으로써, 용이하게 변화시킬 수 있다.
또한, 다이오드(6)를 쇼트 키 배리어 다이오드로서 구성하여도 본 경우에서는 바람직한 결과를 얻을 수 있다. 이 경우의 다이오드(6)의 집적화 예를 도 14에 도시한다. 도 14 중, 참조번호(61)는 애노드층, 참조번호(62)는 캐소드층이며, 양 층(61, 62)은 함께 Al층(알루미늄층)에 1%의 Si를 함유시켜 이루어지는 합금층이다. 또한, 참조번호(63)는 SiO2막(절연층)이다.
〈제3 실시예〉
본 실시예에서는, 제1 실시예 및 제2 실시예에 있어서 설명된 전류 제한용트랜지스터(2)를 「제1 트랜지스터」로 정의한다. 그리고 본 실시예에서는 전압 클램프 회로(4)를 제2 트랜지스터로써 구성하고 있다. 그 때문에 감지 저항(3)을 제1 및 제2 저항으로 분할하고, 제2 트랜지스터의 제어 전극을 제1 저항과 제2 저항 사이의 절점에 접속함과 함께, ON 상태에서의 제2 트랜지스터의 제1 전극과 제2 전극 사이의 전압(상술한 제2 제어 전압에 해당)이 제1 트랜지스터의 상기 제1 제어 전압 이상으로 설정되어 있다. 이하 도면을 참조하여 본 실시예의 특징점을 상술한다.
도 15는 본 실시예에 있어서의 IGBT(1) 및 과전류 제한 회로(10)의 구성을 나타내는 도면이다. 본 도면에 있어서도 과전류 상태 시에 IGBT(1)의 게이트 전압을 강하시키는 소자인 제1 트랜지스터(2)에는 n형 MOSFET을 사용하고 있다. 그리고, 본 실시예에서는 전압 클램프 회로(4)를 구성하는 제2 트랜지스터(7)로서 MOSFET(2)의 게이트 전극(2G) 및 소스 전극(2S)에 각각 접속된 제1 전극 내지는 드레인 전극(7D) 및 제2 전극 내지는 소스 전극(7S)을 갖는 클램프용의 n형 MOSFET이이용되고 있다. 더구나 클램프용 MOSFET(7)의 제어 전극 내지는 게이트 전극(7G)은 그 일단이 전류 감지 단자(S)에 접속된 저항치(Rs1)의 제 1 저항(31)의 타단, 또는 저항치(Rs2)의 제2 저항(32)의 일단에 접속되어 있다. 또한 ON 상태에서의 MOSFET(7)의 드레인-소스 간 전압(=제2 제어 전극)은 MOSFET(2)의 임계치 전압(= 제1 제어 전압) 이상으로 설정되어 있다.
현재, 감지 저항(3)의 저항치(Rs)와 전류 감지 전류(is)와의 곱으로 주어지는 전압이 소정의 값 미만으로 있을 때, 즉, 제2 저항(32)으로 발생되는 전압이 MOSFET(7)의 임계치 전압 미만일 때에는, 전압치(is×Rs)로써 MOSFET(2)의 게이트 전압이 결정되어 MOSFET(2)은 그 게이트 전압에 따른 통전 능력을 갖는 상태로 되어 있다.
여기서, 부하 단락 등의 이상 상태가 발생된 결과, 주 전류(i)가 과전류 상태가 된 경우를 생각한다. 이 때 전압치(is×Rs)가 급증하여 MOSFET(2)의 임계치 및 감지 저항(3)의 저항 분할비와의 관계로 정해지는 소정의 값 이상이 되면, 제2 저항(32)으로 발생되는 전압[is×Rs2/(Rs1+Rs2)]이 MOSFET(7)의 임계치 전압 이상이 되어 MOSFET(7)은 ON 상태가 된다. 이 때 MOSFET(2)의 게이트 전압은 MOSFET(7)의 ON 상태 시의 드레인-소스 간 전압(≥MOSFET(2)의 임계치 전압)에 클램프되고, 이후 그 값보다도 커지지 않는다. 그 결과 MOSFET(2)의 통전 능력은 안정화되고 IGBT(1)의 게이트 전압을 강하시키는 스피드도 일정치로 안정화되어, 턴 오프 시의 서지 전압이 억제된다.
본 실시예에 있어서도 제2 트랜지스터(7)의 구성예로서 p형 MOSFET, 또는 바이폴라 트랜지스터를 이용할 수 있다.
또한, 도 15의 과전류 제한 회로(10)를 도 17의 다이오드(8)를 포함하는 경우에도 적용할 수 있다.
또한, 도 15의 과전류 제한 회로(10)를 상술한 도 9 및 도 10을 이용하여 집적화하여도 좋다.
(부기)
제1 실시예 내지 제3 실시예에서 기술한 반도체 장치(100) 자체를 실리콘 기판 상에 집적화할 수도 있다.
이상, 본 발명의 실시예를 상세히 개시하고 기술하였지만, 이상의 기술은 본 발명의 적용 가능한 국면을 예시한 것이고, 본 발명은 이들에 한정되는 것은 아니다. 즉, 기술한 국면에 대한 여러가지 수정이나 변형예를 본 발명의 범위로부터 일탈하지 않는 범위 내에서 생각하는 것은 가능하다.
본 발명에 따른 반도체 장치는, 예를 들면, 전기 철도 분야에서의 컨버터 장치, 또는 인버터 장치, 또는 보조 전원 장치에 적용할 수 있으며, 또한 액티브 필터나 철강 압연 등의 분야에서 대용량 공업용 컨버터 장치·인버터 장치에도 응용할 수 있다.

Claims (17)

  1. 주 전류(i)를 흘리기 위한 제1 영역 및 제2 영역과, 상기 제1 영역으로부터 상기 제2 영역으로 흐르는 상기 주 전류를 제어하기 위한 제3 영역과, 상기 제2 영역으로부터 전류 감지 전류(is)를 흘리기 위한 전류 검출용 영역과, 상기 제1 영역, 상기 제2 영역, 상기 제3 영역 및 상기 전류 검출용 영역에 각각 접속된 제1 전극 단자(C), 제2 전극 단자(E), 제3 전극 단자(G) 및 전류 감지 단자(S)를 갖는 전력 반도체 소자(1)의 과전류 제한 회로(10)이며,
    상기 제2 전극 단자와 상기 전류 감지 단자 사이에 접속된 저항(3)과,
    상기 제3 전극 단자, 상기 제2 전극 단자 및 상기 전류 감지 단자에 각각 접속된 제1 주 전극(2D), 제2 주 전극(2S) 및 주 제어 전극(2G)을 구비하고, 상기 주 제어 전극에 제1 제어 전압 이상의 전압이 인가될 때에는 ON 상태가 되어 상기 제1 주 전극으로부터 상기 제2 주 전극으로 전류를 흘리는 트랜지스터(2)와,
    상기 트랜지스터의 상기 주 제어 전극과 상기 제2 주 전극 사이에 접속되어 있으며, 상기 전류 감지 전류와 상기 저항 값과의 곱으로 정해지는 전압이 상기 제1 제어 전압 이상의 소정의 값이 되었을 때, 상기 주 제어 전극에 인가되는 전압을 상기 제1 제어 전압 이상의 제2 제어 전압에 클램프하는 전압 클램프 회로(4)
    를 구비하는 것을 특징으로 하는 과전류 제한 회로.
  2. 제1항에 있어서,
    상기 전압 클램프 회로는,
    상기 트랜지스터의 상기 주 제어 전극 및 상기 제2 주 전극에 각각 접속된 제1 전극(5A 또는 6K) 및 제2 전극(5K 또는 6A)을 갖고, 상기 전류 감지 전류와 상기 저항 값과의 곱으로 정해지는 상기 전압이 상기 소정의 값이 될 때에 ON 상태가 되어 상기 제1 전극으로부터 상기 제2 전극으로 전류를 흘리는 다이오드(5 또는 6)를 구비하고 있으며,
    상기 제2 제어 전압은 상기 제1 전극과 상기 제2 전극 사이의 전압에 기초하여 정해지며, 또한 상기 제1 제어 전압 이상인 것을 특징으로 하는 과전류 제한 회로.
  3. 제2항에 있어서,
    상기 다이오드는 순방향으로 바이어스되도록 접속되어 있는 것을 특징으로 하는 과전류 제한 회로.
  4. 제3항에 있어서,
    상기 다이오드는 PN 접합 다이오드인 것을 특징으로 하는 과전류 제한 회로.
  5. 제2항에 있어서,
    상기 다이오드는 역방향으로 바이어스되도록 접속되어 있는 것을 특징으로 하는 과전류 제한 회로.
  6. 제3항에 있어서,
    상기 다이오드는 PN 접합 다이오드인 것을 특징으로 하는 과전류 제한 회로.
  7. 제3항에 있어서,
    상기 다이오드는 쇼트 키 배리어 다이오드인 것을 특징으로 하는 과전류 제한 회로.
  8. 제1항에 있어서,
    상기 트랜지스터를 제1 트랜지스터(2)로 정의하고,
    상기 저항은,
    상기 전류 감지 단자에 접속된 일단을 갖는 제1 저항(31)과,
    상기 제1 저항의 타단에 접속된 일단과 상기 제2 전극 단자에 접속된 타단을 갖는 제2 저항(32)을 구비하고,
    상기 전압 클램프 회로는,
    상기 트랜지스터의 상기 주 제어 전극, 상기 제2 주 전극 및 상기 제1 저항의 상기 타단에 각각 접속된 제1 전극(7D), 제2 전극(7S) 및 제어 전극(7G)을 갖고, 상기 전류 감지 전류와 상기 저항 값과의 곱으로 정해지는 상기 전압이 상기 소정의 값이 될 때에 ON 상태가 되어 상기 제1 전극으로부터 상기 제2 전극으로 전류를 흘리는 제2 트랜지스터(7)를 구비하고 있으며,
    ON 상태에서 상기 제2 트랜지스터의 상기 제1 전극과 상기 제2 전극 사이의 전압은 상기 제1 제어 전압 이상으로 설정되어 있으며,
    상기 제2 제어 전압은 상기 제1 전극과 상기 제2 전극 사이의 상기 전압에 기초하여 정해지는 것을 특징으로 하는 과전류 제한 회로.
  9. 제8항에 있어서,
    상기 제2 트랜지스터는 MOSFET인 것을 특징으로 하는 과전류 제한 회로.
  10. 제1항에 있어서,
    상기 제2 트랜지스터는 바이폴라 트랜지스터인 것을 특징으로 하는 과전류 제한 회로.
  11. 제1항에 있어서,
    상기 트랜지스터의 상기 제1 주 전극(2D)은,
    제1 전극(D)과,
    상기 제3 전극 단자 및 상기 제1 전극에 각각 접속된 일단 및 타단을 갖고, 순방향 바이어스 시에는 상기 일단으로부터 상기 타단측으로 전류를 흘리는 다이오드(8)를 구비하는 것을 특징으로 하는 과전류 제한 회로.
  12. 제1항에 있어서,
    상기 트랜지스터는 MOSFET인 것을 특징으로 하는 과전류 제한 회로.
  13. 제1항에 있어서,
    상기 트랜지스터는 바이폴라 트랜지스터인 것을 특징으로 하는 과전류 제한 회로.
  14. 제1항에 있어서,
    상기 저항, 상기 트랜지스터 및 상기 전압 클램프 회로는 반도체 기판 상에 집적화되어 있는 것을 특징으로 하는 과전류 제한 회로.
  15. 제1항에 있어서,
    상기 과전류 제한 회로는 상기 전력 반도체 소자(1)를 갖는 반도체 장치(100) 내에 포함되어 있는 것을 특징으로 하는 과전류 제한 회로.
  16. 주 전류(i)를 흘리기 위한 제1 영역 및 제2 영역과, 상기 제1 영역으로부터 상기 제2 영역으로 흐르는 상기 주 전류를 제어하기 위한 제3 영역과, 상기 제2 영역으로부터 전류 감지 전류(is)를 흘리기 위한 전류 검출용 영역과, 상기 제1 영역), 상기 제2 영역, 상기 제3 영역 및 상기 전류 검출용 영역에 각각 접속된 제1 전극 단자(C), 제2 전극 단자(E), 제3 전극 단자(G) 및 전류 감지 단자(S)를 갖는 전력 반도체 소자(1)의 과전류 제한 회로(10)에 있어서,
    상기 제2 전극 단자와 상기 전류 감지 단자 사이에 접속된 저항(3)과,
    상기 제3 전극 단자, 상기 제2 전극 단자 및 상기 전류 감지 단자에 각각 접속된 제1 주 전극, 제2 주 전극 및 주 제어 전극을 구비하고, 상기 주 제어 전극(2G)에 제1 제어 전압 이상의 전압이 인가될 때에는 ON 상태가 되어 상기 제1 주 전극(2D)으로부터 상기 제2 주 전극(2S)으로 전류를 흘리는 트랜지스터(2)와,
    상기 트랜지스터의 상기 주 제어 전극과 상기 제2 주 전극 사이에 접속되어 있으며, 상기 전류 감지 전류와 상기 저항 값과의 곱으로 정해지는 전압이 상기 제1 제어 전압 이상의 소정의 값이 되었을 때, 상기 주 제어 전극에 인가되는 전압을 상기 제1 제어 전압 이상의 제2 제어 전압에 클램프하는 전압 클램프 수단(4)
    을 포함하는 것을 특징으로 하는 과전류 제한 회로.
  17. 반도체 장치에 있어서,
    주 전류(i)를 흘리기 위한 제1 영역 및 제2 영역과, 상기 제1 영역으로부터 상기 제2 영역으로 흐르는 상기 주 전류를 제어하기 위한 제3 영역과, 상기 제2 영역으로부터 전류 감지 전류(is)를 흘리기 위한 전류 검출용 영역과, 상기 제1 영역, 상기 제2 영역, 상기 제3 영역 및 상기 전류 검출용 영역에 각각 접속된 제1 전극 단자(C), 제2 전극 단자(E), 제3 전극 단자(G) 및 전류 감지 단자(S)를 갖는 전력 반도체 소자(1)와,
    상기 제2 전극 단자와 상기 전류 감지 단자 사이에 접속된 저항(3)과,
    상기 제3 전극 단자, 상기 제2 전극 단자 및 상기 전류 감지 단자에 각각 접속된 제1 주 전극(2D), 제2 주 전극(2S) 및 주 제어 전극(2G)을 구비하고, 상기 주 제어 전극에 제1 제어 전압 이상의 전압이 인가될 때에는 ON 상태가 되어 상기 제1 주 전극으로부터 상기 제2 주 전극으로 전류를 흘리는 트랜지스터(2)와,
    상기 트랜지스터의 상기 주 제어 전극과 상기 제2 주 전극 사이에 접속되어 있으며, 상기 전류 감지 전류와 상기 저항 값과의 곱으로 정해지는 전압이 상기 제1 제어 전압 이상의 소정의 값이 되었을 때, 상기 주 제어 전극에 인가되는 전압을 상기 제 1 제어 전압 이상의 제2 제어 전압에 클램프하는 전압 클램프 회로(4)
    를 구비하는 것을 특징으로 하는 과전류 제한 회로.
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