WO1999049512A1 - Dispositif a semi-conducteur et procede de fabrication associe - Google Patents

Dispositif a semi-conducteur et procede de fabrication associe Download PDF

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WO1999049512A1
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semiconductor device
die pad
semiconductor
organic layer
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Yoshinori Miyaki
Hiromichi Suzuki
Kazunari Suzuki
Takafumi Nishita
Fujio Ito
Kunihiro Tsubosaki
Akihiko Kameoka
Kunihiko Nishi
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Hitachi, Ltd.
Hitachi Microcomputer System, Ltd.
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    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Definitions

  • the present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a technology effective when applied to improve the reliability of a package in which a semiconductor chip mounted on a die pad portion of a lead frame is resin-sealed.
  • the resin that constitutes the package is hygroscopic, after molding the resin by the transfer molding method, some moisture in the air will enter the package. Therefore, the heat in the temperature cycle test after the package is completed and the heat when the package is soldered to the printed wiring board causes the moisture in the resin to vaporize and expand rapidly, causing a package crack.
  • JP-A-63-204475 and JP-A-6-216303 disclose the external dimensions of the die pad as a measure to suppress the occurrence of cracks described above.
  • a lead frame structure that is smaller than the outer diameter of the chip mounted on it. According to this lead frame structure, the area where the die pad and the resin are in contact with the interface is reduced, and the amount of water remaining at the interface between the two is reduced.
  • a part of the back surface of the silicon wafer which has better adhesion to the resin than the lead frame, comes into direct contact with the resin, so that the occurrence of package cracks near the back surface of the die pad is suppressed. Become so.
  • the surface protective film (final 'passivation film) formed on the top layer of the chip and the resin constituting the package form an interface.
  • the surface protective film is made of an inorganic insulating material such as a silicon oxide film or a silicon nitride film formed by a CVD (Chemica 1 Vapor Deposition) method, and has an adhesive force with a resin constituting the package. Larger than the adhesion between the lead frame (metal) and resin.
  • An object of the present invention is to provide a technique capable of improving the reflow crack resistance of a resin package.
  • the semiconductor device of the present invention is a package in which a semiconductor chip mounted on a die pad portion of a lead frame is resin-sealed, and the outer dimensions of the die pad portion are smaller than those of a semiconductor chip mounted thereon. This suppresses the occurrence of package cracks in the vicinity of the back surface of the die pad portion, and furthermore, on a surface protective film (final passivation film) covering the uppermost wiring of the semiconductor chip.
  • a surface protective film final passivation film
  • a semiconductor device of the present invention includes a package in which a die pad portion of a lead frame and a semiconductor chip mounted thereon are sealed with a resin, and a main surface of the semiconductor chip is covered with an organic layer.
  • the outer dimensions of the portion are smaller than the outer dimensions of the semiconductor chip.
  • the organic layer of (1) is made of polyimide resin.
  • the organic layer according to (1) is made of a photosensitive polyimide resin.
  • a surface protective film made of an inorganic insulating material is formed above the uppermost layer wiring formed on the main surface of the semiconductor chip of (1);
  • the organic layer is formed on the upper part.
  • the organic layer of (4) and the surface protective film are opened to form a bonding pad, and the bonding pad and the lead of the lead frame form a wire. Are electrically connected via
  • the surface protective film of (4) is formed of any one of a silicon oxide film, a silicon nitride film, and a laminated film thereof.
  • the lead frame of (1) is made of Fe—Ni alloy or Cu.
  • the method for manufacturing a semiconductor device of the present invention includes the following steps;
  • (C) a step of heating the organic layer to a high temperature after removing the photoresist film using a resist removing solution
  • the resist removing liquid according to the above (8) contains a funinol-based solvent as a main component.
  • the main surface of the semiconductor wafer may be protected with a second photoresist film after the step (c) of the step (8) and prior to the step (d).
  • a step of reducing the thickness of the semiconductor wafer by grinding the back surface in a state covered with a tape, and after removing the protective tape, the second photo resist using a resist removing solution. Removing the film, and then heating the organic layer to a high temperature.
  • the method for manufacturing a semiconductor device of the present invention includes the following steps;
  • a surface protective film made of an inorganic insulating material is formed on the uppermost layer wiring, and then a photosensitive polyimide is formed on the upper surface of the surface protective film.
  • FIG. 1 is a perspective view of a TQFP, which is an embodiment of the present invention.
  • FIG. 2 is a cross-sectional view of the TQFP, which is one embodiment of the present invention.
  • FIG. 3 is a cross-sectional view of a semiconductor chip sealed in a TQFP according to an embodiment of the present invention.
  • FIG. 4 is a fragmentary cross-sectional view of a semiconductor wafer showing a method of manufacturing a TQFP according to an embodiment of the present invention.
  • FIG. 5 is a fragmentary cross-sectional view of a semiconductor wafer showing a method of manufacturing a TQFP according to an embodiment of the present invention.
  • FIG. 6 is a cross-sectional view of a main part of a semiconductor wafer showing a method of manufacturing a TQFP according to an embodiment of the present invention.
  • FIG. 7 is a cross-sectional view of a main part of a semiconductor wafer showing a method of manufacturing a TQFP according to an embodiment of the present invention.
  • FIG. 8 is an explanatory view showing a back surface grinding step of the semiconductor wafer.
  • FIG. 9 is an explanatory diagram showing a dicing step of a semiconductor wafer.
  • FIG. 10 is a plan view of a main part of a lead frame used for manufacturing a TQFP according to an embodiment of the present invention.
  • FIG. 11 is an explanatory view showing a step of mounting a semiconductor chip on a die pad portion.
  • FIG. 12 is an explanatory view showing a step of mounting a semiconductor chip on a die pad portion.
  • FIG. 13 is an explanatory view showing a step of mounting a semiconductor chip on a die pad portion.
  • FIG. 14 is a flowchart showing a process of manufacturing a TQFP according to an embodiment of the present invention.
  • FIG. 15 is a flowchart showing a process of manufacturing a TQFP according to another embodiment of the present invention.
  • FIG. 16 is a flowchart showing a process of manufacturing a TQFP according to another embodiment of the present invention.
  • FIG. 17 is a flowchart showing a process of manufacturing a TQFP according to another embodiment of the present invention.
  • FIG. 1 is a perspective view of a TQFP (Thin Quad Flat Package) according to an embodiment of the present invention
  • FIG. 2 is a cross-sectional view of the TQFP
  • FIG. 3 is a view of a semiconductor chip sealed in the TQFP. It is an expanded sectional view.
  • the package body 1 of the TQFP is made of an epoxy resin molded by a transfer molding method, and a semiconductor chip 2 is sealed therein.
  • the semiconductor chip 2 is made of single-crystal silicon, and has a main surface on which an LSI such as a microcomputer or ASIC is formed.
  • one ends (inner lead portions 3A) of a plurality of leads 3 constituting an external connection terminal of the TQFP are arranged.
  • the lead 3 is made of an Fe-Ni alloy or Cu such as a 42 alloy, and the lead portion 3A is electrically connected to the semiconductor chip 2 through a wire 4 made of Au, A1, or the like. It is connected.
  • the other end (outer lead portion 3B) of the lead 3 is drawn out to the outside from the side surface of the package body 1 and formed into a gull-wing shape.
  • the semiconductor chip 2 is bonded via an adhesive 9 on a die pad portion 5 made of the same material as the lead 3.
  • the die pad portion 5 has an outer dimension smaller than the outer diameter of the semiconductor chip 2 mounted thereon, and the back surface of the semiconductor chip 2 has a central portion joined to the die pad portion 5. Except for the area, the interface directly contacts the resin constituting the package body 1.
  • the main surface (element forming surface) side of the semiconductor chip 2 has a surface protection film (final / passivation film) 7 covering the uppermost layer wiring 6 of the LSI, and an organic resin made of polyimide resin.
  • a layer 8 is formed, and the organic layer 8 is in contact with the epoxy resin constituting the package body 1 at the interface.
  • the upper surface protective film 7 is made of an alloy, and is made of an inorganic insulating material such as a silicon oxide film and a silicon nitride film formed by a CVD method.
  • One end of a wire 4 connecting the semiconductor chip 2 and the inner lead portion 3 A is formed by opening a surface protective film 7 covering the uppermost wiring 6 and an organic layer 8 thereabove. Connected to pad BP.
  • a polyimide resin which is the same organic insulating material as the epoxy resin forming the package body 1 is formed.
  • the affinity for the resin is higher than the surface protection film 7 which is an inorganic insulating material (therefore, the adhesion is better). Therefore, the generation of package cracks near the main surface of the semiconductor chip 2 is suppressed.
  • the adhesion of the main surface of the semiconductor chip 2 and the back surface of the die pad portion 5 to the resin constituting the package body 1 is improved, so that reflow and crack resistance It is possible to realize an improved TQFP.
  • FIG. 4 is a cross-sectional view showing a main part (for one chip) of a semiconductor wafer 2A in which a surface protective film 7 is deposited on the uppermost layer wiring 6 of the LSI.
  • the uppermost layer wiring 6 is formed, for example, by patterning an Al alloy film deposited on the semiconductor wafer 2A by a sputtering method.
  • the surface protective film 7 is formed, for example, by depositing a silicon oxide film and a silicon nitride film on the semiconductor wafer 2A by a CVD method.
  • the polyimide resin spin-coated on the surface protective film 7 is beta-heated at a temperature of about 180 ° C. to form an organic layer 8, and as shown in FIG.
  • a photoresist film 10 in which a bonding pad formation region is opened is formed on the organic layer 8, and the organic layer 8 and the surface protection film 7 thereunder are opened by dry etching using the photoresist film 10 as a mask.
  • a bonding pad BP is formed by exposing a part of the uppermost layer wiring 6 by making a hole.
  • This resist removing liquid is composed of, for example, an organic solvent containing a funolol-based solvent as a main component.
  • the surface of the organic layer 8 made of polyimide resin, which is the same organic insulating material as the photoresist film 10, is exposed to the resist removing liquid. It is denatured, and the adhesion to the resin constituting the package body 1 is reduced. Therefore, in the present embodiment, after removing the photoresist film 10, the organic layer 8 is heated at a high temperature of, for example, about 350 ° C. for 4 minutes or more to recover the adhesiveness with the resin.
  • the back surface of the semiconductor wafer 2A is ground to reduce its thickness to about 0.4 thigh.
  • the backside grinding of the semiconductor wafer 2A is performed by fixing the semiconductor wafer 2A with the surface protection tape 11 attached to the main surface side on the stage 12 and using a diamond rotating at a high speed. This is done by grinding the back surface with wheels 13.
  • the surface protection tape 11 attached to the main surface of the semiconductor wafer 2A is peeled off, and a cleaning process for removing foreign substances such as an adhesive is performed. Then, as shown in FIG. A semiconductor chip 2 is obtained by attaching an adhesive sheet 14 to the back surface of 2 A and dividing the chip into chip units using a dicing blade 15.
  • the semiconductor chip 2 is mounted on a lead frame.
  • a circular die pad portion 5 on which a semiconductor chip 2 is mounted is supported by four suspension leads 16 at the center of the lead frame LF.
  • the area of the die pad section 5 is characterized in that it is smaller than the area of the semiconductor chip 2 mounted thereon.
  • a plurality of leads 3 are arranged around the die pad portion 5 so as to surround the die pad portion 5, and in the middle of each lead 3, the leads 3 are supported and molded.
  • a dam bar 17 is also formed to prevent the resin from overflowing and connect the leads 3.
  • the inner part of the dam bar 17 constitutes the inner lead part 3A
  • the outer part constitutes the outer lead part 3B.
  • the tip (bonding area) of the inner lead portion 3A is provided with Ag ZN i plating.
  • An outer frame 18 and an inner frame 19 are formed at the outermost periphery of the lead frame LF, and a part of the outer frame 18 is a guide for positioning the lead frame LF in the mold.
  • a hole 20 is formed. Note that the actual lead frame LF has a multiple structure that can mount about 5 to 6 semiconductor chips 2, but the figure shows only one chip area (unit frame). I have.
  • the die pad 5, the suspension lead 16, the lead 3, the dam bar 17, the outer frame 18 and the inner frame 19, which constitute the lead frame LF, are made of 42 alloy, Cu, etc. It is formed by pressing or etching a hoop material of about mm.
  • burrs are generated on the back surface side of the cut portion.
  • the lead frame LF since the area of the die pad portion 5 is smaller than the area of the semiconductor chip 2 mounted thereon, if the end of the die pad portion 5 has burrs, the semiconductor chip 2 cannot be bonded. . Therefore, when the die pad portion 5 is pressed, the burrs can be formed on the back side of the chip mounting surface by punching the chip mounting surface upward from above.
  • the burr is on the lower side during wire bonding, the wire is difficult to bond, and a bonding failure may occur. Therefore, when the inner lead portion 3A is pressed, the bonding surface is punched downward with the bonding surface facing downward, so that burrs are formed on the wire bonding surface side.
  • the lead frame LF is subjected to downset processing after the above-mentioned press processing (etching processing).
  • the down-set processing is performed by bending the middle part of the suspension lead 16 downward using a press die (not shown) so that the height of the die pad part 5 viewed from the horizontal direction is higher than the height of the lead 3. It is a work to lower.
  • the downset processing when the package is formed by mounting the lead frame LF on which the semiconductor chip 2 is mounted to the mold, the upper side of the semiconductor chip 2 and the lower part of the die pad 5 are formed. Since the thickness of the resin is almost equal to that of the surface side, it is possible to prevent molding defects such as voids.
  • the adhesive 9 is made of, for example, a thermosetting epoxy resin mixed with Ag powder. Since the area of the die pad portion 5 of the lead frame LF is small, the adhesive 9 need only be applied to one point on the surface of the die pad portion 5. Therefore, the application of the adhesive 9 can be performed in a short time, and the application amount is small.
  • the lead frame LF is lowered to about 200 to 250 ° C. Heat to cure the adhesive 9.
  • the bonding pad BP of the semiconductor chip 2 and the inner lead portion 3A of the lead 3 are connected with the wire 4 using a wire bonding device (not shown), and then the semiconductor is formed using a mold (not shown).
  • Chip 2, die pad part 5, inner lead part 3A and wire 4 are sealed in package body 1, and finally dam bar 17 exposed to the outside of package body 1, outer frame 18 and inner frame 19, etc.
  • the outer lead portion 3B is formed into a gull wing shape, whereby the TQFP shown in FIGS. 1 and 2 is completed.
  • Table 1 on the next page shows the reflow reflow between the QFP in which the semiconductor chip 2 with the organic layer 8 formed on the surface protective film 7 is resin-sealed and the QFP in which the semiconductor chip 2 without the organic layer 8 is resin-sealed.
  • the results of comparing crack resistance are shown.
  • the organic layer 8 was obtained by removing the photoresist film 10 used as an etching mask when forming the bonding pad BP with a resist removing solution, and then performing a high-temperature heat treatment to restore the adhesiveness to the resin. . (Hygroscopic condition: 85 ° C / 85% RH Package thickness: 2 mm)
  • a bonding pad is formed by forming an organic layer made of polyimide resin on the surface protective film and then opening the organic layer and the surface protective film by etching using a photoresist film as a mask.
  • the organic layer may be formed using a photosensitive polyimide resin.
  • the photosensitive polyimide resin is exposed and developed to form an opening above the bonding pad formation area, and then the surface is etched by using the photosensitive polyimide resin as a mask. A protective film is opened to form a bonding pad.
  • the surface of the photosensitive polyimide resin is exposed to the developing solution during the developing process, and further exposed to the etching solution when the surface protective film is opened by wet etching, thus constituting the package body. Adhesion with resin decreases. Therefore, after forming the bonding pad, the photosensitive polyimide resin is heated at a high temperature of, for example, about 350 ° C. for 4 minutes or more to recover the adhesiveness with the resin.
  • a photoresist film is applied to the main surface to protect the main surface of the wafer, and then a surface protection tape is applied thereon to perform the back surface grinding. May go.
  • the wafer After grinding the back surface, it is necessary to remove the protective tape and then remove the photoresist film underneath using a resist remover, so that the surface of the organic layer made of polyimide resin is exposed to the resist remover and denatures. Adhesion with the resin that makes up the package body is reduced. Therefore, after removing the photoresist film, the polyimide resin is heated again at a high temperature to restore the adhesiveness with the resin. In this case, as shown in Fig.
  • the polyimide resin is heated without being heated at a high temperature. Laminate a photoresist film and a surface protection tape on the wafer, grind the back surface of the wafer, peel off the protection tape, remove the underlying photoresist film using a resist removal solution, and then heat the polyimide resin at a high temperature. By doing so, the process can be shortened.
  • the organic layer covering the surface of the semiconductor chip is not limited to polyimide resin, but may be any organic layer as long as it has good adhesion to the inorganic insulating film forming the surface protective film and the resin forming the package body. Insulating materials can be used.
  • the shape of the die pad of the lead frame is not limited to a circle, and any shape can be used as long as the bonding strength of the chip and the minimum application area of the adhesive can be secured. Further, by forming a through hole in a part of the die pad portion to further increase the bonding area between the chip and the resin, it is possible to further improve the reflow crack resistance.
  • the package is not limited to QFP, but can be applied to any surface mount type package that resin seals the semiconductor chip mounted on the die pad.
  • the package structure of the present invention since the rib opening and crack resistance of the resin package can be improved, it can be widely applied to a surface mount type package in which a semiconductor chip is sealed with a resin.

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Description

明 細 書 半導体装置およびその製造方法 技術分野
本発明は、 半導体装置およびその製造方法に関し、 特に、 リードフレームのダ ィパッド部に搭載した半導体チップを樹脂封止したパッケージの信頼性向上に適 用して有効な技術に関する。 背景技術
Q F P (Quad Flat Package)などの表面実装型樹脂パッケージは、 基板実装時 の半田リフロー工程で問題となるパッケージ . クラックの発生を防止することが 重要な課題となっている。
パッケージを構成する樹脂は吸湿性があるので、 トランスファ ·モールド法に よって樹脂を成形した後は、 大気中の水分がある程度パッケージ内に浸入する。 そのため、 パッケージ完成後の温度サイクル試験時の熱や、 パッケージをプリン ト配線基板に半田付けする時の熱によって樹脂中の水分が急激に気化膨張し、 パ ッケージ · クラックを引き起こす。
上記したパッケージ ' クラックは、 半導体チップを搭載したダイパッド部の裏 面と樹脂との界面近傍において特に発生し易いことが知られている。 これは、 リ 一ドフレームを構成する金属と樹脂との密着力が比較的弱いためで、 特にダイパ ッド部は、 パッケージに封止されたリードフレーム中、 最も面積の広い部分であ ることから、 パッケージの加熱によって生じる熱応力が大きく、 これによつて局 所的に樹脂が剥離し、 そこに水分が溜まるためであると考えられている。
特開昭 6 3 - 2 0 4 7 5 3号公報および特開平 6— 2 1 6 3 0 3号公報は、 上 記したパッケージ .クラックの発生を抑制する対策として、 ダイパッド部の外形 寸法を、 その上に搭載するチップの外径寸法よりも小さく したリードフレーム構 造を提案している。 このリードフレーム構造によれば、 ダイパッド部と樹脂とが 界面を接する部分の面積が小さくなり、 その分、 両者の界面に溜まる水分が減少 すると共に、 リードフレームに比べて樹脂との密着性がよいシリコンウェハの裏 面の一部が樹脂と直接界面を接するようになるので、 ダイパッド部の裏面近傍に おけるパッケージ · クラックの発生が抑制されるようになる。
他方、 ダイパッド部に搭載されたチップの主面 （素子形成面） 側は、 チップの 最上層部に形成された表面保護膜 （ファイナル 'パッシベーシヨン膜） とパッケ ージを構成する樹脂とが界面を接している。 この表面保護膜は、 C V D (Chemica 1 Vapor Depos i t ion)法で成膜した酸化シリコン膜ゃ窒化シリ コン膜などの無機 系絶縁材料で構成されており、 パッケージを構成する樹脂との密着力は、 リード フレーム （金属） と樹脂との密着力に比べて大きい。
ところが、 ダイパッド部の外形寸法を、 その上に搭載するチップのそれよりも 小さく した上記のリードフレーム構造を採用した樹脂パッケージの場合、 ダイパ ッド部の裏面と樹脂との界面近傍でのパッケージ · クラックは抑制されるが、 チ ップの表面と樹脂との密着力は従前と変わりはない。 そのため、 パッケージの吸 湿量が多い場合には、 ダイパッド部の裏面側に比べて相対的に密着力が低下した チップの表面側でパッケージ ·クラックが発生し、 ワイヤの断線といった深刻な 不良を引き起こすことが本発明者の検討によって明らかとなった。
本発明の目的は、 樹脂パッケージのリフロー . クラック耐性を向上させること のできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、 本明細書の記述および添 付図面から明らかになるであろう。 発明の開示
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、 以下の通りである。
本発明の半導体装置は、 リードフレームのダイパッド部に搭載した半導体チッ プを樹脂封止したパッケージであって、 前記ダイパッ ド部の外形寸法を、 その上 に搭載する半導体チップのそれよりも小さくすることにより、 前記ダイパッド部 の裏面近傍におけるパッケージ · クラックの発生を抑制し、 かつ前記半導体チッ プの最上層配線を覆う表面保護膜 （ファイナル .パッシベ一シヨン膜） の上に、 パッケージを構成する樹脂との密着性がよい有機層を形成することにより、 前記 半導体チップの主面近傍におけるパッケージ · クラックの発生を抑制するように したものである。
その他、 本願に記載された発明の概要を項分けして説明すれば、 以下の通りで ある。
(1) 本発明の半導体装置は、 リードフレームのダイパッド部とその上に搭載し た半導体チップとを樹脂封止したパッケージを有し、 前記半導体チップの主面を 有機層で被覆し、 前記ダイパッド部の外形寸法を前記半導体チップの外形寸法よ りも小さく したものである。
(2) 本発明の半導体装置は、 前記 （1) の有機層がポリイミ ド樹脂で構成され ている。
(3) 本発明の半導体装置は、 前記 （1) の有機層が感光性ポリイミ ド樹脂で構 成されている。
(4) 本発明の半導体装置は、 前記 （1) の半導体チップの主面に形成された最 上層配線の上部に無機系の絶縁材料からなる表面保護膜が形成され、 前記表面保 護膜の上部に前記有機層が形成されている。
(5) 本発明の半導体装置は、 前記 （4) の有機層と前記表面保護膜とを開孔し てボンディングパッドが形成され、 前記ボンディングパッドと前記リードフレー ムのリ一ドとがワイヤを介して電気的に接続されている。
(6) 本発明の半導体装置は、 前記 （4) の表面保護膜が、 酸化シリコン膜、 窒 化シリコン膜またはそれらの積層膜のいずれかで構成されている。
(7) 本発明の半導体装置は、 前記 （1) のリードフレームが F e—N i合金ま たは C uで構成されている。
(8) 本発明の半導体装置の製造方法は、 以下の工程を含んでいる ；
(a) 半導体ウェハの主面上に最上層配線を形成した後、 前記最上層配線の上部 に無機系の絶縁材料からなる表面保護膜を形成し、 次いで前記表面保護膜の上部 に有機層を形成する工程、
(b) 前記有機層の上部に形成したフォトレジスト膜をマスクにしたエッチング で、 前記最上層配線の上部の前記有機層と前記表面保護膜とを開孔することによ りボンディングパッドを形成する工程、
(C) レジス ト除去液を使って前記フォ トレジス ト膜を除去した後、 前記有機層 を高温加熱する工程、
(d) 前記半導体ウェハをダイシングして半導体チップを得る工程、
(e) 前記半導体チップの外形寸法よりも小さい外形寸法を有するダイパッド部 を備えたリードフレームを用意し、 前記半導体チップを前記ダイパッド部に搭載 する工程、
( f ) 前記半導体チップおよび前記ダイパッド部を樹脂封止する工程。
(9) 本発明の半導体装置の製造方法は、 前記 （8) のレジス ト除去液がフニノ ール系の溶剤を主成分として含有している。
( 1 0) 本発明の半導体装置の製造方法は、 前記 （8) の （c) 工程の後、 前記 (d) 工程に先立ち、 前記半導体ウェハの主面を第 2のフォ トレジス ト膜と保護 テープとで覆った状態でその裏面を研削することにより、 前記半導体ウェハの厚 さを薄くする工程と、 前記保護テープを除去した後、 レジス ト除去液を使って前 記第 2のフォ トレジス ト膜を除去し、 次いで前記有機層を高温加熱する工程とを さらに含んでいる。
(1 1 ) 本発明の半導体装置の製造方法は、 以下の工程を含んでいる ；
(a) 半導体ウェハの主面上に最上層配線を形成した後、 前記最上層配線の上部 に無機系の絶縁材料からなる表面保護膜を形成し、 次いで前記表面保護膜の上部 に感光性ポリイミ ド樹脂層を形成する工程、
(b) 前記感光性ポリイミ ド樹脂層を露光、 現像して、 前記最上層配線の上部の 前記感光性ポリイミ ド榭脂層に開孔を形成する工程、
( c )前記開孔を形成した感光性ポリイミ ド樹脂層をマスクにしたェツチングで、 前記最上層配線の上部の前記表面保護膜を開孔することによりボンディングパッ ドを形成する工程、
(d) 前記感光性ポリイミ ド榭脂層を高温加熱する工程、
(e) 前記半導体ウェハをダイシングして半導体チップを得る工程、
( f ) 前記半導体チップの外形寸法よりも小さい外形寸法を有するダイパッド部 を備えたリードフレームを用意し、 前記半導体チップを前記ダイパッド部に搭載 する工程、
(g) 前記半導体チップおよび前記ダイパッド部を樹脂封止する工程。 図面の簡単な説明
図 1は、 本発明の一実施形態である TQF Pの斜視図である。
図 2は、 本発明の一実施形態である TQF Pの断面図である。
図 3は、 本発明の一実施形態である TQF Pに封止された半導体チップの断面 図である。
図 4は、 本発明の一実施形態である TQF Pの製造方法を示す半導体ウェハの 要部断面図である。
図 5は、 本発明の一実施形態である TQF Pの製造方法を示す半導体ウェハの 要部断面図である。
図 6は、 本発明の一実施形態である TQF Pの製造方法を示す半導体ウェハの 要部断面図である。
図 7は、 本発明の一実施形態である TQF Pの製造方法を示す半導体ウェハの 要部断面図である。
図 8は、 半導体ウェハの裏面研削工程を示す説明図である。
図 9は、 半導体ウェハのダイシング工程を示す説明図である。
図 1 0は、 本発明の一実施形態である TQF Pの製造に用いるリードフレーム の要部平面図である。
図 1 1は、 半導体チップをダイパッド部に搭載する工程を示す説明図である。 図 1 2は、 半導体チップをダイパッド部に搭載する工程を示す説明図である。 図 1 3は、 半導体チップをダイパッド部に搭載する工程を示す説明図である。 図 1 4は、 本発明の一実施形態である TQF Pの製造工程を示すフロー図であ る。
図 1 5は、 本発明の他の実施形態である TQF Pの製造工程を示すフロー図で ある。
図 1 6は、 本発明の他の実施形態である TQF Pの製造工程を示すフロー図で ある。 図 1 7は、 本発明の他の実施形態である TQF Pの製造工程を示すフロー図で ある。 発明を実施するための最良の形態
以下、 本発明の実施形態を図面に基づいて詳細に説明する。 なお、 実施形態を 説明するための全図において同一機能を有するものは同一の符号を付し、 その繰 り返しの説明は省略する。
図 1は、 本発明の一実施形態である TQF P (Thin Quad Flat Package)の斜視 図、 図 2は、 この TQF Pの断面図、 図 3は、 この TQF Pに封止された半導体 チップの拡大断面図である。
図 1および図 2に示すように、 TQF Pのパッケージ本体 1は、 トランスファ · モールド法より成形されたエポキシ系樹脂からなり、 その内部には半導体チップ 2が封止されている。 この半導体チップ 2は単結晶シリコンからなり、 その主面 にはマイコン、 AS I Cなどの L S Iが形成されている。
上記半導体チップ 2の周囲には、 TQF Pの外部接続端子を構成する複数本の リード 3の一端部 （インナーリード部 3 A) が配置されている。 リード 3は、 4 2ァロイなどの F e -N i合金または C uからなり、 ィンナ一リ一ド部 3 Aは、 Au、 A 1などからなるワイヤ 4を介して半導体チップ 2と電気的に接続されて いる。 また、 リード 3の他端部 （アウターリード部 3 B) は、 パッケージ本体 1 の側面から外部に引き出されてガルウィング状に成形されている。
上記半導体チップ 2は、 リード 3と同じ材料で構成されたダイパッド部 5の上 に接着剤 9を介して接合されている。 このダイパッド部 5は、 その上に搭載され た半導体チップ 2の外径寸法よりも小さレ、外形寸法で構成されており、 半導体チ ップ 2の裏面は、 ダイパッド部 5に接合された中央部を除く領域がパッケージ本 体 1を構成する樹脂と直接界面を接している。
図 3に示すように、 半導体チップ 2の主面 （素子形成面） 側は、 L S Iの最上 層配線 6を覆う表面保護膜 （ファイナル ·パッシベーシヨン膜） 7の上にポリィ ミ ド榭脂からなる有機層 8が形成され、 この有機層 8がパッケージ本体 1を構成 するエポキシ系樹脂と界面を接している。 L S Iの最上層配線 6は、 例えば A 1 合金からなり、 その上部の表面保護膜 7は、 C V D法で成膜した酸化シリコン膜 ゃ窒化シリコン膜などの無機系絶縁材料からなる。 半導体チップ 2とインナーリ 一ド部 3 Aとを接続するワイヤ 4の一端部は、 最上層配線 6を覆っている表面保 護膜 7とその上部の有機層 8とを開孔して形成したボンディングパッド B Pに接 続されている。
ダイパッド部 5の外形寸法を、 その上に搭載する半導体チップ 2のそれよりも 小さく した本実施形態の T Q F Pによれば、 パッケージ本体 1を構成する樹脂と ダイバッド部 5とが界面を接する部分の面積が小さくなり、 かつダイパッド部 5 に比べて樹脂との密着性がよい半導体チップ 2の裏面の一部が榭脂と直接界面を 接するようになるので、 ダイパッド部 5の裏面近傍におけるパッケージ . クラッ クの発生が抑制される。
また、 L S I の最上層配線 6を覆う表面保護膜 （ファイナル ·パッシベーショ ン膜） 7の上に、 パッケージ本体 1を構成するエポキシ系樹脂と同じ有機系の絶 縁材料であるポリイミ ド榭脂からなる有機層 8を形成した本実施形態の T Q F P によれば、無機系絶縁材料である表面保護膜 7に比べて榭脂との親和性が高い（従 つて、 密着性がよい） 有機層 8が樹脂と直接界面を接するようになるので、 半導 体チップ 2の主面近傍におけるパッケージ · クラックの発生が抑制される。
すなわち、 本実施形態の T Q F Pによれば、 半導体チップ 2の主面側もダイパ ッド部 5の裏面側も、 パッケージ本体 1を構成する樹脂との密着性が向上するの で、 リフロー ' クラック耐性の向上した T Q F Pを実現することができる。
次に、 上記のように構成された本実施形態の T Q F Pの製造方法を図 4〜図 1 2と図 1 3のプロセスフロー図とを用いて説明する。
図 4は、 L S Iの最上層配線 6の上部に表面保護膜 7を堆積した半導体ウェハ 2 Aの要部 （チップ約 1個分） を示す断面図である。 最上層配線 6は、 例えば半 導体ウェハ 2 A上にスパッタリング法で堆積した A 1合金膜をパターニングして 形成する。 また、 表面保護膜 7は、 例えば半導体ウェハ 2 A上に C V D法で酸化 シリコン膜と窒化シリコン膜とを堆積して形成する。
次に、 図 5に示すように、 表面保護膜 7の上部にスピン塗布したポリイミ ド樹 脂を 1 8 0 °C程度の温度でベータして有機層 8を形成した後、図 6に示すように、 ボンディングパッド形成領域を開孔したフォトレジスト膜 1 0を有機層 8の上部 に形成し、 このフォトレジスト膜 1 0をマスクにしたドライエッチングで有機層 8とその下層の表面保護膜 7とを開孔して最上層配線 6の一部を露出させること により、 ボンディングパッド B Pを形成する。
次に、 図 7に示すように、 有機層 8の上部に残ったフォ トレジス ト膜 1 0をレ ジス ト除去液を使って除去する。 このレジス ト除去液は、 例えばフユノール系の 溶剤を主成分として含有する有機溶剤からなる。
上記レジスト除去液を使ったフォトレジスト膜 1 0の除去工程では、 フオ トレ ジスト膜 1 0と同じ有機系の絶縁材料であるポリイミ ド樹脂からなる有機層 8の 表面がレジスト除去液に晒されて変成し、 パッケージ本体 1を構成する樹脂との 密着性が低下する。 そこで、 本実施形態では、 フォ トレジス ト膜 1 0を除去した 後、 有機層 8を例えば 3 5 0 °C程度の高温で 4分以上加熱することによって、 樹 脂との密着性を回復させる。
次に、 半導体チップ 2を厚さ I ranの T Q F Pパッケージに封止できるようにす るために、 半導体ウェハ 2 Aの裏面を研削してその厚さを 0 . 4腿程度まで薄く する。 半導体ウェハ 2 Aの裏面研削は、 例えば図 8に示すように、 主面側に表面 保護テープ 1 1を貼り付けた半導体ウェハ 2 Aをステージ 1 2の上に固定し、 高 速回転するダイヤモンド ·ホイール 1 3で裏面を研削することにより行う。
次に、半導体ウェハ 2 Aの主面に貼り付けられた表面保護テープ 1 1を剥がし、 粘着剤などの異物を除去するための洗浄処理を行った後、 図 9に示すように、 半 導体ウェハ 2 Aの裏面側に粘着シート 1 4を貼り付け、 ダイシングブレード 1 5 を使つてチップ単位に分割することにより、 半導体チップ 2を得る。
次に、上記半導体チップ 2をリードフレームに搭載する。図 1 0に示すように、 リードフレーム L Fの中央部には、 半導体チップ 2を搭載する円形のダイパッド 部 5が四本の吊り リード 1 6によって支持されている。 前述したように、 このダ ィパッド部 5の面積は、 その上に搭載される半導体チップ 2の面積よりも小さい のが特徴である。
上記ダイパッド部 5の周囲には、 複数本のリード 3がダイパッド部 5を囲むよ うに配置されており、 各リード 3の中途部には、 リード 3の支持とモールド時に おける樹脂の溢出防止とを兼ねたダムバー 1 7がリード 3間を連結するように形 成されている。 リード 3は、 このダムバー 1 7の内側部分がインナーリード部 3 Aを構成し、 外側部分がアウターリード部 3 Bを構成する。 また、 インナーリー ド部 3 Aの先端 （ボンディングエリア） には、 A g Z N iのメツキが施されてい る。 リードフレーム L Fの最外周部には外枠 1 8および内枠 1 9が形成され、 外 枠 1 8の一部には、 リードフレーム L Fをモールド金型に位置決めする際のガイ ドとなるガイ ド孔 2 0が形成されている。 なお、 実際のリードフレーム L Fは、 5〜 6個程度の半導体チップ 2を搭載できるような多連構造になっているが、 図 にはチップ 1個分の領域 （単位フレーム） のみが示されている。
リードフレーム L Fを構成する上記ダイパッ ド部 5、 吊り リード 1 6、 リード 3、 ダムバー 1 7、 外枠 1 8および内枠 1 9は、 4 2ァロイや C uなどからなる 板厚 0. 1 5 mm程度のフープ材をプレス加工またはエッチング加工することによ り形成される。 なお、 リードフレーム L Fの上記各部をプレス加工で形成する場 合には、切断箇所の裏面側にバリ（Burr)が発生する。 このリードフレーム L Fは、 ダイパッド部 5の面積がその上に搭載される半導体チップ 2の面積より小さいの で、 ダイパッド部 5の端部にバリができると半導体チップ 2を接着することがで きなくなる。 従って、 ダイパッド部 5をプレス加工する時には、 チップ搭載面を 上に向けて上方から打ち抜くことによって、 バリがチップ搭載面の裏側にできる ようにする。 一方、 インナーリード部 3 Aの先端は、 ワイヤボンディングの際に バリが下側にあると、 ワイヤがボンディングされにく く、 ボンディング不良が生 じることがある。 従って、 インナ一リード部 3 Aをプレス加工する時は、 ボンデ ィング面を下に向けて上から打ち抜き、 バリがワイヤボンディング面側にできる ようにする。
また、 リードフレーム L Fは、 上記プレス加工 （エッチング加工） 後にダウン セット加工が施される。 ダウンセット加工は、 プレス型 （図示せず） を使って吊 り リード 1 6の中途部を下方に折り曲げることにより、 水平方向から見たダイパ ッド部 5の高さをリード 3の高さよりも低くする作業である。 このダウンセット 加工により、 半導体チップ 2を搭載したリードフレーム L Fをモールド金型に装 着してパッケージを成形する際、 半導体チップ 2の上面側とダイパッド部 5の下 面側とで樹脂の肉厚がほぼ等しくなるので、 ボイ ドなどの成形不良の発生を防止 することができる。
上記リードフレーム L Fに半導体チップ 2を搭載するには、 ます図 1 1および 図 1 2に示すように、 リ一ドフレーム L Fのダイパッド部 5上にディスペンサ 2 1を使って接着剤 9を塗布する。 接着剤 9は、 例えば A g粉末を混入した熱硬化 性のエポキシ系樹脂からなる。 リードフレーム L Fは、 ダイパッド部 5の面積が 小さいので、 接着剤 9はダイパッド部 5の表面の一点に塗布するだけでよい。 そ のため、 接着剤 9の塗布が短時間で行え、 かつ塗布量も少量で済む。
次に、 図 1 3に示すように、 リードフレーム L Fのダイパッド部 5上にコレツ ト 2 2を使って半導体チップ 2を位置決めした後、 リードフレーム L Fを 2 0 0 〜2 5 0 °C程度に加熱して接着剤 9を硬化させる。
その後、 ワイヤボンディング装置 （図示せず） を使って半導体チップ 2のボン ディングパッド B Pとリード 3のィンナーリード部 3 Aとをワイヤ 4で結線した 後、 モールド金型 （図示せず） を使って半導体チップ 2、 ダイパッド部 5、 イン ナーリード部 3 Aおよびワイヤ 4をパッケージ本体 1に封止し、 最後にパッケ一 ジ本体 1の外部に露出したダムバー 1 7、 外枠 1 8および内枠 1 9などをプレス で切断除去した後、 アウターリード部 3 Bをガルウィング状に成形することによ り、 前記図 1および図 2に示す T Q F Pが完成する。
次頁の表 1は、 表面保護膜 7の上に有機層 8を形成した半導体チップ 2を樹脂 封止した Q F Pと、 有機層 8を形成しない半導体チップ 2を樹脂封止した Q F P とでリフローリフロー . クラック耐性を比較した結果を示している。 なお、 有機 層 8は、 ボンディングパッド B Pを形成する際にエッチングマスクとして使用し たフォ トレジスト膜 1 0をレジスト除去液で除去した後、 高温加熱処理を施して 樹脂との密着性を回復させた。 (吸湿条件： 8 5 °C/ 8 5 % R H パッケージ厚： 2 mm)
Figure imgf000013_0001
上記の表から明らかなように、 表面保護膜 7の上に有機層 8を形成した場合に は、 チップ表面側の剥離およびパッケージクラックの発生が無かつたのに対し、 有機層 8を形成しなかった場合には、 すべての Q F Pでチップ表面側の剥離が生 じ、 その一部にパッケージクラックが発生した。
以上、本発明者によってなされた発明を実施形態に基づき具体的に説明したが、 本発明は前記実施形態に限定されるものではなく、 その要旨を逸脱しない範囲で 種々変更可能であることはいうまでもない。
前記実施形態では、 表面保護膜の上部にポリイミ ド樹脂からなる有機層を形成 した後、 フォトレジスト膜をマスクにしたエッチングで有機層と表面保護膜とを 開孔してボンディングパッドを形成したが、 感光性ポリイミ ド樹脂を使って有機 層を形成してもよい。 この場合は、 図 1 5に示すように、 感光性ポリイミ ド樹脂 を露光、 現像してボンディングパッド形成領域の上部に開孔を形成した後、 この 感光性ポリイミ ド樹脂をマスクにしたエッチングで表面保護膜を開孔してボンデ ィングパッドを形成する。
この場合は、 感光性ポリイミ ド樹脂の現像工程でその表面が現像液に晒され、 表面保護膜をウエットエッチングで開孔する場合にはさらにエッチング液にも晒 されるので、 パッケージ本体を構成する樹脂との密着性が低下する。 そこで、 ボ ンディングパッドを形成した後、 感光性ポリイミ ド樹脂を例えば 3 5 0 °C程度の 高温で 4分以上加熱することによって、 樹脂との密着性を回復させる。
また、 半導体ウェハの裏面を研削する工程では、 ウェハの主面を保護するため に、 この主面にフォ トレジス ト膜を塗布してから、 その上に表面保護テープを貼 り付けて裏面研削を行ってもよい。 この場合は、 図 1 6に示すように、 ウェハの 裏面研削後、 保護テープを剥がしてからその下層のフォトレジスト膜をレジスト 除去液を使って除去する必要があるので、 ポリイミ ド樹脂からなる有機層の表面 がレジスト除去液に晒されて変成し、 パッケージ本体を構成する榭脂との密着性 が低下する。 そこで、 このフォトレジスト膜を除去した後、 ポリイミ ド樹脂をも う一度高温加熱することによって、 樹脂との密着性を回復させる。 またこの場合 は、 図 1 7に示すように、 ボンディングパッドを形成するために使用したフォト レジス ト膜をレジスト除去液を使って除去した後、 ポリイミ ド榭脂を高温加熱す ることなくその上部にフォトレジスト膜と表面保護テープとを積層し、 ウェハの 裏面研削後、 保護テープを剥がしてからその下層のフォトレジスト膜をレジスト 除去液を使って除去し、 その後にポリイミ ド榭脂を高温加熱することで工程を短 縮することができる。
半導体チップの表面を覆う有機層はポリイミ ド樹脂に限定されるものではなく、 表面保護膜を構成する無機絶縁膜およびパッケージ本体を構成する樹脂との密着 性がよいものであれば、 任意の有機絶縁材料を使用することができる。
リードフレームのダイパッド形状は円形に限定されるものではなく、 チップの 接着強度や接着剤の最低塗布領域を確保できるものであれば、 その形状は任意で ある。 また、 ダイパッド部の一部に貫通孔を形成し、 チップと樹脂との接着面積 をさらに大きくすることにより、 リフロー · クラック耐性をさらに向上させるこ とができる。
パッケージは Q F Pに限定されるものではなく、 ダイパッド部に搭載した半導 体チップを榭脂封止する任意の表面実装型パッケージに適用することができる。 産業上の利用可能性
本発明のパッケージ構造によれば、 榭脂パッケージのリブ口— · クラック耐性 を向上させることができるので、 半導体チップを樹脂封止した表面実装型パッケ ージに広く適用することができる。

Claims

請 求 の 範 囲
1 . リードフレームのダイパッド部とその上に搭載した半導体チップとを榭脂封 止した半導体装置であって、 前記半導体チップの主面を有機層で被覆し、 前記ダ ィパッド部の外形寸法を前記半導体チップの外形寸法よりも小さく したことを特 徴とする半導体装置。
2 . 請求項 1記載の半導体装置であって、 前記有機層はポリイミ ド樹脂からなる ことを特徴とする半導体装置。
3 . 請求項 1記載の半導体装置であって、 前記有機層は感光性ポリイミ ド樹脂か らなることを特徴とする半導体装置。
4 . 請求項 1記載の半導体装置であって、 前記半導体チップの主面に形成された 最上層配線の上部に無機系の絶縁材料からなる表面保護膜が形成され、 前記表面 保護膜の上部に前記有機層が形成されていることを特徴とする半導体装置。
5 . 請求項 4記載の半導体装置であって、 前記有機層と前記表面保護膜とを開孔 してボンディングパッドが形成され、 前記ボンディングパッドと前記リードフレ
—ムのリ一ドとがワイヤを介して電気的に接続されていることを特徴とする半導 体装置。
6 . 請求項 4記載の半導体装置であって、 前記表面保護膜は、 酸化シリコン膜、 窒化シリコン膜またはそれらの積層膜のいずれかであることを特徴とする半導体 装置。
7 . 請求項 1記載の半導体装置であって、 前記リードフレームは F e—N i合金 または C 11からなることを特徴とする半導体装置。
8 . 以下の工程を含むことを特徴とする半導体装置の製造方法；
( a ) 半導体ウェハの主面上に最上層配線を形成した後、 前記最上層配線の上部 に無機系の絶縁材料からなる表面保護膜を形成し、 次いで前記表面保護膜の上部 に有機層を形成する工程、
( b ) 前記有機層の上部に形成したフォトレジスト膜をマスクにしたエッチング で、 前記最上層配線の上部の前記有機層と前記表面保護膜とを開孔することによ りボンディングパッドを形成する工程、 (c) レジス ト除去液を使って前記フォ トレジス ト膜を除去した後、 前記有機層 を高温加熱する工程、
(d) 前記半導体ウェハをダイシングして半導体チップを得る工程、
(e) 前記半導体チップの外形寸法よりも小さい外形寸法を有するダイパッド部 を備えたリードフレームを用意し、 前記半導体チップを前記ダイパッド部に搭載 する工程、
( f ) 前記半導体チップおよび前記ダイパッド部を樹脂封止する工程。
9. 請求項 8記載の半導体装置の製造方法であって、 前記レジス ト除去液は、 フ エノ一ル系の溶剤を主成分として含有することを特徴とする半導体装置の製造方 法。
1 0. 請求項 8記載の半導体装置の製造方法であって、 前記 （c) 工程の後、 前 記 （d) 工程に先立ち、 前記半導体ウェハの主面を第 2のフォ トレジス ト膜と保 護テープとで覆つた状態でその裏面を研削することにより、 前記半導体ウェハの 厚さを薄くする工程と、 前記保護テープを除去した後、 レジス ト除去液を使って 前記第 2のフォ トレジス ト膜を除去し、 次いで前記有機層を高温加熱する工程と をさらに含むことを特徴とする半導体装置の製造方法。
1 1. 以下の工程を含むことを特徴とする半導体装置の製造方法；
(a) 半導体ウェハの主面上に最上層配線を形成した後、 前記最上層配線の上部 に無機系の絶縁材料からなる表面保護膜を形成し、 次いで前記表面保護膜の上部 に感光性ポリイミ ド樹脂層を形成する工程、
(b) 前記感光性ポリイミ ド樹脂層を露光、 現像して、 前記最上層配線の上部の 前記感光性ポリイミ ド榭脂層に開孔を形成する工程、
(c)前記開孔を形成した感光性ポリイミ ド榭脂層をマスクにしたエッチングで、 前記最上層配線の上部の前記表面保護膜を開孔することによりボンディングパッ ドを形成する工程、
(d) 前記感光性ポリイミ ド樹脂層を高温加熱する工程、
( e ) 前記半導体ウェハをダイシングして半導体チップを得る工程、
( f ) 前記半導体チップの外形寸法よりも小さい外形寸法を有するダイパッド部 を備えたリードフレームを用意し、 前記半導体チップを前記ダイパッド部に搭載 する工程、
(g) 前記半導体チップおよび前記ダイパッド部を樹脂封止する工程 c
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