JPH06268146A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPH06268146A
JPH06268146A JP5053499A JP5349993A JPH06268146A JP H06268146 A JPH06268146 A JP H06268146A JP 5053499 A JP5053499 A JP 5053499A JP 5349993 A JP5349993 A JP 5349993A JP H06268146 A JPH06268146 A JP H06268146A
Authority
JP
Japan
Prior art keywords
semiconductor element
die pad
die
back surface
package
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP5053499A
Other languages
English (en)
Inventor
Masayuki Oshima
正幸 大島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP5053499A priority Critical patent/JPH06268146A/ja
Publication of JPH06268146A publication Critical patent/JPH06268146A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3205Shape
    • H01L2224/32057Shape in side view
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83385Shape, e.g. interlocking features
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Die Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】半田リフロー時におけるパッケージのクラック
耐性の向上を図る。 【構成】ダイパッド22の中央部には穴が形成される。
半導体素子21は、ダイパッド22上に搭載される。半
導体素子21の表面及び裏面には、高密着性材料(例え
ばポリイミド)24が被覆される。半導体素子21の裏
面の一部は露出しているが、その露出部分には高密着性
材料24が形成されるため、半導体素子21と封止樹脂
23との密着性は良くなっている。なお、ダイボンド材
料25は、半導体素子21の裏面とダイパッド22の間
にのみ形成される。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、表面実装型パッケージ
の改良に関する。
【0002】
【従来の技術】従来の表面実装型パッケージは、例えば
図5に示されるように、半導体素子11がダイパッド1
2上に搭載され、全体が樹脂13により覆われた構造を
有している。そして、半導体素子11の裏面は、ダイボ
ンド材14によりダイパッド12に接着され、その表面
は、保護膜としてポリイミド15がコートされている。
【0003】しかし、上記構造のパッケージ(SOJ,
SOP,QFP等)は、吸湿し易いため、吸湿後に半田
リフローを行うと当該パッケージにクラックが発生する
という欠点がある。
【0004】当該パッケージにクラックが発生するメカ
ニズムとしては、以下の二つのパターンが知られてい
る。第一のパターン(図6参照)は、まず、ダイパッド
12と封止樹脂13の界面に水分が集まる(同図
(a))。これは、ダイパッド12と封止樹脂13の密
着力が弱いためである。次に、半田リフローを行うと、
ダイパッド12と封止樹脂13の熱応力の差により、ダ
イパッド12と封止樹脂13が剥離する。同時に、この
隙間で水分が拡散、気化し、高圧が生じるため(同図
(b))、当該パッケージにクラックが発生するという
ものである(同図(c))。
【0005】第二のパターン(図7参照)は、まず、ダ
イボンド材(例えば、Agペースト)14が吸湿する。
次に、半田リフローを行うと、ダイボンド材14中の水
分が拡散、気化し、半導体素子11とダイパッド12が
剥離する(同図(b))。その結果、当該パッケージに
クラックが発生するというものである(同図(c))。
【0006】上記欠点を解決すべく、近年、以下の構造
が提案されている。第一の構造は、ダイパッドの中央部
に穴を開け、又は半導体素子の直下にダイパッドのない
部分を設けることにより、ダイパッドと封止樹脂の接触
面積を極力小さくするものである。第二の構造は、ダイ
ボンド材を吸湿しないもの(例えば半田)に変えるもの
である。
【0007】いずれの構造も、多少のパッケージのクラ
ック耐性の向上が認められるものの、第一の構造では、
まだ十分なクラック耐性が得られたとは言えず、第二の
構造では、大型の半導体素子を用いると、当該半導体素
子自体にクラックを発生させるという新たな問題を生じ
る。
【0008】
【発明が解決しようとする課題】このように、従来の表
面実装型パッケージでは、十分なクラック耐性を確保で
きるものが存在しないという欠点がある。
【0009】本発明は、上記欠点を解決すべくなされた
もので、その目的は、半田リフロー時において、パッケ
ージにクラックが発生することを完全に防止できる半導
体装置を提供することである。
【0010】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体装置は、半導体素子と、前記半導体
素子の裏面の一部が露出する状態で当該半導体素子を搭
載し得るダイパッドと、前記半導体素子の表面及び裏面
の全体に被覆される高密着性材料とを備えている。
【0011】
【作用】上記構成によれば、第一に、ダイパッドは、半
導体素子の裏面の一部が露出する状態で当該半導体素子
を搭載し得る、即ちダイパッドの面積を極力小さくして
いる。第二に、半導体素子の表面及び裏面の全体には高
密着性材料が被覆されている。これにより、半田リフロ
ー時において、パッケージにクラックが発生することを
完全に防止できる。
【0012】
【実施例】以下、図面を参照しながら、本発明の一実施
例について詳細に説明する。図1は、本発明の一実施例
に係わる半導体装置を示している。図1において、半導
体素子21は、ダイパッド22上に搭載されている。こ
こに、ダイパッド22は、その中央部に穴が設けられて
おり、当該ダイパッド22と封止樹脂23との接触面積
が極力少なくなるように構成されている。
【0013】さらに、半導体素子21の表面及び裏面の
両面には、高密着性材料(例えば、ポリイミド、エポキ
シ等)24がスピンコート等により均一にコートされて
いる。この高密着性材料24は、表面と裏面で同じ材料
を同じ厚さで被覆する。なお、高密着性材料24の被覆
は、ウェハの段階で行うことができる。また、半導体素
子21とダイパッド22は、ダイボンド材25によって
接合されている。そして、全体が樹脂23により覆われ
ている。
【0014】上記構成によれば、第一に、中央部に穴が
形成されたダイパッドを用いてダイパッドと封止樹脂と
の接触面積を極力小さくしている。第二に、ダイパッド
の中央部の穴から露出した半導体素子の裏面に高密着性
材料をコートして当該半導体素子と封止樹脂の密着性を
高めている。これにより、以下の効果が得られる。
【0015】まず、ダイパッドと封止樹脂の界面におけ
る吸湿に起因するパッケージのクラックの発生は、当該
ダイパッドの面積を少なくする(例えばリング状のダイ
パッドとする)ことにより回避することができる。
【0016】次に、ダイボンド材料の吸湿に起因するパ
ッケージのクラックの発生は、ダイパッドの面積を少な
くすることにより、少ない量のダイボンド材料で済むこ
とになるため、これを回避することが可能である。さら
に、半導体素子の裏面は高密着性材料で被覆されている
ため、当該半導体素子と封止樹脂との密着力を向上させ
ることができる。以上により、半田リフロー時における
パッケージのクラック耐性を大幅に向上させることがで
きる。
【0017】また、ウェハの表面及び裏面に、同じ高密
着性材料を同じ厚さで形成することで、当該ウェハの反
りをなくすことができる。また、ダイシング時のウェハ
裏面でのチップの欠けがなくなり、Si屑対策に有効で
ある。
【0018】図2及び図3は、ダイパッドの変形例を示
すものである。本発明は、ダイパッドの面積を極力少な
くし、かつ、露出する半導体素子の裏面に高密着性材料
を被覆する点に特徴がある。従って、ダイパッドの形状
は、半導体素子の裏面が露出する構造となっていれば、
特定のものに限定されることはない。例えば、図2に示
すように、ダイパッド22をコの字状にしたものでもよ
い。さらには、図3に示すように、角部が幅広のリング
状としたもの(同図(a))、ダイパッドが互いに独立
した複数の部分からなるもの(同図(b),(c))、
X状のもの(同図(d))や、星型のもの(同図
(e))であってもよい。
【0019】なお、上記実施例において、半導体素子の
裏面にコートされる高密着性材料を熱可塑性材料とすれ
ば、ホットプレート上でダイボンドすることにより、そ
のまま当該材料をダイボンド材料として使用することが
できる。また、高密着性材料は、半導体素子の表面及び
裏面に同じ材料を同じ厚さに被覆する必要はなく、異種
材料で異なる厚さに形成してもよい。
【0020】
【発明の効果】以上、説明したように、本発明の半導体
装置によれば、次のような効果を奏する。ダイパッドの
面積が少ないため、当該ダイパッドと封止樹脂の界面に
おける吸湿や、ダイボンド材料の吸湿に起因するパッケ
ージのクラックの発生が防止できる。一方、半導体素子
の裏面は高密着性材料で被覆されているため、当該半導
体素子と封止樹脂との密着力を向上させることができ
る。これにより、半田リフロー時におけるパッケージの
クラック耐性を大幅に向上させることができ、防湿包装
が不要となる。なお、半導体素子自体にクラックを発生
させることもない。
【0021】図4は、半導体素子の裏面に高密着性材料
を被覆させた場合と被覆させない場合とについて、それ
ぞれ5種類のパッケージについてクラックの発生割合
(クラック発生個数/サンプル数)を調べた結果を示す
ものである。なお、吸湿、リフローの条件は2種類用意
した。同図から明らかなように、半導体素子の裏面に高
密着性材料を被覆させた場合には、全てのサンプルにつ
いてクラックが発生しておらず、本発明の効果がうかが
える。
【図面の簡単な説明】
【図1】本発明の一実施例に係わる半導体装置を示す
図。
【図2】ダイパッドの変形例を示す図。
【図3】ダイパッドの変形例を示す図。
【図4】本発明の効果を示す図。
【図5】従来の半導体装置を示す図。
【図6】クラック発生のメカニズムを示す図。
【図7】クラック発生のメカニズムを示す図。
【符号の説明】
11,21 …半導体素子、 12,22 …ダイパッド、 13,23 …封止樹脂、 14,25 …ダイボンド材料、 24 …高密着性材料。

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】 半導体素子と、前記半導体素子の裏面の
    一部が露出する状態で当該半導体素子を搭載し得るダイ
    パッドと、前記半導体素子の表面及び裏面の全体に被覆
    される高密着性材料とを具備することを特徴とする半導
    体装置。
JP5053499A 1993-03-15 1993-03-15 半導体装置 Pending JPH06268146A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP5053499A JPH06268146A (ja) 1993-03-15 1993-03-15 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP5053499A JPH06268146A (ja) 1993-03-15 1993-03-15 半導体装置

Publications (1)

Publication Number Publication Date
JPH06268146A true JPH06268146A (ja) 1994-09-22

Family

ID=12944527

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5053499A Pending JPH06268146A (ja) 1993-03-15 1993-03-15 半導体装置

Country Status (1)

Country Link
JP (1) JPH06268146A (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08204107A (ja) * 1995-01-27 1996-08-09 Rohm Co Ltd 樹脂封止型半導体装置
JPH08236685A (ja) * 1994-12-14 1996-09-13 Anam Ind Co Inc 半導体パッケージのリードフレーム構造
WO1998009329A1 (fr) * 1996-08-29 1998-03-05 Hitachi, Ltd. Dispositif a semi-conducteur scelle par resine, et son procede de production
EP0730295A3 (de) * 1995-02-28 1999-04-28 Siemens Aktiengesellschaft Halbleitervorrichtung mit gutem thermischem Verhalten
WO1999049512A1 (fr) * 1998-03-20 1999-09-30 Hitachi, Ltd. Dispositif a semi-conducteur et procede de fabrication associe
JP2005079181A (ja) * 2003-08-28 2005-03-24 Matsushita Electric Ind Co Ltd リードフレーム、それを用いた樹脂封止型半導体装置およびその製造方法
JP2007053195A (ja) * 2005-08-17 2007-03-01 Renesas Technology Corp 半導体装置およびその製造方法
JP2009260367A (ja) * 2009-06-29 2009-11-05 Renesas Technology Corp 半導体装置

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08236685A (ja) * 1994-12-14 1996-09-13 Anam Ind Co Inc 半導体パッケージのリードフレーム構造
JPH08204107A (ja) * 1995-01-27 1996-08-09 Rohm Co Ltd 樹脂封止型半導体装置
EP0730295A3 (de) * 1995-02-28 1999-04-28 Siemens Aktiengesellschaft Halbleitervorrichtung mit gutem thermischem Verhalten
WO1998009329A1 (fr) * 1996-08-29 1998-03-05 Hitachi, Ltd. Dispositif a semi-conducteur scelle par resine, et son procede de production
WO1999049512A1 (fr) * 1998-03-20 1999-09-30 Hitachi, Ltd. Dispositif a semi-conducteur et procede de fabrication associe
KR100751826B1 (ko) * 1998-03-20 2007-08-23 가부시키가이샤 히타치세이사쿠쇼 반도체장치 및 그 제조방법
JP2005079181A (ja) * 2003-08-28 2005-03-24 Matsushita Electric Ind Co Ltd リードフレーム、それを用いた樹脂封止型半導体装置およびその製造方法
JP2007053195A (ja) * 2005-08-17 2007-03-01 Renesas Technology Corp 半導体装置およびその製造方法
JP4668729B2 (ja) * 2005-08-17 2011-04-13 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2009260367A (ja) * 2009-06-29 2009-11-05 Renesas Technology Corp 半導体装置

Similar Documents

Publication Publication Date Title
US5313102A (en) Integrated circuit device having a polyimide moisture barrier coating
JP5095113B2 (ja) 固体撮像装置の製造方法、及び固体撮像装置
TWI288959B (en) Chip package and wafer treating method for making adhesive chips
JPH02155256A (ja) 半導体装置
US7214566B1 (en) Semiconductor device package and method
JPH06268146A (ja) 半導体装置
JPH0590451A (ja) 半導体集積回路及びその実装装置製造方法
JPH0777257B2 (ja) リードフレーム
JPH09260567A (ja) 樹脂封止型半導体装置
JPH07153896A (ja) 樹脂封止型半導体装置及びその製造方法
JPH03218658A (ja) リードフレーム及び半導体装置
JP3918303B2 (ja) 半導体パッケージ
JPH0263148A (ja) 半導体装置
JPH05308083A (ja) 半導体装置
JPH0669381A (ja) 半導体集積回路装置
JPS6224650A (ja) 半導体装置
JPH01169934A (ja) 半導体装置の製造方法
JPH09223768A (ja) 樹脂封止型半導体装置及びその製造方法
JP3045999B2 (ja) リードフレームとそれを用いた半導体装置およびその製造方法
JPS58166748A (ja) 半導体装置
JPH0526760Y2 (ja)
JP3220524B2 (ja) ベアチップ
KR200155176Y1 (ko) 반도체 패키지
JPH09326463A (ja) 樹脂封止型半導体装置
JPH02250359A (ja) 半導体装置