JP3918303B2 - 半導体パッケージ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体パッケージに関し、特に小型の半導体パッケージに関する。
【０００２】
【従来の技術】
半導体の製造過程において、製造されたダイ（チップ）をリードフレームやパッケージに装着し、ワイヤボンディングを行い、封止成形して、仕上げ行ってマーキングする工程を、組み立て工程と呼ぶ。
この組み立て工程での、従来の半導体パッケージングの考え方では、組み立て上で半導体ダイの固定と組み立て後の吸湿によるパッケージクラックの防止を目的として、ダイをリードフレームやインターポーザ基板に対してしっかりと接着する考え方を採ってきた。
【０００３】
吸湿によるパッケージクラックは、図４に示すように封止樹脂の吸湿（図４（ｂ））、熱応力によるパッケージ内部の剥離（図４（ｃ））、剥離面への水蒸気圧の印加によるパッケージの膨れ（図４（ｃ））、パッケージクラックの発生（図４（ｄ））といった経緯を辿る。
図４で、１１はダイ（チップ）、１２はインターポーザ基板、１４は封止樹脂、１５は発生したクラックである。
【０００４】
表面実装の場合、パッケージはボードごと２００°Ｃ以上の高温にさらされ、上述の水蒸気圧はパッケージの温度上昇と共に急速に増大する。一方封止樹脂の方はガラス転移温度を越えてしまうために強度が低下する。したがって、パッケージが水蒸気圧による内圧で割れてしまう。
【０００５】
これを防ぐため、ダイとリードフレームやインターポーザ基板の間、リードフレームやインターポーザ基板と封止樹脂の間に剥離が発生しないように、接着を強化するというのが従来の考え方である。
この考え方にしたがってＣＳＰ（Chip Size Packege ）を作ると、ダイとインターポーザ基板（あるいはリードフレーム）との熱に対する線膨脹率の違いから熱サイクルによってバイメタル効果が生じて、ダイと実装基板の半田接続部に大きなストレスが発生して、ダイに過度の引っ張り応力が働いてチップクラックが発生したり、長期信頼性が損なわれるという問題があった。
【０００６】
図５に従来のダイとインターポーザ基板の接着状況で線熱膨張係数の違いによってチップクラックが発生している様子を示した。図５で１１はダイ（チップ）、１２はインターポーザ基板、１３はダイボンディング材、１５は発生したクラックである。
図６に、半導体装置構成材料の線膨脹係数を示す。この図から分かるように、シリコン系のチップとリードフレームや樹脂との線膨脹係数の比は、数倍から１０数倍程度もあり、ダイに応力が働くことが予想される。
【０００７】
【発明が解決しようとする課題】
上述のごとく、従来の半導体パッケージでは、吸湿によるパッケージクラックを防止するためにダイとインターポーザ基板をしっかり固定していたが、このために、ダイとインターポーザ基板との線熱膨張係数の違いによってチップクラックが発生したり長期信頼性が損なわれる虞が生じる。
【０００８】
本発明はこの点を解決して、比較的簡単な方法によって、線熱膨張係数の違いによるチップクラックおよび吸湿によるパッケージクラックを防止することが可能な半導体パッケージの実現を課題とする。
【０００９】
【課題を解決するための手段】
上記課題を達成するため、本発明の半導体パッケージは、半導体ダイと、この半導体ダイを載置する基板と、半導体ダイおよび基板を封止する封止樹脂を具備する半導体パッケージにおいて、半導体ダイと基板との間の少なくとも一部にダイボンディング材が形成され、ダイボンディング材により半導体ダイと基板とが仮固定され、樹脂封止後に仮固定が解除されることを特徴とする。
【００１１】
【発明の実施の形態】
以下、本発明にかかる半導体パッケージを添付図面を参照にして詳細に説明する。
本発明の考え方は次の通りである。
【００１２】
１）ダイと封止樹脂間およびインターポーザ基板と封止樹脂間は、ダイおよびインターポーザ基板それぞれに対して非常に密着性が良く、かつ線膨脹率がダイおよびインターポーザ基板に近い封止樹脂を選定して用いてパッケージングするようにする。逆にダイとインターポーザ基板間は任意の方法でフリーの関係になるような構成を採用する。
これによって、ダイとインターポーザ基板とは直接は接着されず、封止樹脂間を介して接合される。したがって、ダイとインターポーザ基板の線熱膨張係数の違いによって発生するストレスが封止樹脂の体積中で解消され、ダイにチップクラックが発生するのを防止することができる。
【００１３】
２）また半導体パッケージ組み立てプロセスにおいて、初期の段階であるダイボンド工程で、ダイボンド樹脂によってダイとインターポーザ基板とを仮固定するが、この仮固定は、組み立て後の時点で特別な熱処理もしくは実装時の熱ストレス（リフロー）等によって剥がれたり解消したりするようにし、これによってダイとインターポーザ基板との直接の接着はなくなり、１）と同様な封止樹脂による間接的な封止だけとなる構成を採ることができ、ダイとインターポーザ基板の線熱膨張係数の違いによって発生するストレスの影響を少なくすることができる。
【００１４】
３）さらに、１）または２）の構成の半導体パッケージで、インターポーザ基板のダイアタッチエリアの中央部に外部に貫通する孔を設ける。
これによって、封止時に発生した水蒸気によってダイにクラックが発生することが防止できる。
【００１５】
図１に、半導体パッケージの要部の断面図を示す。
図１において、１はダイ（チップ）、２はインターポーザ基板、３は封止樹脂である。
この半導体パッケージでは、ダイ１はインターポーザ基板２に対して直接接着されてはおらず、例えば適当なスペーサなどを介して相互にフリーな状態に置かれている。一方、ダイ１は封止樹脂３によって封止され、この封止樹脂３はインターポーザ基板２に固着されている。したがって、この封止樹脂３によってダイ１とインターポーザ基板２とは間接的に接着された状態になっている。
しかし、封止樹脂３は図５のダイボンディング材１３に比べて、体積が遥かに多く、かつ粘弾性的な性質を残しているので、線膨脹率の違いから発生する引っ張り応力がこの封止樹脂３中で緩和され、ダイ１の信頼性が損なわれたり、ダイ１にクラックが発生するのが防止できる。
【００１６】
図２に、本発明の第１の実施の形態の半導体パッケージの要部の断面図を示す。図２において、１はダイ（チップ）、２はインターポーザ基板、３は封止樹脂、４はダイボンディング材である。
【００１７】
この実施の形態では、ダイボンディング材４として特別な材料を用いるようにする。まずダイ１をインターポーザ基板２にダイボンディング材４を用いて仮止めする。その後、ダイ１上の電極とインターポーザ基板２またはパッケージのリードを接続するワイヤボンディング等の作業を行い、さらに封止樹脂３による封止を行って組立て工程を終了した後に、特別な熱処理を行うことによって、あるいはこの組み立て工程での実装、封止時の熱ストレスによって、この仮止めの接着部分が剥がれるようなダイボンディング材４を用いる。
あるいは、ダイ１の周辺のみをダイボンディング材でインターポーザ基板２に仮止めするようにしても良い。周辺のみの仮止めであると、その後の実装、封止時の熱ストレスによって、容易に接着部分が剥がれる。
【００１８】
これにより、ダイ１のインターポーザ基板２に対する直接の接着は解消され、ダイ１は封止樹脂３によって封止され、この封止樹脂３はインターポーザ基板２に固着され、ダイ１とインターポーザ基板２とは封止樹脂３によって間接的に接着され、結果的に図１の第１の実施の形態と同様の状態になる。
【００１９】
図３に、本発明の第２の実施の形態の半導体パッケージの要部の断面図を示す。
図３において、１はダイ（チップ）、２はインターポーザ基板、３は封止樹脂、４はダイボンディング材またはスペーサ、５はインターポーザ基板２に設けられた穿孔である。
この穿孔５はインターポーザ基板２のダイ１が載置される位置の下側のほぼ中央に設けられる。これによって、封止樹脂の吸湿により封止時にダイ１とインターポーザ基板２の空間で発生する水蒸気や仮止め用のダイボンディング材４から発生する水蒸気は、この穿孔５を通じて外部に流れ、水蒸気圧の高まりを防止し、水蒸気が機械的強度の弱い方向に侵入することによるパッケージのクラックの発生を防止することができる。
【００２０】
【発明の効果】
以上説明したように本発明の請求項１の半導体パッケージは、半導体ダイと、この半導体ダイを載置する基板と、半導体ダイおよび基板を封止する封止樹脂を具備する半導体パッケージにおいて、半導体ダイと基板との間の少なくとも一部にダイボンディング材が形成され、ダイボンディング材により半導体ダイと基板とが仮固定され、樹脂封止後に仮固定が解除されることを特徴とする。
これによって、仮固定が解除されるとダイとインターポーザ基板との直接の接着はなくなり、ダイとインターポーザ基板とは直接は接着されず、封止樹脂間を介して接合される、封止樹脂による間接的な封止だけとなる。したがって、ダイとインターポーザ基板の線熱膨張係数の違いによって発生するストレスが封止樹脂の体積中で解消され、ダイにチップクラックが発生するのを防止することができる。
【００２１】
本発明の請求項２の発明は、上述の半導体パッケージにおいてダイボンディング材が半導体ダイの周辺のみに形成されていることを特徴とする。
これによって、半導体ダイと基板とを、半導体ダイの周辺部のみをダイボンディング材で仮固定しているため、その後、容易に接着部分を剥がすことができる。
【００２２】
本発明の請求項３の発明は、仮固定手段は加熱により仮固定を解除することを特徴とする。
これにより、熱処理や組み立て工程での実装、封止時の熱ストレスによって、容易に仮固定が解除される。
【００２３】
本発明の請求項４の発明は、基板の半導体ダイの載置部分の下面に外部と連続する穿孔を具備することを特徴とする。
これにより、封止樹脂の吸湿による水蒸気やダイボンディング材から発生する水蒸気は、この穿孔を通じて外部に流れ、水蒸気圧の高まりを防止し、水蒸気圧によるパッケージのクラックの発生を防止することができる。
【図面の簡単な説明】
【図１】本発明の半導体パッケージの一実施の形態の要部の断面図。
【図２】本発明の半導体パッケージの他の実施の形態の要部の断面図。
【図３】本発明の半導体パッケージのさらに他の実施の形態の要部の断面図。
【図４】吸湿によるパッケージの発生のメカニズムを示す説明図。
【図５】線熱膨張係数の違いによって生まれるチップクラックの発生メカニズムを示す説明図。
【図６】半導体装置構成材料の線膨脹係数を示す図。
【符号の説明】
１…ダイ（チップ）、２…インターポーザ基板、３…封止樹脂、４…ダイボンディング材、５…穿孔、１１…ダイ（チップ）、１２…インターポーザ基板、１３…ダイボンディング材、１４…封止樹脂、１５…クラック。
【発明の属する技術分野】
本発明は、半導体パッケージに関し、特に小型の半導体パッケージに関する。
【０００２】
【従来の技術】
半導体の製造過程において、製造されたダイ（チップ）をリードフレームやパッケージに装着し、ワイヤボンディングを行い、封止成形して、仕上げ行ってマーキングする工程を、組み立て工程と呼ぶ。
この組み立て工程での、従来の半導体パッケージングの考え方では、組み立て上で半導体ダイの固定と組み立て後の吸湿によるパッケージクラックの防止を目的として、ダイをリードフレームやインターポーザ基板に対してしっかりと接着する考え方を採ってきた。
【０００３】
吸湿によるパッケージクラックは、図４に示すように封止樹脂の吸湿（図４（ｂ））、熱応力によるパッケージ内部の剥離（図４（ｃ））、剥離面への水蒸気圧の印加によるパッケージの膨れ（図４（ｃ））、パッケージクラックの発生（図４（ｄ））といった経緯を辿る。
図４で、１１はダイ（チップ）、１２はインターポーザ基板、１４は封止樹脂、１５は発生したクラックである。
【０００４】
表面実装の場合、パッケージはボードごと２００°Ｃ以上の高温にさらされ、上述の水蒸気圧はパッケージの温度上昇と共に急速に増大する。一方封止樹脂の方はガラス転移温度を越えてしまうために強度が低下する。したがって、パッケージが水蒸気圧による内圧で割れてしまう。
【０００５】
これを防ぐため、ダイとリードフレームやインターポーザ基板の間、リードフレームやインターポーザ基板と封止樹脂の間に剥離が発生しないように、接着を強化するというのが従来の考え方である。
この考え方にしたがってＣＳＰ（Chip Size Packege ）を作ると、ダイとインターポーザ基板（あるいはリードフレーム）との熱に対する線膨脹率の違いから熱サイクルによってバイメタル効果が生じて、ダイと実装基板の半田接続部に大きなストレスが発生して、ダイに過度の引っ張り応力が働いてチップクラックが発生したり、長期信頼性が損なわれるという問題があった。
【０００６】
図５に従来のダイとインターポーザ基板の接着状況で線熱膨張係数の違いによってチップクラックが発生している様子を示した。図５で１１はダイ（チップ）、１２はインターポーザ基板、１３はダイボンディング材、１５は発生したクラックである。
図６に、半導体装置構成材料の線膨脹係数を示す。この図から分かるように、シリコン系のチップとリードフレームや樹脂との線膨脹係数の比は、数倍から１０数倍程度もあり、ダイに応力が働くことが予想される。
【０００７】
【発明が解決しようとする課題】
上述のごとく、従来の半導体パッケージでは、吸湿によるパッケージクラックを防止するためにダイとインターポーザ基板をしっかり固定していたが、このために、ダイとインターポーザ基板との線熱膨張係数の違いによってチップクラックが発生したり長期信頼性が損なわれる虞が生じる。
【０００８】
本発明はこの点を解決して、比較的簡単な方法によって、線熱膨張係数の違いによるチップクラックおよび吸湿によるパッケージクラックを防止することが可能な半導体パッケージの実現を課題とする。
【０００９】
【課題を解決するための手段】
上記課題を達成するため、本発明の半導体パッケージは、半導体ダイと、この半導体ダイを載置する基板と、半導体ダイおよび基板を封止する封止樹脂を具備する半導体パッケージにおいて、半導体ダイと基板との間の少なくとも一部にダイボンディング材が形成され、ダイボンディング材により半導体ダイと基板とが仮固定され、樹脂封止後に仮固定が解除されることを特徴とする。
【００１１】
【発明の実施の形態】
以下、本発明にかかる半導体パッケージを添付図面を参照にして詳細に説明する。
本発明の考え方は次の通りである。
【００１２】
１）ダイと封止樹脂間およびインターポーザ基板と封止樹脂間は、ダイおよびインターポーザ基板それぞれに対して非常に密着性が良く、かつ線膨脹率がダイおよびインターポーザ基板に近い封止樹脂を選定して用いてパッケージングするようにする。逆にダイとインターポーザ基板間は任意の方法でフリーの関係になるような構成を採用する。
これによって、ダイとインターポーザ基板とは直接は接着されず、封止樹脂間を介して接合される。したがって、ダイとインターポーザ基板の線熱膨張係数の違いによって発生するストレスが封止樹脂の体積中で解消され、ダイにチップクラックが発生するのを防止することができる。
【００１３】
２）また半導体パッケージ組み立てプロセスにおいて、初期の段階であるダイボンド工程で、ダイボンド樹脂によってダイとインターポーザ基板とを仮固定するが、この仮固定は、組み立て後の時点で特別な熱処理もしくは実装時の熱ストレス（リフロー）等によって剥がれたり解消したりするようにし、これによってダイとインターポーザ基板との直接の接着はなくなり、１）と同様な封止樹脂による間接的な封止だけとなる構成を採ることができ、ダイとインターポーザ基板の線熱膨張係数の違いによって発生するストレスの影響を少なくすることができる。
【００１４】
３）さらに、１）または２）の構成の半導体パッケージで、インターポーザ基板のダイアタッチエリアの中央部に外部に貫通する孔を設ける。
これによって、封止時に発生した水蒸気によってダイにクラックが発生することが防止できる。
【００１５】
図１に、半導体パッケージの要部の断面図を示す。
図１において、１はダイ（チップ）、２はインターポーザ基板、３は封止樹脂である。
この半導体パッケージでは、ダイ１はインターポーザ基板２に対して直接接着されてはおらず、例えば適当なスペーサなどを介して相互にフリーな状態に置かれている。一方、ダイ１は封止樹脂３によって封止され、この封止樹脂３はインターポーザ基板２に固着されている。したがって、この封止樹脂３によってダイ１とインターポーザ基板２とは間接的に接着された状態になっている。
しかし、封止樹脂３は図５のダイボンディング材１３に比べて、体積が遥かに多く、かつ粘弾性的な性質を残しているので、線膨脹率の違いから発生する引っ張り応力がこの封止樹脂３中で緩和され、ダイ１の信頼性が損なわれたり、ダイ１にクラックが発生するのが防止できる。
【００１６】
図２に、本発明の第１の実施の形態の半導体パッケージの要部の断面図を示す。図２において、１はダイ（チップ）、２はインターポーザ基板、３は封止樹脂、４はダイボンディング材である。
【００１７】
この実施の形態では、ダイボンディング材４として特別な材料を用いるようにする。まずダイ１をインターポーザ基板２にダイボンディング材４を用いて仮止めする。その後、ダイ１上の電極とインターポーザ基板２またはパッケージのリードを接続するワイヤボンディング等の作業を行い、さらに封止樹脂３による封止を行って組立て工程を終了した後に、特別な熱処理を行うことによって、あるいはこの組み立て工程での実装、封止時の熱ストレスによって、この仮止めの接着部分が剥がれるようなダイボンディング材４を用いる。
あるいは、ダイ１の周辺のみをダイボンディング材でインターポーザ基板２に仮止めするようにしても良い。周辺のみの仮止めであると、その後の実装、封止時の熱ストレスによって、容易に接着部分が剥がれる。
【００１８】
これにより、ダイ１のインターポーザ基板２に対する直接の接着は解消され、ダイ１は封止樹脂３によって封止され、この封止樹脂３はインターポーザ基板２に固着され、ダイ１とインターポーザ基板２とは封止樹脂３によって間接的に接着され、結果的に図１の第１の実施の形態と同様の状態になる。
【００１９】
図３に、本発明の第２の実施の形態の半導体パッケージの要部の断面図を示す。
図３において、１はダイ（チップ）、２はインターポーザ基板、３は封止樹脂、４はダイボンディング材またはスペーサ、５はインターポーザ基板２に設けられた穿孔である。
この穿孔５はインターポーザ基板２のダイ１が載置される位置の下側のほぼ中央に設けられる。これによって、封止樹脂の吸湿により封止時にダイ１とインターポーザ基板２の空間で発生する水蒸気や仮止め用のダイボンディング材４から発生する水蒸気は、この穿孔５を通じて外部に流れ、水蒸気圧の高まりを防止し、水蒸気が機械的強度の弱い方向に侵入することによるパッケージのクラックの発生を防止することができる。
【００２０】
【発明の効果】
以上説明したように本発明の請求項１の半導体パッケージは、半導体ダイと、この半導体ダイを載置する基板と、半導体ダイおよび基板を封止する封止樹脂を具備する半導体パッケージにおいて、半導体ダイと基板との間の少なくとも一部にダイボンディング材が形成され、ダイボンディング材により半導体ダイと基板とが仮固定され、樹脂封止後に仮固定が解除されることを特徴とする。
これによって、仮固定が解除されるとダイとインターポーザ基板との直接の接着はなくなり、ダイとインターポーザ基板とは直接は接着されず、封止樹脂間を介して接合される、封止樹脂による間接的な封止だけとなる。したがって、ダイとインターポーザ基板の線熱膨張係数の違いによって発生するストレスが封止樹脂の体積中で解消され、ダイにチップクラックが発生するのを防止することができる。
【００２１】
本発明の請求項２の発明は、上述の半導体パッケージにおいてダイボンディング材が半導体ダイの周辺のみに形成されていることを特徴とする。
これによって、半導体ダイと基板とを、半導体ダイの周辺部のみをダイボンディング材で仮固定しているため、その後、容易に接着部分を剥がすことができる。
【００２２】
本発明の請求項３の発明は、仮固定手段は加熱により仮固定を解除することを特徴とする。
これにより、熱処理や組み立て工程での実装、封止時の熱ストレスによって、容易に仮固定が解除される。
【００２３】
本発明の請求項４の発明は、基板の半導体ダイの載置部分の下面に外部と連続する穿孔を具備することを特徴とする。
これにより、封止樹脂の吸湿による水蒸気やダイボンディング材から発生する水蒸気は、この穿孔を通じて外部に流れ、水蒸気圧の高まりを防止し、水蒸気圧によるパッケージのクラックの発生を防止することができる。
【図面の簡単な説明】
【図１】本発明の半導体パッケージの一実施の形態の要部の断面図。
【図２】本発明の半導体パッケージの他の実施の形態の要部の断面図。
【図３】本発明の半導体パッケージのさらに他の実施の形態の要部の断面図。
【図４】吸湿によるパッケージの発生のメカニズムを示す説明図。
【図５】線熱膨張係数の違いによって生まれるチップクラックの発生メカニズムを示す説明図。
【図６】半導体装置構成材料の線膨脹係数を示す図。
【符号の説明】
１…ダイ（チップ）、２…インターポーザ基板、３…封止樹脂、４…ダイボンディング材、５…穿孔、１１…ダイ（チップ）、１２…インターポーザ基板、１３…ダイボンディング材、１４…封止樹脂、１５…クラック。
Claims (4)
- 半導体ダイと、この半導体ダイを載置する基板と、前記半導体ダイおよび前記基板を封止する封止樹脂を具備する半導体パッケージにおいて、
前記半導体ダイと前記基板との間の少なくとも一部にダイボンディング材が形成され、
前記ダイボンディング材により前記半導体ダイと前記基板とが仮固定され、前記樹脂封止後に前記仮固定が解除される
ことを特徴とする半導体パッケージ。 - 前記ダイボンディング材が前記半導体ダイの周辺部のみに形成されていることを特徴とする請求項１に記載の半導体パッケージ。
- 前記ダイボンディング材は加熱により前記仮固定が解除されることを特徴とする請求項１に記載の半導体パッケージ。
- 前記基板の前記半導体ダイの載置部分の下面に外部と連続する穿孔を具備することを特徴とする請求項２に記載の半導体パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14975598A JP3918303B2 (ja) | 1998-05-29 | 1998-05-29 | 半導体パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14975598A JP3918303B2 (ja) | 1998-05-29 | 1998-05-29 | 半導体パッケージ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11345901A JPH11345901A (ja) | 1999-12-14 |
| JP3918303B2 true JP3918303B2 (ja) | 2007-05-23 |
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ID=15482050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14975598A Expired - Fee Related JP3918303B2 (ja) | 1998-05-29 | 1998-05-29 | 半導体パッケージ |
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| Country | Link |
|---|---|
| JP (1) | JP3918303B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5269468B2 (ja) * | 2008-04-24 | 2013-08-21 | スタンレー電気株式会社 | 半導体発光装置 |
| JP5590814B2 (ja) * | 2009-03-30 | 2014-09-17 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置及びその製造方法 |
| US8704370B2 (en) * | 2012-06-29 | 2014-04-22 | Freescale Semiconductor, Inc. | Semiconductor package structure having an air gap and method for forming |
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1998
- 1998-05-29 JP JP14975598A patent/JP3918303B2/ja not_active Expired - Fee Related
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| JPH11345901A (ja) | 1999-12-14 |
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