WO1998040913A1 - Circuit integre a semi-conducteurs dont l'implantation est conçue au niveau des cellules - Google Patents

Circuit integre a semi-conducteurs dont l'implantation est conçue au niveau des cellules Download PDF

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WO1998040913A1
WO1998040913A1 PCT/JP1997/000763 JP9700763W WO9840913A1 WO 1998040913 A1 WO1998040913 A1 WO 1998040913A1 JP 9700763 W JP9700763 W JP 9700763W WO 9840913 A1 WO9840913 A1 WO 9840913A1
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cell
wiring
logic circuit
semiconductor integrated
type diffusion
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PCT/JP1997/000763
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Inventor
Yasushi Okamoto
Original Assignee
Mitsubishi Denki Kabushiki Kaisha
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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    • H—ELECTRICITY
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    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique

Definitions

  • the present invention relates to a semiconductor integrated circuit device designed in a layout by a cell-based system, that is, a system in which logic circuits are arranged in units of standard cells.
  • FIG. 1 is a configuration diagram showing a semiconductor integrated circuit device for performing a rate design by a cell-based method.
  • 1 is a semiconductor integrated circuit device
  • 2 is a standard cell (hereinafter simply referred to as a cell) constituting the semiconductor integrated circuit device 1
  • 3a to 3g are a predetermined number of standard cells 2 arranged in a horizontal direction.
  • Cell row, 4 is an inter-cell wiring connecting cell 2 to cell 2
  • 5 is an input / output pad used for signal input / output
  • 5a is an input / output pad between cell 2 and 5.
  • the input / output wiring, 6 is a power supply pad
  • 7 is a grounding pad
  • 8 is a power supply wiring
  • 9 is a ground supply wiring.
  • the standard cells 2 constituting each of the cell rows 3a to 3g include various types of logic circuits such as inverter, AND, OR, NAND, NOR, and flip-flop.
  • FIG. 3 shows an example in which the inverter shown in FIG. 2 is configured as a standard cell by CMOS.
  • 10 is a P-channel MOS transistor (hereinafter, referred to as PMOS), 11 is an N-channel MOS transistor (hereinafter, referred to as NMOS), 12 is a source wiring on the PMOS side, and 13 a Is the gate wiring on the PMOS side, 13 h ⁇ iN
  • the gate wiring on the MOS side, 14 is the common drain wiring, and 15 is the 1 ⁇ 103 side 16 is cell power supply wiring, 17 is cell ground supply wiring, 18 is inverter input pin, 19 is inverter output pin, 20a is input pin 18 and A1 wiring 20 b is a through hole connecting output pin 19 and common drain wiring 14, 21 is a connection between A 1 wiring and gate wiring 13 a, 13 b Through hole.
  • the cell power supply wiring 16 and the cell ground supply wiring 17, the PMOS source wiring 12, the common drain wiring 14, and the NMOS source wiring 15 are the first layer A. It is formed by one wiring.
  • the cell power supply wiring 16 and the cell ground supply wiring 17 are formed by the first layer A1 wiring. Therefore, in the standard cells 2 adjacent in each of the cell columns 3a to 3g, the cell power supply wiring 16 and the cell ground supply wiring 17 are connected to each other by the first layer A1 wiring. Signal transmission between the standard cells is performed by the second layer A1 wiring.
  • a width standard is required.
  • the width 24 of the inverter cell 22 shown in FIG. 3 is usually defined as one basic cell width (1 BC: 1 basic cell).
  • the width 22 of the inverse cell shown in FIG. 3 is 2 BC.
  • the height 23 of the inverter cell shown in FIG. 3 is called the cell height.
  • the cell height is set to a constant value irrespective of the type of the standard cell, since this is the most important in connecting the cell 6 and the cell ground supply wiring 17 continuously without interruption. Next, the operation will be described.
  • Fig. 4 shows an example in which a plurality of standard cells such as Invar, NAND, and flip-flops are arranged in the horizontal direction to form three cell rows 3a, 3b, and 3c.
  • the cell width of each standard cell is an integral multiple of one basic cell width (1BC)
  • the width of each cell column 3a, 3b, 3c is an integral multiple of 1BC.
  • the standard cell widths are different, such as the inverter cell width is 2 BC
  • the NAND cell width is 3 BC
  • the flip-flop cell width is, for example, 15 BC
  • the three cell rows 3a shown in FIG. , 3b, 3c have different widths 26a, 26b, 26c which are not equal.
  • the width 26 b of the cell row 3 b is shorter than the longest cell row 3 a by 4 B C
  • the width 26 c of the cell row 3 c is 2 B C shorter than the longest cell row 3 a.
  • a feedthrough cell 28 shown in FIG. 5 is used.
  • the cell width 27 is 1 BC
  • the cell height 23 is the same as the cell height of the other standard cells. Further, it is composed of only the cell power supply wiring 16 composed of the first layer A1 wiring and the cell ground wiring.
  • the feed-through cells 28 shown in FIG. 5 were inserted into the cell rows 3b and 3c to make the cell row widths of the three cell rows 3a, 3b and 3c uniform.
  • An example is shown.
  • four feedthrough cells 28a to 28d are additionally arranged in cell row 3b, and two feedthrough cells 28e and 28f are additionally arranged in cell row 3c.
  • the cell width is the same as the widest cell row 3a.
  • the feedthrough cell 28 has a function of securing a wiring area in addition to the function of making the cell column width uniform as described above.
  • this wiring area securing function will be described.
  • feed-through cells 28 After three cell rows 3a, 3b, and 3c with the same cell row width have been inserted and completed, the NAND cell 31 placed in cell row 3c and the inverter 3 2 placed in cell row 3a It is assumed that they are connected by wiring 30 as shown in FIG. In this case, as shown in FIG. 8, the wiring 30 connecting the NAND cell 31 arranged in the cell column 3c and the inverter 32 arranged in the cell column 3a is arranged in the cell column 3b.
  • the wiring 30 is formed by the second layer A 1 wiring, it does not come into contact with the cell power supply wiring or the cell ground supply wiring of the feedthrough cell 28 b formed by the first layer A 1 wiring.
  • caps 35 for supplying power and ground are arranged at both ends of each cell row 3a, 3b.
  • a power supply wiring 33 and a ground supply wiring 34 are formed by the second layer A1 wiring.
  • the power supply wiring 33 and the ground supply wiring 34 are connected to a power supply pad 6 and a grounding pad 7 formed at the edge of the semiconductor integrated circuit device 1, respectively.
  • the power supply wiring 33a formed by the second layer A1 wiring on the capsule 35 is a cell power supply formed by the first layer A1 wiring by through holes 16a.
  • the ground supply wiring 34 a formed by the second layer A 1 wiring is connected to the supply wiring 16 b and the cell ground supply wiring 1 ⁇ formed by the first layer A 1 wiring by the through hole 1 ⁇ a.
  • the cap cell 35 Since the cap cell 35 has the above-described structure, power is supplied to each cell via the path of the power supply wiring 3 3 a —through hole 16 a-cell power supply wiring 16 b.
  • the ground supply to the ground is the ground supply wiring.
  • 3 4a Through hole 1 7a One cell ground supply wiring 1 7b Through.
  • the layout change is completed after the layout diagram in which the width of each cell column is uniform is completed. Evening, it is necessary to add a new standard cell having a logic circuit such as AND, NAND, NOR, etc., and if the design change occurs after the fabrication of the exposure mask, the expensive mask is replaced almost from the beginning. Since it had to be reworked, there was a problem that the cost of manufacturing the semiconductor integrated circuit device increased in addition to the time and labor.
  • the present invention has been made to solve the above-described problems, and has as its object to obtain a semiconductor integrated circuit device that is designed in a layout based on a cell-based method that can flexibly respond to design changes. I do. Disclosure of the invention
  • the semiconductor integrated circuit device of which layout is designed by the cell-based method according to the invention as set forth in claim 1 includes first and second gate electrodes for forming P and N channel MOS transistors. It comprises a feed-through cell in which a first basic pair composed of first P-type and second N-type diffusion layers is arranged on both sides of the first and second gate electrodes.
  • a semiconductor integrated circuit device of which layout is designed by the cell-based method according to the invention according to claim 2 is a third and fourth gate electrode for forming P- and N-channel MOS transistors, and the third and fourth gate electrodes. It is provided with a capsule having a second basic pair formed of third P-type and fourth N-type diffusion layers arranged on both sides of the fourth gate electrode.
  • a standard cell having a logic circuit can be formed, which has an effect of reducing the cost of producing an exposure mask and the production period.
  • a semiconductor integrated circuit device having a layout design based on the cell-based method according to the invention as set forth in claim 3 is characterized in that a quasi-logic as a base of a desired logic circuit is obtained by applying predetermined wiring to the second basic pair of caps in advance. A circuit is formed.
  • a semiconductor integrated circuit device having a layout design based on the cell-based method according to the invention as set forth in claim 4 includes first and second gate electrodes for forming P and N channel MOS transistors, and the first and second gate electrodes.
  • a feed-through cell having a first basic pair formed of first P-type and second N-type diffusion layers disposed on both sides of a second gate electrode, and a third through-hole for forming P and N-channel MOS transistors.
  • a fourth gate electrode, and a third P-type and a fourth N-type diffusion layer disposed on both sides of the third and fourth gate electrodes.
  • a cap on which a second basic pair is formed.
  • a semiconductor integrated circuit device having a layout design based on the cell-based method according to the invention as set forth in claim 5 is characterized in that a predetermined wiring is provided in advance to the first and second basic pairs of the feed-through cell and the capsule. It is a quasi-logic circuit that forms the basis of a logic circuit.
  • a semiconductor integrated circuit device having a layout design based on the cell-based method according to the invention described in claim 6 is characterized in that at least a part of a first basic pair or a second basic pair of a feedthrough cell and a capsule is provided with a predetermined wiring. To form a desired logic circuit.
  • a semiconductor integrated circuit device having a layout design based on the cell-based system according to the invention of claim 7 is characterized in that at least a part of the quasi-logic circuit of the feedthrough cell and the capsule is provided with predetermined wiring. It forms the desired logic circuit.
  • FIG. 1 is a configuration diagram showing a semiconductor integrated circuit device for performing a rate design by a cell-based method.
  • FIG. 2 is a diagram showing an inverter at a logic circuit level.
  • FIG. 3 is a diagram showing an example in which the inverter shown in FIG. 2 is configured as a standard cell by CMOS.
  • Fig. 4 is a diagram showing an example in which a plurality of standard cells, such as invar, NAND, and flip-flop, are arranged in the horizontal direction to form three cell rows.
  • standard cells such as invar, NAND, and flip-flop
  • FIG. 5 is a diagram showing a conventional feed-through cell.
  • FIG. 6 is a diagram showing an example in which the feed-through cells shown in FIG. 5 are inserted to make the cell row width uniform.
  • FIG. 7 is a diagram showing an example of a logic circuit in which a design change has occurred.
  • FIG. 8 shows the feedthrough circuit of the logic circuit with the design change shown in Fig. 7.
  • FIG. 14 is a diagram showing an example realized using a file.
  • FIG. 9 is a diagram showing the arrangement of caps arranged in each cell row.
  • FIG. 10 is a diagram showing a conventional capsule.
  • FIG. 11 is a layout diagram of a feed-through cell used in a semiconductor integrated circuit device that is laid out in a cell-based manner according to Embodiment 1 of the present invention.
  • FIG. 12 is a circuit diagram of a transistor level of the feedthrough cell shown in FIG.
  • FIG. 13 is a diagram showing an example of a result of a layout design using the feed-through cell according to the first embodiment in a cell row.
  • FIG. 14 is a diagram showing an example of a logic circuit in which a design change has occurred.
  • FIG. 15 shows an example in which the logic circuit in which the design change shown in FIG. 14 is made by using the feedthrough cell according to the first embodiment is realized in the example of the result of the layout design shown in FIG. 13.
  • FIG. 15 shows an example in which the logic circuit in which the design change shown in FIG. 14 is made by using the feedthrough cell according to the first embodiment is realized in the example of the result of the layout design shown in FIG. 13.
  • FIG. 16 is a diagram for explaining a method of modifying the feedthrough cell having only the circuit elements of the inverter shown in FIG. 11 into a feedthrough cell having an inverter function by changing the connection. .
  • FIG. 17 is a cross-sectional view for explaining a method of correcting the feed-through cell having the chamber overnight function shown in FIG.
  • FIG. 18 is a configuration diagram showing a capsule according to Embodiment 4 of the present invention.
  • FIG. 19 is a view in which the power supply wiring and the ground supply wiring composed of the second layer A 1 wiring are removed from the capsule according to the fourth embodiment shown in FIG.
  • FIG. 20 is a transistor level circuit diagram of the capsule shown in FIG.
  • FIG. 21 is a diagram showing an example of arranging a capsule according to the fourth embodiment in a cell row.
  • FIG. 22 is a diagram showing an example of a logic circuit in which a design change has occurred.
  • FIG. 23 is a diagram showing a layout in which the capsule shown in FIG. 18 is changed to a capsule having a NAND function.
  • FIG. 24 is a diagram showing a method of connecting a capsule having only circuit elements to a capsule having a NAND function.
  • FIG. 25 is a configuration diagram showing a capsule according to Embodiment 7 of the present invention.
  • FIG. 26 is a diagram in which the power supply wiring and the ground supply wiring composed of the second layer A 1 wiring are removed from the capsule according to the seventh embodiment shown in FIG. 25.
  • FIG. 27 is a transistor level circuit diagram of the capsule shown in FIG.
  • FIG. 28 is an explanatory diagram of a method of using the capsule according to the seventh embodiment.
  • FIG. 29 shows a method of modifying the connection of the capsule shown in FIG. 26 to a capsule having an inverter function.
  • FIG. 29 shows a method of modifying the connection of the capsule shown in FIG. 26 to a capsule having an inverter function.
  • FIG. 30 is a diagram showing an example of a layout design using a feed-through cell and a capsule according to the tenth embodiment.
  • FIG. 31 is a diagram showing an example in which a logical circuit whose design has been changed after the layout design shown in FIG. 30 is realized using a feed-through cell and a capsell.
  • FIG. 32 is a diagram showing an example of a layout design using a feed-through cell and a capsule according to Embodiment 12.
  • FIG. 33 changes the connection of the feedthrough cell shown in Fig. 32 to FIG. 9 is a diagram showing a method of correcting a feed-through cell having an inverter function
  • FIG. 34 is a transistor level circuit diagram of the feedthrough cell shown in FIG. 33.
  • FIG. 35 is a diagram showing an example in which a logical circuit whose design has changed after the layout design shown in FIG. 32 is realized using a feed-through cell and a capsell.
  • FIG. 11 is a diagram showing a feed-through cell 40 according to Embodiment 1 of the present invention.
  • FIG. 11 (a) is a layout plan view
  • FIG. 11 (b) is a line BB ′.
  • Sectional view, Fig. 11 (c) is a sectional view taken along the line C-C '
  • Fig. 11 (d) is a sectional view taken along the line D-D'
  • Fig. 11 (e) is a sectional view taken along the line E- E ' It is.
  • FIG. 12 is a circuit diagram at the transistor level.
  • 10 is a P-channel MOS transistor (PMOS, first basic pair)
  • 10a and 10b are P-type diffusion layers for forming the source and drain of the PMOS 10
  • 11 is N-channel MOS transistor (NMOS, 1st basic pair), 11a, lib is N-type diffusion for forming source and drain of NMOS 11 Layer (second N-type diffusion layer), 13a is the gate electrode of PMOS 10 (first gate electrode), 13b is the gate electrode of NMOS 11
  • the feedthrough cell 40 has a PMOS 10 P-type diffusion layers 10a, 10b for forming, N-type diffusion layers 11a, llb for forming NMO Sll, gate electrodes 13a, NMOS of PMOS 10
  • the gate electrode 13 b of 11, the cell power supply wiring 16, and the cell ground supply wiring 17 are formed, and furthermore, they are only covered with the oxide film 100. Not applied.
  • the width of the field through cell shown in FIG. The point that the width 24 is set to one basic cell width (1 BC) is the same as the conventional case. Therefore, the width 22 of the fine cell shown in FIG. 11 is 2 BC.
  • the height 23 of the field-through cell shown in FIG. 11 is called the cell height, and the height of all cells is unified to this cell height as in the conventional case. Next, the operation will be described.
  • FIG. 13 is a diagram showing an example of the result of the layout design.
  • FIG. 13 is a diagram corresponding to FIG. 8 used for explaining the background art, and the feedthrough cell 40 according to the first embodiment shown in FIG. 11 is arranged in the cell column 3b.
  • the width of the feed-through cell 40 according to the first embodiment shown in FIG. 11 is 2 basic cell widths (2 BC)
  • four feed-through cells 28 a to While 28 d is arranged, only two feedthrough cells 40 a and 40 b are arranged.
  • the NAND cell 31 arranged in the cell column 3c and the inverter 32 arranged in the cell column 3a are connected to the wiring 3 as shown in FIG.
  • the wiring 30 connecting the NAND cell 31 arranged in the cell column 3c and the inverter 32 arranged in the cell column 3a is Two feed-through cells 4 arranged in cell row 3b 4 One of 2a and 4 2b, for example, feed-through cell 4 2 Form across the a. Since this wiring 30 is formed by the second layer A1 wiring, it does not come into contact with the other wiring of the feedthrough cell 42 a formed by the first layer A1 wiring.
  • the layout diagram shown in Fig. 13 obtained as a result of the layout design shows, for example, the relationship between the NAND cell 31 arranged in the cell column 3c and the member 32 arranged in the cell column 3a. Assume that a design change to insert the inverter 32a as shown in FIG. 14 occurs.
  • the feedthrough cell 40 Since the feedthrough cell 40 according to the first embodiment has all the circuit elements constituting the inverter as shown in FIG. 11 (a), the inverter is connected by connecting these circuit elements. Can be formed. This is applied to the feed-through cell 40a arranged in the cell row 3b as shown in FIG. 13 and the feed-through cell 40 having an inverter function as shown in FIG. The intended purpose is achieved by changing to c and providing the wiring 30a from the NAND cell 31 and the wiring 30b to the inverter 32.
  • the first layer A1 wiring layer is deposited and then patterned to form a PMOS side source line 12, a gate line 13, a common drain line 14, and an NMOS side source line 15. Then, contact holes 21a to 21f are formed to form a common drain wiring 14 and a P-type diffusion layer 10b between the gate wiring 13 and the gate electrodes 13a and 13b. And N-type diffusion layer 11b, between PMOS source wiring 12 and P-type diffusion layer 10a, and between NMOS source wiring 15 and N-type diffusion layer 11a. Connect between. Then An input pin 20a is formed on the gate wiring 13 and an output pin 20b is formed on the common drain wiring 14. Thus, the feed-through cell 40c having the inverter function is completed.
  • FIG. 17 is a cross-sectional view showing a manufacturing process in the cell-based system according to the first embodiment.
  • the manufacturing process up to and the process up to the wiring as shown in FIG. 15 after the modification to the feedthrough cell 40c will be described in further detail.
  • FIG. 17 (a) boron (B) and phosphorus (P) are implanted into a P-type substrate, and as shown in FIG. Form a mold layer.
  • FIG. 17 (c) the P-type diffusion layers 10a and 10b and the N-type diffusion layers 11a and 11b are formed. , 1 3b.
  • an oxide film 100a is formed as shown in FIG. 17 (d)
  • a first layer A1 wiring is formed as shown in FIG. 17 (e).
  • An oxide film 100b is formed as shown in FIG.
  • FIG. 17 (f) the contact hole 21 is not provided, and only the cell power supply wiring 16 and the cell ground supply wiring 17 are wired as the first layer A 1 wiring.
  • a contact hole 21 is formed in the oxide film 100a.
  • a predetermined first layer A1 wiring is formed as shown in FIG. 17 (e)
  • an oxide film 100b is formed as shown in FIG. 17 (e). .
  • the contact hole refers to a hole formed in the oxide film to connect the diffusion layer to the wiring on the substrate
  • the through hole refers to a hole for connecting the wiring on the substrate.
  • the feedthrough cell 40 incorporates a set of CMO S components consisting of one PMO S 10 and one NMO S 11
  • the number of CMOS components is not limited to one set, and multiple sets of CMOS components can be created. By doing so, there is an effect that the feedthrough cell 40 can be used as a logic circuit cell such as NAND or AND in addition to the overnight cell.
  • the feedthrough cell 40 according to the first embodiment shown in FIG. Although one set of components consisting of one PMO S10 and one NMO S11 was built in, this component is not limited to one set, but a plurality of sets of components In addition, the number of PMOS and the number of NMOS do not need to match.
  • the feedthrough cell 40 can be used as a logic circuit cell such as NAND or AND in addition to the inverter cell.
  • FIG. 18 is a configuration diagram showing a capsule 41 according to Embodiment 4 of the present invention, in which 16 a is a through hole, and 16 1) is a cell power supply formed by the first layer 1 wiring.
  • Wiring, 17a is a through hole
  • 17b is a cell ground supply wiring formed by the first layer A1 wiring
  • 33a is a power supply wiring formed by the second layer A1 wiring
  • 34a is the second Ground supply wiring formed by layer A1 wiring.
  • the power supply wiring 33a is connected to the cell power supply wiring 16b through the through hole 16a, and the ground supply wiring 34a is connected to the cell ground supply wiring 17 through the through hole 1a. Connected to b.
  • the height 23 of the caps 41 according to the fourth embodiment is the same as the cell height of the other cells.
  • FIG. 19 is a diagram showing a state in which the power supply wiring 33a and the ground supply wiring 34a are removed from the capsule 41 according to the fourth embodiment shown in FIG.
  • FIG. 20 is a circuit diagram at the transistor level.
  • 10 is PMOS (second basic pair)
  • 10 c to 10 f are P-type diffusion layers (third P-type diffusion layers)
  • 11 is NMOS.
  • 13c, 13 e, 13 g are the gate electrodes of PMOS 10 (third gate electrode)
  • 13 d, 13 f, and 13 h are the gate electrodes of NMOS 11 (fourth gate electrode).
  • 16b is a cell power supply wiring
  • 17b is a cell ground supply wiring.
  • Capsule 41 includes P-type diffusion layers 10c to 10i for forming PMOS 10; N-type diffusion layers llc to llf for forming NMOS Sll; S 10 gate electrode 13 c, 13 e, 13 g, NMO S 11 gate electrode 13 d, 13 f, 13 h, cell power supply wiring 16 b, cell Only the ground supply wiring 11b is formed, and no wiring for connecting each part is provided.
  • Capsule 41 according to the fourth embodiment is arranged at a position where a cell for supplying power and ground is required in a cell row as in the background art, for example, as shown in FIG.
  • Capsule 41 shown in Fig. 21 is the same as that shown in Fig. 18; the cell has components that form PMOS and NMOS, but the wiring that connects each part is not provided. It has not been.
  • Power is supplied to each cell in the cell row in which the caps cells 41 are arranged via a route of power supply wiring 3 3a—through hole 16a—cell power supply wiring 16b, and grounding to each cell is performed. Is supplied via a path of ground supply wiring 34-a through hole 17 a-cell ground supply wiring 17 b.
  • each of them has parts that can form three PMOSs and three NMOSs. Therefore, by connecting these components to change them to the capsular 41 a having the function of the NAND cell, and forming the wirings 30 a to 30 c shown in FIG. Can achieve the purpose.
  • 16b is cell power supply wiring
  • 17a is through hole
  • 17b is cell ground supply wiring
  • 33a is power supply wiring
  • 34a is ground supply wiring
  • 10 is PMOS
  • 10 c ⁇ 10 f is P-type diffusion layer
  • 11 is NMO S
  • 13 c, 13 e, and 13 f are gate electrodes of PM0S10, and 13 d, 13 f, and 13 h are gate electrodes of NMOS11.
  • the ground electrode, 16b is the cell power supply wiring, and 17b is the cell ground supply wiring.
  • the first layer A1 wiring layer is deposited and then patterned to form the PMOS-side source wiring, gate wiring, common drain wiring, and NMOS-side source wiring. Furthermore, a contact hole is formed through opening formation and metal filling. As a result, contact holes 21 g, 21 h, 21 i,
  • the above-described wiring layer, diffusion layer, gate electrode, and the like are connected via 21j, 21k, 21m, 21n, 21p, and 2lq.
  • the input pins 18a and 18b and the output pin 19 are attached, and the cell power supply wiring 33b and the cell ground supply wiring 34b are formed by the second layer A1 wiring.
  • the caps 41a having the NAND function is completed.
  • an example is shown in which three gate electrodes of PMO S 10 and three gate electrodes of NMO S 11 are provided, but the present invention is not limited to this.
  • One or more gate electrodes of S10 and one or more of the gate electrodes of NMO S11 can be provided. When one is provided, it is assumed that the inverter circuit is used. When four or more are provided, a complicated circuit that requires a large number of transistors such as flip-flops is assumed.
  • the fourth embodiment after laying out and arranging by using the capsels to optimize the layout of the semiconductor integrated circuit device, manufacturing is performed based on the layout design. Even if it becomes necessary to modify the circuit for a modified LSI, it is possible to respond to design changes simply by changing the contact hole, the first layer AI wiring, the through hole, and the second layer A1 wiring. Therefore, the exposure mask used in the manufacture of the LSI only needs to be changed in relation to the above four steps, so that the cost and time required for correcting the exposure mask can be greatly reduced.
  • Embodiment 5 Embodiment 5.
  • Capsule 41 according to the fourth embodiment shown in FIGS. 18 and 19 has three sets of components consisting of three PMOs 10 and three NMOs 11. It should be noted that the number of these components is not limited to three, and multiple sets of components can be built.
  • Capsule 4 1 according to Embodiment 4 shown in FIGS. 18 and 19 was to build three sets of components consisting of three PMO S 10 and three NMO S 11, but this set of components is not limited to three sets, but multiple sets The number of PMOS and the number of NMOS do not need to match.
  • FIG. 25 is a configuration diagram showing a capsule 42 according to Embodiment 7 of the present invention.
  • 16a is a through hole
  • 1613 is a cell power supply wiring formed by the first layer 1 wiring
  • 17a is a through hole
  • 17b is a cell ground supply wiring formed by the first layer A1 wiring
  • 33a is a power supply wiring formed by the second layer A1 wiring on the capacitor 42
  • 3 4 a is a ground supply line formed by a second layer A1 line on the capsule 42.
  • the power supply wiring 3 3a is connected to the cell power supply wiring 16b via the through hole 16a, and the ground supply wiring 34a is connected to the cell ground supply wiring 17 via the through hole 17a. Connected to b.
  • FIG. 26 is a view in which the power supply wiring 33 a composed of the second layer A 1 wiring and the ground supply wiring 34 a are removed from the capsule 42 according to the seventh embodiment shown in FIG.
  • 10 is a PMOS (second basic pair)
  • 10a and 10b are P-type diffusion layers (third P-type diffusion layer) for forming PMOS10
  • 11 is an NMO S (second basic pair)
  • 11 a and 11 b are N-type diffusion layers (fourth N-type diffusion layer) for forming NMOS 11
  • 12 is PMOS side source wiring
  • 1 3 is the gate electrode (third and fourth gate electrodes)
  • 14 is the common drain wiring
  • 15 is the NM ⁇ S side source wiring
  • 16 b is the cell power supply wiring
  • 17 b is the cell Ground supply wiring
  • 18c is PMO S side source wiring This wiring connects the line 12 and the gate wiring 13.
  • FIG. 27 is a transistor-level circuit diagram of the capsule 42 shown in FIG. 26, and the same parts are denoted by the same reference numerals.
  • FIG. 12 what is formed in the capsule 42 whose layout diagram is shown in FIG. 26 is a CMOS inverter (quasi-logic circuit).
  • the PMOS side source line 12 of the PMOS 10 and the NMOS side source line 15 of the NMOS 11 are connected to the first layer A 1 line. They are connected to cell power supply wiring 16 and cell ground supply wiring 17 respectively.
  • the drain sides of PMOS 10 and NMOS 11 are commonly connected by a common drain wiring 14 including a first-layer A1 wiring.
  • the gate wiring 13 is connected to the cell power supply wiring 16 via the first layer A1 wiring 18c via a contact hole. This can prevent the circuit from becoming unstable even if the gate wiring 13 is in a floating state.
  • Capsule 42 according to the seventh embodiment has a structure as shown in FIG. 25, and power is supplied to each cell by power supply wiring 3 3 a —through hole 16 a —cell power supply wiring The supply of ground to each cell is performed via the path of ground supply wiring 3 4a-through hole 17a-cell ground supply wiring 17b.
  • FIG. 28 is an explanatory diagram of how to use the capsule 42 according to the seventh embodiment.
  • Capsules 42 according to the seventh embodiment are usually arranged at predetermined positions in each cell row as shown in cell rows 3a and 3c. Power and ground are supplied to each of the cell rows 3 a to 3 c through the power supply wiring 33 and the ground supply wiring 34.
  • Add output pin 19 consisting of double layer A 1 wiring.
  • the capsule 42 can be changed to the capsule 42a that functions even as a simple overnight change in wiring simply.
  • the inverter 32a that needs to be added due to a design change can be easily manufactured.
  • the seventh embodiment after layout and wiring are performed using the capsels to optimize the layout of the semiconductor integrated circuit device, manufacturing is performed based on the layout design. If it becomes necessary to modify the circuit for the LSI that has been implemented, it is necessary to redo the layout design from the beginning with the conventional design using a capsule, so almost all the exposure masks used in the manufacture of the LSI are created. However, in the seventh embodiment, it is possible to respond to a design change only by changing the first layer A1 wiring, through hole, and second layer A1 wiring. Since only the exposure mask used in the above-mentioned three steps needs to be changed at the time of fabrication, the cost and time required for correcting the exposure mask can be significantly reduced.
  • Capsule 42 according to the seventh embodiment shown in FIGS. 25 and 26 does not use the second-layer A 1 wiring, but uses the location where the input pin of the inverter should be formed and the cell power supply wiring 1. 6 is connected by the first layer A1 wiring 18c, but the point that the second layer A1 wiring is not used remains, and the position where the input pin of the inverter is to be formed and the cell ground supply wiring 1 are connected. 7 may be connected by the first layer A1 wiring.
  • Capsule 42 according to the seventh embodiment shown in FIGS. 25 and 26 does not use the second-layer A 1 wiring, but uses the location where the input pin of the inverter should be formed and the cell power supply wiring 1. 6 is connected by the 1st layer A1 wiring 18c, but the logic that does not use the 2nd layer A1 wiring is formed as it is, and a logic circuit such as NAND or AND is formed instead of the inverter. Alternatively, the position where the input pin is to be formed and the cell power supply wiring 16 or the cell ground supply wiring 17 may be connected by the first layer A 1 wiring.
  • Embodiment 10 This makes it possible to form various types of logic circuit cells in addition to the effects obtained in the seventh embodiment.
  • FIG. 30 shows a feedthrough cell 40 according to Embodiment 10 of the present invention.
  • FIG. 44 are configuration diagrams showing examples of a layout design using the capsule 41 and 40a to 40n, respectively, in which PMOS (first basic pair) 10 shown in FIG.
  • a feed-through cell composed of NMO S (first basic pair) 1 1, 4 la is a capsule composed of PMO S (second basic pair) 10 and NMO S (second basic pair) 1 1 shown in Fig. 19
  • 44a and 44b are two gate electrodes (first and second gate electrodes) 1 for PMOS (first basic pair) 10 and NMOS (first basic pair) 11, respectively.
  • This is a feed-through cell forming 3 i to 13 1.
  • the cell row 3b according to the tenth embodiment is such that only feedthrough cells and capsels composed of unwired PMO S10 and NMO S11 are arranged in the entire cell row 3b. is there.
  • the feedthrough cells and the capsels are all arranged in the cell column 3b, so that the wiring 30 from the NAND cell 31 to the inverter 32 can be freely arranged in the cell column 3b. 3b can be passed. Also, power is supplied to the feedthrough cell and the ground is supplied to the feedthrough cell by the caps.
  • FIG. 31 shows a logic circuit formed by wiring some of the cap cells 41 a and feedthrough cells 40 a and 44 b of the cell row 3 b shown in FIG. 30. is there.
  • the NAND cells are additionally configured by applying the wiring shown in FIG.
  • the wiring shown in Fig. 16 is provided to add an inverter.
  • the wiring shown in FIG. 24 is provided, and the NAND cell is additionally configured.
  • Capsules 4 la and feed-through cells 40 a and 44 b according to the embodiment 10 shown in FIGS. 30 and 31 are each composed of one to three gates for each of the PMOS and the NMOS. Although electrodes were formed, a capsule or a feed-through cell having four or more gate electrodes formed on each of PMOS and NMOS may be provided, and a switch having a large-scale logic circuit such as a flip-flop may be provided. This has the effect of making it easier to form under cells.
  • Embodiment 1 2 2.
  • FIG. 32 is a block diagram showing an example of a layout design using the capsule 42 and the feed-through cells 43 and 45 according to Embodiment 12 of the present invention.
  • 26 PMOS (second basic pair) 10 and NMOS (second basic pair) 11 shown in Fig. 6 are connected to the PMOS side source wiring 12 and gate electrodes (third and fourth gate electrodes). 13)
  • this capsule 42a constitutes a CMOS inverter (quasi-logic circuit).
  • 43 a to 43 n are feed-through cells, but the internal configuration is the same as that of the caps 43 a.
  • 45a and 45b are feed-through cells, and the internal configuration is, as shown in the left-hand diagram of FIG. 33, 16: cell power supply wiring, 17: cell ground supply wiring, and 10: MOSS (first basic pair), 11 is NM ⁇ S (first basic pair), 12a and 12b are source lines on the PMOS side, and 13a and 13b are gate electrodes (first 1, 2nd gate electrode), 15 is the NM0S side drain wiring, 18 is the wiring connecting the PM0S side drain wiring and the NMOS side source wiring, 18d, 18e Is a wiring connecting the gate electrodes on the PMOS side and the NMOS side and the source wiring on the PMOS side.
  • the left side diagram of FIG. 34 is a circuit diagram at the transistor level.
  • the feed-through cells 45a and 45b constitute a CMOS NAND (quasi-logic circuit).
  • the cell column 3b according to the first embodiment 12 is composed of a pre-wired CMO S invar overnight capsule 42a and feedthrough cells 43a to 43n, a pre-wired CMO Only the feed-through cells 45 a and 45 b made of a NAND are arranged in the entire cell row 3 b.
  • the wiring 30 from the NAND cell 31 to the inverter 32 can be freely connected to the cells.
  • Column 3b can be passed.
  • the power supply and the grounding are supplied to the feedthrough cell by the capsule 42a.
  • Fig. 35 shows the logic circuit formed by changing the wiring of some of the caps 42a and feedthrough cells 43a and 45b in the cell row 3b shown in Fig. 32. Things.
  • the wiring is changed as shown in FIG. 29, and an inverter is additionally configured.
  • the wiring is changed in the same manner, and an inverter is additionally configured.
  • the wiring is changed and a NAND cell is added.
  • FIG. 33 shows a method of changing the wiring of the feedthrough cell 45b.
  • the wirings 18 d and 18 e connecting the gate electrodes 13 a and 13 b on the PMOS side and the NMOS side and the source wirings 12 a and 12 b on the PMOS side are cut.
  • an output pin 19 connecting the second layer A1 wiring to the wiring 18 of the first layer A1 wiring connecting the drain wiring on the PMOS side and the source wiring on the NMOS side is attached.
  • the right diagram in FIG. 34 is a circuit diagram at the transistor level after the wiring is changed. In this manner, by changing the wiring, a NAND cell can be additionally configured.
  • a cell row includes a capsule and a feed-through cell composed of a pre-wired CMOS inverter, and a feed-through cell composed of a pre-wired CMOS NAND.
  • Inverter, AND, NAND, N Standard cells with various logic circuits, such as OR and flip-flops, can be formed at optimal locations.
  • the exposure mask used during LSI manufacturing is related to the above three processes. Since only the mask needs to be changed, the cost and time required for correcting the exposure mask can be significantly reduced.
  • Capsules 42 a and feed-through cells 43 a and 45 b according to the embodiment 12 shown in FIGS. 32 and 35 are a capsule and a feed-through cell composed of a CMOS inverter and a CMOS NAND.
  • the feed-through cell is composed of the following elements.However, the feed-through cell is not limited to the CMOS inverter and the CMOS input, but it is a capsule or a feed-through having various logic circuits such as AND, OR, and flip-flop that are assumed in advance.
  • the cells may be arranged, which has an effect of easily coping with various design changes. Industrial applicability
  • the semiconductor integrated circuit device of which layout is designed by the cell-based method according to the present invention can flexibly cope with the design change after the layout diagram is created. It is suitable for use in designing semiconductor integrated circuit devices.

Landscapes

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Description

明 細 書 セルベース方式によりレイァゥ ト設計された半導体集積回路装置 技術分野
この発明は、 セルべ一ス方式、 即ち、 論理回路をスタンダードセル単 位で配置する方式によりレイァゥ 卜設計された半導体集積回路装置に関 するものである。 背景技術
第 1図はセルべ一ス方式によりレイァゥ ト設計を行う半導体集積回路 装置を示す構成図である。 図において、 1は半導体集積回路装置、 2は 半導体集積回路装置 1を構成するスタンダー ドセル （以下、 単にセルと もいう） 、 3 a〜 3 gはスタンダ一ドセル 2を所定個数横方向に配置し たセル列、 4はセル 2 とセル 2との間を接続するセル間配線、 5は信号 の入出力に使用する入出力パッ ド、 5 aは入出力パッ ド 5とセル 2との 間を接続する入出力配線、 6は電源供給用パッ ド、 7は接地用パッ ド、 8は電源供給用配線、 9は接地供給用配線である。
各セル列 3 a〜 3 gを構成するスタンダ一ドセル 2には、 ィンバー夕 ， AND, OR, N AND， NOR, フリ ップフロップなど各種の論理 回路のものがある。 一例として、 第 2図に示すインバータを C MO Sに よりスタンダードセルとして構成した例を第 3図に示す。 第 3図におい て、 1 0は Pチャネル MO S トランジスタ （以下、 PMO Sという） 、 1 1は Nチャネル MO S トランジスタ （以下、 NMO Sという） 、 1 2 は PMO S側ソース配線、 1 3 aは PMO S側ゲー ト配線、 1 3 h^iN MO S側ゲート配線、 1 4は共通ドレイン配線、 1 5は 1^103側ソ一 ス配線、 1 6はセル電源供給配線、 1 7はセル接地供給配線、 1 8はィ ンバー夕の入力ピン、 1 9はインバー夕の出力ピン、 2 0 aは入力ピン 1 8 と A 1 配線とを接続するスルーホール、 2 0 bは出力ピン 1 9 と共 通ドレイン配線 1 4 とを接続するスルーホール、 2 1は A 1 配線とゲ一 ト配線 1 3 a , 1 3 b とを接続するスルーホールである。
第 3図に示すイ ンバ一タセルにおいて、 セル電源供給配線 1 6および セル接地供給配線 1 7 , P M O S側ソース配線 1 2 , 共通ドレイン配線 1 4 , および N M O S側ソース配線 1 5は第 1層 A 1 配線で形成されて いる。 ィンバ一夕以外の N A N Dゃフリ ップフ口ップなどのス夕ンダー ドセルも、 セル電源供給配線 1 6およびセル接地供給配線 1 7は第 1層 A 1配線で形成されている。 したがって、 各セル列 3 a〜 3 gにおいて 隣り合うスタンダー ドセル 2は、 セル電源供給配線 1 6およびセル接地 供給配線 1 7が第 1層 A 1 配線により互いに接続されている。 また、 ス タンダー ドセル相互間の信号の伝達は第 2層 A 1配線により行う。
セルベース方式により レイァゥ ト設計を行う半導体集積回路装置にお いては、 ス夕ンダー ドセル 2を横方向に複数個配置して 1本のセル列 3 a〜 3 gを形成するようにしているので、 幅の広さの基準が必要になる 。 幅の広さの基準として、 通常、 第 3図に示すィンバ一タセルの幅 2 2 の 1ノ 2の幅 2 4を 1基本セル幅 （ 1 B C ： 1ベ一シックセル） として いる。 このように基本セル幅 （B C ) を設定すると、 第 3図に示すイン バー夕セルの幅 2 2は 2 B Cということになる。
一方、 第 3図に示すイ ンバー夕セルの高さ 2 3はセル高と呼ばれるが 、 セルベース方式では各セル列 3 a〜 3 gを一定の高さに保つことは、 セル電源供給配線 1 6およびセル接地供給配線 1 7を途切れることなく 連続して接続する上で最も重要なことであるから、 セル高はスタンダ一 ドセルの種別を問わず一定の値に定められている。 次に動作について説明する。
まず、 セルベース方式によるレイァゥ ト設計の方法を説明する。
第 4図はインバ一夕， N A N D , フリ ップフロップなどのスタンダ一 ドセルを横方向に複数個配置して 3本のセル列 3 a , 3 b , 3 cを形成 した例を示している。 個々のスタンダー ドセルのセル幅は 1基本セル幅 ( 1 B C ) の整数倍であるから、 各セル列 3 a， 3 b , 3 cの幅は 1 B Cの整数倍である。 しかし、 イ ンバー夕セル幅は 2 B C , N A N Dセル 幅は 3 B C , フリ ップフロップセル幅は例えば 1 5 B Cなどのように各 スタンダー ドセル幅は異なるから、 第 4図に示す 3本のセル列 3 a， 3 b , 3 cの幅 2 6 a , 2 6 b , 2 6 cは等しくならず互いに異なる。 第 4図に示す例では、 最も長いセル列 3 aに比べると、 セル列 3 bの幅 2 6 bは 4 B C短く、 セル列 3 cの幅 2 6 cは 2 B C短い。
3本のセル列 3 a , 3 b , 3 cの幅を一致させるために、 第 5図に示 すフィ ー ドスルーセル 2 8を用いる。 フィ ー ドスルーセノレ 2 8は、 セル 幅 2 7が 1 B Cであり、 セル高 2 3は他のスタンダ一 ドセルのセル高と 同じである。 また、 第 1層 A 1 配線から成るセル電源供給配線 1 6およ びセル接地配線のみで構成されている。
第 6図は、 第 5図に示したフィ一ドスルーセル 2 8をセル列 3 bおよ び 3 c に挿入して 3本のセル列 3 a , 3 b , 3 cのセル列幅をそろえた 例を示している。 すなわち、 セル列 3 bでは 4個のフィー ドスルーセル 2 8 a〜 2 8 dを追加配置し、 セル列 3 cでは 2個のフィ一 ドスルーセ ル 2 8 e， 2 8 f を追加配置することにより、 最も幅の広いセル列 3 a と同じセル列幅に統一している。
フィ ー ドスルーセル 2 8には上述したセル列幅をそろえる機能の他に 配線領域を確保する機能がある。 以下、 この配線領域確保機能について 説明する。 今、 第 6図に示すようにフィー ドスルーセル 2 8を適当個数 挿入してセル列幅がそろった 3本のセル列 3 a， 3 b , 3 cが完成した 後、 セル列 3 cに配置した N A N Dセル 3 1 とセル列 3 aに配置したィ ンバータ 3 2 とを第 7図に示すように配線 3 0により接続する場合を考 える。 この場合、 第 8図に示すように、 セル列 3 c に配置した N A N D セル 3 1 とセル列 3 aに配置したィンバ一夕 3 2 とを接続する配線 3 0 は、 セル列 3 bに配置した 4個のフィ一 ドスルーセル 2 8 a〜2 8 dの うちの 1個、 例えばフィ一ドスルーセル 2 8 bを横切るように形成する 。 この配線 3 0は第 2層 A 1 配線により形成するから、 第 1層 A 1 配線 により形成したフィ―ドスルーセル 2 8 bのセル電源供給配線やセル接 地供給配線などと接触することはない。
次に、 各セル列に電源および接地を供給する方法について説明する。 第 9図に示すように、 各セル列 3 a， 3 bの両端には電源 · 接地供給用 のキヤプセル 3 5が配置してある。 キヤプセル 3 5上には電源供給配線 3 3 と接地供給配線 3 4 とが第 2層 A 1 配線で形成されている。 電源供 給配線 3 3および接地供給配線 3 4は、 それぞれ半導体集積回路装置 1 の縁部に形成された電源供給用パッ ド 6および接地用パッ ド 7に接続さ れている。
第 1 0図に示すように、 キヤプセル 3 5上に第 2層 A 1 配線により形 成した電源供給配線 3 3 aは、 スルーホール 1 6 aにより第 1層 A 1 配 線により形成したセル電源供給配線 1 6 b と接続されており、 同様に第 2層 A 1配線により形成した接地供給配線 3 4 aはスルーホール 1 Ί a により第 1層 A 1 配線により形成したセル接地供給配線 1 Ί b と接続さ れている。 キヤプセル 3 5は以上のような構造を有するから、 各セルへ の電源の供給は電源供給配線 3 3 a —スルーホール 1 6 a -セル電源供 給配線 1 6 b という経路を経て行い、 各セルへの接地の供給は接地供給 配線 3 4 a —スルーホール 1 7 a 一セル接地供給配線 1 7 b という経路 を経て行う。
従来のセルベース方式により レイァゥ ト設計された半導体集積回路装 置は以上のように構成されているので、 各セル列の幅がそろつたレイァ ゥ ト図が完成した後で設計変更により、 インバ一夕， A N D , N A N D ， N O R等の論理回路を有するスタンダ一 ドセルを新たに追加する必要 が生じ、 その設計変更が露光用マスクを作製した後で発生した場合には 、 高価なマスクをほぼ最初から作り直さなければならないので、 時間と 労力に加え半導体集積回路装置の製造コス 卜が増大するという課題があ つた。
なお、 従来技術の類似文献として特開平 3 - 2 5 9 5 4 9号公報があ o
この発明は上記のような課題を解決するためになされたもので、 設計 変更に対して柔軟に対応することのできるセルベース方式により レイァ ゥ ト設計された半導体集積回路装置を得ることを目的とする。 発明の開示
請求の範囲第 1項記載の発明に係るセルべ一ス方式により レイアウ ト 設計された半導体集積回路装置は、 Pおよび Nチャネル M O S トランジ スタ形成用の第 1および第 2ゲ一 ト電極， これら第 1および第 2ゲー ト 電極の両側に配置された第 1 P型および第 2 N型拡散層から成る第 1基 本対が形成されたフィ一ドスルーセルを備えたものである。
このことによって、 レイアウ ト図作成後にインバー夕， A N D , N A N D， 0 R等の各種スタンダ一 ドセルを新たに追加する回路変更が生 じても、 第 1基本対に配線を施すだけで、 前記各種論理回路を有するス タンダー ドセルを形成することができ、 露光用マスクの作成費用の低減 と作成期間の短縮とを実現できる効果を奏する。 請求の範囲第 2項記載の発明に係るセルベース方式により レイアウ ト 設計された半導体集積回路装置は、 Pおよび Nチャネル M O S トランジ スタ形成用の第 3および第 4ゲ一 卜電極， これら第 3および第 4ゲー ト 電極の両側に配置された第 3 P型および第 4 N型拡散層から成る第 2基 本対が形成されたキヤプセルを備えたものである。
このことによって、 レイアウ ト図作成後にインバータ， A N D , N A N D , N O R等の各種ス夕ンダ一 ドセルを新たに追加する回路変更が生 じても、 第 2基本対に配線を施すだけで、 前記各種論理回路を有するス タンダー ドセルを形成することができ、 露光用マスクの作成費用の低減 と作成期間の短縮とを実現できる効果を奏する。
請求の範囲第 3項記載の発明に係るセルベース方式により レイアウ ト 設計された半導体集積回路装置は、 キヤプセルの第 2基本対に予め所定 の配線を施して所望の論理回路の基となる準論理回路を形成したもので ある。
このことによって、 レイアウ ト図作成後にインバ一夕， A N D , N A N D , N O R等の各種スタンダー ドセルを新たに追加する回路変更が生 じても、 準論理回路の配線を変更するだけで、 前記各種論理回路を有す るスタンダ一 ドセルを形成することができ、 露光用マスクの作成費用の 低減と作成期間の短縮とを実現できる効果を奏する。
請求の範囲第 4項記載の発明に係るセルベース方式により レイアウ ト 設計された半導体集積回路装置は、 Pおよび Nチャネル M O S トランジ スタ形成用の第 1および第 2ゲ一 ト電極， これら第 1および第 2ゲー ト 電極の両側に配置された第 1 P型および第 2 N型拡散層から成る第 1基 本対が形成されたフィ一 ドスルーセルと、 Pおよび Nチャネル M O S ト ランジスタ形成用の第 3および第 4ゲ一 ト電極， これら第 3および第 4 ゲ一 ト電極の両側に配置された第 3 P型および第 4 N型拡散層から成る 第 2基本対が形成されたキヤプセルとを備えたものである。
このことによって、 レイアウ ト図作成後にインバータ， A N D , N A N D , N O R等の小規模の各種スタンダー ドセルに加えて、 フリ ップフ 口ップ等の大規模のスタンダー ドセルを新たに追加する回路変更が生じ ても、 第 1 または第 2基本対に配線を施すだけで、 前記各種論理回路を 有するスタンダー ドセルを形成することができ、 露光用マスクの作成費 用の低減と作成期間の短縮とを実現できる効果を奏する。
請求の範囲第 5項記載の発明に係るセルベース方式により レイアウ ト 設計された半導体集積回路装置は、 フィ一 ドスルーセルおよびキヤプセ ルの第 1および第 2基本対に予め所定の配線を施して所望の論理回路の 基となる準論理回路を形成したものである。
このことによって、 レイアウ ト図作成後にインバー夕， A N D , N A N D , N O R等の小規模の各種スタンダー ドセルに加えて、 フリ ップフ 口ップ等の大規模のスタンダ一 ドセルを新たに追加する回路変更が生じ ても、 準論理回路の配線を変更するだけで、 前記論理回路を有する各種 スタンダー ドセルを形成することができ、 露光用マスクの作成費用の低 減と作成期間の短縮とを実現できる効果を奏する。
請求の範囲第 6項記載の発明に係るセルベース方式により レイアウ ト 設計された半導体集積回路装置は、 フィー ドスルーセルおよびキヤプセ ルの少なく とも一部の第 1基本対または第 2基本対に所定の配線を施し て所望の論理回路を形成したものである。
このことによって、 レイアウ ト図作成後にインバ一夕， A N D , N A N D , N O R等の小規模の各種スタンダー ドセルに加えて、 フリ ップフ 口ップ等の大規模のス夕ンダー ドセルを新たに追加する回路変更が生じ ても、 第 1または第 2基本対に配線を施すだけで、 前記各種論理回路を 有するスタンダ一 ドセルを形成することができ、 露光用マスクの作成費 用の低減と作成期間の短縮とを実現できる効果を奏する。
請求の範囲第 7項記載の発明に係るセルべ一ス方式により レイアウ ト 設計された半導体集積回路装置は、 フィ一 ドスルーセルおよびキヤプセ ルの少なく とも一部の準論理回路に所定の配線を施して所望の論理回路 を形成したものである。
このことによって、 レイアウ ト図作成後にインバー夕， A N D , N A N D， N O R等の小規模の各種スタンダー ドセルに加えて、 フリ ップフ 口ップ等の大規模のスタンダー ドセルを新たに追加する回路変更が生じ ても、 準論理回路の配線を変更するだけで、 前記各種論理回路を有する スタンダ一 ドセルを形成することができ、 露光用マスクの作成費用の低 減と作成期間の短縮とを実現できる効果を奏する。 図面の簡単な説明
第 1図はセルベース方式によりレイァゥ ト設計を行う半導体集積回路 装置を示す構成図である。
第 2図は論理回路レベルでィンバータを示す図である。
第 3図は第 2図に示すイ ンバ一タを C M O Sによりスタンダー ドセル として構成した例を示す図である。
第 4図はインバー夕， N A N D , フリ ップフロップなどのスタンダ一 ドセルを横方向に複数個配置して 3本のセル列を形成した例を示す図で ある。
第 5図は従来のフィ一 ドスルーセルを示す図である。
第 6図は第 5図に示したフィ一ドスルーセルを挿入してセル列幅をそ ろえた例を示す図である。
第 7図は設計変更の生じた論理回路の例を示す図である。
第 8図は第 7図に示す設計変更の生じた論理回路をフィ一ドスルーセ ルを用いて実現した例を示す図である。
第 9図は各セル列に配置したキヤプセルの配置状態を示す図である。 第 1 0図は従来のキヤプセルを示す図である。
第 1 1図はこの発明の実施の形態 1 による、 セルベース方式により レ ィァゥ ト設計された半導体集積回路装置に用いるフィ一 ドスルーセルの レイァゥ 卜図である。
第 1 2図は第 1 1図に示したフィ一ドスルーセルのトランジスタレべ ルの回路図である。
第 1 3図はセル列に実施の形態 1によるフィー ドスルーセルを用いて レイァゥ 卜設計した結果の例を示す図である。
第 1 4図は設計変更の生じた論理回路の例を示す図である。
第 1 5図は第 1 3図に示したレイァゥ ト設計した結果例に第 1 4図に 示す設計変更が生じた論理回路を実施の形態 1 によるフィ一ドスルーセ ルを用いて実現した例を示す図である。
第 1 6図は第 1 1図に示したインバ一夕の回路要素を有するだけのフ ィ一ドスルーセルを、 結線変更してィンバータ機能を有するフィ一ドス ルーセルに修正する方法について説明する図である。
第 1 7図は第 1 6図に示したィンバ一夕機能を有するフィ一ドスルー セルに修正する方法を断面で説明する図である。
第 1 8図はこの発明の実施の形態 4によるキヤプセルを示す構成図で ある。
第 1 9図は第 1 8図に示した実施の形態 4によるキヤプセルから第 2 層 A 1 配線から成る電源供給配線および接地供給配線を取り除いた図で ある。
第 2 0図は第 1 9図に示すキヤプセルのトランジスタレベルの回路図 である。 第 2 1図は実施の形態 4によるキヤプセルをセル列中に配置する例を 示す図である。
第 2 2図は設計変更の生じた論理回路の例を示す図である。
第 2 3図は第 1 8図に示すキヤプセルを N A N D機能を備えたキヤプ セルに変更したレイァゥ トを示す図である。
第 2 4図は回路要素を有するだけのキヤプセルに結線を施して N A N D機能を有するキヤプセルに修正する方法を示す図である。
第 2 5図はこの発明の実施の形態 7によるキヤプセルを示す構成図で ある。
第 2 6図は第 2 5図に示した実施の形態 7によるキヤプセルから第 2 層 A 1 配線から成る電源供給配線および接地供給配線を取り除いた図で あ 。
第 2 7図は第 2 5図に示すキヤプセルのトランジスタレベルの回路図 である。
第 2 8図は実施の形態 7によるキヤプセルの使用方法の説明図である 第 2 9図は第 2 6図に示したキヤプセルの結線を変更してインバ一タ 機能を有するキヤプセルに修正する方法を示す図である。
第 3 0図は実施の形態 1 0によるフィ一 ドスルーセルおよびキヤプセ ルを用いてレイァゥ ト設計した例を示す図である。
第 3 1図は第 3 0図に示したレイァゥ ト設計後に設計変更が生じた論 理回路をフィ一 ドスルーセルおよびキヤプセルを用いて実現した例を示 す図である。
第 3 2図は実施の形態 1 2によるフィー ドスルーセルおよびキヤプセ ルを用いてレイァゥ ト設計した例を示す図である。
第 3 3図は第 3 2図に示したフィー ドスルーセルの結線を変更してィ ンバータ機能を有するフィ一ドスルーセルに修正する方法を示す図であ る
第 3 4図は第 3 3図に示すフィ一 ドスルーセルの トランジスタレベル の回路図である。
第 3 5図は第 3 2図に示したレイァゥ ト設計後に設計変更が生じた論 理回路をフィ一ドスルーセルおよびキヤプセルを用いて実現した例を示 す図である。 発明を実施するための最良の形態
以下、 この発明をより詳細に説明するために、 この発明を実施するた めの最良の形態について、 添付の図面に従って説明する。
実施の形態 1.
第 1 1図はこの発明の実施の形態 1によるフィ一 ドスルーセル 4 0を 示す図であり、 第 1 1図 （ a ) はレイアウ ト平面図、 第 1 1図 （ b ) は B— B' 線断面図、 第 1 1図 （ c ) は C一 C' 線断面図、 第 1 1図 （ d ) は D— D' 線断面図、 第 1 1図 （ e ) は E— E' 線断面図である。 ま た、 第 1 2図は トランジスタ レベルの回路図である。 図において、 1 0 は Pチャネル MO S トランジスタ （ PMO S, 第 1基本対） 、 1 0 a, 1 0 bは PMO S 1 0のソース， ドレイ ンを形成するための P型拡散層
(第 1 P型拡散層） 、 1 1は Nチャネル MO S トランジスタ （NMO S ， 第 1基本対） 、 1 1 a, l i bは NMO S 1 1のソース， ドレイ ンを 形成するための N型拡散層 （第 2 N型拡散層） 、 1 3 aは PMO S 1 0 のゲー 卜電極 （第 1ゲー 卜電極） 、 1 3 bは NMO S 1 1のゲ一 ト電極
(第 2ゲー ト電極） 、 1 6はセル電源供給配線、 1 7はセル接地供給配 線、 1 0 0は S i 02 などの酸化膜である。
この実施の形態 1によるフィ一 ドスルーセル 4 0は、 PMO S 1 0を 形成するための P型拡散層 1 0 a， 1 0 b、 NMO S l lを形成するた めの N型拡散層 1 1 a， l l b、 PMO S 1 0のゲー ト電極 1 3 a、 N MO S 1 1のゲ一 ト電極 1 3 b、 セル電源供給配線 1 6， セル接地供給 配線 1 7が形成され、 さらに、 酸化膜 1 0 0で覆われているだけであり 、 各部を接続する配線は施されていない。
この実施の形態 1による、 セルべ一ス方式により レイアウ ト設計され た半導体集積回路装置においても、 幅の広さの基準として、 第 1 1図に 示すフィールドスルーセルの幅 2 2の 1 Z 2の幅 2 4を 1基本セル幅 （ 1 B C ) とする点は従来と同様である。 したがって、 第 1 1図に示すフ ィ一ノレドスル一セルの幅 2 2は 2 B Cである。
また、 第 1 1図に示すフィ ールドスルーセルの高さ 2 3をセル高と呼 び、 全てのセルの高さをこのセル高に統一する点も従来と同様である。 次に動作について説明する。
第 1 3図はレイァゥ 卜設計した結果の例を示す図である。 第 1 3図は 背景技術の説明に用いた第 8図に対応する図であり、 セル列 3 bに第 1 1図に示すこの実施の形態 1によるフィ ー ドスルーセル 4 0を配置して いる。 ただし、 第 1 1図に示すこの実施の形態 1によるフィー ドスルー セル 4 0の幅は 2基本セル幅 （ 2 B C ) であるから、 第 8図では 4個の フィ一 ドスル一セル 2 8 a〜 2 8 dを配置したのに対して、 2個のフィ 一ドスルーセル 4 0 a , 4 0 bを配置しているだけである。
この実施の形態 1においても、 背景技術と同様にセル列 3 cに配置し た NAN Dセル 3 1 とセル列 3 aに配置したィンバ一夕 3 2 とを第 7図 に示すように配線 3 0により接続する場合、 第 1 3図に示すように、 セ ル列 3 cに配置した N ANDセル 3 1 とセル列 3 aに配置したィンバ一 タ 3 2 とを接続する配線 3 0は、 セル列 3 bに配置した 2個のフィ一 ド スルーセル 4 2 a , 4 2 bのうちの 1個、 例えばフィー ドスルーセル 4 2 aを横切るように形成する。 この配線 3 0は第 2層 A 1配線により形 成するから、 第 1層 A 1配線により形成したフィ ー ドスルーセル 4 2 a の他の配線と接触することはない。
この実施の形態 1では、 上記レイァゥ 卜図が得られた後の設計変更に 容易に対応することができる。 レイァゥ ト設計の結果得られた第 1 3図 に示すレイアウ ト図に、 例えば、 セル列 3 cに配置した NANDセル 3 1 とセル列 3 aに配置したィ ンバ一夕 3 2との間に、 第 1 4図に示すよ うにィ ンバータ 3 2 aを挿入する設計変更が生じた場合を考える。
この実施の形態 1によるフィ一 ドスルーセル 4 0は第 1 1図 （ a ) に 示したようにィンバータを構成する回路要素を全て備えているから、 そ れらの回路要素を結線することによりィンバータを形成することができ る。 このことを、 第 1 3図に示すようにセル列 3 bに配置したフィ一ド スルーセル 4 0 aに適用して第 1 5図に示すようにィンバ一タ機能を備 えたフィードスルーセル 4 0 cに変更し、 N ANDセル 3 1から配線 3 0 aおよびインバー夕 3 2への配線 3 0 bを施すことにより所期の目的 が達成される。
インバー夕の回路要素を有するだけのフィー ドスルーセル 4 0 aに結 線を施してィンバ一夕機能を有するフィー ドスルーセル 4 0 cに修正す る方法について、 第 1 6図を用いて説明する。
第 1層 A 1配線層を被着した後パターニングすることにより PMO S 側ソース配線 1 2, ゲー ト配線 1 3, 共通ドレイ ン配線 1 4 , NMO S 側ソース配線 1 5を形成する。 その後、 コンタク トホール 2 1 a〜2 1 f を形成して、 ゲー ト配線 1 3とゲー ト電極 1 3 aおよび 1 3 bとの間 、 共通ドレイ ン配線 1 4と P型拡散層 1 0 bおよび N型拡散層 1 1 bと の間、 PMO S側ソース配線 1 2と P型拡散層 1 0 aとの間、 および N MO S側ソース配線 1 5と N型拡散層 1 1 aとの間を接続する。 次いで 、 ゲー 卜配線 1 3に入力ピン 2 0 aを形成し、 ドレイン共通配線 1 4に 出力ピン 2 0 bを形成する。 以上によりインバ一タ機能を有するフィ一 ドスルーセル 4 0 cが完成する。
第 1 7図は、 この実施の形態 1によるセルべ一ス方式における製造ェ 程を示す断面図であり、 この第 1 7図に基づいて第 1 6図の左側に示し たフィー ドスルーセル 4 0 aまでの製造工程と、 その後、 フィー ドスル —セル 4 0 cに修正して、 さらに、 第 1 5図に示したように配線される までの工程をさらに詳しく説明する。
まず、 第 1 7図 （ a ) に示すように、 P型の基板にボロン （B) 及び リ ン （ P ) を注入し、 第 1 7図 （ b ) に示すように、 P型層及び N型層 を形成する。 次に、 第 1 7図 （ c ) に示すように、 P型拡散層 1 0 a， 1 0 b及び N型拡散層 1 1 a, 1 1 bを形成し、 また、 ゲー ト電極 1 3 a, 1 3 bを形成する。 さらに、 第 1 7図 （ d ) に示すように、 酸化膜 1 0 0 aを形成し、 第 1 7図 （ e ) に示すように、 第 1層 A 1配線を形 成し、 第 1 7図 （ f ) に示すように、 酸化膜 1 0 0 bを形成する。 この 第 1 7図 （ f ) において、 コンタク トホール 2 1を設けず、 また、 第 1 層 A 1 配線としてセル電源供給配線 1 6及びセル接地供給配線 1 7のみ を配線したものが、 第 1 6図の左側に示したフィ― ドスルーセル 4 0 a である。 この実施の形態 1では、 このようなフィー ドスルーセル 4 0 a の状態で第 1 3図に示すように、 セル列 3 b内に配置しておく。
その後、 第 1 6図の右側に示したフィ一ドスルーセル 4 0 cに修正し たい場合は、 第 1 7図 （ d ) に示したように、 酸化膜 1 0 0 aにコンタ ク トホール 2 1を設け、 第 1 7図 （ e ) に示したように、 所定の第 1層 A 1配線を形成して、 第 1 7図 （ e ) に示したように、 酸化膜 1 0 0 b を形成する。
さらに、 第 1 5図に示したように、 配線 3 0 a , 3 0 bとィ ンバ一夕 回路を有するフイー ドスルーセル 4 0 c とを接続する場合は、 第 1 7図 ( f ) において、 スルーホール 2 0を形成し、 第 1 7図 （ g ) に示すよ うに第 2層 A 1配線を形成する。
ここで、 コンタク トホールとは、 拡散層と基板上の配線とを接続する ために酸化膜に開けられた穴のことを言い、 また、 スルーホールとは、 基板上の配線間を接続するために酸化膜に開けられた穴のことを言う。 以上のように、 この実施の形態 1によれば、 フィ ー ドスルーセルを用 いて配置、 配線を行い半導体集積回路装置のレイァゥ トを最適化するレ ィァゥ 卜設計を行った後、 このレイァゥ ト設計に基づいて製造した L S Iに対して回路を修正する必要が生じた場合でも、 コンタク トホール， 第 1層 A 1配線， スルーホール， 第 2層 A 1配線を変更するだけで設計 変更に対応することが可能になるから、 L S I製造時に使用する露光用 マスクは上記 4工程に関するものだけを変更すればよいので、 露光用マ スクの修正に係るコス トおよび時間を大幅に削減することができる。 実施の形態 2.
第 1 1図に示した実施の形態 1によるフィー ドスルーセル 4 0は、 1 個の PMO S 1 0と 1個の NMO S 1 1 とから成る 1組の CMO Sの構 成部品を作り込んでおく ものであつたが、 CMO Sの構成部品は 1組に 限らず、 複数組の CMO S構成部品を作り込んでおく ことができる。 このようにすることにより、 フィー ドスルーセル 4 0をイ ンバ一夕セ ル以外に NAN Dや AND等の論理回路セルとして用いることができる という効果を奏する。 実施の形態 3.
第 1 1図に示した実施の形態 1によるフィー ドスルーセル 4 0は、 1 個の P MO S 1 0 と 1個の NMO S 1 1 とから成る 1組の構成部品を作 り込んでおく ものであつたが、 この構成部品は 1組に限らず、 複数組の 構成部品を作り込んでおく ことができ、 さらに、 P MO Sの個数と NM O Sの個数とは一致しなく ともよい。
このようにすることにより、 フィ一 ドスルーセル 4 0をィ ンバータセ ル以外に NAN Dや A ND等の論理回路セルとして用いることができる という効果を奏する。 実施の形態 4.
第 1 8図はこの発明の実施の形態 4によるキヤプセル 4 1 を示す構成 図であり、 図において、 1 6 aはスルーホール、 1 6 1)は第 1層 1 配 線により形成したセル電源供給配線、 1 7 aはスルーホール、 1 7 bは 第 1層 A 1配線により形成したセル接地供給配線、 3 3 aは第 2層 A 1 配線により形成した電源供給配線、 3 4 aは第 2層 A 1 配線により形成 した接地供給配線である。
電源供給配線 3 3 aはスルーホール 1 6 aを介してセル電源供給配線 1 6 bに接続しており、 接地供給配線 3 4 aはスルーホール 1 Ί aを介 してセル接地供給配線 1 7 bに接続している。
この実施の形態 4によるキヤプセル 4 1の高さ 2 3は他のセルのセル 高と同じである。
第 1 9図は、 第 1 8図に示したこの実施の形態 4によるキヤプセル 4 1から電源供給配線 3 3 aおよび接地供給配線 3 4 aを取り除いた状態 を示す図である。 第 2 0図は トランジスタレベルの回路図である。 第 1 9図および第 2 0図において、 1 0は P MO S (第 2基本対） 、 1 0 c 〜 1 0 f は P型拡散層 （第 3 P型拡散層） 、 1 1は NMO S (第 2基本 対） 、 1 1 c〜： L 1 f は N型拡散層 （第 4 N型拡散層） 、 1 3 c , 1 3 e， 1 3 gは P MO S 1 0のゲー ト電極 （第 3ゲー ト電極） 、 1 3 d, 1 3 f , 1 3 hは NMO S 1 1のゲ一 卜電極 （第 4ゲー ト電極） 、 1 6 bはセル電源供給配線、 1 7 bはセル接地供給配線である。
この実施の形態 4によるキヤプセル 4 1は、 P MO S 1 0を形成する ための P型拡散層 1 0 c〜 1 0 i、 NMO S l lを形成するための N型 拡散層 l l c〜 l l f 、 PMO S 1 0のゲー ト電極 1 3 c， 1 3 e , 1 3 g、 NMO S 1 1のゲ一 ト電極 1 3 d， 1 3 f , 1 3 h、 セル電源供 給配線 1 6 b, セル接地供給配線 1 1 bが形成されているだけであり、 各部を接続する配線は施されていない。
次に動作について説明する。
この実施の形態 4によるキヤプセル 4 1は、 背景技術と同様にセル列 中において電源および接地を供給するセルを必要とする位置に、 例えば 第 2 1図に示すように配置する。 第 2 1図に示すキヤプセル 4 1は第 1 8図に示したものと同じであり、 セル中には PMO Sや NMO Sなどを 形成する部品を備えているが、 各部を接続する配線は施されていない。 このキヤプセル 4 1を配置したセル列中の各セルへの電源の供給は電源 供給配線 3 3 a—スルーホール 1 6 a—セル電源供給配線 1 6 bという 経路を経て行い、 各セルへの接地の供給は接地供給配線 3 4 a -スルー ホール 1 7 a—セル接地供給配線 1 7 bという経路を経て行う。
次に、 レイァゥ ト図が完成した後に設計変更が生じ、 第 2 2図に示す ように NANDセル 3 1 とィ ンバ一タ 3 2との間に NAN Dセル 3 1 a を挿入する必要がある場合を考える。
このとき、 第 2 3図に示すように、 N ANDセル 3 1はセル列 3 cに 配置してあり、 ィンバ一夕 3 2はセル列 3 aに配置してあるものとする 。 この場合、 必要とする N A N Dセル 3 1 aをセル列 3 bに配置すれば 配線長が最も短くて済む。 セル列 3 bの右端に配置したキヤプセル 4 1 1 o
は、 第 1 9図に示したように PMO Sおよび NMO Sをそれぞれ 3個ず つ形成することができる部品を備えている。 そこで、 それらの部品に結 線を施すことにより N ANDセルの機能を有するキヤプセル 4 1 aに変 更し、 第 2 2図に示す配線 3 0 a〜 3 0 cを形成することにより、 所期 の目的を達成することができる。
続いて、 回路要素を有するだけのキヤプセル 4 1に結線を施して NA ND機能を有するキヤプセル 4 1 aに修正する方法について、 第 2 4図 を用いて説明する。 第 2 4図の上部において、 1 6 aはスルーホール、
1 6 bはセル電源供給配線、 1 7 aはスルーホール、 17 bはセル接地 供給配線、 3 3 aは電源供給配線、 3 4 aは接地供給配線であり、 1 0 は PMO S、 1 0 c〜 1 0 f は P型拡散層、 1 1は NMO S、 l l c〜
1 I f は N型拡散層、 1 3 c , 1 3 e , 1 3 f は P M 0 S 1 0のゲー ト 電極、 1 3 d, 1 3 f , 1 3 hは NMO S 1 1のゲ一 卜電極、 1 6 bは セル電源供給配線、 1 7 bはセル接地供給配線であるが、 これらは第 1
8図および第 1 9図のものと同一であるので、 その説明を省略する。 第 1層 A 1配線層を被着した後パターニングすることにより PMO S 側ソース配線， ゲー ト配線， 共通ドレイ ン配線， NMO S側ソース配線 を形成する。 さらに、 開口形成およびメタル充填を経てコンタク トホー ルを形成する。 その結果、 コンタク トホール 2 1 g, 2 1 h, 2 1 i ,
2 1 j , 2 1 k, 2 1 m, 2 1 n, 2 1 p, 2 l qを介して上記した配 線層， 拡散層ゃゲ一 ト電極などが接続される。 次いで、 入力ピン 1 8 a , 1 8 bおよび出力ピン 1 9を取り付け、 セル電源供給配線 3 3 bおよ びセル接地供給配線 34 bを第 2層 A 1配線により形成し、 セル電源供 給コンタク トホール 1 6 cおよびセル接地供給コンタク トホール 1 7 c を形成することにより N AND機能を有するキヤプセル 4 1 aが完成す 上述したこの実施の形態 4によるキヤプセル 4 1では PMO S 1 0の ゲ一 ト電極および NMO S 1 1のゲー ト電極をそれぞれ 3個ずつ設けた 例を示したが、 これに限らず、 P MO S 1 0のゲー ト電極および NMO S 1 1のゲ一 ト電極それぞれ 1個以上任意の個数だけ設けることができ る。 1個ずつ設けた場合はイ ンバー夕を想定したものであり、 4個以上 の多数個を設ける場合はフリ ップフロップなど多数のトランジスタを必 要とする複雑な回路を想定したものである。
以上のように、 この実施の形態 4によれば、 キヤプセルを用いて配置 、 配線を行い半導体集積回路装置のレイァゥ トを最適化するレイアウ ト 設計を行った後、 このレイァゥ 卜設計に基づいて製造した L S Iに対し て回路を修正する必要が生じた場合でも、 コンタク トホール， 第 1層 A I配線， スルーホール， 第 2層 A 1配線を変更するだけで設計変更に対 応することが可能になるから、 L S I製造時に使用する露光用マスクは 上記 4工程に関するものだけを変更すればよいので、 露光用マスクの修 正に係るコス トおよび時間を大幅に削減することができる。 実施の形態 5.
第 1 8図および第 1 9図に示した実施の形態 4によるキヤプセル 4 1 は、 3個の PMO S 1 0と 3個の NMO S 1 1 とから成る 3組の構成部 品を作り込んでおく ものであつたが、 この構成部品は 3組に限らず、 複 数組の構成部品を作り込んでおく ことができる。
このようにすることにより、 キヤプセル 4 1を NANDセル以外の論 理回路セルとして用いることができるという効果を奏する。 実施の形態 6.
第 1 8図および第 1 9図に示した実施の形態 4によるキヤプセル 4 1 は、 3個の PMO S 1 0と 3個の NMO S 1 1 とから成る 3組の構成部 品を作り込んでおく ものであつたが、 この構成部品は 3組に限らず、 複 数組の構成部品を作り込んでおく ことができ、 さらに、 PMO Sの個数 と NMO Sの個数とは一致しなく ともよい。
このようにすることにより、 キヤプセル 4 1を N ANDセル以外の論 理回路セルとして用いることができるという効果を奏する。 実施の形態 7.
第 2 5図はこの発明の実施の形態 7によるキヤプセル 4 2を示す構成 図であり、 図において、 1 6 aはスルーホール、 1 6 13は第 1層 1配 線により形成したセル電源供給配線、 1 7 aはスルーホール、 1 7 bは 第 1層 A 1配線により形成したセル接地供給配線、 3 3 aはキヤプセル 4 2上に第 2層 A 1 配線により形成した電源供給配線、 3 4 aはキヤプ セル 4 2上に第 2層 A 1配線により形成した接地供給配線である。
電源供給配線 3 3 aはスルーホール 1 6 aを介してセル電源供給配線 1 6 bに接続しており、 接地供給配線 3 4 aはスルーホール 1 7 aを介 してセル接地供給配線 1 7 bに接続している。
第 2 6図は、 第 2 5図に示したこの実施の形態 7によるキヤプセル 4 2から第 2層 A 1配線から成る電源供給配線 3 3 aおよび接地供給配線 3 4 aを取り除いた図であり、 図において、 1 0は PMO S (第 2基本 対） 、 1 0 a， 1 0 bは PMO S 1 0を形成するための P型拡散層 （第 3 P型拡散層） 、 1 1は NMO S (第 2基本対） 、 1 1 a， 1 1 bは N MO S 1 1を形成するための N型拡散層 （第 4 N型拡散層） 、 1 2は P MO S側ソース配線、 1 3はゲ一 ト電極 （第 3， 第 4ゲ一 ト電極） 、 1 4は共通ドレイン配線、 1 5は NM〇 S側ソース配線、 1 6 bはセル電 源供給配線、 1 7 bはセル接地供給配線、 1 8 cは PMO S側ソース配 線 1 2 とゲー ト配線 1 3 とを接続する配線である。
第 2 7図は、 第 2 6図に示したキヤプセル 4 2の トランジスタレベル の回路図であり、 同一部分には同一の符号が付してある。 第 1 2図から 分かるように、 第 2 6図にレイアウ ト図を示したキヤプセル 4 2に形成 してあるものは C M O Sインバー夕 （準論理回路） である。
第 2 6図に示すキヤプセル 4 2を構成する C M O Sィンバ一夕におい て、 P M O S 1 0の P M O S側ソース配線 1 2および N M O S 1 1の N M O S側ソース配線 1 5は、 第 1層 A 1 配線にてそれぞれセル電源供給 配線 1 6およびセル接地供給配線 1 7に接続されている。 また、 P M O S 1 0および N M 0 S 1 1の ドレイン側は、 第 1層 A 1配線から成る共 通ドレイ ン配線 1 4にて共通に接続されている。 さらに、 ゲー ト配線 1 3はコンタク トホールを介して第 1層 A 1配線 1 8 cにてセル電源供給 配線 1 6に接続されている。 これにより、 ゲー ト配線 1 3がフロー ト状 態になっても回路が不安定になるのを防止することができる。
次に動作について説明する。
この実施の形態 7によるキヤプセル 4 2は、 第 2 5図に示すような構 造を有するから、 各セルへの電源の供給は電源供給配線 3 3 a —スルー ホール 1 6 a —セル電源供給配線 1 6 b という経路を経て行い、 各セル への接地の供給は接地供給配線 3 4 a —スルーホール 1 7 a —セル接地 供給配線 1 7 b という経路を経て行う。
第 2 8図はこの実施の形態 7によるキヤプセル 4 2の使用方法の説明 図である。 この実施の形態 7によるキヤプセル 4 2は、 通常、 セル列 3 aおよび 3 cに示すように、 各セル列の所定の位置に配置する。 電源供 給配線 3 3および接地供給配線 3 4を通して各セル列 3 a〜 3 cに電源 および接地が供給される。
今、 レイアウ ト図が完成した後に設計変更が生じ、 セル列 3 cに配置 した N A N Dセル 3 1 とセル列 3 aに配置したィンバ一タ 3 2 との間に 第 1 4図に示すようにィンバ一夕 3 2 aを挿入する必要がある場合を考 える。 この実施の形態 7によればこのような場合でも、 セル列 3 bに配 置したキヤプセル 4 2 aの結線を変更するだけで、 必要とするィンバ一 夕 3 2 aを得ることができる。
第 2 8図に示したキヤプセル 4 2 aの結線を変更してィンバ一タ機能 を有するように修正する方法について、 第 2 9図を用いて説明する。 第
2 9図左側に示すキヤプセルから電源供給配線 3 3 aおよび接地供給配 線 3 4 aを取り除いた、 図の中央に示すキヤプセルを対象にすると、 ま ず、 P M 0 S側ソース配線 1 2 とゲー ト配線 1 3 とを接続する配線 1 8 cを切り取る。 次いで、 第 2 9図右側に示すように、 スルーホール 2 0 aを介して第 2層 A 1配線から成る入力ピン 1 8を付け加え、 第 1層 A
1配線から成る共通ドレイン配線 1 4にスルーホール 2 0 bを介して第
2層 A 1 配線から成る出力ピン 1 9を付け加える。
以上のように、 簡単な配線変更だけでキヤプセル 4 2をィンバ一夕と しても機能するキヤプセル 4 2 aに変えることができる。 この結果、 設 計変更により追加する必要のあるイ ンバ一タ 3 2 aを簡易に作製するこ とが可能になる。
以上のように、 この実施の形態 7によれば、 キヤプセルを用いて配置 、 配線を行い半導体集積回路装置のレイァゥ 卜を最適化するレイアウ ト 設計を行った後、 このレイァゥ ト設計に基づいて製造した L S I に対し て回路を修正する必要が生じた場合、 従来のキヤプセルを使用した設計 ではレイァゥ ト設計を始めからやり直す必要があるので、 L S I の製造 に使用する露光用マスクをほぼすベて作成しなおす必要が生じるが、 こ の実施の形態 7では、 第 1層 A 1配線， スルーホール， 第 2層 A 1配線 を変更するだけで設計変更に対応することが可能になるから、 L S I製 造時に使用する露光用マスクは上記 3工程に関するものだけを変更すれ ばよいので、 露光用マスクの修正に係るコス トおよび時間を大幅に削減 することができる効果を奏する。 実施の形態 8 .
第 2 5図および第 2 6図に示した実施の形態 7によるキヤプセル 4 2 は、 第 2層 A 1 配線を使用せず、 ィンバー夕の入力ピンを形成すべき位 置とセル電源供給配線 1 6 とを第 1層 A 1 配線 1 8 cによって接続して いるが、 第 2層 A 1 配線を使用しない点はそのままで、 インバー夕の入 力ピンを形成すべき位置とセル接地供給配線 1 7 とを第 1層 A 1 配線に よつて接続してもよい。
このように変更しても、 実施の形態 7 と同様の効果を奏する。 実施の形態 9 .
第 2 5図および第 2 6図に示した実施の形態 7によるキヤプセル 4 2 は、 第 2層 A 1 配線を使用せず、 ィンバー夕の入力ピンを形成すべき位 置とセル電源供給配線 1 6 とを第 1層 A 1 配線 1 8 cによって接続して いるが、 第 2層 A 1 配線を使用していない点はそのままで、 インバ一タ の代わりに N A N Dや A N D等の論理回路を形成し、 入力ピンを形成す べき位置とセル電源供給配線 1 6またはセル接地供給配線 1 7 とを第 1 層 A 1 配線によって接続してもよい。
このようにすることにより、 実施の形態 7により得られる効果の他に 、 多種類の論理回路セルを形成することができる効果を奏する。 実施の形態 1 0 .
第 3 0図はこの発明の実施の形態 1 0によるフィ ー ドスルーセル 4 0 ， 44 とキヤプセル 4 1を用いてレイァゥ 卜設計された例を示す構成図 であり、 図において、 4 0 a〜4 0 nは第 l l図に示したPMO S (第 1基本対） 1 0、 NMO S (第 1基本対） 1 1から成るフィー ドスルー セル、 4 l aは第 1 9図に示した PMO S (第 2基本対） 1 0、 NMO S (第 2基本対） 1 1から成るキヤプセル、 44 a， 4 4 bは PMO S (第 1基本対） 1 0及び NMO S (第 1基本対） 1 1のそれぞれに 2個 のゲ一 卜電極 （第 1 , 第 2ゲー ト電極） 1 3 i 〜 1 3 1 を形成したフィ - ドスルーセルである。
このように、 この実施の形態 1 0によるセル列 3 bは、 配線されてい ない PMO S 1 0及び NMO S 1 1から成るフィー ドスルーセル及びキ ャプセルのみをセル列 3 b内全てに配置したものである。
次に動作について説明する。
第 3 0図に示すように、 セル列 3 bは、 全てフィ一 ドスルーセル及び キヤプセルが配置されているので、 N A NDセル 3 1からィンバ一夕 3 2への配線 3 0は、 自由にセル列 3 bを通過させることができる。 また 、 キャプセルによりフィー ドスルーセルに電源供給及び接地供給が行わ Lる
また、 設計変更が生じた場合においても、 各種論理回路を形成するこ とができる。
第 3 1図は、 第 3 0図に示したセル列 3 bのうち、 一部のキヤプセル 4 1 a, フィー ドスルーセル 4 0 a , 4 4 bに配線を施して、 論理回路 を形成したものである。 キヤプセル 4 1 aでは、 第 2 4図に示した配線 を施して、 N A N Dセルを追加構成している。 また、 フィ一 ドスルーセ ル 4 0 aでは、 第 1 6図に示した配線を施して、 ィ ンバ一夕を追加構成 している。 さらに、 フィー ドスルーセル 4 4 bにおいても、 第 2 4図に 示した配線を施して、 N AN Dセルを追加構成している。 以上のように、 この実施の形態 1 0によれば、 セル列に、 配線されて いない PMO S及び NMO Sから成るフィー ドスルーセル及びキヤプセ ルのみを配置したので、 設計変更が生じても、 インバータ， AND, N AND, NO R, フ リ ップフロップなど各種論理回路を有するスタンダ — ドセルを最適な箇所に形成することができる。 また、 コンタク トホ一 ル， 第 1層 A 1配線， スルーホール， 第 2層 A 1配線を変更するだけで 設計変更に対応することが可能になるから、 L S I製造時に使用する露 光用マスクは上記 4工程に関するものだけを変更すればよいので、 露光 用マスクの修正に係るコス トおよび時間を大幅に削減することができる 効果を奏する。 実施の形態 1 1.
第 3 0図および第 3 1図に示した実施の形態 1 0によるキヤプセル 4 l a, フィー ドスルーセル 4 0 a , 4 4 bは、 PMO S及び NMO Sの それぞれに 1個から 3個のゲ一 卜電極を形成したが、 PMO S及び NM 0 Sのそれぞれに 4個以上のゲ一 ト電極を形成したキヤプセルまたはフ ィ一 ドスルーセルを設けてもよく、 フリ ップフロップなど大規模な論理 回路を有するス夕ンダー ドセルをさらに容易に形成することができる効 果を奏する。 実施の形態 1 2.
第 3 2図はこの発明の実施の形態 1 2によるキヤプセル 4 2とフィ一 ドスルーセル 4 3 , 4 5を用いてレイァゥ ト設計された例を示す構成図 であり、 図において、 4 2 aは第 2 6図に示した P MO S (第 2基本対 ) 1 0、 NMO S (第 2基本対） 1 1に、 PMO S側ソース配線 1 2、 ゲー ト電極 （第 3， 第 4ゲー ト電極） 1 3、 共通ドレイン配線 1 4、 N 6Ό
MO S側ソース配線 1 5、 セル電源供給配線 1 6 b、 セル接地供給配線 1 7 b, P MO S側ソース配線 1 2とゲー ト配線 1 3とを接続する配線 1 8 cを形成したキヤプセルである。 従って、 このキヤプセル 4 2 aは CMO Sイ ンバー夕 （準論理回路） を構成している。
また、 4 3 a〜4 3 nは、 フィー ドスルーセルであるが、 内部の構成 は、 キヤプセル 4 3 a と同一のものである。 さらに、 4 5 a , 4 5 bは フィー ドスルーセルであるが、 その内部構成は、 第 3 3図左側図に示す とおり、 1 6はセル電源供給配線、 1 7はセル接地供給配線、 1 0は MO S (第 1基本対） 、 1 1は NM〇 S (第 1基本対） 、 1 2 a， 1 2 bは P MO S側ソース配線、 1 3 a, 1 3 bはゲー ト電極 （第 1 , 第 2 ゲー ト電極） 、 1 5は N M 0 S側ドレイ ン配線、 1 8は P M 0 S側ドレ イ ン配線と NMO S側ソース配線とを接続する配線、 1 8 d， 1 8 eは PMO S側及び NMO S側ゲー ト電極と PMO S側ソース配線とを接続 する配線である。
第 3 4図左側図はトランジスタレベルの回路図であり、 このように、 フィー ドスルーセル 4 5 a , 4 5 bは、 CMO S NAND (準論理回路 ) を構成している。
このように、 この実施の形態 1 2によるセル列 3 bは、 予め配線され た CMO Sインバ一夕から成るキヤプセル 4 2 a及びフィ一 ドスルーセ ル 4 3 a〜4 3 n、 予め配線された CMO S NANDから成るフィ ー ド スルーセル 4 5 a, 4 5 bのみをセル列 3 b内全てに配置したものであ る。
次に動作について説明する。
第 3 2図に示すように、 セル列 3 bは、 全てフィ一ドスルーセル及び キヤプセルが配置されているので、 N ANDセル 3 1からイ ンバ一タ 3 2への配線 3 0は、 自由にセル列 3 bを通過させることができる。 また 、 キヤプセル 4 2 aによりフィ一 ドスル一セルに電源供給及び接地供給 が行われる。
また、 設計変更が生じた場合においても、 各種論理回路を形成するこ とができる。
第 3 5図は、 第 3 2図に示したセル列 3 bのうち、 一部のキヤプセル 4 2 a , フィー ドスルーセル 4 3 a , 4 5 bの配線を変更して、 論理回 路を形成したものである。 キヤプセル 4 2 aでは、 第 2 9図に示したよ うに配線を変更して、 インバ一タを追加構成している。 また、 フィー ド スルーセル 4 3 aにおいても、 同様に配線を変更して、 イ ンバータを追 加構成している。 さらに、 フィ一 ドスルーセル 4 5 bにおいても、 配線 を変更して、 N ANDセルを追加構成している。
このフィー ドスルーセル 4 5 bの配線の変更方法を示したのが第 3 3 図である。 図において、 PMO S側及び NMO S側ゲ一 卜電極 1 3 a, 1 3 bと P MO S側ソース配線 1 2 a, 1 2 bとを接続する配線 1 8 d , 1 8 eを切断し、 PMO S側及び NMO S側ゲー ト電極 1 3 a, 1 3 bと接続された第 1層 A 1配線と第 2層 A 1配線とを接続する入力ピン 1 8 a , 1 8 bを取り付ける。 また、 PMO S側ドレイン配線と NMO S側ソース配線とを接続する第 1層 A 1配線の配線 1 8に第 2層 A 1配 線とを接続する出力ピン 1 9を取り付ける。
第 3 4図右側図は配線変更後のトランジスタレベルの回路図であり、 このように、 配線を変更することにより NAN Dセルを追加構成するこ とができる。
以上のように、 この実施の形態 1 2によれば、 セル列に、 予め配線さ れた CMO Sィ ンバー夕から成るキヤプセル及びフィ一ドスルーセル、 予め配線された CMO S NA NDから成るフィ一 ドスルーセルのみを配 置したので、 設計変更が生じても、 インバータ， AND, N AND, N O R, フリ ップフ口ップなど各種論理回路を有するスタンダー ドセルを 最適な箇所に形成することができる。 また、 第 1層 A 1配線， スルーホ —ル， 第 2層 A 1配線を変更するだけで設計変更に対応することが可能 になるから、 L S I製造時に使用する露光用マスクは上記 3工程に関す るものだけを変更すればよいので、 露光用マスクの修正に係るコス トぉ よび時間を大幅に削減することができる効果を奏する。 実施の形態 1 3.
第 3 2図および第 3 5図に示した実施の形態 1 2によるキヤプセル 4 2 a , フィー ドスルーセル 4 3 a， 4 5 bは、 CMO Sイ ンバー夕から 成るキヤプセル及びフィ一 ドスルーセル、 CMO S NANDから成るフ ィ一ドスルーセルを配置したが、 C MO Sィンバー夕及び C MO S NA NDに限られるものではなく、 予め想定される AND, O R, フリ ツ プフロップなど各種論理回路を有するキヤプセルまたはフィー ドスルー セルを配置してもよく、 様々な設計変更に容易に対応できる効果を奏す る。 産業上の利用可能性
以上のように、 この発明に係るセルべ一ス方式により レイアウ ト設計 された半導体集積回路装置は、 レイァゥ ト図作成後の設計変更に柔軟に 対応することができるから、 特定用途向け少量生産の半導体集積回路装 置の設計などに用いるのに適している。

Claims

請 求 の 範 囲
1. 所定の論理回路を配置したスタンダー ドセルと、 そのスタンダー ド セルに電源供給および接地供給するキヤプセルと、 Pチャネル MO S ト ランジス夕形成用の (m, は任意の自然数） 個の第 1ゲー ト電極， この第 1ゲ一 ト電極の両側に配置された （m, + 1 ) 個の第 1 P型拡散 層， Nチャネル M〇 S トランジスタ形成用の m ( n, は任意の自然数 ) 個の第 2ゲー ト電極， この第 2ゲ一 卜電極の両側に配置された （n, + 1 ) 個の第 2 N型拡散層から成る第 1基本対が形成され、 前記スタン ダ一 ドセルおよびキヤプセルと共にセル列を構成し、 そのセル列の幅を 統一するフィ一ドスルーセルとを備えたセルベース方式により レイァゥ ト設計された半導体集積回路装置。
2. 所定の論理回路を配置したスタンダー ドセルと、 Pチャネル MO S トランジスタ形成用の m2 (m2 は任意の自然数） 個の第 3ゲー ト電極 ， この第 3ゲー ト電極の両側に配置された （m2 + 1 ) 個の第 3 P型拡 散層， Nチャネル MO S トランジスタ形成用の n2 ( n2 は任意の自然 数） 個の第 4ゲー ト電極， この第 4ゲー ト電極の両側に配置された （ n 2 + 1 ) 個の第 4 N型拡散層から成る第 2基本対が形成され、 前記ス夕 ンダー ドセルと共にセル列を構成し、 そのスタンダ一 ドセルに電源供給 および接地供給するキヤプセルとを備えたセルベース方式によりレイァ ゥ 卜設計された半導体集積回路装置。
3. キヤプセルは、 予め第 2基本対に所定の配線を施して所望の論理回 路の基となる準論理回路を形成したことを特徴とする請求の範囲第 2項 記載のセルベース方式により レイァゥ ト設計された半導体集積回路装置
4. Pチャネル MO S トランジスタ形成用の m, (nn は任意の自然数 ) 個の第 1ゲー ト電極， この第 1ゲー 卜電極の両側に配置された （m, + 1 ) 個の第 1 P型拡散層， Nチャネル MO S トランジス夕形成用の n 1 ( ni は任意の自然数） 個の第 2ゲー ト電極， この第 2ゲー ト電極の 両側に配置された （ n, + 1 ) 個の第 2 N型拡散層から成る第 1基本対 が形成されたセル列幅統一用のフィ― ドスルーセルと、 Pチャネル MO S トランジスタ形成用の m2 (m2 は任意の自然数） 個の第 3ゲー ト電 極， この第 3ゲー ト電極の両側に配置された （m2 + 1 ) 個の第3 ?型 拡散層， Nチャネル MO S トランジスタ形成用の n2 ( n2 は任意の自 然数） 個の第 4ゲー ト電極， この第 4ゲー ト電極の両側に配置された （ n2 + 1 ) 個の第 4 N型拡散層から成る第 2基本対が形成され、 前記フ ィ一ドスルーセルと共にセル列を構成し、 そのフィー ドスルーセルに電 源供給および接地供給するキヤプセルとを備えたセルベース方式により レイァゥ ト設計された半導体集積回路装置。
5. フィー ドスルーセルおよびキヤプセルは、 予め第 1および第 2基本 対に所定の配線を施して所望の論理回路の基となる準論理回路を形成し たことを特徴とする請求の範囲第 4項記載のセルベース方式により レイ ァゥ ト設計された半導体集積回路装置。
6. フィー ドスル一セルおよびキヤプセルの少なく とも一部の第 1基本 対または第 2基本対に所定の配線を施して所望の論理回路を形成したこ とを特徴とする請求の範囲第 4項記載のセルベース方式により レイァゥ ト設計された半導体集積回路装置。
7. フィ一 ドスルーセルおよびキヤプセルの少なく とも一部の準論理回 路に所定の配線を施して所望の論理回路を形成したことを特徴とする請 求の範囲第 5項記載のセルベース方式により レイァゥ ト設計された半導 体集積回路装置。
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