WO1997047046A1 - Procede de fabrication de transistor a couche mince, afficheur a cristaux liquides ainsi que dispositif electroniques produits selon ce procede - Google Patents

Procede de fabrication de transistor a couche mince, afficheur a cristaux liquides ainsi que dispositif electroniques produits selon ce procede Download PDF

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Hideto Ishiguro
Takashi Nakazawa
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Seiko Epson Corporation
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    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13454—Drivers integrated on the active matrix substrate

Definitions

  • the present invention relates to, for example, a method for manufacturing a thin film transistor using a non-single-crystal silicon thin film suitable for use as a driving element of a liquid crystal display device and the like, a liquid crystal display device using the same, and an electronic apparatus.
  • the thin film transistor includes a top gate type thin film transistor in which a silicon thin film forming source and drain regions is located on the lower side and a gate electrode is located on the upper side, and a pot gate gate in which a gate electrode is located on the lower side and the silicon thin film is located on the upper side.
  • a top-gate thin film transistor as an example. The following manufacturing method is described in "Fabrication of Self-Aligned Aluminum Gate Polysilicon Thin-Film Transistors Using Low-Temperature
  • this amorphous silicon layer 3 is annealed at a temperature of 600 ° C. for 24 hours in an N 2 atmosphere.
  • a film thickness of 100 A gate insulating film 4 composed of a film having a thickness of S i 0; nm is formed, and an annealing process is performed at 600 ° (: 12 hours).
  • an aluminum (A1) film is formed by a sputtering method, and this is patterned to form a gate electrode 5.
  • source and drain regions 6 and 6 are formed in the silicon layer 3 by ion-doping phosphorus or boron using the gate electrode 5 as a mask. In this case, annealing is unnecessary because the protons are simultaneously driven.
  • two layers of Si 0 are insulated by Tetraethoxysilane Plasma-Enhanced Chemical Vapor Deposition (hereinafter referred to as TEOS-PEC VD) using tetraethoxysilane as a raw material. After the film 7 is formed and the contact holes 8 and 8 are opened, an A1 film 9 as an electrode is finally deposited.
  • TEOS-PEC VD Tetraethoxysilane Plasma-Enhanced Chemical Vapor Deposition
  • the thin film transistor obtained through the above-described manufacturing process is used for a long time as a driving element of a liquid crystal display device or the like, for example, temporal fluctuations of various electrical characteristics are suppressed as much as possible, and sufficient reliability is secured. That is important. Nevertheless, in the conventional thin-film transistor manufacturing process, the correlation between various manufacturing parameters and device reliability is unknown, and has not been studied from the viewpoint of a manufacturing process that can achieve high reliability. That was the actual situation.
  • the present invention has been made in order to solve the above-mentioned problem, and an object of the present invention is to provide a manufacturing method capable of improving the reliability of a thin film transistor using a non-single-crystal silicon thin film.
  • a method of manufacturing a thin film transistor according to the present invention includes a method of manufacturing a thin film transistor in which a channel region opposed to a gate electrode via a gate insulating film of a field effect transistor is formed of a non-single-crystal silicon thin film.
  • the gate insulating film is made of a silicon oxide film, and wet annealing is performed after forming at least the gate insulating film.
  • the gate insulating film can be formed by a PEC VD method or a TEOS-PE CVD method, and the etching is performed at a temperature of 300 ° C. or more for a time of 1 hour or more. It is desirable.
  • a step of forming an interlayer insulating film made of a non-single-crystal silicon thin film or a silicon oxide film covering the gate electrode is provided, and after forming this interlayer insulating film, wet annealing is performed. Is also good.
  • the interlayer insulating film can be a silicon oxide film formed by the TEOS-PECVD method.
  • a base insulating film made of a silicon oxide film may be formed on the glass substrate, and a non-single-crystal silicon thin film may be formed on the underground green film. Thereafter, a wet anneal is performed. Is also good.
  • the base insulating film can be formed by the PEC VD method or the TEOS-PEC VD method, and the film thickness is suitably set to 100 to 500 nm.
  • the present invention improves the reliability of a thin film transistor by changing the film quality of each film constituting a thin film transistor by the action of moisture when performing eti annealing after forming a main portion of the thin film transistor. .
  • the structure of the silicon oxide film is different from that of a silicon oxide film formed by a high-temperature process such as thermal oxidation.
  • the silicon oxide film immediately after growth in the low-temperature process has portions 11 that are weak in the bonding between silicon (Si) atoms and oxygen (0) atoms.
  • FIG. 1 is a process flow chart showing a method of manufacturing a thin film transistor according to an embodiment of the present invention in the order of steps.
  • FIG. 2 is a continuation of the process flow diagram.
  • FIG. 3 is a graph showing a reliability evaluation result according to one embodiment of the present invention, and is a graph showing a change in V gs -I ds characteristics by a BT test in a sample without a wet tub.
  • FIG. 4 is the same graph in a sample at 300 ° C. for 1 hour under the ⁇ etnil condition.
  • Fig. 5 is the same graph in the Samburu at 3 o'clock, under the condition of 300 ° C under the Etaniel condition.
  • FIG. 6 is the same graph for a sample of 1 hour at 350 ° C. under the Ethanol condition.
  • FIG. 7 is the same graph in a sample for 3 hours at a temperature of 350 ° C. under the Ethniel condition.
  • FIG. 8 is a graph showing the variation of V gs-I ds characteristics by a current stress test in a sample without a wet anneal.
  • FIG. 9 is the same graph in a 1-hour sample under the wet-anneal condition of 300.
  • FIG. 10 is the same graph in a wet anneal condition of 300 and a 3-hour simulator.
  • Figure 11 shows the same graph in a wet anneal condition at 350 ° C for 1 hour in a sample.
  • FIG. 12 is the same graph for a sample under a wafer annealing condition of 350 ° C. for 3 hours.
  • FIG. 13 is a diagram showing a mechanism of film quality improvement in the present invention.
  • FIG. 14 is a process flowchart showing a conventional method of manufacturing a general thin film transistor in the order of steps.
  • FIG. 15 is a diagram showing a configuration example of an active matrix substrate such as a liquid crystal display device formed by using the method for manufacturing a thin film transistor of the present invention.
  • FIG. 16 is a diagram showing a configuration example of a liquid crystal display device (liquid crystal display panel) using an active matrix substrate formed by using the method of manufacturing a thin film transistor according to the present invention.
  • FIG. 17 shows an application example of an electronic device configured using a liquid crystal display device using the embodiment of the present invention.
  • FIG. 18 shows a configuration example of a liquid product projector as an example of an electronic device configured using the embodiment of the present invention.
  • FIG. 19 illustrates a configuration example of a personal computer as an example of an electronic device configured using the embodiment of the present invention.
  • FIG. 20 shows a configuration example of a pager as an example of a child device configured using the embodiment of the present finding.
  • FIG. 21 shows an example of the configuration of a liquid crystal display device which is a component for electronic equipment connected to a TCP (TapeCarrierPaccae) 1320 using the embodiment of the present invention.
  • FIG. 22 is a conceptual diagram of an example of a configuration in which a hot plate is used by using a hot plate according to the present invention.
  • FIG. 23 is a conceptual diagram of a configuration example in which a hot-wall type apparatus according to the present invention is used to perform a jet annealing.
  • Base Si 2 film (base insulating film, silicon oxide film)
  • Gate Si 2 film (gate insulating film, silicon oxide film)
  • interlayer insulation film layer insulation film, silicon oxide film
  • 1 and 2 are process flow charts showing a method of manufacturing a thin film transistor according to the present embodiment in the order of steps.
  • OA-2 (trade name, manufactured by Nippon Electric Glass), 7059 (trade name, manufactured by Koning Co.) or the like is prepared as the glass substrate 14.
  • a PECVD method using Electron Cyclotron Resonance (hereinafter, referred to as ECR) or a TEOS-PECVD method is applied to the entire surface of the glass substrate 14.
  • ECR Electron Cyclotron Resonance
  • TEOS-PECVD method a base SiO 2 film 15 (silicon oxide film) having a thickness of about 100 to 500 nm is formed.
  • the amorphous silicon layer 16 is crystallized to become a polycrystalline silicon layer 17 (non-single-crystal silicon thin film). Thereafter, H 2 annealing is performed at a temperature of 300 ° C.
  • Fig. 1 (d) after patterning the polycrystalline silicon layer 17, as shown in Fig. 1 (e), ECR-PECVD method or TEOS-PECVD method Then, a gate SiO 2 film 18 (silicon oxide film) having a thickness of about 120 nm covering the polycrystalline silicon layer 17 is formed.
  • a tantalum (Ta) film having a thickness of about 600 to 80 Onm is deposited on the entire surface by a sputtering method, and the gate electrode 19 is formed by patterning the tantalum (Ta) film as shown in FIG. 2 (f). I do.
  • FIG. 2 (g) by performing ion driving using PH 3 / H 2 with the gate electrode 19 as a mask, the source and drain regions 20 and 20 of the Nch-side thin film transistor are formed.
  • the source and drain regions (not shown) of the thin film transistor on the Pch side are formed by performing ion doping using B 2 H 6 / H 2 .
  • a region between the source and drain regions 20 and 20 is a channel region.
  • the dose amount is set to, for example, about 7 ⁇ 10 15 atoms / cm 2 for any of the ion-dove.
  • a 300-hour, 2-hour H 2 anneal is performed.
  • an SiO 2 interlayer insulating film 21 (silicon oxide film) having a film thickness of about 500 to 100 O nm is formed by TE ⁇ S-PECVD.
  • contact holes 22 and 22 are opened through the interlayer insulating film 21 and the source and drain regions 20 and 20 on the polycrystalline silicon layer.
  • electrodes 23 and 23 for applying a voltage to the source and drain regions 20 and 20 are formed.
  • wet annealing which is a characteristic process of the present invention, is performed.
  • the wet annealing conditions include, for example, a temperature of 350 ° C. and an annealing time of 3 hours in an atmosphere containing water at a partial pressure of 1 O Tor> r or more. You may go for more than 3 hours.
  • the anneal process is performed.
  • the film quality of the silicon oxide film including the gate Si 2 film 18 can be improved. That is, by annealing the oxide film in a moisture atmosphere, weak bonds in the oxide film are decomposed by hydrolysis, and the oxide film is stabilized by repeating dehydration and recombination. it can.
  • the film quality of the insulating film such as the gate Si 2 film 18, the interlayer insulating film 21 made of silicon oxide, and the base insulating film 15, and the electrical characteristics of the thin film transistor. Can be reduced and reliability can be improved.
  • Vgs-I before and after BT treatment Bias Temperature, bias application temperature treatment
  • current stress stress by ON current conduction
  • Vgs-Ids characteristic of a transistor is one of the most basic electrical characteristics.
  • Fig. 3 to Fig. 7 show the evaluation results of the BT test with respect to the sample under different wet annealing conditions (temperature, time).
  • Fig. 3 shows no wet annealing
  • Fig. 4 shows 300 ° C, 1 hour
  • Fig. 5 shows the characteristics at 300 ° (: 3 hours
  • Fig. 6 shows the characteristics at 350 ° C, 1 hour
  • Fig. 7 shows the characteristics at 350 ° C, 3 hours.
  • V of Vth before and after BT processing is combined with “AVth”.
  • AV AVth is -9 V when there is no anneal, but 300 Vth is slightly reduced to 17.8 V when a wet anneal is applied at 300 ° C for 1 hour. However, if the annealing time is extended to 3 hours as it is, ⁇ ⁇ Vth decreases to 16 V. Next, when a wet anneal of 350 ° C for 1 hour is added, AVth becomes +1 V, ⁇ 0.2 V for + BTS and one BTS, respectively, and at 300 ° C ⁇ etuanil. The value of AVth was much smaller than the value of.
  • the value of Vth could be reduced to less than 1 V for both + BT S and one BTS. Therefore, from this test result, the value of ⁇ Vth starts to decrease due to the wet annealing at 300 ° C for 1 hour, and especially when the temperature of the wet annealing is 350 ° C and the time is at least 1 hour, the BT It was found that the variation of Vth before and after processing could be suppressed to 1 V or less.
  • Fig. 8 to Fig. 12 show the evaluation results of the current stress test on the samples with different Petanil conditions (temperature and time).
  • Fig. 8 shows the result without Etaniel
  • Fig. 9 shows the result at 300 ° C. , 1 hour
  • Fig. 10 shows the characteristics at 300 ° C, 3 hours
  • Fig. 11 shows the characteristics at 350, 1 hour
  • Fig. 12 shows the characteristics at 350, 3 hours.
  • the Vgs-Ids characteristics were measured after the current was turned off in each case.
  • the overall tendency is that if the energization time is gradually increased from 0, the gradient of the curve becomes gentler from the initial Vgs-Ids characteristic curve after 30 seconds of energization. It is found that the characteristics change once, and then return to the initial characteristic curve direction as the energization time is extended. Focusing on this characteristic characteristic curve fluctuation, as is clear from FIGS. , 300 ° C, 1 hour wet anneal, as in the case without anneal, the degree of fluctuation is large, but anneal time is reduced to 3 hours! It can be seen that the degree of fluctuation slightly decreases with ease. Next, as is clear from FIGS.
  • the temperature of 300 ° C was set as the condition of the etch anneal performed after forming the gate electrodes facing the source, drain and channel regions via the gate insulating film. ° C or more, preferably 350 ° C or more, and the time is at least one hour, the variation in electrical characteristics is suppressed to be smaller than in the conventional manufacturing method without wet annealing. It was demonstrated that reliability could be improved. If the temperature of the wet anneal is set to 500 ° C. or higher, hydrogen embedded in the silicon oxide film may escape, so the temperature should be set to 300 ° C. (: up to 500 ° C.). Is preferred.
  • the etching is performed at a temperature of at least 300 ° C., preferably at least 350 ° C. for at least one hour, as described above.
  • a structure in which wet annealing is performed using a hot plate An example of a structure in which a tunnel is applied using a wall-type apparatus will be described with reference to the drawings.
  • FIG. 22 is a conceptual diagram for performing eti-anneal using a hot plate.
  • reference numeral 201 denotes a hot plate, and the temperature of the hot plate is maintained at 300 ° C. or higher, preferably 350 ° C. or higher.
  • FIG. 23 is a conceptual diagram for performing a jet annealing using a hot-wall type device.
  • a guide groove 304 is provided in a quartz boat 302 near the center of the quartz reaction chamber 301 of the hot-wall type apparatus.
  • a substrate 303 on which a silicon oxide film such as a gate insulating film is formed is provided horizontally in the guide groove.
  • the glass substrate 303 is arranged horizontally, but the present invention is not limited to this, and the glass substrate 303 can be installed vertically or inclined.
  • a furnace heater 305 is provided outside the quartz reaction chamber 301. The inside of the quartz reaction chamber 301 can be heated to a predetermined temperature by the furnace heater 305.
  • Reference numeral 303 denotes a gas introduction device, which can control the flow rate of the gas introduced into the quartz reaction chamber 301.
  • Reference numeral 307 denotes an exhaust device installed in the quartz reaction chamber 301, which is capable of exhausting the gas in the quartz reaction chamber 301 and controlling the pressure in the quartz reaction chamber 301 to a constant value. It is. Further, the exhaust device 307 can be constituted by a pump, and in that case, the gas in the quartz reaction chamber 301 can be quickly replaced.
  • the inside of the quartz reaction chamber 301 was heated to 300 ° C. to 500 ° C. by the furnace heater 304.
  • the temperature is raised to about 350 ° C.
  • nitrogen is introduced from a gas introduction device 310 to remove the atmosphere in the quartz reaction chamber 301.
  • the glass substrate 303 on which a silicon oxide film such as a gate insulating film is formed is removed. Insert into quartz reaction chamber 301. After inserting the glass substrate 303, the glass substrate 303 is held until a predetermined temperature such as 350 ° C.
  • the gas introduced into the quartz reaction chamber 301 via the gas introduction device 303 is switched from nitrogen to steam.
  • Water vapor may be generated by publishing water or by burning hydrogen and oxygen.
  • the steam introduced from the gas introduction device 310 into the quartz reaction chamber 301 has a partial pressure of water of 10 Torr or more. Preferably, it is an atmosphere.
  • the gas introduced into the quartz reaction chamber 301 is exhausted from the exhaust unit 307, and the inside of the quartz reaction chamber 301 is maintained at a predetermined pressure, for example, the atmospheric pressure. In this way, the glass substrate 303 is kept at a temperature of 300 ° C. or more for a predetermined time, for example, 1 to 3 hours, and wet-annealed.
  • the gas introduced into the quartz reaction chamber 301 via the gas introduction device 303 is cut from water vapor into oxygen or nitrogen, etc., and the water vapor in the quartz reaction chamber 301 is exhausted. By exhausting from 07, dew condensation in the quartz reaction chamber 301 is suppressed. Thereafter, the glass substrate 303 is taken out of the quartz reaction chamber 301.
  • the hot-type apparatus When the above-mentioned hot-type apparatus is used, it is easier to control the flow rate of water vapor than when a hot-plate is used, and the temperature of the glass substrate can be made uniform, and quartz can be used. It is important to keep the reaction chamber at a high temperature of 300 ° C. or higher, so that the quality of the silicon oxide film can be further improved. As a result of the experiment, the total spin density of the silicon oxide film when the above hot plate was used was 9 ⁇ 10 17 (spins / cm 3 ).
  • the spin density of the total of the silicon oxide film when the partial pressure was 1 0 T orr above 3 1 0 1 7 (spins / cm 3) next Hodzu better with Touoru type device is Subi emission density of about 1/3 It turned out that it has decreased. In the case of etching using such a hot-wall type device, the reliability of the TFT has also been significantly improved.
  • the technical scope of the present invention is not limited to the above-described embodiment, and various changes can be made without departing from the spirit of the present invention.
  • an example of a thin film transistor was given as an example of a thin film transistor, but the present invention is applied to a thin film transistor having a gate electrode located on the lower side and a silicon film located on the upper side.
  • the silicon film is not limited to polycrystalline silicon, but may be amorphous silicon.
  • the design of the films of the various films used in the above embodiment and specific numerical values such as the manufacturing conditions in each process can be changed as appropriate.
  • the etching is performed after forming the gate electrodes facing the source, the drain region, and the channel region via the gate insulating film.
  • the gate S i 0 2 film After formation, a wet anneal may be added after forming an interlayer insulating film or the like. In the case of performing anneal immediately after the formation of these silicon oxide films, the same effect can be obtained even if the anneal time is shortened, for example, to several minutes or more, because water penetrates into the silicon oxide films in a short time. Obtainable.
  • FIG. 15 shows a configuration example of an active matrix substrate such as a liquid crystal display device formed using the above-described method for manufacturing a thin film transistor.
  • FIG. 15 shows the source line driver circuit 812 and the gate line driver circuit 821 of the complementary thin film transistor structure made of a silicon thin film and the pixel matrix 8222 formed on the same transparent substrate.
  • FIG. 3 is a diagram showing a configuration of an active matrix substrate 811.
  • the source line driver circuit 8 1 2 is a shift register 8 13, a sample hold circuit 8 17, 8 18, 8 19, and a video signal bus 8 1 4, 8 1 5, 8 1 consisting of a thin film transistor.
  • the gate line driver circuit 821 includes a shift register 820 and, if necessary, a buffer 823. Further, the pixel matrix 8222 is connected to the plurality of source lines 826, 827, 828, and the gate line driver circuit 821 connected to the source line driver circuit 812.
  • the pixel includes a TFT 829 and a liquid crystal cell 830.
  • the liquid crystal cell 830 includes a pixel electrode, a counter electrode 831, and liquid crystal.
  • the shift registers 813 and 820 may be replaced by another circuit having a function of sequentially selecting a source line and a gate line, for example, a counter and a decoder.
  • the clock signal CLX, start signal DX, video signal V i, V 2 , V 3 are input to the human terminal 8 3 4, 8 3 5, 8 3 6 of the source line driver circuit, respectively. to the input terminal 8 3 7, 8 3 8, a liquid crystal display device which it clock signal CLY, and c the start signal D Upsilon input, produced using the active Matrix substrate described above (liquid crystal display panel) Will be described.
  • a liquid crystal display device includes a pack light 900, a polarizing plate 922, an active matrix substrate 923, and a driver on the active matrix substrate. It consists of a circuit section 9231, a liquid crystal 9224, a counter substrate (color-fill substrate) 925, and a polarizing plate 926.
  • An electronic device configured using the liquid crystal display device K (liquid crystal display panel) of the above-described embodiment includes a display information output source 1000, a display information processing circuit 1002, a display drive circuit 1004, A display panel 1006 such as a liquid crystal panel, a clock generation circuit 1008, and a power supply circuit 11010 are included.
  • the display / report output source 1000 includes ROM, RAM and other memories, a tuning circuit that tunes and outputs television signals, and the like. Based on the clock from the clock generation circuit 1008, Output display information.
  • the display information processing circuit 1002 processes and outputs display information based on the clock from the clock generation circuit 1008.
  • the display information processing circuit 1002 can include, for example, an amplification / polarity inversion circuit, a phase expansion circuit, a rotation circuit, a gamma correction circuit, a clamp circuit, and the like.
  • the display driving circuit 1004 includes a scanning side driving circuit and a data side driving circuit, and drives the liquid crystal panel 1006 for display.
  • the power supply circuit 110 supplies power to each of the above-described circuits.
  • the electronic devices with such a configuration include a liquid crystal projector shown in Fig. 18; a personal computer (PC) and an engineering workstation (EWS) for multimedia shown in Fig. 19; a pager shown in Fig. 20; Or, a mobile phone, a word processor, a television, a viewfinder type or a monitor direct view type video table recorder, an electronic organizer, an electronic desk meter, a power navigation device, a POS terminal, a device with a touch panel, etc. it can.
  • the liquid crystal projector shown in FIG. 18 is a projection type projector using a transmissive liquid crystal panel as a light valve, and uses, for example, a three-plate prism type optical system.
  • the projection light emitted from the lamp unit 1102 of the white light source is divided into a plurality of mirrors 110 and two dichroic mirrors 1 inside the light guide 110. It is divided into three primary colors, R, G, and B, according to 1108, and is led to three LCD panels 1 1 1 0 R, 1 1 1 0 G, and 1 1 10 B that display images of each color.
  • the light modulated by the respective liquid product panels 1 1 1 1 0 R, 1 1 1 0 G and 1 1 10 B is incident on the dichroic's prism 1 111 from three directions.
  • dichroic brilliance 1 1 1 2 the red R and blue B lights are bent 90 ° and the green G light goes straight, so each color Are combined and a blank image is projected on a screen or the like through the projection lens 1 1 1 4.
  • a personal computer 1200 shown in FIG. 19 has a main body 1204 having a keyboard 1202 and a liquid crystal display screen 1206 composed of a liquid crystal display panel.
  • the pager 1300 shown in FIG. 20 includes a metal frame 1302, a light guide 1306 provided with a liquid crystal display substrate 1304, and a nozzle 1306a, a circuit board 1308, a first and a second. Shield plates 1310, 1312, two elastic conductors 1314, 1316, and a film carrier 1318. The two elastic conductors 1314, 1316 and the film carrier tape 1318 connect the liquid crystal display substrate 1304 and the circuit substrate 1308.
  • the liquid crystal display substrate 1304 is one in which liquid crystal is sealed between two transparent substrates 1304a and 1304b, thereby forming a liquid crystal display panel of at least a dot matrix type.
  • a driving circuit 1004 shown in FIG. 17 or a display information processing circuit 1002 can be formed on one transparent substrate. Circuits not mounted on the liquid crystal display substrate 1304 are external circuits of the liquid crystal display substrate, and can be mounted on the circuit substrate 1308 in the case of FIG.
  • FIG. 20 shows the configuration of the pager
  • a circuit board 1308 is required in addition to the liquid crystal display substrate 1304, but in the case where a liquid crystal display device is used as one component for electronic equipment, When a display drive circuit or the like is mounted on a transparent substrate, the minimum unit of the liquid crystal display device is the liquid product display substrate 1304.
  • a liquid crystal display substrate 1304 fixed to a metal frame 1302 serving as a housing can be used as a liquid crystal display device, which is a component of an electronic device.
  • a liquid crystal display substrate 1304 and a light guide 1306 provided with a back light 1306a are incorporated in a metal frame 1302 to form a liquid crystal display device. Can be configured.
  • a TCP Transmission Carrier Package
  • IC chip 1324 mounted to 2
  • the present invention is not limited to the above embodiments, and various modifications can be made within the scope of the present invention.
  • the present study is applicable not only to the above-described driving of various liquid crystal panels, but also to an electroluminescent device and a plasma dispersing device.
  • the method for manufacturing a thin film transistor of the present invention by performing gate annealing on a source electrode, a drain region, and a channel region via a gate insulating film, and then performing an annealing process, Since the bonds between atoms in the silicon oxide film such as the gate insulating film are stabilized by the action of moisture, fluctuations in the electrical characteristics of the thin film transistor can be reduced, and reliability can be improved.
  • the temperature of the wafer is 300 ° C or more and the annealing time is 1 hour or more, the variation of V gs -Ids characteristics in the BT test, current stress test, etc. is kept small. I was able to.

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Description

明 細 書
薄膜トランジスタの製造方法、 それを用いた液晶表示装置及び電子機器
〔技術分野〕
本発明は、 例えば、 液晶表示装置等の駆動素子として用いて好適な非単結晶シ リコン薄膜を用いた薄膜トランジスタの製造方法及びそれを用いた液晶表示装置、 電子機器に関するものである。
〔背景技術〕
従来より、 アモルファスシリコン、 多結晶シリコン等の非単結晶シリコン薄膜 を用いた薄膜トランジスタの研究開発が活発に行なわれている。 この技術は、 例 えば、 安価な絶縁基板を用いて薄型ディスプレイが実現できるアクティブマト リ ヅクスパネル、 あるいは安価で高性能なイメージセンサ等に対して、 数多くの応 用が期待されるものである。
ここで、 従来の薄膜トランジスタの製造方法の一例を図 1 4を用いて説明する 。 なお、 薄膜トランジスタには、 ソース、 ドレイン領域を形成するシリコン薄膜 が下側、 ゲ一卜電極が上側に位置する トツプゲート型薄膜トランジスタと、 ゲー 卜電極が下側、 シリコン薄膜が上側に位置するポトムゲ一ト型薄膜トランジスタ の 2種類の型があるが、 ここではトッブゲ一ト型薄膜トランジスタを例に挙げて 説明する。 なお、 以下の製造方法は、 "Fabrication of Self-Aligned Aluminum Gate Polysi licon Thin-Fi lm Transistors Using Low-Temperature
Crystallization Process", E.Ohno et al. ;Jpn.J.Appl.Phys.Vol .33(1994),pp.6 35-638 より引用した。
まず、 図 1 4 (a) に示すように、 ガラス基板 1上に S i〇2 ノ、'ッファ層 2を 形成した後、 その上に低圧 CVD (Low-Pressure Chemical Vapor Deposition, 以下、 L P CVDと記す） 法を用いて膜厚 1 00 nmのアモルファスシリコン層
3を形成する。 次に、 このアモルファスシリコン層 3を温度 600 °C、 24時間 、 N2 雰囲気下でァニールする。 次に、 図 14 ( b) に示すように、 ァモルファ スシリコン層 3のパターニングを行なった後、 常圧 CVD法を用いて膜厚 1 00 nmの S i 0；； 膜からなるゲート絶緣膜 4を形成し、 600 ° (：、 1 2時問のァニ —ルを行なう。
次に、 図 1 4 ( c ) に示すように、 スパッタ法によりアルミニウム （A 1) 膜 を形成し、 これをパ夕一ニングすることにより、 ゲート電極 5とする。 ついで、 このゲート電極 5をマスクとしてリンまたはボロンをィオン ド一ビングすること により、 シリコン層 3中にソース、 ドレイン領域 6、 6を形成する。 この際には 、 プロ トンが同時にドービングされることでァニールが不要となる。 その後、 図 14 (d) に示すように、 テトラエトキシシランを原料としたプラズマ CVD法 (Tetraethoxysi lane Plasma-Enhanced Chemical Vapor Deposition 、 以下、 T E O S— PE C VDと記す） により S i 02 層問絶縁膜 7を形成し、 コンタク ト ホール 8、 8を開口した後、 最後に、 電極としての A 1膜 9を堆積する。
上述したような製造工程を経て得られる薄膜トランジスタは、 例えば液晶表示 装置等の駆動素子として長期間使用されることから、 各種電気的特性の時間的な 変動を極力抑え、 充分な信頼性を確保することは重要なことである。 それにもか かわらず、 従来の薄膜トランジスタの製造プロセスにおいて、 各種の製造パラメ 一夕とデバイスの信頼性の相関関係は不明であり、 高い信頼性が得られる製造ブ ロセスという観点では検討されていない、 というのが実状であった。
ところで、 通常、 信頼性の確保を考慮する際には、 製造工程 （環境、 処理雰囲 気等） における水分、 ひいてはデバイス中の水分の存在は極力避けるべきもので あるが、 例えば平坦化用の層間膜として半導体装置によく用いられるスピンオン グラス （以下、 S0Gと記す） 等は、 水分を吸収しやすいという欠点を持ってい る。 そこで、 特開平 4一 9304 9号公報には、 S〇 Gを塗布した後、 430 °C 程度の N2 ァニールを行うことにより S 0 G膜中の水分を除去する、 という技術 が開示されている。 また、 特開平 4一 1 6435 1号公報には、 S 0G膜上に薄 いプラズマ酸化膜を形成した後、 例えば 400°C、 30分の熱処理を行うことに より S 0 G膜中の水分を除去する、 という技術が閧示されている。
しかしながら、 その一方では、 P E C VD法による S i 02 膜をゲート絶縁膜 に適用した薄膜トランジスタに対して、 水分を含む雰囲気下での 270 °C程度の ァニールを行なうと、 S i〇2 膜と多結晶シリコン膜の間の界面準位が下がり、 それにより薄膜トランジスタのしきい値電圧 （Threshold Voltage，以下、 Vthと 記す） を下げることができる、 という研究報告がなされている （"High Quality Si02 /Si Interfaces of Poly-Crystal 1 ine Silicon Thin Film Transistors by
Annealing in Wet Atmosphere", N.Sano et al. ;IEEE ELECTRON DEVICE LETTERS, VOL.16, O.5, MAY 1995) 。 また、 TEOS—〇3 N S G膜成長後に w e t— 02
(水分を含む〇2 ) ァニールを行なうと、 膜質が改善されて吸湿しにくい膜が形 成される、 という研究報告もある （ 「TEOS— 03 常圧 CVDNSG膜の吸湿 性に対する低温ァニールの効果」 細田ら、 月刊 Semiconductor World 1993.2) 。 ところが、 上記の研究報告は、 水分を含む雰囲気下でのァニール （以下、 本明 細書ではゥエツ トァニールという） の使用による Vthの調整や膜の耐湿性の向上 については言及しているものの、 ゥエツ トァニールとデバイスの信頼性との相関 は全く不明であり、 これらの技術は薄膜トランジスタの信頼性を高め得るもので はなかった。
〔発明の閧示〕
本発明は、 上記の課題を解決するためになされたものであって、 非単結晶シリ コン薄膜を用いた薄膜トランジスタにおいて、 その信頼性を高めることのできる 製造方法を提供することを目的とする。
上記の目的を達成するために、 本発明の薄膜トランジスタの製造方法は、 電界 効果型トランジスタのゲ一ト絶縁膜を介してゲ一卜電極に対向するチャネル領域 が非単結晶シリコン薄膜からなる薄膜トランジスタの製造方法において、 ゲ一ト 絶縁膜がシリコン酸化膜からなり、 少なくとも前記ゲート絶縁膜を形成した後に ウエッ トァニールを行なうことを特徴とするものである。 一例として、 ガラス基 板上にソース * ドレイン領域およびチャネル領域となる非単結晶シリコン 膜を 形成する工程と、 シリコン酸化膜からなるゲ一ト絶縁膜を介してチャネル領域に 対向するゲート電極を形成する工程と、 ソース ' ドレイン領域に接続されたソー ス - ドレイン電極を形成する工程と、 しかる後にゥヱヅ トァニールを行なう工程 を有するものである。 また、 具体的には、 前記ゲート絶縁膜を P E C VD法ある いは TEO S— PE CVD法により形成することができ、 前記ゥエツ トァニール を、 温度 300 °C以上、 時間 1時間以上の条件で行なうことが望ましい。 さらに、 前記の工程に加えて、 非単結晶シリコン薄膜またはゲート電極を覆う シリコン酸化膜からなる層間絶縁膜を形成する工程を設け、 この層間絶縁膜を形 成した後にウエッ トァニールを行なうようにしてもよい。 その際、 層間絶縁膜を T E 0 S— P E C V D法により形成されたシリコン酸化膜とすることができる。 また、 前記ガラス基板上にシリコン酸化膜からなる下地絶縁膜を形成し、 この下 地絶緑膜上に非単結晶シリコン薄膜を形成してもよく、 その後、 ウエッ トァニ一 ルを行なうようにしてもよい。 その際、 下地絶縁膜を P E C VD法あるいは T E 0 S— P E C VD法により形成することができ、 その膜厚を 1 00~500 nm とするのが適当である。
本発明は、 薄膜トランジスタの主要部分を形成した後にゥエツ トァニールを行 なう際に、 水分の作用によって薄膜トランジス夕を構成する各膜の膜質を変化さ せ、 薄膜トランジスタの信頼性を向上させるものである。
ところで、 ガラス基板上に薄膜トランジスタを形成する場合には、 高温で薄膜 トランジスタを形成することができず、 製造プロセスを通じて処理温度を 4 5 0°C以下の低温に抑える必要がある。 そこで、 ガラス基板上に薄膜トランジスタ を形成する低温プロセスにおいて例えばシリコン酸化膜を形成すると、 そのシリ コン酸化膜の構造が、 熱酸化等による高温プロセスのシリコン酸化膜の場合とは 異なるものになる。 すなわち、 低温プロセスにおける成長直後のシリコン酸化膜 には、 図 1 3 (a) に示すように、 シリコン （S i) 原子と酸素 （0) 原子の結 合に弱い個所 1 1があり、 このような不安定な結合を持つシリコン酸化膜では電 気的特性 （例えば Vth等） の変動が生じてしまう。 ところが、 ウエッ トァニール を行なうと、 図 1 3 (b) に示すように、 シリコン酸化膜中に水分 （H20 ) が 浸入していき、 一旦、 弱い結合 1 1が切れると同時にその個所が一 0H基で埋ま る
。 その後、 図 1 3 ( c ) に示すように、 再度、 水分が脱離するとともにシリコン 原子と酸素原子の強い結合 1 2ができる。 このように、 ウエッ トァニール処理を 経ることによってシリコン酸化膜中の結合が安定化するため、 ¾気的特性の変動 が著しく小さくなる。
〔図面の簡単な説明〕 図 1は本発明の一実施の形態である薄膜トランジスタの製造方法を工程順を追 つて示すプロセスフロー図である。
図 2は同、 プロセスフロー図の続きである。
図 3は本発明の一実施例である信頼性評価結果を示す図であり、 ウエッ トァニ —ル無しのサンブルにおいて、 B T試験による V gs— I ds特性の変動を示すグラ フである。
図 4はゥエツ トァニール条件 3 0 0 °C、 1時間のサンブルにおける同グラフで ある。
図 5はゥエツ トァニール条件 3 0 0 °C , 3時問のサンブルにおける同グラフで ある。
図 6はゥエツ トァニール条件 3 5 0 °C、 1時間のサンプルにおける同グラフで ある。
図 7はゥエツ トァニール条件 3 5 0 °C、 3時間のサンブルにおける同グラフで ある。
図 8は同、 ウエッ トァニール無しのサンプルにおいて、 電流ス トレス試験によ る V gs— I ds特性の変動を示すグラフである。
図 9は、 ウエッ トァニール条件 3 0 0て、 1時間のサンブルにおける同グラフ である。
図 1 0は、 ウエッ トァニール条件 3 0 0 、 3時間のサンブルにおける同グラ フである。
図 1 1は、 ウエッ トァニール条件 3 5 0 °C、 1時間のサンブルにおける同グラ フである。
図 1 2は、 ゥェヅ トァニール条件 3 5 0 °C、 3時間のサンプルにおける同グラ フである。
図 1 3は、 本発明における膜質改善のメカニズムを示す図である。
図 1 4は、 従来一般の薄膜トランジス夕の製造方法を工程順を追って示すプロ セスフ口一図である。
図 1 5は本発明の薄膜トランジスタの製造方法を用いて形成された液晶表示装 置等のァクティブマト リクス基板の構成例を示す図である。 図 1 6は本発明の薄膜トランジス夕の製造方法を用いて形成されたァクティブ マト リクス基板による液晶表示装置 （液晶表示パネル） の構成例を示す図である。 図 1 7は本発明の実施例を用いて液晶表示装置を用いて構成される钜子機器の 応用例である。
図 1 8は本発明の実施例を用いて構成される電子機器の一例として、 液品プロ ジェクタの構成例を示す。
図 1 9は本発明の実施例を用いて構成される電子機器の一例として、 パーソナ ルコンビュー夕の構成例を示す。
図 20は本究明の実施例を用いて構成される ¾子機器の一例として、 ページャ —の構成例を示す。
図 2 1は本発明の実施例を用いて T CP ( T a p e C a r r i e r Pa c k a e) 1 320に接続した電子機器用の一部品である液晶表示装置の構成例を 示す。
図 22は本発明によるホッ トプレートを用いてゥヱヅ トァニールする構成例の概 念図を示す。
図 2 3は本発明によるホッ トウオール型装置を用いてゥエツ トァニールする構成 例の概念図を示す。
【符号の説明】
1 4 ガラス基板
1 5 下地 S i〇2 膜 （下地絶縁膜、 シリコン酸化膜）
1 6 アモルファスシリコン層
1 7 多結晶シリコン層 （非単結晶シリコン薄膜）
1 8 ゲート S i〇2 膜 （ゲート絶縁膜、 シリコン酸化膜）
1 9 ゲート電極
20 ソース、 ドレイン領域
2 1 S i 02 層間絶縁膜 （層問絶縁膜、 シリコン酸化膜）
22 コンタク トホール
23 電極 〔発明を実施する為の最良の形態〕
以下、 本発明の一実施の形態を図 1および図 2を参照して説明する。
図 1および図 2は、 本実施の形態の薄膜トランジスタの製造方法を工程順を追 つて示すプロセスフロー図である。
まず、 ガラス基板 1 4として、 OA— 2 (商品名、 日本電気ガラス社製） 、 あ るいは 7059 (商品名、 コ一ニング社製） 等を準備する。 そして、 図 1 (a) に示すように、 ガラス基板 1 4上の全面に、 ^子サイクロ トロン共鳴 （Electron Cyclotron Resonance, 以下、 E CRと記す） による PE CVD法、 あるいは T EOS— PECVD法を用いて、 膜厚 1 00〜 500 nm程度の下地 S i 02 膜 1 5 (シリコン酸化膜） を形成する。 次に、 図 1 (b) に示すように、 下地 S i 02 膜 1 5上の全面に、 ジシラン （S i 2H6) を原料とした温度 450 °Cの LP CVD法、 あるいはモノシラン （S i H4 ) を原料とした温度 32 0 °Cの PE C VD法を用いて、 膜厚 5 O nm程度のアモルファスシリコン層 1 6を形成する。 その後、 アモルファスシリコン層 1 6上からレ一ザ一ァニールを施す。 この際 には、 Xe C l、 K r F等のエキシマレーザ一を用い、 エネルギー密度を 200 〜 30 OmJ/cm2程度とする。 このレーザーァニールによって、 図 1 (c) に示す ように、 アモルファスシリコン層 1 6が結晶化し、 多結晶シリコン層 1 7 (非単 結晶シリコン薄膜） となる。 その後さらに、 温度 300 °Cの H2 ァニールを行な う。 次に、 図 1 (d) に示すように、 多結晶シリコン層 1 7のパターニングを行 なった後、 図 1 (e) に示すように、 E CR— PE CVD法、 あるいは TE OS 一 PECVD法を用いて、 多結晶シリコン層 1 7を覆う膜厚 1 20 nm程度のゲ —ト S i 02 膜 1 8 (シリコン酸化膜） を形成する。
その後、 スパッタ法により膜厚 600〜 80 Onm程度のタンタル （T a) 膜 を全面に堆積させ、 図 2 (f ) に示すように、 これをパターニングすることによ り、 ゲート電極 1 9を形成する。 ついで、 図 2 (g) に示すように、 このゲート 電極 1 9をマスクとして PH3/H 2を用いたィオン ド一ビングを行なうことに よって N c h側の薄膜トランジスタのソース、 ドレイン領域 20、 20を形成し、 ついで、 B2H6/H2 を用いたイオン ドービングを行なうことによって P c h側 の薄膜トランジスタのソース、 ドレイン領域 （図示せず） を形成する。 この際、 ソース、 ドレイン領域 2 0、 2 0の間の領域がチャネル領域となる。 また、 いず れのィオンド一ビングについても、 ドーズ量は例えば 7 X 1 0 1 5 atoms/cm2 程度 とする。 ついで、 3 0 0 、 2時間の H 2ァニールを行なう。
その後、 図 2 ( h ) に示すように、 T E〇 S— P E C V D法により膜厚 5 0 0 〜 1 0 0 O n m程度の S i 0 2 層間絶縁膜 2 1 (シリコン酸化膜） を形成する。 そして、 図 2 ( i ) に示すように、 層間絶縁膜 2 1 を貰通して多結晶シリコン層 上のソース、 ドレイン領域 2 0、 2 0に通じるコンタク トホール 2 2、 2 2を開 口した後、 全面に A 1— S i— C u膜を堆積させ、 これをパターニングすること により、 ソース、 ドレイン領域 2 0、 2 0に電圧を印加するための電極 2 3、 2 3を形成する。 そして最後に、 本発明の特徴的な工程であるウエッ トァニールを 行なう。 ウエッ トァニールの条件としては、 例えば、 分圧 1 O Tor>r以上の水分を 含む雰囲気下、 温度 3 5 0 °C、 ァニール時間 3時間、 とする。 3時間以上行って もよい。
本実施の形態の簿膜トランジスタの製造方法によれば、 ゲート絶縁膜を介して ソース、 ドレイン領域 2 0、 2 0およびチャネル領域に対向するゲ一卜電極を形 成した後に、 ゥエツ トァニール処理を行なうことによって、 ゲート S i〇2 膜 1 8をはじめとするシリコン酸化膜の膜質を改善することができる。 すなわち、 酸 化膜を水分雰囲気中でァニールすることによって、 酸化膜中の弱い結合が加水分 解によって分解され、 また脱水して再結合することを繰り返すことにより、 酸化 膜を安定化することができる。 その結果、 ゲート S i〇2 膜 1 8をはじめとして シリコン酸化膜からなる層間絶縁膜 2 1や下地絶縁膜 1 5等の絶縁膜の膜質をも 安定化することができ、 薄膜トランジスタの電気的特性の変動を低減し、 信頼性 を向上させることができる。 (実施例）
以下、 本発明の効果を検証した実験結果について説明する。
上記実施の形態の製造方法に従って作成した多結晶シリコン薄膜トランジスタ をサンプルとして、 信頼性の評価を行った。 信頼性の評価項目としては種々のも のがあるが、 ここでは BT処理 （Bias Temperature, バイアス印加温度処理） 前 後および電流ス ト レス （オン電流通電によるス ト レス） 印加前後の Vgs— I ds特 性 （ゲート電圧に対する ドレイン電流特性） の変動に着目した。 なお、 トランジ スタにおける Vgs— I ds特性は最も基本的な電気的特性の一つである。
サンプルの多結晶シリコン薄膜トランジスタの構造については、 E C R— P E CVD法により形成した膜厚 2 00 nmの下地 S i 02 膜、 および T E 0 S— P E CVD法を用いて形成した膜厚 1 20 nmのゲート S i〇2 膜を用いた。 そし て、 ゲート S i〇2 膜形成時の T E 0 S -P E C VDの製造パラメータとしては 、 T E 0 S流量 1 05 seem, 02 流量 5000 seem. 圧力 1. 2 Torr、 高周波パ ヮー 800W、 温度 350 、 成長速度〜 72 nm/分、 とした。 また、 ゲート 寸法は、 W/L (ゲート幅/ゲート長） = 1 0 urn/ 1 0 Aimとした。
[評価項目 1 ] B T試験
図 3〜図 7は、 ウエッ トァニール条件 （温度、 時間） を変えたサンブルに対す る BT試験の評価結果を示すものであり、 図 3はウエッ トァニール無し、 図 4は 300°C、 1時間、 図 5は 300° (：、 3時間、 図 6は 3 50 °C、 1時間、 図 7は 350°C, 3時間、 の場合の特性をそれそれ示している。 そして、 BT処理の条 件は、 基板温度を 200° ( 、 Vgs= + 20 Vまたは一 20 V (ただし、 ゲ一卜に のみ電圧を印加し、 ソースおよびドレインは接地した） 、 時間を 20秒とし、 B T処理後の Vgs— I ds特性は再度室温に戻した後に測定した。 また、 Vgs— Ids 特性の測定条件は、 Vds=4Vとした。 なお、 ^場 irにおける Vgs— 1 ds特性の変勋を比較するために、 本試験では、 I ds= 1 n A ( I E— 9 A) の時の Vgsの倘を V thと定義して、 BT処理前後の Vthの莲を 「AVth」 と衷す。 また、 以下の説明では、 Vgs=+ 20Vの場合の B T処现を 「十 BT S」 、 Vgs=— 20 Vの場合の B T処理を 「― B T Sj とい 。
図 3〜図 7に基づいて各場合の AVthを求めると、 下^のようになる。
¾ 1
<
Figure imgf000012_0001
AVt h(-BTS) 図番 ゥエツ 卜ァニール無し - 9. 0 V 図 3
300 °C . 1時間 - 7. 8 V 図 4
300°C . 3時間 一 6. 0 V 図 5
3 5 0°C . 1時間 + 1 . 0 V 一 0. 2 V 図 6
3 5 0°C . 3時間 + 0. 1 V 一 0. 6 V 図 7
表 1から明らかなように、 ゥエツ トァニール無しの場合には AVthがー 9 Vで あるが、 300 °C、 1時間のウエッ トァニ一ルを加えると△ Vthは一 7. 8 Vと 若干小さくなり、 ァニール時問をそのまま 3時間に延長すると△ Vthは一 6 Vま で小さくなる。 次に、 350°C、 1時間のウエッ トァニールを加えると、 AVth は、 + BT S、 一 B T Sの場合でそれそれ、 + 1 V、 — 0. 2 Vとなり、 300 °C のゥエツ 卜ァニールでの値に比べて、 AVthの値を格段に小さくすることができ た。 また、 ァニール時間を 3時間に延長すると、 +BT S、 一 BT Sの場合とも に厶 Vthの値を 1 V未満とすることができた。 したがって、 本試験結果から、 3 00°C、 1時間のウエッ トァニールによって Δ Vthの値が小さくなり始め、 特に ウエッ トァニールの温度を 3 50 °C、 時間を少なく とも 1時間以上とすれば、 B T処理前後の Vthの変動を 1 V以下に抑えられることが判った。
[評価項目 2] 電流ス トレス試験
本実験においても、 多結晶シリコン薄膜トランジスタの構造に関しては、 上記 B T試験の場合と同様のサンブルを用いたが、 ゲ一ト寸法のみは W/L二 1 00 Tii/ 丄 0 >umとした。
図 8〜図 1 2は、 ゥヱッ トァニール条件 （温度、 時間） を変えたサンプルに対 する電流ス トレス試験の評価結果を示すものであり、 図 8はゥエツ トァニール無 し、 図 9は 300 °C、 1時間、 図 1 0は 300 °C、 3時間、 図 1 1は 350 、 1時間、 図 1 2は 350 、 3時間、 の場合の特性をそれぞれ示している。 そし て、 電流ストレスの印加条件は、 Vgs=+ 1 5 V、 Vds= + 1 2 V (ソースは接 地） は固定、 通電時間を 30秒、 1分、 5分、 1 5分、 30分、 60分と変え、 それそれの場合で通電終了後に Vgs— I ds特性を測定した。 また、 Vgs— Ids特 性の測定条件は、 Vds=4Vとした。
電流ス トレス試験の場合、 全体の傾向として言えることは、 通電時間を 0から 次第に增加させていく と、 30秒の通電後、 初期の Vgs— I ds特性曲線から曲線 の勾配がなだらかになる方向に特性が一旦変化し、 さらに通電時間を延長するに つれて初期の特性曲線の方向に再度戻っていく、 という特徴があることが判った 。 この特徴的な特性曲線の変動に着目すると、 図 8〜図 1 0から明らかなように 、 3 0 0 °C、 1時間のウエッ トァニールではァニール無しの場合と同様、 変動の 程度が大きいが、 ァニール時間を 3時間に！ ¾やすと変動の程度が若干小さくなる ことが判る。 次に、 図 1 1、 図 1 2から明らかなように、 3 5 0 ° (：、 1時問のゥ エツ トァニールを加えると特性曲線の変動は格段に小さくなり、 ァニール時間を 3時間とすると特性曲線はほとんど変動しなくなる。 したがって、 本試験結果か ら、 3 0 0 °Cのウエッ トァニールによって特性曲線の変動が小さくなり始め、 特 にゥヱッ トァニールの温度を 3 5 0 °C、 時間を少なく とも 1時間以上とすれば、t流ス トレス印加前後の V gs— I ds特性曲線の変動を充分小さく抑えられること が判った。
これら： B T試験、 電流ストレス試験の結果から、 ゲート絶縁膜を介してソース 、 ドレイン領域およびチャネル領域に対向するゲ一ト電極を形成した後に実施す るゥエツ トァニールの条件として、 温度を 3 0 0 °C以上、 好ましくは 3 5 0 °C以 上、 時問を少なく とも 1時間以上とすれば、 ウエッ トァニールを実施しない従来 の製造方法の場合に比べて、 電気的特性の変動を小さく抑えることができ、 信頼 性の向上が可能であることが実証された。 またウエッ トァニールの温度は、 5 0 0 °C以上とすると、 シリコン酸化膜に ¾め込まれた水素が抜ける可能性があるた め、 3 0 0 ° (：〜 5 0 0 °C以内にすることが好ましい。
さらにゥエツ トァニールを行う装置について説明する。 ゥエツ トァニールは、 上述のように温度を 3 0 0 °C以上、 好ましくは 3 5 0 °C以上として、 少なくとも 1時間以上行われるが、 ここではホヅ トブレートを用いてウエッ トァニールする 構造例と、 ホッ トウォール型装置を用いてゥヱッ トァニールする構造例について、 図を用いて説明する。
図 2 2はホッ トプレートを用いてゥエツ トァニールする概念図である。
図 2 2において、 2 0 1はホッ トプレートであり、 ホッ トプレートの温度は 3 0 0 °C以上、 好ましくは 3 5 0 °C以上に保持されている。 ホッ トブレート 2 0 1 上に、 ゲート絶縁膜等 （下地絶縁膜、 層間絶縁膜） のシリコン酸化膜が形成され たガラス基板 2 0 2を配置し、 ガラス基板 2 0 2 と水の入った容器 2 0 4を石英 容器 2 0 3で覆った状態で 1時問以上保持する。 この時、 ガラス基板 2 0 2はホ ッ トブレート 2 0 1 に接しているためホッ トプレート 2 0 1の温度により 3 5 0 °C程度に保たれている。 また石英容器 2 0 3内は、 水の気化熱により 1 0 0 °C 程度に保たれた状態になる。 上記の方法でゥヱッ トァニールを行った場合、 シリ コン酸化膜に水分 （H 2〇） が侵入していき、 不安定な結合を持つシリコン酸化 膜の弱い結合が切れて、 同時にその箇所が—〇H基で埋められることになり、 シ リコン酸化膜の膜質を改善することができる。
図 2 3はホッ トウオール型装置を用いてゥエツ トァニールする概念図である。図 2 3において、ホッ トウォ一ル型装置の石英反応室 3 0 1の中央部付近の石英ボー ト 3 0 2に案内溝 3 0 4が設けられている。 この案内溝にゲ一ト絶縁膜等のシリ コン酸化膜が形成された基板 3 0 3を水平に設 する。 図 2 3ではガラス基板 3 0 3は水平に配置されているが、 これに限らず垂直或いは傾斜状態で設置する事 も可能である。 石英反応室 3 0 1の外側には炉ヒー夕 3 0 5が設けられている。 この炉ヒータ 3 0 5により石英反応室 3 0 1内を所定の温度に昇温させることが できる。 3 0 6はガス導入装置であり、 石英反応室 3 0 1内に導入するガスの流 量をコントロールすることができる。 3 0 7は、 石英反応室 3 0 1に設置された 排気装置であり、 石英反応室 3 0 1内のガスを排気するとともに石英反応室 3 0 1内の圧力を一定にコントロールすることが可能である。 また、 この排気装置 3 0 7はポンプで構成することも可能であり、 その場合は石英反応室 3 0 1内のガ スの置換を素早く行うことが可能となる。
上記のホッ トウォール型装置の走査手順の一例を説明する。まず石英反応室 3 0 1内を炉ヒータ 3 0 5により 3 0 0 °C〜 5 0 0。 好ましくは 3 5 0 °C程度に昇 温させ、 さらにガス導入装置 3 0 6より窒素を導入して、 石英反応室 3 0 1内の 大気を取り除く。 石英反応室 3 0 1が 3 5 0 °C程度等の所定の温度となった後、 窒素ガスを続けて導入しながら、 ゲート絶縁膜等のシリコン酸化膜が形成された ガラス基板 3 0 3を石英反応室 3 0 1に挿入する。 ガラス基板 3 0 3を挿入後、 ガラス基板 3 0 3が 3 5 0 °C等の所定の温度になるまで保持する。 その後、 ガス 導入装置 3 0 6を介して石英反応室 3 0 1に導入されるガスを窒素から水蒸気に 切り替える。 水蒸気は、 水のパブリングによって発生させてもよいし、 水素と酸 素の燃焼によって発生させてもよい。 いずれの場合であっても、 ガス導入装置 3 0 6から石英反応室 3 0 1に導入される水蒸気は水の分圧が 1 0 T o r r以上の 雰囲気であることが好ましい。 石英反応室 3 0 1に導入されるガスは、 排気装 ¾ 3 0 7から排気され、 石英反応室 3 0 1内は所定の圧力、 例えば大気圧に保持さ れる。 このようにしてガラス基板 3 0 3は、 3 0 0 °C以上の温度で、 所定の時間、 例えば 1時間〜 3時間保持され、 ウエッ トァニールされる。 ウエッ トァニール終 了後、 ガス導入装置 3 0 6を介して石英反応室 3 0 1に導入されるガスを水蒸気 から酸素あるいは窒素等に切り えて、 石英反応室 3 0 1内の水蒸気を排気装置 3 0 7から排気することにより、 石英反応室 3 0 1内の結露を抑える。 その後、 ガラス基板 3 0 3を石英反応室 3 0 1から取り出す。
上記のホッ トウオール型装置を用いた場合は、 ホッ トブレ一トを用いた場合に 比べて、 水蒸気の流量のコントロールが容易であり、 またガラス基板の温度を均 一にすることができ、 しかも石英反応室内を 3 0 0 °C以上の高温に保つことが口 J 能となるため、 よりシリコン酸化膜の膜質を改善することが可能となる。 実験の 結果、 上記のホッ トブレートを用いた場合のシリコン酸化膜のトータルのスピン 密度が 9 X 1 0 1 7 ( spins/cm3 )であったのに対して、ホッ トウォール型装置を用い て水の分圧を 1 0 T o r r以上とした場合のシリコン酸化膜のトータルのスピン 密度は 3 1 0 1 7 ( spins/cm3) となりホヅ トウオール型装置を用いたほうがスビ ン密度が約 1 / 3に減少していることが判った。このようなホッ トウォール型装置 を用いてゥエツ トァニールした場合は、 T F Tの信頼性も格段に向上した。
なお、 本発明の技術範囲は上記実施の形態に限定されるものではなく、 本発明 の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。 例えば 上記実施の形態では、 薄膜トランジスタの形態として トッブゲ一ト ¾薄膜トラン ジスタの例を挙げたが、 ゲート電極が下側、 シリコン簿膜が上側に位置するポト ムゲート型薄膜トランジスタに本発明を適用することもできる。 また、 シリコン 簿膜としては、 多結晶シリコンに限らず、 アモルファスシリコンを用いてもよい 。 そして、 上記実施の形態で用いた各種膜の膜 、 各工程の製造条件等の具体的 な数値に関しては、 適宜設計変更が可能である。
また、 上記実施の形態においては、 ゲート絶縁膜を介してソース、 ドレイ ン領 域およびチャネル領域に対向するゲ一ト電極を形成した後にゥエツ トァニールを 行なうこととしたが、 これに加えて、 下地 S i 0 2 膜形成後、 ゲート S i 0 2 膜 形成後、 層間絶縁膜形成後等にウエッ トァニールを追加してもよい。 これらのシ リコン酸化膜形成直後にゥエツ トァニールを行なう場合、 水分が短時間でシリコ ン酸化膜中に浸入するため、 例えば数分以上というようにァニール時間をより短 縮しても同様の効果を得ることができる。
上述の薄膜トランジスタの製造方法を用いて形成された液晶表示装置等のァク ティブマト リクス基板の構成例を図 1 5に示す。
図 1 5は、 シリコン薄膜による相補型薄膜トランジスタ構造のソース線ドライ バ回路 8 1 2及びゲ一ト線ドライバー回路 8 2 1 と画素マト リクス 8 2 2とが同 一の透明基板上に形成されたアクティブマト リクス基板 8 1 1の構成を示した図 である。 ソース線ドライバー回路 8 1 2はシフ トレジスタ 8 1 3、 薄膜トランジ ス夕よりなるサンブルホールド回路 8 1 7、 8 1 8、 8 1 9、 及びビデオ信号バ ス 8 1 4、 8 1 5、 8 1 6を含み、 ゲ一ト線ドライバー回路 8 2 1はシフ トレジ スタ 8 2 0及び必要に応じてバッファ一 8 2 3を含む。 また、 画素マト リクス 8 2 2は、 前記ソース線ドライバ一回路 8 1 2に接続される複数のソース線 8 2 6、 8 2 7、 8 2 8、 ゲート線ドライバー回路 8 2 1に接続される複数のゲート線 8 2 4、 8 2 5及びソース線とゲート線に接続された画素 8 3 3、 8 3 3を含む。 該画素は T F T 8 2 9及び液晶セル 8 3 0を含み、 該液晶セル 8 3 0は画素電極 と対向電極 8 3 1 と液晶よりなる。 尚、 前記シフ トレジスタ 8 1 3及び 8 2 0は ソース線及びゲ一ト線を順次選択する機能を有する他の回路、 例えばカウンター 及びデコーダで代用しても差し支えない。 ソース線ドライバー回路の人力端子 8 3 4、 8 3 5、 8 3 6には、 それそれクロック信号 C L X、 スタート信号 D X、 ビデオ信号 V i、 V 2、 V 3が入力され、 ゲート線ドライバー回路の入力端子 8 3 7、 8 3 8には、 それそれクロック信号 C L Y、 スタート信号 D Υが入力される c さらに、上述のアクティブマト リクス基板を用いて製造された液晶表示装置（液 晶表示パネル） の例について説明する。
液晶表示装置 （液晶表示パネル） は、 例えば、 図 1 6に示すように、 パックラ イ ト 9 0 0、 偏光板 9 2 2、 アクティブマトリクス基板 9 2 3と、 アクティブマ ト リクス基板上のドライバ一回路部 9 2 3 1 と、 液晶 9 2 4と、 対向基板 （カラ —フィル夕基板） 9 2 5、 偏光板 9 2 6とからなる。 上述の実施例の液晶表示装 K (液晶表示パネル） を用いて構成される電子機器 は、 図 1 7に示す表示情報出力源 1 000、 表示情報処理回路 1 002、 表示駆 動回路 1 004、 液晶パネルなどの表示パネル 1006、 クロック発生回路 1 0 08及び電源回路 1 0 1 0を含んで構成される。 表示 ½報出力源 1 000は、 R OM、 RAMなどのメモリ、 テレビ信号を同調して出力する同調回路などを含ん で構成され、 クロヅク発生回路 1 008からのクロックに基づいて、 ビデオ信号 などの表示情報を出力する。 表示情報処理回路 1 002は、 クロック発生回路 1 008からのクロックに基づいて ¾示情報を処理して出力する。 この表示情報処 理回路 1 002は、 例えば増幅 ·極性反転回路、 相展開回路、 ローテーション回 路、 ガンマ補正回路あるいはクランプ回路等を含むことができる。 示駆動回路 1 004は、 走査側駆動回路及びデータ側駆動回路を含んで構成され、 液晶パネ ル 1 006を表示駆動する。 電源回路 1 0 1 0は、 上述の各回路に電力を供給す る。
このような構成の電子機器として、 図 1 8に示す液晶プロジェクタ、 図 1 9に 示すマルチメディア対応のパーソナルコンビュ一夕 （P C) 及びエンジニアリン グ ' ワークステーション （EWS) 、 図 20に示すページャ、 あるいは携帯電話、 ワードプロセッサ、 テレビ、 ビューファインダ型又はモニタ直視型のビデオテ一 ブレコーダ、 電子手帳、 電子卓上計箅機、 力一ナビゲ一シヨン装置、 POS端末、 夕ツチパネルを備えた装置などを挙げることができる。
図 1 8に示す液晶プロジェクタは、 透過型液晶パネルをライ トバルブとして用 いた投写型プロジェクタであり、 例えば 3板プリズム方式の光学系を用いている。 図 1 8において、 プロジェクタ 1 1 00では、 白色光源のランプュニッ ト 1 1 02から射出された投写光がライ トガイ ド 1 1 04の内部で、 複数のミラ一 1 1 06および 2枚のダイクロイ ツクミラー 1 1 08によって R、 G、 Bの 3原色に 分けられ、 それそれの色の画像を表示する 3枚の液晶パネル 1 1 1 0R、 1 1 1 0 Gおよび 1 1 1 0 Bに導かれる。 そして、 それそれの液品パネル 1 1 1 0 R、 1 1 1 0 Gおよび 1 1 1 0 Bによって変調された光は、 ダイクロイ 'ソクプリズム 1 1 1 2に 3方向から入射される。 ダイクロイツクブリズム 1 1 1 2では、 レツ ド Rおよびブル一 Bの光が 90 ° 曲げられ、 グリーン Gの光が直進するので各色 の画像が合成され、 投写レンズ 1 1 1 4を通してスクリーンなどにカラ一画像が 投写される。
図 1 9に示すパーソナルコンビュ一タ 1 200は、 キーボ一ド 1 202を備え た本体部 1 204と、 液晶表示パネルからなる液晶表示画面 1 206とを有する。 図 20に示すページャ 1 300は、 金属製フレーム 1 302内に、 液晶表示基 板 1 304、 ノ ヅクライ ト 1 306 aを備えたライ 卜ガイ ド 1 306、 回路基板 1 308、 第 1 , 第 2のシールド板 1 3 1 0， 1 3 1 2、 2つの弾性導電体 1 3 14 , 1 3 1 6、 及びフィルムキヤリァテ一ブ 1 3 1 8を有する。 2つの弾性導 電体 1 3 14 , 1 3 1 6及びフィルムキヤリアテープ 1 3 1 8は、 液晶表示基板 1 304と回路基板 1 308とを接続するものである。
ここで、 液晶表示基板 1 304は、 2枚の透明基板 1 304 a , 1 304 bの 間に液晶を封入したもので、 これにより少なく とも ドッ トマト リクス型の液晶表 示パネルが構成される。 一方の透明基板に、 図 1 7に示す駆動回路 1 004、 あ るいはこれに加えて表示情報処理回路 1 002を形成することができる。 液晶表 示基板 1 304に搭載されない回路は、 液晶表示基板の外付け回路とされ、 図 1 8の場合には回路基板 1 308に搭載できる。
図 20はページャの構成を示すものであるから、 液晶表示基板 1 304以外に 回路基板 1 308が必要となるが、 電子機器用の一部品として液晶表示装置が使 用される場合であって、 透明基板に表示駆動回路などが搭載される場合には、 そ の液晶衷示装置の最小単位は液品表示基板 1 304である。 あるいは、 液晶表示 基板 1 304を筐体としての金属フレーム 1 302に固定したものを、 電子機器 用の一部品である液晶表示装置として使用することもできる。 さらに、 バックラ ィ ト式の場合には、 金属製フレーム 1 302内に、 液晶表示基板 1 304と、 バ ックライ ト 1 30 6 aを備えたライ トガイ ド 1 306とを組み込んで、 液晶表示 装置を構成することができる。 これらに代えて、 図 2 1に示すように、 液晶表示 基板 1 304を構成する 2枚の透明基板 1 304 a, 1 304 bの一方に、 金属 の導電膜が形成されたポリイ ミ ドテープ 1 32 2に I Cチップ 1 324を実装し た TCP (T ap e C a r r i e r Pa c k a g e) 1 320を接続して、 電子機器用の · -部品である液晶表示装置として使用することもできる。 なお、 本発明は上記実施例に限定されるものではなく、 本発明の要旨の範囲内 で種々の変形実施が可能である。 例えば、 本究明は上述の各種の液晶パネルの駆 動に適用されるものに限らず、 エレク ト口ルミネッセンス、 プラズマディスブレ —装置にも適用可能である。
〔産業上の利用可能性〕
以上詳細に説明したように、 本発明の薄膜トランジスタの製造方法によれば、 ゲート絶縁膜を介してソース、 ドレイン領域およびチャネル領域に対向するゲー ト電極を形成した後にゥエツ トァニール処理を行なうことによって、 ゲ一ト絶縁 膜をはじめとするシリコン酸化膜中の原子間の結合が水分の作用により安定化す るため、 薄膜トランジスタの電気的特性の変動が低減し、 信頼性を向上させるこ とができる。 特に、 ゥェヅ トァニールの条件として、 温度を 3 0 0 °C以上、 ァニ —ル時間を 1時間以上とした場合、 B T試験、 電流ス トレス試験等における V gs - I ds特性の変動を小さく抑えることができた。

Claims

請 求 の 範 囲
1 . 電界効果型トランジスタのゲ一ト絶縁膜を介してゲート電極に対向するチヤ ネル領域が非単結晶シリコン薄膜からなる薄膜トランジス夕の製造方法において、 前記ゲート絶縁膜がシリコン酸化膜からなり、 少なく とも前記ゲート絶縁膜を 形成した後に、 水分を含む雰囲気下でァニールを行なうことを特徴とする薄膜卜 ランジス夕の製造方法。
2 . ガラス基板上にソース · ドレイン領域およびチャネル領域となる非単結晶シ リコン薄膜を形成する工程と、
シリコン酸化膜からなるゲ一ト絶縁膜を介して前記チャネル領域に対向するゲ —ト電極を形成する工程と、
前記ソース · ドレイン領域に接続されたソース · ドレイ ン電極を形成する工程 と、
しかる後に水分を含む雰囲気下でァニールを行なう工程と、 を有することを特 徴とする薄膜トランジス夕の製造方法。
3 . 請求項 1 または 2に記載の薄膜トランジス夕の製造方法において、
前記ゲ一ト絶縁膜を E C R— P E C V D法あるいは T E O S— P E C V D法に より形成することを特徴とする薄膜トランジスタの製造方法。
4 . 請求項 1ないし 3のいずれかに記載の薄膜トランジス夕の製造方法において、 前記水分を含む雰囲気下でのァニールを、 温度 3 0 0 °C以上、 時間 1時間以上 の条件で行なうことを特徴とする薄膜トランジス夕の製造方法。
5 . 請求項 1ないし 4のいずれかに記載の薄膜トランジスタの製造方法において、 前記非単結晶シリコン薄膜または前記ゲート電極を覆うシリコン酸化膜からな る層閭絶縁膜を形成する工程を有し、 該層間絶縁膜を形成した後に水分を含む雰 囲気下でァニールを行なうことを特徴とする薄膜トランジスタの製造方法。
6 . 請求項 5に記載の薄膜トランジスタの製造方法において、
前記層間絶縁膜が T E O S— P E C V D法により形成されたシリコン酸化膜で あることを特徴とする薄膜トランジスタの製造方法。
7 . 請求項 2に記載の薄膜トランジスタの製造方法において、 前記ガラス基板上にシリコン酸化膜からなる下地絶縁膜を形成し、 該下地絶縁 膜上に前記非^結品シリコン薄膜を形成することを特徴とする薄膜トランジスタ の製造方法。
8 . 請求項 7に記載の薄膜トランジス夕の製造方法において、
前記下地絶縁膜を形成した後に水分を含む雰囲気下でァニールを行なうことを 特徴とする薄膜トランジスタの製造方法。
9 . 請求項 7または 8に記載の薄膜トランジス夕の製造方法において、
前記下地絶縁膜を E C R— P E C V D法あるいは T E〇 S - P E C V D法によ り形成することを特徴とする薄膜トランジス夕の製造方法。
1 0 . 請求項 7ないし 9のいずれかに 32載の薄膜トランジスタの製造方法におい て、
前記下地絶縁膜の膜厚を 1 0 0〜 5 0 0 n mとすることを特徴とする薄膜トラ ンジス夕の製造方法。
1 1 . 請求項 1乃至請求項 1 0のいずれかに記載の薄膜トランジスタの製造方法 により構成された液晶表示装置。
1 2 . 請求項 1乃至請求項 1 0のいずれかに記載の薄膜トランジス夕の製造方法 により構成された電子機器。
1 3 . 基板上にゲート電極と、 シリコン酸化膜からなるゲート絶縁膜を介して前 記ゲート電極に対向して形成された非単結晶シリコン薄膜からなるチャネル領域 とを有する薄膜トランジス夕の製造方法において、
少なく とも前記ゲ一ト絶縁膜が形成された基板をホッ トウオール型装置内に挿入 して、 水蒸気を含んだ雰囲気でァニールすることを特徴とする薄膜トランジスタ の製造方法。
1 4 . 前記水蒸気を含んだ雰囲気でのァニールを水の分圧が 1 0 T o r r以上の 雰囲気で行なうことを特徴する請求項 1 3記載の薄膜トランジス夕の製造方法。
1 5 . 前記水蒸気を含んだ雰囲気でのァニールを温度 3 0 0 ° ( 〜 5 0 0 °Cの条件 で行なうことを特徴とする請求項 1 3及び 1 4記載の薄膜トランジス夕の製造方 法。
1 6 . 前記水蒸気を含んだ雰囲気でのァニールを、 温度 3 0 0 °C〜 5 0 0 ° (：、 時 問 1時間以上の条件で行なうことを特徴とする請求項 1 3及び 1 4記載の薄膜ト ランジス夕の製造方法。
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