KR100796794B1 - 다결정 규소 박막 트랜지스터 기판 및 그 제조 방법 - Google Patents

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Abstract

투명한 절연 기판 위에 다결정 규소층이 형성되어 있고, 그 위에 게이트 절연막이 형성되어 있다. 게이트 절연막 위에는 게이트 전극 및 유지 전극선이 다결정 규소층을 일정 길이로 가로지르고 있다. 게이트 전극 및 유지 전극선 위에는 저유전율 CVD막으로 이루어진 제1 층간 절연막이 형성되어 있고, 제1 층간 절연막 위에는 소스 영역 및 드레인 영역과 각각 연결되는 데이터선과 드레인 전극을 포함하는 데이터 배선이 형성되어 있다. 제1 층간 절연막 위에는 저유전율 CVD막으로 이루어진 제2 층간 절연막이 형성되어 있고, 제2 층간 절연막 위에는 드레인 전극과 연결되는 화소 전극이 형성되어 있다.
박막 트랜지스터 기판, 다결정 규소, 저유전율 CVD막, 층간 절연막, 제2 층간 절연막

Description

다결정 규소 박막 트랜지스터 기판 및 그 제조 방법{a thin film transistor array panel of using poly silicon}
도 1은 일반적인 독립 배선 방식 박막 트랜지스터 기판을 사용하는 액정 표시 장치의 회로도이고,
도 2는 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 배치도이고,
도 3은 도 2의 III-III' 선에 대한 단면도이고,
도 4는 도 2에서 규소층, 유지선 및 게이트 전극만을 도시한 배치도이고,
도 5는 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판의 배치도이고,
도 6은 도 5의 VI-VI' 선에 대한 단면도이고,
도 7은 전압 인가시 유지 축전기가 형성되는 원리를 설명하기 위한 도면이고,
도 8 및 도 9는 본 발명의 실시예에 따른 박막 트랜지스터 기판을 적용한 액정 표시 장치의 각 신호 전압의 파형도이고,
도 10은 유지 전압의 크기에 따른 유지 용량의 변화를 나타낸 그래프이고,
도 11은 화소 전극에 인가되는 전압의 충전 특성을 나타낸 그래프이고,
도 12a 내지 도 12j는 본 발명의 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 공정 순서에 따라 도시한 단면도이고,
도 13은 본 발명의 제1 및 제2 실시예에 따른 박막 트랜지스터 기판을 적용한 액정 표시 장치의 등가 회로도이고,
도 14는 본 발명의 제3 실시예에 따른 박막 트랜지스터 기판의 규소층, 유지선 및 게이트 전극만을 도시한 배치도이고,
도 15는 제2 및 제3 실시예에 따른 박막 트랜지스터 기판을 적용한 액정 표시 장치의 화소 전극에 인가되는 전압의 충전 특성을 나타낸 그래프이고,
도 16은 본 발명의 제3 실시예에 따른 박막 트랜지스터 기판을 적용한 액정 표시 장치의 등가 회로도이고,
도 17은 본 발명의 제4 실시예에 따른 박막 트랜지스터 기판의 배치도이고,
도 18은 도 17의 XVIII-XVIII' 선에 대한 단면도이고,
도 19는 본 발명의 제5 실시예에 따른 박막 트랜지스터 기판의 배치도이고,
도 20은 도 19의 XX-XX' 선에 대한 단면도이고,
도 21은 본 발명의 제5 실시예에 따른 박막 트랜지스터 기판을 적용한 액정 표시 장치의 등가 회로도이고,
도 22 및 도 23은 본 발명의 제6 및 제7 실시예에 따른 박막 트랜지스터 기판의 배치도이고,
도 24는 본 발명의 제8 실시예에 따른 박막 트랜지스터 기판의 배치도이고,
도 25는 도 24의 XXV-XXV' 선에 대한 단면도이고,
도 26은 본 발명의 제9 실시예에 따른 박막 트랜지스터 기판의 배치도이고,
도 27은 도 26의 XXVII-XXVII' 선에 대한 단면도이고,
도 28은 본 발명의 제10 실시예에 따른 박막 트랜지스터 기판의 배치도이고,
도 29는 도 28의 XXIX-XXIX' 선에 대한 단면도이고,
도 30은 본 발명의 제11 실시예에 따른 박막 트랜지스터 기판의 단면도이고,
도 31a 내지 도 31d는 제11 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 공정 순서에 따라 도시한 단면도이고,
도 32는 본 발명에 따른 독립 배선 방식 박막 트랜지스터 기판의 배치도이고,
도 33은 도 32의 XXXIII-XXXIII' 선에 대한 단면도이고,
도 34는 도 33의 P 부분에 대한 단면도이고,
도 35는 본 발명에 따른 전단 게이트 방식 박막 트랜지스터 기판의 배치도이고,
도 36은 도 35의 XXXVI-XXXVI' 선에 대한 단면도이고,
도 37a 내지 도 37k는 본 발명의 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 공정 순서에 따라 나타낸 단면도이고,
도 38a 내지 도 38c는 도 37g의 공정을 더욱 상세히 나타낸 단면도이고,
도 39는 본 발명의 제12 실시예에 의한 다결정 규소 박막 트랜지스터 기판의 배치도이고,
도 40은 도 39의 A-A'선 및 A'-A"선에 대한 단면도이고,
도 41은 도 39의 B-B'선에 대한 단면도이고,
도 42a 내지 도 42e는 도 39의 A-A'선 및 A'-A"선에 대한 단면도들로써, 본 발명의 제12 실시예에 따른 다결정 규소 박막 트랜지스터 기판의 제조 방법을 순서대로 나타낸 것이고,
도 43은 본 발명의 제13 실시예에 의한 다결정 규소 박막 트랜지스터 기판의 단면도이고,
도 44a 내지 도 44d는 본 발명의 제14 실시예에 의한 다결정 규소 박막 트랜지스터의 제조방법을 설명하기 위한 단면도들이고,
도 45는 본 발명의 제15 실시예에 의한 다결정 규소 박막 트랜지스터 기판의 배치도이고,
도 46은 도 45의 C-C'선에 대한 단면도이고,
도 47a 내지 도 47e는 도 45의 C-C'선에 대한 단면도로써 본 발명의 제15 실시예에 따른 다결정 규소 박막 트랜지스터 기판의 제조방법을 순서대로 나타낸 것이고,
도 48a 및 도 48b는 본 발명의 제16 실시예에 따른 다결정 규소 박막 트랜지스터 기판의 제조방법을 설명하기 위한 단면도들이고,
도 49a 및 도 49d는 본 발명의 제17 실시예에 따른 다결정 규소 박막 트랜지스터 기판의 제조방법을 설명하기 위한 단면도들이다.
본 발명은 다결정 규소를 사용하는 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.
박막 트랜지스터 기판은 액정 표시 장치나 유기 EL(electro luminescence) 표시 장치 등에서 각 화소를 독립적으로 구동하기 위한 회로 기판으로써 사용된다. 박막 트랜지스터 기판은 주사 신호를 전달하는 주사 신호 배선 또는 게이트 배선과 화상 신호를 전달하는 화상 신호선 또는 데이터 배선이 형성되어 있고, 게이트 배선 및 데이터 배선과 연결되어 있는 박막 트랜지스터, 박막 트랜지스터와 연결되어 있는 화소 전극, 게이트 배선을 덮어 절연하는 게이트 절연막 및 박막 트랜지스터와 데이터 배선을 덮어 절연하는 제2 층간 절연막 등으로 이루어져 있다. 박막 트랜지스터는 게이트 배선의 일부인 게이트 전극과 채널을 형성하는 반도체층, 데이터 배선의 일부인 소스 전극과 드레인 전극 및 게이트 절연막과 제2 층간 절연막 등으로 이루어진다. 박막 트랜지스터는 게이트 배선을 통하여 전달되는 주사 신호에 따라 데이터 배선을 통하여 전달되는 화상 신호를 화소 전극에 전달 또는 차단하는 스위칭 소자이다.
그러면, 첨부한 도면을 참고로 하여 박막 트랜지스터를 사용하는 액정 표시 장치의 구동 원리에 대하여 설명한다.
도 1은 독립 배선 방식의 박막 트랜지스터 기판을 사용하는 액정 표시 장치의 등가 회로도이다.
가로 방향의 다수의 게이트선(G1, G2)과 세로 방향의 다수의 데이터선(D1, D2, D3)이 배열되어 있고, 게이트선(G1, G2)과 데이터선(D1, D2, D3)이 교차하여 화소 영역을 이루며, 화소 영역을 가로지르는 형태로 유지 전극용 배선(COM1, COM2)이 배열되어 있다. 화소 영역 내에는 박막 트랜지스터(TFT)가 형성되어 있는데, 박막 트랜지스터(TFT)의 게이트 단자(g)는 게이트선(G1, G2)과 연결되어 있고, 소스 및 드레인 단자(s, d)는 각각 데이터선(D1, D2, D3) 및 액정 축전기(LC)와 연결되어 있다. 또한 드레인 단자(d)와 유지 전극용 배선(COM1, COM2) 사이에는 유지 축전기(STG)가 연결되어 있으며, 액정 축전기(LC)의 다른 쪽 단자에는 공통 전압(Vcom)이 인가된다.
게이트선(G1)을 통해 박막 트랜지스터(TFT)의 게이트 단자(g)에 열림 전압이 인가되면 데이터선(D1, D2, D3)의 화상 신호가 박막 트랜지스터(TFT)를 통해 액정 축전기(LC) 및 유지 축전기(STG) 내로 들어가 액정 축전기(LC) 및 유지 축전기(STG)가 충전되고, 이 충전된 전하는 다음 주기에서 박막 트랜지스터(TFT)에 다시 게이트 열림 전압이 인가될 때까지 유지된다. 일반적으로 게이트 전압이 열림 상태에서 닫힘 상태로 바뀔 때 화소 전압이 다소 하강하는데, 유지 축전기(STG)는 이 변동 정도를 줄이는 역할을 한다.
일반적으로 박막 트랜지스터는 비정질 규소층 또는 다결정 규소층을 활성층으로 가지며, 게이트 전극과 활성층의 상대적인 위치에 따라 탑 게이트(top gate) 방식과 바텀 게이트(bottom gate) 방식으로 나눌 수 있다. 다결정 규소 박막 트랜지스터 기판의 경우, 게이트 전극이 반도체층의 상부에 위치하는 탑 게이트(top gate) 방식이 주로 이용된다. 이러한 탑 게이트 방식에서는 다결정 규소층이 절연 기판 위에 형성되고, 다결정 규소층 위에 게이트 절연막이 형성되며, 게이트 절연 막 위에 게이트 배선 및 유지 전극선이 형성된다. 또, 게이트 배선 및 유지 전극선의 위에는 제1 층간 절연막이 형성되며, 제1 층간 절연막 위에 데이터 배선이 형성된다. 화소 전극은 데이터 배선과 같은 층에 형성되거나 또는 데이터 배선 위에 형성되어 있는 제2 층간 절연막 위에 형성된다. 이 때, 제1 층간 절연막에 의하여 분리되는 데이터 배선과 게이트 배선 또는 제2 층간 절연막에 의하여 분리되는 데이터 배선과 화소 전극 사이에는 기생 용량이 형성된다. 이러한 기생 용량은 박막 트랜지스터 기판을 사용하는 표시 장치의 표시 품질을 저하시키므로 가능한 한 작은 값이 되도록 억제하는 것이 바람직하다. 이를 위하여 질화 규소막인 제1 층간 절연막의 두께를 8000Å 정도로 두껍게 적층하는데, 이로 인하여 다음과 같은 문제가 발생한다.
첫째, 질화 규소막의 증착 속도가 느려 공정 시간이 증가한다. 둘째, 질화 규소막을 8000Å 정도로 형성하면 유리 기판이 심한 스트레스(stress)를 받아 휘거나 깨질 수 있다. 셋째, 막 두께가 두꺼워 노광시의 정열 키(photo align key)를 읽기가 어렵다. 넷째, 막 두께가 두꺼워 접촉구의 프로파일(profile) 관리가 어렵고, 게이트 절연막까지 고려할 경우 접촉구의 단차가 커서 접촉구를 채우는 금속이 단절될 우려가 크다. 이를 방지하기 위하여 금속층을 3000Å 정도로 두껍게 적층하기도 하는데 이 또한 공정상 부담이 크다.
본 발명의 과제는 이러한 문제점을 해결하기 위한 것으로 기생 용량을 증가시키지 않으면서 층간 절연막의 두께를 얇게 하는 것이다.
본 발명의 다른 과제는 박막 트랜지스터 기판의 제조 공정 시간을 단축하는 것이다.
이러한 과제를 해결하기 위한 본 발명에서는 저유전율 CVD막을 이용한다.
구체적으로는 투명한 절연 기판, 상기 기판 위에 형성되어 있는 다결정 규소층, 상기 다결정 규소층을 덮고 있는 게이트 절연막, 상기 게이트 절연막 위에 형성되어 있는 게이트 전극, 상기 게이트 전극을 덮고 있는 층간 절연막을 포함하며, 상기 다결정 규소층은 도핑되어 있는 소스 영역 및 드레인 영역, 상기 소스 영역 및 드레인 영역 사이에 위치하며 도핑되지 않은 채널 영역을 포함하고, 상기 층간 절연막은 저유전율 CVD막으로 이루어진 박막 트랜지스터 기판을 마련한다.
또는, 투명한 절연 기판, 상기 기판 위에 형성되어 있으며 도핑된 소스 및 드레인 영역과 상기 소스 및 드레인 영역의 사이의 도핑되지 않은 채널 영역을 포함하는 규소층, 상기 규소층을 덮고 있는 게이트 절연막, 상기 게이트 절연막 위에 형성되어 있으며 상기 채널 영역 위에 위치하는 게이트 전극, 상기 게이트 절연막 위에 형성되어 있는 유지 전극, 상기 유지 전극 위에 형성되어 있으며 저유전율 CVD막으로 이루어진 유지 축전기용 절연막, 상기 유지 축전기용 절연막 위에 형성되어 있는 유지 축전기용 전극, 상기 드레인 영역과 전기적으로 연결되어 있으며 상기 유지 축전기용 전극과 접촉하고 있는 화소 전극을 포함하는 박막 트랜지스터 기판을 마련한다.
또는, 투명한 절연 기판, 상기 기판 위에 형성되어 있으며 도핑된 소스 및 드레인 영역과 상기 소스 및 드레인 영역의 사이의 도핑되지 않은 채널 영역을 포함하는 규소층, 상기 규소층을 덮고 있는 게이트 절연막, 상기 게이트 절연막 위에 형성되어 있으며 적어도 일부가 상기 채널 영역 위에 위치하는 게이트 배선, 상기 게이트 배선 위에 형성되어 있는 제1 층간 절연막, 상기 제1 층간 절연막 위에 형성되어 있는 데이터 배선, 상기 데이터 배선 위에 형성되어 있는 제2 층간 절연막, 상기 제2 층간 절연막 위에 형성되어 있는 화소 전극을 포함하고, 상기 제1 층간 절연막과 상기 제2 층간 절연막 중의 어느 하나는 저유전율 CVD막으로 이루어지는 박막 트랜지스터 기판을 마련한다.
이러한 박막 트랜지스터 기판은 투명 절연 기판 위에 규소층을 형성하는 단계, 상기 규소층을 덮는 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 위에 게이트 배선용 제1 금속막, 저유전율 CVD막으로 이루어진 유지 축전기용 절연막 및 유지 축전기용 제2 금속막을 연속으로 증착하는 단계, 상기 제1 금속막 및 상기 유지 축전기용 절연막 및 상기 제2 금속막을 동시에 패터닝하여 제1 전극 및 상기 제1 전극 위에 형성되어 있는 유지 축전기용 절연층 및 상기 절연층 위에 제2 전극을 포함하는 유지 축전기와 게이트 전극을 형성하는 단계, 상기 게이트 전극을 마스크로 하여 상기 규소층에 이온을 주입하여 도핑된 소스 및 드레인 영역을 형성하는 단계, 상기 유지 축전기 및 상기 드레인 영역과 전기적으로 연결되는 화소 전극을 형성하는 단계를 더 포함하는 방법을 통하여 제조한다.
또는, 소스 영역, 드레인 영역 및 채널 영역을 포함하는 다결정 규소층을 형성하는 단계, 상기 다결정 규소층 위에 게이트 절연막을 적층하는 단계, 상기 게이 트 절연막 위에 게이트 배선을 형성하는 단계, 상기 게이트 배선을 도핑 마스크로 하여 상기 다결정 규소층에 이온을 도핑하는 단계, 상기 게이트 배선 위에 제1 층간 절연막을 적층하는 단계, 상기 제1 층간 절연막과 상기 게이트 절연막을 패터닝하여 각각 상기 소스 영역과 상기 드레인 영역을 노출시키는 제1 접촉구와 제2 접촉구를 형성하는 단계, 상기 제1 층간 절연막 위에 상기 소스 영역과 연결되는 데이터선과 상기 드레인 영역과 연결되는 드레인 전극을 포함하는 데이터 배선을 형성하는 단계, 상기 데이터 배선 위에 제2 층간 절연막을 적층하는 단계, 상기 제2 층간 절연막을 패터닝하여 상기 드레인 전극을 노출시키는 제3 접촉구를 형성하는 단계, 상기 제2 층간 절연막 위에 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 형성하는 단계를 포함하고, 상기 제1 층간 절연막과 상기 제2 층간 절연막 중의 적어도 어느 하나는 저유전율 CVD막을 증착하여 형성하는 방법을 통하여 제조한다.
또는, 소스 영역, 드레인 영역 및 채널 영역을 포함하는 다결정 규소층을 형성하는 단계, 상기 다결정 규소층 위에 게이트 절연막을 적층하는 단계, 상기 게이트 절연막 위에 게이트 배선을 형성하는 단계, 상기 게이트 배선을 도핑 마스크로 하여 상기 다결정 규소층에 이온을 도핑하는 단계, 상기 게이트 배선 위에 제1 층간 절연막을 적층하는 단계, 상기 제1 층간 절연막과 상기 게이트 절연막을 패터닝하여 각각 상기 소스 영역과 상기 드레인 영역을 노출시키는 제1 접촉구를 형성하는 단계, 상기 제1 층간 절연막 위에 상기 소스 영역과 연결되는 데이터선을 포함하는 데이터 배선을 형성하는 단계, 상기 데이터 배선 위에 제2 층간 절연막을 적 층하는 단계, 상기 제2 층간 절연막과 상기 제1 층간 절연막을 패터닝하여 상기 드레인 전극을 노출시키는 제2 접촉구를 형성하는 단계, 상기 제2 층간 절연막 위에 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 형성하는 단계를 포함하고, 상기 제1 층간 절연막과 상기 제2 층간 절연막 중의 적어도 어느 하나는 저유전율 CVD막을 증착하여 형성하는 방법을 통하여 제조한다.
또는, 기판 상에 액티브 패턴을 형성하는 단계, 상기 액티브 패턴 및 상기 기판 상에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 상에 게이트막을 형성하는 단계; 상기 게이트막을 패터닝하여 게이트 배선을 형성하고, 이온주입을 실시하여 상기 액티브 패턴에 제1 불순물 영역 및 제2 불순물 영역을 형성하는 단계, 상기 게이트 배선 및 상기 게이트 절연막 상에 저유전율 CVD막을 증착하여 층간 절연막을 형성하는 단계, 상기 층간 절연막 및 상기 게이트 절연막을 부분적으로 식각하여 상기 제2 불순물 영역을 노출시키는 제1 접촉구 및 상기 제1 불순물 영역을 노출시키는 제2 접촉구를 형성하는 단계, 상기 층간 절연막과 상기 제1 및 제2 접촉구 상에 도전막을 형성하는 단계, 및 상기 도전막을 패터닝하여 상기 제1 접촉구를 통해 상기 제2 불순물 영역과 연결되는 데이터 배선 및 상기 제2 접촉구를 통해 상기 제1 불순물 영역과 연결되는 화소 전극을 형성하는 단계를 포함하는 제조 방법을 통하여 박막 트랜지스터 기판을 제조한다.
또는, 기판 상에 액티브 패턴을 형성하는 단계, 상기 액티브 패턴 및 상기 기판 상에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 상에 게이트막을 형성하는 단계, 상기 게이트막을 패터닝하여 게이트 배선을 형성하고, 이온주입을 실시하여 상기 액티브 패턴에 제1 불순물 영역 및 제2 불순물 영역을 형성하는 단계, 상기 게이트 배선 및 상기 게이트 절연막 상에 제1 층간 절연막을 형성하는 단계, 상기 제1 층간 절연막 상에 데이터 배선을 형성하는 단계, 상기 제1 층간 절연막 및 상기 데이터 배선 상에 제2 층간 절연막을 형성하는 단계, 상기 제2 층간 절연막, 상기 제1 층간 절연막 또는 상기 게이트 절연막을 부분적으로 식각하여 상기 제2 불순물 영역을 노출시키는 제1 접촉구, 상기 제1 불순물 영역을 노출시키는 제2 접촉구 및 상기 데이터 배선을 노출시키는 제3 접촉구를 형성하는 단계, 상기 제2 층간 절연막 상에 도전막을 형성하는 단계, 및 상기 도전막을 패터닝하여 상기 제1 접촉구와 상기 제3 접촉구를 통해 상기 데이터 배선과 상기 제2 불순물 영역을 연결시키는 전극 및 상기 제2 접촉구를 통해 상기 제1 불순물 영역과 연결되는 화소 전극을 형성하는 단계를 포함하고, 상기 제1 층간 절연막 및 상기 제2 층간 절연막 중의 적어도 하나는 저유전율 CVD막으로 이루어지는 것을 특징으로 하는 방법을 사용하여 박막 트랜지스터 기판을 제조한다.
도 2는 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판을 나타내는 배치도이고, 도 3은 도 2의 III-III' 선에 대한 단면도이고, 도 4는 유지선과 규소층 및 게이트 전극을 확대하여 나타낸 배치도이다.
도 2 내지 도 3에 도시한 바와 같이, 투명한 절연 기판(100) 위에 다결정 규소층(200)이 가로 방향으로 길게 형성되어 있고, 다결정 규소층(200)이 형성되어 있는 기판(100) 위에는 이산화규소(SiO2)나 질화규소(SiNx)로 이루어진 게이트 절연 막(300)이 500~3,000Å의 두께로 전면에 걸쳐 형성되어 있다.
게이트 절연막(300) 위에는 게이트선(400)이 가로 방향으로 형성되어 있고, 그 일부가 세로 방향으로 연장되어 나와 게이트 전극(410)이 되며, 게이트 전극 (410)은 다결정 규소층(200)의 일부와 중첩된다. 또한 유지선(430)이 게이트선(400)과 평행하게 동일한 층에 동일한 물질로 가로 방향으로 길게 형성되어 있고 규소층(200)과 일부 중첩되는데, 규소층(200)과 중첩되는 부분의 유지선 (430)이 유지 전극(420)이 된다.
이때, 도 4에 도시한 바와 같이, 규소층(200)은 폭이 좁은 부분과 폭이 넓은 부분으로 나뉘며, 게이트 전극(410)은 폭이 좁은 부분과 중첩되고 게이트 전극 (410)을 중심으로 그 왼쪽은 폭이 좁고 오른쪽은 폭이 크다. 유지선(430)은 규소층(200) 중 폭이 큰 부분과 중첩되며, 중첩부 중 L 길이 만큼의 부분에서 상하로 폭이 확장되어 중첩 면적을 크게 하고 있다. 본 실시예에서 확장부에서의 유지선 (430)의 폭(W1)은 규소층(200)의 폭(W0)보다 크고, 그 테두리가 규소층(200)의 바깥에 위치하는 구조로 되어 있으며, 확장부의 길이(L)는 폭(W1)보다 길다.
한편, 규소층(200) 중에서 게이트 전극(410) 및 유지 전극(420)의 하부에 놓인 부분은 도핑되어 있지 않고 그 나머지 부분은 n형 불순물로 도핑되어 있으며, 도핑된 부분은 게이트 전극(410) 및 유지 전극(420)에 의하여 다수의 영역으로 나누어진다. 게이트 전극(410) 하부의 도핑되지 않은 영역은 박막 트랜지스터의 채널이 형성되는 채널 영역(220)이고, 유지 전극(420) 하부의 도핑되지 않은 영역은 유지 전극(420)과 더불어 유지 축전기의 전극 역할을 하는 유지 영역(240)이며, 채널 영역(220) 양쪽의 도핑된 영역은 각각 소스 영역(210) 및 드레인 영역(230)이 되고, 드레인 영역(230)은 유지 영역(240)과 인접한다. 이들 영역 이외에도 규소층(200)과 유지선(430)의 길이 및 폭의 차이 때문에 유지선(430) 바깥에 노출되는 규소층 영역(250, 260)이 생기고, 이들 영역도 도핑되어 있으며 유지 영역(240)에 인접하고 드레인 영역(230)과는 분리되어 있다.
게이트선(400), 게이트 전극(410) 및 유지선(430) 등의 게이트 배선 상부에는 제1 층간 절연막(500)이 형성되어 있으며 게이트 절연막(300)과 제1 층간 절연막(500)은 소스 및 드레인 영역(210, 230)을 드러내는 접촉구(C1, C2)를 가지고 있다. 이 때 제1 층간 절연막은 PECVD(plasma enhanced chemical vapor deposition) 방법에 의하여 증착된 a-Si:C:O 막 또는 a-Si:O:F 막(저유전율 CVD막)으로 이루어져 있다. 이러한 PECVD 방법에 의하여 증착된 a-Si:C:O 막과 a-Si:O:F 막(저유전율 CVD막)은 유전 상수가 4이하(유전율은 2에서 4사이의 값을 가진다.)로 유전율이 매우 낮다. 따라서, 두께가 얇아도 기생 용량 문제가 발생하지 않는다. 따라서, 3000Å 정도의 두께로 제1 층간 절연막을 형성하면 충분하다. 또 다른 막과의 접착성 및 스텝 커버리지(step coverage)가 우수하다. 또한 무기질 CVD막이므로 내열성이 유기 절연막에 비하여 우수하다. 아울러 PECVD 방법에 의하여 증착된 a-Si:C:O 막과 a-Si:O:F 막(저유전율 CVD막)은 증착 속도나 식각 속도가 질화 규소막에 비하여 4~10배 빠르므로 공정 시간 면에서도 매우 유리하다.
제1 층간 절연막(500) 위에는 데이터선(600)이 세로 방향으로 형성되어 게이 트 선(400) 및 유지선(430)과 교차하고 있으며, 데이터선(600)의 일부는 접촉구 (C1)를 통하여 소스 영역(210)과 연결된다. 게이트 전극(410)을 중심으로 데이터선(600)의 반대편에는 데이터 배선용 금속 패턴으로 형성되어 있는 드레인 전극 (620)이 접촉구(C2)를 통하여 드레인 영역(230)과 연결되어 있다.
데이터선(600)이 형성되어 있는 제1 층간 절연막(500)은 제2 층간 절연막 (700)으로 덮여 있고, 제2 층간 절연막(700)에는 드레인 전극(620)을 드러내는 경유구(C3)가 뚫려 있다. 이 때, 제2 층간 절연막(700)도 PECVD(plasma enhanced chemical vapor deposition) 방법에 의하여 증착된 a-Si:C:O 막 또는 a-Si:O:F 막(저유전율 CVD막)으로 이루어져 있다.
데이터선(600)과 게이트선(400)이 교차하여 정의되는 화소 영역(PX) 안쪽의 제2 층간 절연막(700) 위에는 ITO(indium-tin-oxide) 투명 화소 전극(800)이 형성되어 경유구(C3)를 통해 드레인 전극(620)과 연결되어 있으며, 유지 전극(420)과 중첩되어 있다.
이상과 같이, PECVD(plasma enhanced chemical vapor deposition) 방법에 의하여 증착한 a-Si:C:O 막 또는 a-Si:O:F 막(저유전율 CVD막)으로 제1 층간 절연막(500)과 제2 층간 절연막(700)을 형성하면 다음과 같은 효과가 있다. 첫째, 저유전율 CVD막은 질화 규소막에 비하여 증착 속도가 빨라 공정 시간이 감소한다. 둘째, 저유전율 CVD막은 3000Å 정도의 두께로 형성하면 충분하므로 유리 기판이 받는 스트레스가 현저히 감소한다. 셋째, 막 두께가 얇으므로 노광시의 정열 키(photo align key)를 읽기가 어려운 문제가 발생하지 않는다. 넷째, 막 두께가 얇으므로 접촉구의 프로파일(profile) 관리가 쉽고, 게이트 절연막까지 고려하더라도 접촉구의 단차가 크지 않아 접촉구를 채우는 금속이 단절될 가능성이 크게 감소한다.
표 1은 질화 규소막과 저유전율 CVD막의 특성을 비교한 것이다.
증착 두께 증착 속도 스트레스 식각속도 접촉구 프로파일
질화 규소막 8000Å 1600Å/min 4 ×109 8000Å/min 접촉구를 채우기 위해 금속층을 3000Å 이상 증착하여야 함.
저유전율 CVD막 3000Å 1.2㎛/min 1~3 ×108 1.0㎛/min 금속층을 1500Å 정도 증착하면 충분히 접촉구를 채울 수 있음.
한편, 본 실시예에서와는 달리 드레인 영역(230)이 화소 전극(800)과 바로 연결되는 것도 가능하다. 이에 대해서는 도 5 및 도 6을 참고로 하여 설명한다.
도 5는 본 발명의 제2 실시예에 따른 액정 표시 장치의 배치도이고, 도 6은 도 5의 VI-VI'선에 대한 단면도로서, 드레인 전극(620)을 위한 금속 패턴이 존재하지 않는 구조이다.
도 5 및 도 6에 도시한 바와 같이, 제2 층간 절연막(700), 제1 층간 절연막(500), 게이트 절연막(300)에 드레인 영역(230)을 드러내는 접촉구(C4)가 뚫려 있으며, 이 접촉구(C4)를 통해 화소 전극(800)이 드레인 영역(230)과 직접 연결되어 있다. 이 점을 제외하면 제1 실시예와 동일한 구조를 가진다. 특히 제1 층간 절연막(500)과 제2 층간 절연막(700) 모두 PECVD(plasma enhanced chemical vapor deposition) 방법에 의하여 증착된 a-Si:C:O 막 또는 a-Si:O:F 막(저유전율 CVD막)으로 이루어져 있다.
앞서 설명한 것처럼, 유지 영역(240), 유지 전극(420), 그리고 그 사이에 위치한 게이트 절연막(300)은 유지 축전기를 이루며, 여기에서 유지 영역(240)은 도핑되어 있지 않아 그 자체로는 도체로서의 역할을 할 수 없으므로 유지 축전기의 한 전극으로서 역할을 충분히 할 수 있도록 하기 위하여 아래와 같이 전압을 인가한다.
도 7은 전압 인가시의 유지 축전기가 형성되는 원리를 설명하기 위한 도면으로서, 유지 전극에 가해진 전압(V)이 화상 신호 전압에 비해 박막 트랜지스터의 문턱 전압(Vth) 이상으로 가해졌을 때의 상태를 모식적으로 나타낸 단면도이다.
게이트 전극(410)에 열림 전압이 인가되면 소스 영역(210)과 드레인 영역 (230) 사이에 위치하는 채널 영역(220)에 전자가 이동할 수 있는 채널(channel)이 생기고, 이 채널을 통해 소스 영역(210)으로부터의 화상 신호 전압이 데이터선 (600) 및 드레인 영역(230)을 거쳐 화소 전극(800)으로 인가된다.
이때, 화상 신호 전압의 최고값에 비해 박막 트랜지스터의 문턱 전압 Vth 이상의 값을 갖는 전압(Vst)을 유지 전극(420)에 인가하면, 유지 전극(420)이 통상의 전계 효과 트랜지스터에서의 게이트 전극의 역할을 하여 드레인 영역(230)과 인접해 있는 도핑되지 않은 유지 영역(240)의 상층부에 전하 축적층(241)이 형성된다. 이렇게 형성된 전하 축적층(241)은 도전층이므로 유지 전극의 역할을 할 수 있다.
유지 전극(420)에 인가되는 전압 파형의 예가 도 8 및 도 9에 도시되어 있다. 도 8 및 도9는 공통 전압, 게이트 전압, 화상 전압, 유지 전압의 파형도로서, 게이트 전압(Vg) 및 화상 전압(Vvideo)은 각각 하나의 게이트선 및 데이터선에 인가되는 신호 전압이고, 공통 전압(Vcom)은 공통 전극에 인가되는 신호 전압이며, 유지 전압(Vst)은 유지선 또는 유지 전극에 인가되는 전압이다.
게이트 열림 신호는 각 게이트선에 차례로 인가되며, 어떤 게이트선에 열림 신호가 인가될 때 그 게이트선과 연결되어 있는 화소의 화상 신호가 각 데이터선을 통하여 인가된다. 이 화상 신호는 열려진 박막 트랜지스터를 통하여 해당 화소의 액정 축전기에 인가된다. 이러한 방법으로 모든 화소에 화상 신호가 인가되면, 다시 각 게이트선에 차례로 게이트 열림 신호가 인가되고 앞에서 설명한 동작을 반복한다. 단, 이때 화상 신호는 공통 전압에 대하여 직전의 화상 신호와는 반대 극성, 즉 반전된 값을 가진다.
따라서, 도 8 및 도 9에서, 하나의 게이트선에 인가되는 게이트 전압(Vg)은 일정한 주기로 펄스 형태의 열림 전압이 인가되는 형태의 파형을 나타내며, 화상 전압(Vvideo)은 일정한 주기로 공통 전압(Vcom)에 대하여 반전되는 형태의 파형을 나타낸다.
한편, 공통 전압(Vcom)은 도 8에서처럼 일정한 크기를 계속 유지하는 직류이거나, 도 9에서처럼 게이트 전압(Vg)의 주기와 동일한 주기로 낮은 값과 높은 값을 반복하는 교류의 형태를 가질 수 있으며, 이러한 공통 전압(Vcom)의 형태에 따라 유 지 전압(Vst)의 파형도 변화시킬 수 있다. 즉, 도 8에서와 같이 공통 전압(Vcom)이 직류이면 유지 전압(Vst)도 직류로 하고, 도 9에서와 같이 공통 전압(Vcom)이 교류이면 유지 전압(Vst)도 교류로 할 수 있다. 후자의 경우에는 공통 전압(Vcom)이 높은 값을 가지면 유지 전압(Vst)도 높은 값을, 반대로 공통 전압(Vcom)이 낮은 값을 가지면 유지 전압(Vst)도 낮은 값을 가지도록 하는 것이 바람직하다.
도 8 및 도 9에 나타난 두 경우 모두, 유지 전극(420)에 인가되는 유지 전압(Vst)의 최소값은 화상 전압(Vds)의 최대값보다 문턱 전압(Vth) 이상 커야 한다.
도 10은 유지 전압(Vst)의 크기에 따른 유지 용량(Cst)의 변화를 보여주는 그래프로서, 화상 전압(Vvideo)을 각각 0V로 하고 유지 전압(Vst)을 변화시켰을 때 유지 용량(Cst) 값의 변화를 나타내고 있다.
화상 전압(Vvideo)이 0V인 경우, 유지 전압(Vst)의 값이 박막 트랜지스터의 문턱 전압(Vth)인 약 3.5 V 이상이 되면 약 575 Farad의 유지 용량이 생기며 이는 일반적인 전도성 전극을 사용한 경우와 동일한 정도의 유지 용량 값이다. 또한, 화상 전압(Vvideo)이 각각 5V, 10V 로 변할 경우 "화상 전압+Vth" 만큼을 유지 전압(Vst)으로 인가하면 575F를 얻을 수 있다.
도 11은 화상 전압(Vpixel)의 최대값이 10 V이고 박막 트랜지스터의 문턱 전압 이 3.5V인 경우, 유지 전압(Vst)이 각각 10V, 14V일 때의 화소의 충전 특성을 보여주는 그래프로서, 게이트 열림 전압이 인가되면(T1) 충전되기 시작하여 최대값에 도달하고 게이트 닫힘 전압이 인가되면(T2) 충전 전압이 순간적으로 약간 감소하는 곡선을 보여주고 있으며, 이때 전압 강하분을 통상 피드 스루(feed through) 전압이라 한다.
유지 전극(420)에 인가되는 유지 전압(Vst)이 10V인 경우, 14V인 경우에 비하여 화소에 최대 전압 10V가 빠르게 충전되지만, 게이트 전압(Vg)이 오프(off)가 되면 14V인 경우에 내려가는 전압 강하폭(ΔV1)보다 전압 강하폭(ΔV2)이 크다.
이 결과를 보면, 유지 전압이 14V인 경우, 즉 화상 전압의 최대값보다 문턱 전압 이상 큰 유지 전압이 인가되는 경우에는 유지 용량이 발생하여 충전 시간이 지연되고 킥 백 전압이 감소함을 알 수 있다.
이처럼, 유지 전극(420)에 적절한 전압을 인가함으로써 도핑되지 않은 유지 영역(240)을 유지 축전기의 한 전극으로 사용할 수 있으므로 유지 영역(240)을 도핑하기 위한 공정이 따로 필요없다.
또한, 저유전율 CVD막을 사용하여 제1 층간 절연막(500)과 제2 층간 절연막(700)을 형성함으로써 막 두께를 얇게 할 수 있고, 이를 통하여 공정 시간 감소와 스트레스 저감 및 접촉구 프로파일 향상 등의 효과를 얻는다.
이상의 실시예에서는 제1 층간 절연막(500)과 제2 층간 절연막(700) 모두를 저유전율 CVD막으로 형성하고 있으나 이중 어느 하나만을 저유전율 CVD막으로 형성할 수도 있다.
실시예 1, 2
그러면, 제1 및 제2 실시예에 따른 액정 표시 장치의 제조 방법에 대하여 도 2 내지 도 6 및 도 12a 내지 도 12j를 참고로 하여 설명한다.
투명한 절연 기판(100) 위에 다결정 규소층(200)을 형성한다. 이때, 규소층(200)의 결정성을 증대시키기 위해 열처리나 레이저 어닐링(laser annealing)을 실시할 수도 있다(도 12a 참조).
이산화규소(SiO2)나 질화규소를 500~3,000Å 두께로 증착하여 게이트 절연막 (300)을 형성한다(도 12b 참조).
게이트 배선용 전도성 물질을 증착한 후 패터닝하여 게이트선(400, 410) 및 유지 전극선(420, 430) 등의 게이트 배선을 형성한다. 앞서 설명한 바와 같이, 게이트선(400)의 분지인 게이트 전극(410)과 유지 전극선(430)의 일부인 유지 전극 (420)은 규소층(200)의 상부에 위치한다(도 12c 참조).
게이트 배선(400, 410, 420, 430)을 마스크로 하여 규소층(20)에 이온을 주입하고 확산하여 소스 및 드레인 영역(210, 230)을 형성한다. 이때, 게이트 전극(410) 및 유지 전극(420)의 하부는 도핑되지 않아 각각 채널 영역(220)과 유지 영역(240)을 이루는데, 유지 영역(240)은 드레인 영역(230)과 인접한다. 또한, 앞서 설명한 것처럼 유지 영역(240)과 인접하며, 드레인 영역(230)과 격리된 도핑 영 역(250, 260)도 생긴다(도 12d 참조).
그 위에 제1 층간 절연막(500)을 형성함으로써 게이트선(400), 게이트 전극(410) 및 유지선(430)과 나중에 형성할 데이터선 및 드레인 전극 사이를 절연시킨다(도 12e 참조). 이 때, 제1 층간 절연막(500)은 a-Si:C:O 막 또는 a-Si:O:F 막을 화학 기상 증착(CVD) 법에 의하여 성장시켜 형성한다. 이 때, a-Si:C:O 막의 경우에는 기체 상태의 SiH(CH3)3, SiO2(CH3)4, (SiH) 4O4(CH3)4 등을 기본 소스로 사용하고, N2O 또는 O2 등의 산화제와 He 등을 혼합한 기체를 흘리면서 증착한다. 또, a-Si:O:F 막의 경우에는 SiH4, SiF4 등에 CF4 및 O2를 첨가한 기체를 흘리면서 증착한다.
그 후, 규소층(200)의 소스 및 드레인 영역(210, 230) 상부의 게이트 절연막(300)과 제1 층간 절연막(500)을 제거함으로써, 접촉구(C1, C2)를 형성한다. 단, 제2 실시예의 구조에서는 이 단계에서 접촉구(C2)를 형성할 필요가 없다(도 12f 참조).
크롬(Cr) 또는 몰리브덴(Mo)과 같은 데이터 배선용 금속을 증착하고 패터닝하여, 데이터선(600) 및 드레인 전극(620)을 형성한다. 이때, 데이터선(600)의 일부 및 드레인 전극(620)은 접촉구(C1, C2)를 통해 소스 및 드레인 영역(210, 230)과 각각 연결된다. 단, 제2 실시예의 구조에서는 드레인 전극(620)을 형성할 필요가 없다(도 12g 참조).
그 상부에 제2 층간 절연막(700)을 도포한 후(도 12h 참조), 드레인 전극(620) 상부를 식각하여 경유구(C3)를 형성한다. 이 때, 제2 층간 절연막(700)은 a-Si:C:O 막 또는 a-Si:O:F 막을 화학 기상 증착(CVD) 법에 의하여 성장시켜 형성한다. 한편, 제2 실시예의 구조에서는 드레인 영역(230) 상부의 게이트 절연막(300), 제1 층간 절연막(500) 및 제2 층간 절연막(700)을 제거하여 접촉구 (C4)를 형성한다(도 12i 참조).
마지막으로, ITO와 같은 투명 도전 물질을 증착하고 패터닝하여 유지 전극(420) 상부에 화소 전극(800)을 형성한다. 이 단계에서 화소 전극(800)이 경유구(C3)를 통해 드레인 전극(620)과 연결된다. 단, 제2 실시예의 구조에서는 화소 전극(800)이 접촉구(C4)를 통하여 직접 드레인 영역(230)과 연결된다(도 12j 참조). 본 발명에서는 저유전율 CVD막을 이용하여 제1 층간 절연막(500)과 제2 층간 절연막(700)을 형성함으로써 접촉구(C4)의 깊이를 얕게 할 수 있다. 따라서 화소 전극(800)을 직접 드레인 영역(230)에 연결시키더라도 단차로 인한 배선 단절의 가능성이 적어진다.
앞서 설명한 바와 같이, 유지 전극(420)에 인가되는 전압을 조절함으로써 유지 영역(240)을 유지 축전기의 한 전극으로 이용할 수 있기 때문에, 유지 영역(240)을 이온 도핑할 필요가 없어 마스크 수가 줄어든다.
그런데, 도 11에서 보면, 박막 트랜지스터에 게이트 열림 전압이 인가되더라도 화소의 전압이 갑자기 화상 전압에 도달하는 것이 아니라 일정 시간에 걸쳐 점차 화상 전압값에 도달하는 것을 알 수 있으며, 이는 배선 및 축전기의 저항 및 정전 용량 때문에 발생하는 현상이다. 따라서, 이를 등가 회로도로 나타내면 도 13 과 같다. 단, 도 13에서 저항은 유지 축전기만을 고려한 것으로서, 유지 영역(240)의 저항을 Rst1로 나타내었고 이는 유지 축전기(STG)와 직렬로 연결된 것으로 볼 수 있다. 상세히 설명하면, 서로 절연되어 교차하는 게이트선(G) 및 데이터선(D)에 각각 게이트(g) 및 소스(s)가 연결된 박막 트랜지스터(TFT)의 드레인(d)에 액정 축전기(LC)와 유지 축전기(STG)가 병렬로 연결되어 있고, 드레인(d)과 유지 축전기(STG)의 사이에 저항(Rst1)이 연결되어 있는 구조이다.
이때, 유지 영역(240)의 저항값은 다음과 같은 요인에 의하여 결정된다.
드레인 영역(230) 및 유지 전극(420)에 전압이 인가되면, 드레인 영역(230)의 전하들이 유지 영역(240)으로 이동하여 전하가 축적된다. 이때, 드레인 영역(230)의 전하들이 유지 영역(240)의 오른쪽 끝까지 이동하는 경로의 길이는 L이 되고, 저항 Rst1은 이 길이에 비례한다. 그런데, 축전기의 충전 시간은 저항에 비례하므로 전하의 이동 거리를 줄이는 것이 바람직하다.
따라서, 전하가 이동하는 경로를 짧게 하여 유지 영역(240)의 저항을 줄이기 위한 실시예를 제시한다.
실시예 3
도 14는 본 발명의 제3 실시예에 따른 액정 표시 장치의 배치도로서, 규소층, 유지 전극선 및 게이트 전극만을 도시한 것이고, 도 2 또는 도 5의 구조에 적용될 수 있다.
도 13에 도시한 바와 같이, 제3 실시예는 유지 전극선(430)의 폭(W3)이 규소 층(200)의 폭(W2)보다 좁고 유지 전극선(430)의 테두리가 규소 패턴(200)의 안쪽으로 들어가도록 설계되어 있다. 도 4에 도시한 구조와 유지 용량을 동일하게 하기 위해서는 확장된 부분의 길이는 L로 동일하게 하고, 확장된 부분의 폭(W3)을 도 4에서의 규소층(200)의 확장 부분의 폭(W0)과 동일하게 하면 된다.
이러한 구조에서는 유지 영역(240)의 위 테두리 상부 전체에 드레인 영역(230)과 연결된 도핑된 테두리 영역(250)이 생기고, 아래 테두리 하부 전체에 드레인 영역(230)과 격리되어 있는 도핑된 테두리 영역(260)이 생긴다.
이러한 액정 표시 장치의 유지 전극(420)에 유지 전압(Vst)이 인가되면 유지 영역(240)의 상부에 전하 축적층(241)이 형성된다. 이때, 도핑된 테두리 영역 250)의 저항이 전하 축적층(241)의 저항보다 작기 때문에, 드레인 영역(230)의 전하들이 먼저 테두리 영역(250)으로 이동한 후 유지 영역(240)을 세로 방향으로 가로질러 W3 만큼의 거리를 이동한다. 그런데, 유지선(430)의 확장부의 폭(W3)은 길이(L)보다 짧기 때문에, 도 4의 구조에 비하여 전하의 이동 거리가 짧아지고 이에 따라 유지 영역(240)의 저항도 작아진다.
도 15는 도 4에 따른 구조와 도 13에 따른 구조의 액정 표시 장치의 화소 전압(Vpixel)의 충전 특성을 나타낸 그래프이다.
도 15에서 도 4의 구조를 가지는 액정 표시 장치의 충전 특성 곡선이 점선으로 그려진 a이고, 도 14의 구조를 가지는 액정 표시 장치의 충전 특성 곡선이 b이 다. 두 경우, 유지 용량에는 차이가 없으므로 킥백 전압(ΔV)에는 차이가 없으나, b의 경우 a보다 충전 시간이 줄어드는 것을 알 수 있다.
그런데, 제3 실시예에 따른 액정 표시 장치에서는 유지 영역(240)의 저항은 줄어들지만 전하가 테두리 영역(250) 부분의 저항이 유지 영역(240)의 저항에 더해진다. 이를 등가 회로도를 통하여 나타내면 도 16과 같다. 즉, 도 16에서와 같이, 유지 영역(240)의 저항(Rst2)과 드레인(d)의 사이에 테두리 영역(250)의 저항(R1)이 연결되어 있는 구조이다.
도 15에서 알 수 있는 바와 같이, 테두리 영역(250)의 저항(R1) 값은 유지 영역(240)의 저항 감소분보다는 작지만, 이 저항(R1)을 감소시키면 충전 시간을 더 빠르게 할 수 있다. 따라서, 테두리 영역(250)의 저항을 감소시킨 실시예를 제시한다.
실시예 4
배치도인 도 17 및 도 17의 XVIII-XVIII' 선에 대한 단면도인 도 18에 도시한 구조는 본 발명의 제4 실시예에 따른 액정 표시 장치로서, 도 14에 도시한 제3 실시예와 기본 구조는 동일하다. 다만, 규소층(200)의 도핑된 상부 테두리 영역(250)이 게이트 절연막(300), 제1 층간 절연막(500), 제2 층간 절연막(700)에 뚫려 있으며 가로 방향으로 배열된 다수의 접촉구(C5)를 통해서 그 위의 ITO 화소 전극(800)과 연결되어 있다.
이러한 구조에서는 화소 전극(800)의 저항이 도핑된 테두리 영역(250)보다 저항보다 작기 때문에, 전하들이 화소 전극(800)을 경로로 하여 테두리 영역(250) 전체에 퍼지고 다시 유지 영역(240)으로 이동하기 때문에 결과적으로 테두리 영역(250)의 저항도 상대적으로 작아지고, 이에 따라 충전 시간도 줄어든다.
이러한 저항 성분을 더욱 줄일 수 있는 실시예를 제시한다.
실시예 5
배선도인 도 19 및 도 19의 XX-XX' 선에 대한 단면도인 도 20에 도시한 제5 실시예에서는 유지 영역(240) 하부에 위치하는 도핑된 테두리 영역(260)과 화소 전극(800)이 게이트 절연막(300), 제1 층간 절연막(500) 및 제2 층간 절연막(700)에 뚫린 접촉구(C6)를 통하여 연결되어 있다. 이 때, 제1 층간 절연막(500)과 제2 층간 절연막(700)을 저유전율 CVD막으로 형성함으로써 접촉구(C6)의 깊이를 얕게 할 수 있고, 따라서 접촉구(C6)를 통한 전기적 연결의 신뢰성을 향상시킬 수 있다. 다른 구조는 제3 실시예와 유사하다.
이러한 구조에서는 드레인 영역(230)으로부터의 전하들이 상부 테두리 영역(250)뿐 아니라, 저항이 낮은 화소 전극(800)을 통하여 하부 테두리 영역(260)으로도 이동한다. 따라서, 상부 및 하부 테두리 영역(250, 260)으로부터 전하들이 동시에 유지 영역(240)으로 이동하기 때문에 두 영역(250, 260)으로부터 출발하는 전하가 실제 이동하는 거리는 유지 영역(240)의 폭의 절반 거리가 된다. 저항도 이에 따라 줄어들고 충전 시간 또한 짧아진다.
이러한 구조를 등가 회로도를 통하여 나타내면 도 21과 같으며, 편의상 유지 축전기(STG)와 저항 성분만을 도시하였다.
도 21에서, R2, R3는 각각 상부 테두리 영역(250) 및 하부 테두리 영역(260)의 저항이고, Rst3 및 Rst4는 각각 유지 영역(240) 중 상·하부 반쪽 영역의 저항이다. 도 19의 구조가 도 14의 구조와 동일하다면, Rst3 ≒ Rst4 ≒ ½Rst2, R2 ≒ R1이 된다. 하부 테두리 영역(260)의 저항이 상부 테두리 영역(250)의 저항과 비슷하다고 하면, R3 ≒ R2 ≒ R1이 되므로, 전체 저항은 ½R1 + ¼R st2가 되어 도 14의 구조에 비하여 저항이 상당히 줄어듦을 알 수 있다.
도 19의 구조에 더하여 테두리 영역(250, 260)의 저항을 더욱 줄일 수 있는 구조의 제6 및 제7 실시예에 대하여 설명한다.
실시예 6, 7
도 22 및 도 23에 도시한 제6 및 제7 실시예는 도핑된 하부 테두리 영역(260)과 ITO 화소 전극(800)이 게이트 절연막(300), 제1 층간 절연막(500), 제2 층간 절연막(700)에 뚫려 있으며 가로 방향으로 배열된 다수의 접촉구(C7)를 통해 연결되거나, 도핑된 상부 및 하부 테두리 영역(250, 260) 모두와 ITO 화소 전극(800)이 게이트 절연막(300), 제1 층간 절연막(500) 및 제2 층간 절연막(700)에 뚫려 있는 다수의 접촉구(C5, C7)를 통해 연결되도록 함으로써, 테두리 영역(250, 260)의 저항을 낮추고 있다. 이는 앞서 설명하였듯이 테두리 영역(250, 260)에 비해 저항이 낮은 ITO 화소 전극(800)이 전하의 이동 경로가 되기 때문이다. 또, 제1 층간 절연막(500)과 제2 층간 절연막(700)을 저유전율 CVD막으로 형성함으로써 접촉구(C5, C7)의 깊이를 얕게 할 수 있고, 따라서 접촉구(C5, C7)를 통한 전기적 연결의 신뢰성을 향상시킬 수 있다.
도 24 내지 도 29는 테두리 영역과 ITO 화소 전극을 연결하는 대신 ITO보다 저항이 작은 금속 패턴을 테두리 영역과 연결하여 전하의 이동 경로를 금속 패턴으로 유도하는 실시예들을 보여준다.
실시예 8
도 24는 본 발명의 제8 실시예에 따른 액정 표시 장치의 배치도이고 도 25는 도 24의 XXV-XXV' 선의 단면도로서, 기본 구조는 앞선 실시예들과 같다.
다만, 도핑된 테두리 영역(250, 260) 및 유지 전극(420) 상부의 제1 층간 절연막(500) 위에 금속 패턴(630)이 형성되어 유지 전극(420)과 중첩되어 있으며, 화소 전극(800)은 금속 패턴(63)과 겹치지 않는다. 금속 패턴(630)은 도핑된 상부 및 하부 테두리 영역(250, 260)과 게이트 절연막(300) 및 제1 층간 절연막(500)에 형성되어 있는 다수의 접촉구(C8, C9)를 통해 접촉하고 있다. 이 때, 제1 층간 절연막(500)을 저유전율 CVD막으로 형성함으로써 접촉구(C8, C9)의 깊이를 얕게 할 수 있고, 따라서 접촉구(C8, C9)를 통한 전기적 연결의 신뢰성을 향상시킬 수 있다.
이 구조는 기본적으로 도 23의 구조와 유사하나 저항이 큰 화소 전극(800) 대신 저항이 작은 금속 패턴(630)을 이용하기 때문에 저항이 더 줄어든다.
또한, 유지 전극(420), 제1 층간 절연막(500) 그리고 금속 패턴(630)이 또 다른 하나의 유지 축전기를 이루기 때문에, 유지 용량이 증가하는 효과가 있다.
실시예 9
도 26 및 도 27은 본 발명의 제9 실시예에 따른 액정 표시 장치의 배치도 및 XXVII-XXVII'의 단면도로서, 금속 패턴(640, 650)이 도핑된 테두리 영역(250, 260)의 상부에만 형성되어 있고, 이들은 게이트 절연막(300) 및 제1 층간 절연막(500)에 형성되어 있는 다수의 접촉구(C8, C9)를 통해서 연결되어 있다. 이 때, 제1 층간 절연막(500)을 저유전율 CVD막으로 형성함으로써 접촉구(C8, C9)의 깊이를 얕게 할 수 있고, 따라서 접촉구(C8, C9)를 통한 전기적 연결의 신뢰성을 향상시킬 수 있다.
제8 실시예에서와 마찬가지로 테두리 영역(250, 260)의 저항을 낮출 수 있는 구조이다. 그러나, 이 경우는 유지 전극(420)과 금속 패턴(640, 650)이 중첩되지 않으므로 유지 전극(420)과 금속 패턴(640, 650)에 의한 유지 축전기가 형성되지는 않는다.
실시예 10
도 28 및 도 29는 본 발명의 제10 실시예에 따른 액정 표시 장치의 배치도 및 XXVI-XXVI' 선에 대한 단면도이다.
그 기본 구조 및 효과는 제8 실시예와 같으나 ITO 화소 전극(800)이 유지 전극(240) 상부의 제2 층간 절연막(700) 위에 형성되어 있다는 점이 다르다.
본 발명의 제3 내지 제10 실시예에 따른 액정 표시 장치를 제조하는 방법은 유지 전극(420)을 규소 패턴(200)보다 안쪽으로 형성하는 것과 데이터선(600)을 만들 때 금속 패턴(630, 640, 650)을 함께 만들어 준다는 점 등을 제외하면 제1 및/또는 제2 실시예에 따른 제조 방법과 동일하다.
이상에서는 유지 영역(420)에는 불순물을 도핑하지 않는 구조의 박막 트랜지스터 기판에 대하여 설명하였으나, 유지 영역(420)을 불순물로 도핑하는 구조도 가능하다.
실시예 11
도 30은 본 발명의 제11 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
제11 실시예에 따른 박막 트랜지스터 기판의 구조는 유지 영역(420)이 불순물로 도핑되어 있다는 점을 제외하고는 제1 실시예에 따른 박막 트랜지스터 기판의 구조와 동일하다. 따라서, 제2 층간 절연막(700)과 제1 층간 절연막(700)은 저유전율 CVD막으로 이루어지고, 이에 따라 공정 시간 감소 등의 효과를 얻을 수 있다.
이러한 구조의 박막 트랜지스터 기판을 제조하는 방법은 유지 영역(420)을 도핑하기 위하여 별도의 도핑용 마스크 패턴을 사용한다.
도 31a 내지 도 31d는 제11 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 공정 순서에 따라 도시한 단면도이다.
먼저, 도 31a에 나타낸 바와 같이, 투명한 절연 기판(100) 위에 다결정 규소층(200)을 형성하고, 그 위에 이온 도핑을 위하여 채널 영역만을 가리는 감광막 패턴을 형성하고, 감광막 패턴을 주입 차단층으로 하여 불순물 이온을 주입하고, 확산하여 소스 및 드레인 영역(210, 230)과 도핑된 유지 영역(260)을 형성한다.
다음, 도 31b에 나타낸 바와 같이, 이산화규소(SiO2)나 질화규소를 500~3,000Å 두께로 증착하여 게이트 절연막(300)을 형성한다. 때에 따라서는 이 온 도핑을 게이트 절연막(300)을 형성한 이후에 진행할 수도 있다.
이어서, 도 31c에 나타낸 바와 같이, 게이트 배선용 전도성 물질을 증착한 후 패터닝하여 게이트선(400, 410) 및 유지 전극선(420, 430) 등의 게이트 배선을 형성한다. 제1 실시예에서는 이 다음 단계에서 이온 도핑을 실시하나 본 실시예에서는 이미 이온 도핑이 이루어졌으므로 더 이상 이온 도핑을 실시하지 않는다.
이후의 단계는 도 12c 내지 도 12j를 참조하여 설명한 제1 실시예에 따른 박막 트랜지스터 기판의 제조 과정과 동일하다.
실시예 12
도 32는 본 발명의 제12 실시예에 따른 독립 배선 방식 박막 트랜지스터 기판의 배치도이고, 도 33은 도 32의 XXXIII-XXXIII' 선에 대한 단면도이고, 도 34는 도 33의 P 부분에 대한 단면도이다.
도 32 및 도 33에 도시한 바와 같이, 투명한 절연 기판(100) 위에 다결정 규소층(200)이 형성되어 있고, 다결정 규소층(200) 위에는 산화 규소(SiOx)로 이루어진 게이트 절연막(300)이 500~3,000Å의 두께로 형성되어 있다.
게이트 절연막(300) 위에는 규소층(200)과 교차하는 게이트선(400)이 가로 방향으로 형성되어 있는데, 규소층(200)과 중첩되는 부분은 게이트 전극(410)이 된다. 또한 유지 전극선(430)이 게이트선(400)과 평행하게 동일한 층에 동일한 물질로 형성되어 있고 그 일부가 유지 전극(420)이 된다.
이때, 게이트 배선(400, 410, 420, 430)은 이중막 또는 다중막으로 형성될 수 있다.
또한, 규소층(200)의 경우, 게이트 전극(410) 하부에 놓인 부분은 도핑되어 있지 않은 채널 영역(220)이 되며, 그 양쪽 부분은 각각 n형 불순물로 도핑되어 있어 소스 영역(210) 및 드레인 영역(230)이 된다.
500~2,500Å 두께를 가지는 제1 절연막(510, 520)이 게이트선(400) 및 유지 전극선(430) 등의 게이트 배선 상부에 형성되어 있으며, 이 절연막(510, 520) 위에는 금속 패턴(610, 620)이 형성되어 있다. 게이트 배선(400, 430), 제1 절연막 510, 520) 및 금속 패턴(610, 620)은 동일한 형태를 가지며, 유지 전극(420) 상부의 제1 절연막(520) 위에 형성되어 있는 금속 패턴(620)이 유지 축전기의 또 다른 전극(620)이 된다. 제1 절연막(510, 520)은 다중막으로 형성되어 있다.
제1 절연막(610, 620) 위에는 제2 절연막, 즉 제1 층간 절연막(700)이 전면에 걸쳐 적층되어 있고, 제1 층간 절연막(700) 및 게이트 절연막(300)은 소스 및 드레인 영역(210, 230)을 드러내는 접촉구(C1, C2)를 가지고 있다. 제1 층간 절연막(700)은 저유전율 CVD막으로 형성되어 있다. 저유전율 CVD막을 사용함으로써 제1 층간 절연막(700)의 두께를 질화 규소막을 사용할 때보다 매우 얇게(약 3000Å) 할 수 있다.
제1 층간 절연막(700) 위에는 티타늄(800) 또는 질화 티타늄(TiN) 등으로 데이터선(800)이 세로 방향으로 형성되어 있다. 데이터선(800)으로부터 갈라져 나온 부분이 소스 영역(210)과 접촉구(C1)를 통해 연결되어 소스 전극(810)을 이루며, 게이트 전극(410)을 중심으로 소스 전극(810)의 반대편에는 접촉구(C2)를 통해 드 레인 영역(230)과 연결되는 드레인 전극(820)이 형성되어 있다.
데이터선(800)과 소스 및 드레인 전극(810, 820) 등의 데이터 배선 위에는 제2 층간 절연막(900)이 덮여 있다. 제2 층간 절연막(900)도 저유전율 CVD막으로 형성되어 있고, 따라서 질화 규소막을 사용할 때보다 매우 얇은 두께로 형성되어 있다. 제2 층간 절연막(900)에는 드레인 전극(820)을 드러내는 접촉구(C3)가 형성되어 있으며, 제2 층간 절연막(900) 및 제1 층간 절연막(700)에는 유지 축전기용 전극(620)을 드러내는 경유구(C4)가 형성되어 있다.
이 때, 제1 층간 절연막(700)과 제2 층간 절연막(900)을 저유전율 CVD막으로 형성함으로써 그 두께를 얇게 할 수 있고, 따라서 접촉구(C1, C2, C3) 및 경유구 C4)의 깊이를 얕게 할 수 있다. 결과적으로 접촉구(C1, C2, C3) 및 경유구(C4)를 통하여 전기적 연결의 신뢰성을 향상시킬 수 있다.
제2 층간 절연막(900) 위에는 데이터선(800)과 게이트선(400)이 교차하여 정의되는 영역 안에 ITO(indium-tin-oxide) 투명 화소 전극(1)이 형성되어 있다. 화소 전극(1)은 접촉구(C3)를 통해 드레인 전극(620)과 연결되며, 경유구(C4)를 통해 유지 축전기용 전극(520)과 접촉되어 있다.
유지 축전기를 이루는 유지 전극(420), 그 상부의 유지 축전기용 절연막 520) 및 금속 패턴(620)은 각각 다중막으로 형성되어 있을 수 있는데, 도 34를 참고로 하여 더 설명한다.
도 34는 도3의 P 부분을 확대한 단면도로서, 유지 축전기의 다중막 구조를 나타낸다.
도 34에 도시한 바와 같이, 게이트 절연막(300) 위에 게이트 배선용 금속으로 형성된 유지 전극(420)은 알루미늄막(421) 및 티타늄막(422)으로 이루어진 이중막으로 형성되어 있다.
유지 전극(420) 위에는 이중막 또는 삼중막으로 유지 축전기용 절연막(520)이 형성되어 있다. 절연막(520)은 이산화 규소막(521) 및 질화 규소막(522)의 이중막 또는 이산화 규소막(521), 질화 규소막(522) 및 이산화 규소막(523)의 삼중막으로 형성되어 있다. 본 실시예와는 달리, 제1 절연막(510, 520)을 저유전율 CVD막으로 형성할 수도 있다.
또한, 유지 축전기용 절연막(520) 위에 형성되어 있는 금속 패턴(620)은 하층(621) 및 상층(622)의 이중막 또는 다중막으로 되어 있으며, 최상층(622)은 저유전율 CVD막인 제1 층간 절연막(700) 및 제2 층간 절연막(900)보다 식각비가 작은 크롬(Cr)막, 몰리브덴(Mo)막 또는 네오디뮴(Nd)막으로 형성되어 있다.
금속 패턴(620)은 화소 전극(1)과 접촉되고 있다.
이러한 구조는 전단 게이트 방식에도 적용될 수 있으며, 도 35 및 도 36을 참고로 하여 설명한다.
도 35는 전단 게이트 방식의 액정 표시 장치의 배치도이고, 도 36은 도 35의 XXXVI-XXXVI'선에 대한 단면도이다.
전단 게이트 방식에서는 전단 게이트선의 일부가 유지 전극의 역할을 한다.
도 35 및 36에 도시한 바와 같이, 전단 게이트선(400')의 일부인 제1 유지 전극(440'), 그 위의 유지 축전기용 절연막(540') 그리고 제2 유지 전극(640')이 유지 축전기를 이루며, 제2 유지 전극(640')은 화소 전극(1)과 경유구(C4)를 통해서 접촉하고 있다.
전단 게이트선(400')과 화소 전극(1)이 중첩되는 부분에서 유지 축전기가 형성되는 점을 제외하면 앞서 설명한 독립 배선 방식의 액정 표시 장치와 구조가 동일하다.
이상에서와 같이, 본 발명에 따른 액정 표시 장치에서는 유지 축전기용 절연막(520)을 작게는 500Å 정도로까지 형성할 수 있기 때문에 유지 용량을 증가시킬 수 있다.
그러면, 이러한 본 발명의 실시예에 따른 액정 표시 장치의 제조 방법을 독립 배선 방식에 따른 도 32 및 도 37a 내지 도 37k를 참고로 하여 설명한다.
투명한 절연 기판(100) 위에 다결정 규소층(200)을 형성한다. 이때, 규소층(200)의 결정성을 증대시키기 위해 열처리나 레이저 어닐링(laser annealing)을 실시할 수도 있다(도 37a 참조).
질화 규소(SiNx)나 이산화 규소(SiO2)를 500~3,000Å 두께로 증착하여 게이트 절연막(300)을 형성한다(도 37b 참조).
알루미늄으로 게이트 배선용 도전막(401)을 증착한 후, 그 위에 이산화 규소로 이루어진 500~2,500Å의 두께의 제1 절연막(500) 및 유지 축전기용 금속막(600)을 차례로 적층한다. 이때, 게이트 배선용 도전막(401)은 알루미늄막(도시하지 않음) 및 티타늄막(도시하지 않음)을 연속 증착하여 이중막으로 형성할 수 있으며, 제1 절연막(500)은 이산화 규소층 및 질화 규소층의 이중층 또는 산화 규소층, 질화 규소층 및 산화 규소층으로 이루어진 다중층으로 형성할 수도 있다. 또한, 유지 축전기용 금속막(600)을 최상부층이 ITO 물질의 식각액에 대해 식각비가 작은 몰리브덴막, 네오디뮴막 또는 크롬막인 다중막으로 적층할 수도 있다(도 37c 참조).
게이트 배선용 도전막(401), 제1 절연막(500) 및 유지 축전기용 금속막(600)을 동시에 패터닝하여 게이트선(400), 게이트 전극(410), 유지 전극(420) 및 유지 전극선(430) 등의 게이트 패턴을 형성한다. 이때, 게이트 패턴 상부에 형성되는 절연막 패턴 및 금속 패턴은 게이트 패턴과 동일한 패턴으로 형성된다. 이 과정에서, 유지 전극(420), 유지 전극(420) 상부에 형성된 제1 절연막(520) 그리고 그 위에 형성된 유지 축전기용 전극(620)으로 이루어진 유지 축전기를 형성한다(도 37d 참조).
다음, 게이트 패턴을 마스크로 하여 규소층(200)에 이온 도핑을 실시함으로써 소스 영역(210) 및 드레인 영역(230)을 형성한다. n형 박막 트랜지스터와 p형 박막 트랜지스터를 모두 형성하기 위해서는 n형 도펀트(dopant)와 p형 도펀트를 각기 따로 이온 주입하여 도핑한다(도 37e 참조).
그 위에 제2 절연막(700)을 적층하고(도 37f 참조), 소스 및 드레인 영역(210, 230) 위에 위치한 게이트 절연막(300)과 제2 절연막(700)을 제거하여 각각 접촉구(C1, C2)를 형성한다(도 37g 참조). 게이트 전극(410) 상부에 접촉구가 필요한 경우에는, 소스 및 드레인 영역(210, 230)을 드러내는 접촉구(C1, C2)를 3 단계에 걸쳐 실시하여야 한다. 이에 대해서는 도 38a 내지 도 38c를 참고로 하여 더 설명하겠다.
티타늄 또는 질화 티타늄 등의 데이터 배선용 금속을 증착하고 패터닝하여 데이터선(800)과 그 분지인 소스 전극(810) 및 드레인 전극(820)을 형성한다. 이때, 소스 및 드레인 전극(810, 820)은 접촉구(C1, C2)를 통해 각각 소스 및 드레인 영역(210, 230)과 연결된다(도 37h 참조).
그 위에 제2 층간 절연막(900)을 증착한다. 이때, 제2 층간 절연막(900)은 제2 절연막(700)과 식각비가 같은 물질로 형성한다(도 37i 참조).
다음, 드레인 전극(820) 상부의 제2 층간 절연막(900), 유지 축전기용 전극(620) 상부의 제2 층간 절연막(900) 및 제2 절연막(700)을 식각하여 각각 접촉구(C3)와 경유구(C4)를 형성한다. 이때, 유지 축전기용 전극(620) 상부의 절연층 700, 900)의 두께가 드레인 전극(820) 상부의 절연층(900) 두께보다 두껍기 때문에 드레인 전극(820) 상부에서는 과식각이 발생한다(도 37j 참조).
다음, ITO 물질을 증착한 후 패터닝하여 화소 전극(1)을 형성하는데, 화소 전극(1)은 접촉구(C3)를 통해 드레인 전극(820)과 접촉하며 경유구(C4)를 통해 유지 축전기용 전극(620)과 접촉한다(도 37k 참조). 앞서 설명한 바와 같이, 다중막으로 형성되어 있는 유지 축전기용 전극(620)의 최상층은 ITO 식각액에 대해 내성이 강한 물질로 형성되어 있기 때문에 에치 스토퍼의 역할을 한다. 따라서, 그 하부의 절연막(520)의 두께를 균일하게 유지할 수 있다. 또한, 드레인 전극(820)은 티타늄 또는 질화 티타늄으로 형성되어 있기 때문에 과식각되어 있는 접촉구(C3)를 통해 ITO 식각액이 스며들어도 드레인 전극(820)의 부식이 잘 일어나지 않는다.
그러면, 도 38a 내지 도 38c를 참고로 하여 도 37g 공정 즉, 소스 및 드레인 영역 상부에 접촉구를 형성하는 과정을 좀 더 자세히 설명한다.
먼저 소스 및 드레인 영역(210, 230) 상부 및 유지 축전기용 전극(620) 상부의 제2 절연막(700)을 식각하고(도 38a 참조), 게이트 전극(410) 상부의 금속 패턴(610)을 식각한 다음(도 38b 참조), 소스 및 드레인 영역(210, 230) 상부에 위치한 게이트 절연막(300) 및 게이트 전극(410) 상부의 제1 절연막(510)을 식각함으로써, 소스 및 드레인 영역(210, 230)과 게이트 전극(410)을 드러낸다(도 38c 참조).
이와 같은 게이트 전극 상부의 접촉구(C5)는 데이터 배선과 게이트 배선을 회로적으로 연결할 필요가 있을 때 형성한다.
이러한 실시예와 같이, 유지 축전기용 두 전극과 그 사이에 위치한 절연층으로 구성되는 유지 축전기는 도핑된 규소 패턴을 유지 축전기의 전극으로 이용하지 않고 게이트 배선용 금속으로 한 전극을 형성하기 때문에 규소 패턴의 이온 도핑 공정이 생략된다. 또한, 게이트 배선 공정에서 동시에 유지 축전기가 형성되기 때문에 별도로 공정을 추가할 필요가 없다.
한편, 이상에서 설명한 박막 트랜지스터 기판을 형성하기 위하여는 7회 내지 8회의 사진 식각 공정을 사용하여야 한다. 그런데 사진식각 공정의 수가 늘수록 공정 비용과 공정 오류의 확률이 증가하여 제조 원가를 높이는 원인이 되므로, 다결정 규소 박막 트랜지스터를 제조하는 공정에서 마스크의 수를 줄일 수 있는 기술 개발이 절실히 요구되고 있다. 따라서 이하에서는 사진 식각 공정 수를 줄일 수 있는 방법에 대하여 설명한다.
실시예 13
도 39는 본 발명의 제13 실시예에 의한 다결정 규소 박막 트랜지스터 기판의 배치도이고, 도 40은 도 39의 A-A'선 및 A'-A"선에 대한 단면도이고, 도 41은 도 39의 B-B'선에 대한 단면도이다.
도 39와 도 40을 참조하면, 유기, 석영 또는 사파이어와 같은 절연 물질로 이루어진 투명 기판(100) 상에 규소 산화물로 이루어진 차단막(102)이 형성되어 있다. 상기 차단막(102) 상에 다결정 규소 액티브 패턴(104)이 형성되어 있다. 상기 액티브 패턴(104)에는 캐패시터의 하부 전극(105T)이 일체로 형성되어 있다.
상기 액티브 패턴(104) 및 차단막(102) 상에 규소 질화물 또는 규소 산화물로 이루어진 게이트 절연막(106)이 형성되어 있다. 상기 게이트 절연막(106) 상에는 액티브 패턴(104)을 가로질러 소스/드레인 영역(105S, 105D)과 채널 영역(105C)을 한정하는 게이트 전극(108a)이 형성되어 있다. 즉, 액티브 패턴(104)과 게이트 전극(108a)이 겹치는 부분은 트랜지스터의 채널 영역(105C)이 되며, 상기 채널 영역(105C)을 사이에 두고 분할된 액티브 패턴(104)의 한 쪽이 소스 영역(105S), 다른 쪽이 드레인 영역(105D)이 된다. 이때, 상기 소스 영역(105S)과 드레인 영역(105D)은 그 위치가 서로 바뀔 수 있다.
또한, 상기 게이트 전극(108)과 동일한 층에 유지 전극선(즉, 캐패시터의 상부 전극)(108b) 및 외부의 집적 회로부(도시하지 않음)로부터 주사 신호를 인가받 기 위한 게이트 패드(108c)가 형성되어 있다. 이때, 캐패시터 용량을 증가시키기 위하여 상기 액티브 패턴(104)의 소스 영역(105S)이 상기 유지 전극선(108b)과 겹치도록 액티브 패턴(104)을 넓게 형성할 수 있다.
상기 게이트 전극(108a), 유지 전극선(108b), 게이트 패드(108c) 및 게이트 절연막(106) 상에는 PECVD(plasma enhanced chemical vapor deposition) 방법에 의하여 증착된 a-Si:C:O 막 또는 a-Si:O:F 막(저유전율 CVD막)으로 이루어진 층간 절연막(110)이 형성되어 있다.
상기 층간 절연막(110) 상에는 동일한 층으로 이루어진 데이터 배선(114a), 화소 전극(114b) 및 게이트 패드 도전패턴(114c)이 형성되어 있다. 상기 데이터 배선(114a)은 드레인 영역(105D) 위로 게이트 절연막(106)과 층간 절연막(110)에 걸쳐 형성된 제1 접촉구(112a)를 통해 상기 드레인 영역(105D)과 연결되어 있다. 상기 데이터 배선(114a)은 화상 신호를 드레인 영역(105D)에 전달하는 역할을 한다.
상기 화소 전극(114b)은 소스 영역(105S) 위로 게이트 절연막(106)과 층간 절연막(110)에 걸쳐 형성된 제2 접촉구(112b)를 통해 상기 소스 영역(105S)과 직접 연결된다. 상기 화소 전극(114b)은 박막 트랜지스터로부터 화상 신호를 받아 상판의 전극(도시하지 않음)과 함께 전기장을 생성하는 역할을 하며, 소스 영역(105S)으로부터 화상 신호를 전달받는다.
상기 게이트 패드 도전패턴(114c)은 게이트 패드(108c) 위로 층간 절연막 110)에 형성된 제4 접촉구(112c)를 통해 상기 게이트 패드(108c)와 연결되어 있다.
본 발명의 제13 실시예에 의하면, 상기 층간 절연막(110)을 식각하여 제1 접 촉구(112a)와 제2 접촉구(112b)를 동시에 형성한 후, 도전막을 증착하고 이를 패터닝하여 데이터 배선(114a) 및 화소 전극(114b)을 동시에 형성한다.
도 39 및 도 41을 참조하면, 투명 기판 상에 알루미늄(Al) 또는 알루미늄 네오디뮴(AlNd)과 같은 알루미늄 함유 금속의 단일층이나, 알루미늄 위에 크롬(Cr)이나 몰리브덴(Mo) 합금을 적층한 다중층으로 이루어진 게이트 배선이 형성되어 있다. 상기 게이트 배선은 유지 전극선(108b)과 나란히 제1 방향(즉, 횡방향)으로 신장되는 게이트 라인(108), 상기 게이트 라인(108)의 끝에 연결되어 외부로부터 주사 신호를 인가받아 게이트 라인(108)으로 전달하는 게이트 패드(도 2의 108c 참조), 및 게이트 라인(108)의 일부분인 박막 트랜지스터의 게이트 전극(도 2의 108a 참조)을 포함한다.
상기 게이트 배선 위에는 제2 방향(즉, 종방향)으로 신장되는 데이터 배선 114a)이 위치하며, 상기 데이터 배선(114a)과 겹치도록 액티브 패턴(104)이 형성되어 있다. 상기 액티브 패턴(104)은 게이트 라인(108)의 일부인 게이트 전극에 의해 횡단된다. 상기 유지 전극선(108b)의 상당 부분이 액티브 패턴(104)에서 게이트 전극으로 횡단된 아래쪽 영역, 즉 소스 영역과 겹쳐진다. 상기 액티브 패턴(104) 중 데이터 배선(114a)과 겹치는 부분은 드레인 영역이 된다. 즉, 상기 드레인 영역 위에 형성되는 제1 접촉구(112a)를 통해 데이터 배선(114a)이 드레인 영역에 직접 연결되어 있다. 상기 액티브 패턴(104) 중 소스 영역 위에 제2 접촉구(112b)가 형성되어 있으며, 상기 데이터 배선(114a)과 동일한 층으로 형성되는 화소 전극(114b)이 제2 접촉구(112b)를 통해 소스 영역과 직접 연결되어 있다.
또한, 상기 게이트 라인(108)으로부터 소정 간격을 두고 신호전달용 배선(108d)이 게이트 라인(108)과 수직한 제2 방향(즉, 종방향)으로 길게 형성되어 있다. 상기 신호전달용 배선(108d)은 게이트 배선을 위한 게이트막의 패터닝시 함께 형성된다. 상기 신호전달용 배선(108d)은 데이터 배선(114a)을 통해 박막 트랜지스터의 드레인 영역(105D)과 연결되어 상기 드레인 영역(105D)에 화상 신호를 전달한다. 이때, 상기 데이터 배선(114a)은 드레인 영역(105D)에 형성된 제1 접촉구(112a)와 신호전달용 배선(108d)에 형성된 제3 접촉구(112d)를 통해 상기 신호전달용 배선(108d)과 드레인 영역(105D)을 연결한다.
도 42a 내지 도 42e는 도 39의 A-A'선 및 A'-A"선에 대한 단면도들로써, 본 발명의 제13 실시예에 따른 다결정 규소 박막 트랜지스터 기판의 제조 방법을 순서대로 나타낸 것이다.
도 42a는 액티브 패턴(104)을 형성하는 단계를 도시한다. 유리, 석영 또는 사파이어와 같은 절연 물질로 이루어진 투명 기판(100) 상에 규소 산화물을 약 1000Å의 두께로 증착하여 차단막(102)을 형성한다. 상기 차단막(102)은 생략될 수 있지만, 후속의 비정질규소막의 결정화 동안에 상기 기판(100) 내의 각종 불순물들이 규소막으로 침투하는 것을 방지하기 위해 사용하는 것이 바람직하다.
상기 차단막(102) 상에 비정질규소막을 화학 기상 증착(chemical vapor deposition, CVD) 방법에 의해 약 500Å의 두께로 증착한 후, 레이저 어닐링 또는 퍼니스 어닐링(furnace annealing)을 실시하여 상기 비정질규소막을 다결정 규소막으로 결정화시킨다. 이어서, 상기 다결정 규소막을 사진식각 공정으로 패터닝하여 액티브 패턴(104)을 형성한다(제1 마스크 사용).
도 42b는 게이트 배선을 형성하는 단계를 도시한다. 상기 액티브 패턴(104) 및 차단막(102) 상에 규소 질화물 또는 규소 산화물을 CVD 방법으로 증착하여 게이트 절연막(106)을 형성한다. 상기 게이트 절연막(106) 상에 게이트 도전막으로, 예컨대 알루미늄(Al) 또는 알루미늄 네오디뮴(AlNd)과 같은 알루미늄 함유 금속의 단일층이나, 알루미늄 위에 크롬(Cr)이나 몰리브덴(Mo) 합금을 적층한 다중층을 증착한 후, 사진식각 공정으로 상기 게이트 도전막을 패터닝하여 게이트 배선 및 유지 전극선(108b)을 형성한다.
상기 게이트 배선은 표시영역 내에 형성되는 게이트 라인(도 39의 108 참조), 상기 게이트 라인의 일부인 게이트 전극(108a) 및 표시 영역의 바깥에 위치한 패드 영역에 형성되는 게이트 패드(108c)를 포함한다. 상기 게이트 패드(108c)는 외부로부터 주사 신호를 인가받아 게이트 라인(108)으로 전달하는 역할을 한다. 본 실시예에 의하면, 상기 게이트 배선을 형성할 때 게이트 라인(108)과 소정 간격으로 이격되면서 게이트 라인(108)과 수직한 방향으로 신장되는 신호전달용 배선(도 39의 108d 참조)을 형성한다. 상기 신호전달용 배선은 후속 공정에서 데이터 배선과 연결되어 드레인 영역(105D)에 화상 신호를 전달하는 역할을 한다.
이하, 게이트 패터닝 공정을 상세히 설명한다.
먼저, 사진식각 공정으로 p형 박막 트랜지스터 영역의 게이트 도전막을 식각하여 p형 박막 트랜지스터의 게이트 전극(도시하지 않음)을 형성한 후(제2 마스크), 소스/드레인 영역을 형성하기 위해 p형 불순물을 이온주입한다. 계속해 서, 사진식각 공정으로 n형 박막 트랜지스터 영역의 게이트 도전막을 식각하여 n형 박막 트랜지스터의 게이트 전극(108a)을 형성한 후(제3 마스크 사용), 소스/드레인 영역(105S, 105D)을 형성하기 위해 n형 불순물을 이온주입한다. 상기 소스/드레인 이온주입시 게이트 전극(108a)은 불순물을 차단하여 그 하부의 액티브 패턴(104)에 채널 영역(105C)을 정의한다. 여기서, 상기 p형 박막 트랜지스터와 n형 박막 트랜지스터의 게이트 및 소스/드레인 형성 공정은 그 순서가 바뀌어져도 무방하다. 또한, 상기 n형 박막 트랜지스터의 소스/드레인을 LDD 구조로 형성할 수도 있다.
도시된 화소부 영역에는 표시되지 않았으나, CMOS 구조를 갖는 구동회로 형성을 위해 구동회로부에는 p형 트랜지스터의 게이트 전극 패터닝 및 소스/드레인 이온주입을 위한 마스크 공정과 n형 트랜지스터의 게이트 전극 패터닝 및 소스/드레인 이온주입을 위한 마스크 공정이 이루어진다. 예컨대, 구동회로부의 n형 트랜지스터 영역에 대한 마스크 공정에서 화소부 n형 트랜지스터의 형성을 위한 게이트 전극 패터닝과 소스/드레인 이온주입이 함께 이루어진다.
도 42c는 층간 절연막(110)을 형성하는 단계를 도시한다. 상술한 바와 같이 게이트 전극 패터닝 및 소스/드레인 이온주입 공정을 완료한 후, 도핑된 이온을 활성화시키고 반도체층의 손상을 치유하기 위해 레이저 빔 등을 이용한 어닐링을 실시한다. 이어서, 상기 게이트 배선, 유지 전극선(108b) 및 게이트 절연막(106) 상에 층간 절연막(110)을 수천Å의 두께로 형성한다. 상기 층간 절연막(110)은 a-Si:C:O 막 또는 a-Si:O:F 막을 화학 기상 증착(CVD) 법에 의하여 성장시켜 형성한 다. 이 때, a-Si:C:O 막의 경우에는 기체 상태의 SiH(CH3)3, SiO2(CH3 )4, (SiH)4O4(CH3)4 등을 기본 소스로 사용하고, N2O 또는 O2 등의 산화제와 He 등을 혼합한 기체를 흘리면서 증착한다. 또, a-Si:O:F 막의 경우에는 SiH4, SiF4 등에 CF4 및 O2를 첨가한 기체를 흘리면서 증착한다. 층간 절연막(110)의 상면에 부분적인 광량을 조절하는 노광을 통해 엠보싱(다수의 렌즈 형상을 갖는 볼록부위)(110a)을 형성하고, 그 위에 반사물질로 이루어진 화소 전극을 형성함으로써 상기 엠보싱 부분은 액정을 투과하는 빛을 산란시켜 시야각을 개선할 수 있다.
도 42d는 접촉구들을 형성하는 단계를 도시한다. 사진식각 공정으로 상기 층간 절연막(110)을 식각 또는 현상한 후, 게이트 절연막(106)을 건식 식각하여 액티브 패턴(104)의 드레인 영역(105D)을 노출시키는 제1 접촉구(112a), 소스 영역(105S)을 노출시키는 제2 접촉구(112b), 신호전달용 배선(도 39의 108d 참조)을 노출시키는 제3 접촉구(112d) 및 게이트 패드(108c)를 노출시키는 제4 접촉구(112c)를 형성한다(제4 마스크 사용).
도 42e는 상기 제1 내지 제3 접촉구(112a, 112b, 112c)와 층간 절연막(110) 상에 도전막(114)을 증착하는 단계를 도시한다. 본 실시예에서는 상기 도전막(114)을 패터닝하여 데이터 배선(114a)과 화소 전극(114b)을 형성하기 때문에, 반사형 액정표시장치의 경우 도전막(114)으로 알루미늄(Al)과 같이 반사율이 높은 금속을 사용한다. 투과형 액정표시장치의 경우에는 ITO(indium-tin-oxide) 또는 IZO (indium-zinc-oxide)와 같은 투명 도전막을 사용한다.
이어서, 사진식각 공정으로 상기 도전막(114)을 패터닝하여 도 40에 도시한 바와 같이 데이터 배선(114a), 화소 전극(114b) 및 게이트 패드 도전패턴(114c)을 형성한다(제5 마스크 사용). 상기 데이터 배선(114a)은 드레인 영역(105D) 위로 게이트 절연막(106)과 층간 절연막(110)에 걸쳐 형성된 제1 접촉구(112a)를 통해 상기 드레인 영역(105D)과 연결된다. 또한, 상기 데이터 배선(114b)은 드레인 영역(105D) 위에 형성된 제1 접촉구(112a)와 신호전달용 배선(도 39의 108d 참조) 위에 형성된 제3 접촉구(도 39의 112d 참조)를 통해 상기 신호전달용 배선(108d)과 드레인 영역(105D)을 연결한다.
상기 화소 전극(114b)은 소스 영역(105S) 위로 게이트 절연막(106)과 층간 절연막(110)에 걸쳐 형성된 제2 접촉구(112b)를 통해 상기 소스 영역(105S)과 직접 연결된다. 상기 게이트 패드 도전패턴(114c)은 게이트 패드(108c) 위로 층간 절연막(110)에 형성된 제3 접촉구(112c)를 통해 상기 게이트 패드(108c)와 연결된다.
상술한 본 발명의 제13 실시예에 의하면, 동일 물질로 사용할 수 있는 데이터 배선(114a)과 화소 전극(114b)을 동일한 층으로 형성하고 상기 화소 전극(114b)과 데이터 배선(114a)을 액티브 패턴(104)의 소스 영역(105S)과 드레인 영역(105D)에 각각 연결하기 위한 접촉구들(112a, 112b)을 동시에 형성한다. 따라서, 마스크의 수를 종래의 7매에서 5매로 줄여 공정 단순화를 도모할 수 있다.
실시예 14
도 43은 본 발명의 제14 실시예에 의한 다결정 규소 박막 트랜지스터의 단면도이다.
도 43을 참조하면, 상술한 본 발명의 제13 실시예와 동일한 방법으로 데이터 배선(114a), 화소 전극(114b) 및 게이트 패드 도전패턴(114c)을 동시에 형성한 후(제5 마스크), 결과물의 전면에 규소 질화물(SiNx)과 같은 무기 절연물질을 증착하여 보호막(passivation layer)(116)을 형성한다. 이어서, 사진식각 공정으로 상기 게이트 패드 도전패턴(114c) 상의 보호막(116)을 식각하여 게이트 패드 도전패턴 (114c)을 노출시킨다(제6 마스크 사용). 상기 보호막(116)은 화소 전극(114b)과 그 상판의 전극이 전기장을 생성하는데 영향을 미치지 않을 정도의 두께로 형성하는 것이 바람직하다.
상술한 본 발명의 제14 실시예에 의하면, 상기 데이터 배선(114a)과 화소 전극(114b)이 외부에 노출되는 것을 방지하기 위해 그 위에 보호막(116)을 형성한다. 이때, 패드 영역의 보호막은 제거되어야 하므로 상술한 제12 실시예에 비해 보호막(116)의 패터닝을 위한 마스크가 하나 더 추가된다. 따라서, 마스크의 수는 총 5매가 되지만, 상기 데이터 배선(114a) 및 화소 전극(114b)이 오염되는 것을 방지하고 패턴을 보호할 수 있다는 장점이 있다.
실시예 15
도 44a 내지 도 44d는 본 발명의 제15 실시예에 의한 다결정 규소 박막 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.
도 44a를 참조하면, 상술한 본 발명의 제13 실시예와 동일한 방법으로 투명 기판(100) 상에 차단막(102), 액티브 패턴(104), 게이트 절연막(106), 게이트 배선 및 유지 전극선(108b)을 형성한다. 상기 게이트 배선은 표시영역 내에 형성되는 게 이트 라인, 상기 게이트 라인의 일부인 게이트 전극(108a) 및 표시 영역의 바깥에 위치한 패드 영역에 형성되는 게이트 패드(108c)를 포함한다. 상기 게이트 배선의 형성시, 게이트 라인과 소정 간격으로 이격되면서 게이트 라인과 수직한 방향으로 신장되는 신호전달용 배선(도시하지 않음)을 함께 형성한다.
이어서, 상기 게이트 배선, 유지 전극선(108b) 및 게이트 절연막(106) 상에 PECVD(plasma enhanced chemical vapor deposition) 방법에 의하여 a-Si:C:O 막 또는 a-Si:O:F 막(저유전율 CVD막)을 수천Å의 두께로 증착하여 층간 절연막(110)을 형성한 후, 상기 층간 절연막(110) 상에 포토레지스트막(111)을 도포한다.
도 44b를 참조하면, 상기 포토레지스트막(111)을 노광 및 현상하여 접촉구 영역들을 정의하는 포토레지스트 패턴(111a)을 형성한다.
도 44c를 참조하면, 상기 포토레지스트 패턴(111a)을 마스크로 이용하여 노출된 층간 절연막(110)을 식각한다. 그러면, 접촉구 영역들의 층간 절연막(110)이 제거된다.
도 44d를 참조하면, 상기 포토레지스트 패턴(111a)을 식각 마스크로 이용하여 노출된 게이트 절연막(106)을 건식 식각한다. 그러면, 액티브 패턴(104)의 드레인 영역(105D)을 노출시키는 제1 접촉구(112a), 소스 영역(105S)을 노출시키는 제2 접촉구(112b), 신호전달용 배선을 노출시키는 제3 접촉구(도시하지 않음) 및 게이트 패드(108c)를 노출시키는 제4 접촉구(112c)가 동시에 형성된다.
이어서, 도시하지는 않았으나, 에싱 및 스트립 공정으로 상기 포토레지스트 패턴(111a)을 제거한다. 그런 다음, 상기 접촉구들 및 층간 절연막(110) 상에 도전 막을 증착하고 이를 사진식각 공정으로 패터닝하여 데이터 배선, 화소 전극 및 게이트 패드 도전패턴을 동시에 형성한다.
상술한 본 발명의 제15 실시예에 의하면, 저유전율 CVD막으로 이루어진 층간 절연막(110)을 현상한 후 게이트 절연막(106)을 건식 식각할 때 상기 건식 식각 공정의 고밀도 플라즈마에 의해 층간 절연막(110)의 표면이 손상되는 것을 방지하기 위해 포토레지스트 패턴(111a)으로 층간 절연막(110)의 표면을 보호한다. 즉, 상기 포토레지스트 패턴(111a)에 의해 층간 절연막(110)의 표면이 노출되지 않은 상태에서 게이트 절연막(106)을 식각하기 때문에, 층간 절연막(110)의 표면이 손상되는 것을 방지할 수 있다.
실시예 16
도 45는 본 발명의 제16 실시예에 의한 다결정 규소 박막 트랜지스터 기판의 배치도이고, 도 46은 도 45의 C-C'선에 대한 단면도이다.
도 45와 도 46을 참조하면, 유기, 석영 또는 사파이어와 같은 절연 물질로 이루어진 투명 기판(300) 상에 규소 산화물로 이루어진 차단막(302)이 형성된다. 상기 차단막(302) 상에 다결정 규소 액티브 패턴(304)이 형성된다. 상기 액티브 패턴(304)에는 캐패시터의 하부 전극(305T)이 일체로 형성된다.
상기 액티브 패턴(304) 및 차단막(302) 상에 규소 질화물 또는 규소 산화물로 이루어진 게이트 절연막(306)이 형성된다. 상기 게이트 절연막(306) 상에는 액티브 패턴(304)을 가로질러 소스/드레인 영역(305S, 305D)과 채널 영역(305C)을 한정하는 게이트 전극(308a)이 형성된다. 즉, 액티브 패턴(304)과 게이트 전극(308a) 이 겹치는 부분은 트랜지스터의 채널 영역(305C)이 되며, 상기 채널 영역(305C)을 사이에 두고 분할된 액티브 패턴(304)의 한 쪽이 소스 영역(305S), 다른 쪽이 드레인 영역(305D)이 된다. 이때, 상기 소스 영역(305S)과 드레인 영역(305D)은 그 위치가 서로 바뀔 수 있다.
또한, 상기 게이트 전극(308a)과 동일한 층에 유지 전극선(즉, 캐패시터의 상부 전극)(308b) 및 외부의 집적 회로부로부터 주사 신호를 인가받기 위한 게이트 패드(도시하지 않음)가 형성된다. 이때, 캐패시터 용량을 증가시키기 위하여 상기 액티브 패턴(304)의 소스 영역(305S)이 연장되어 상기 유지 전극선(308b)과 겹치는 액티브 패턴(305T)을 이루고 있다.
상기 게이트 전극(308a), 유지 전극선(308b) 및 게이트 절연막(306) 상에는 PECVD(plasma enhanced chemical vapor deposition) 방법에 의하여 증착된 a-Si:C:O 막 또는 a-Si:O:F 막(저유전율 CVD막)으로 이루어진 제1 층간 절연막(310)이 형성된다.
상기 제1 층간 절연막(310) 상에는 알루미늄(Al) 또는 알루미늄 네오디뮴 (AlNd)과 같은 알루미늄 함유 금속의 단일층이나, 알루미늄 위에 크롬(Cr)이나 몰리브덴(Mo) 합금을 적층한 다중층으로 이루어진 데이터 배선(312)이 형성된다. 상기 데이터 배선(312)은 화상 신호를 드레인 영역(305D)에 전달하는 역할을 하므로, 신호 전달 손실을 낮추기 위해 도전성이 좋은 금속으로 형성하는 것이 바람직하다.
상기 데이터 배선(312) 및 제1 층간 절연막(310) 상에 PECVD(plasma enhanced chemical vapor deposition) 방법에 의하여 증착된 a-Si:C:O 막 또는 a- Si:O:F 막(저유전율 CVD막)으로 이루어진 제2 층간 절연막(314)이 형성된다. 상기 제2 층간 절연막(314) 상에는 소스 영역(305S) 위로 게이트 절연막(306), 제1 층간 절연막(310) 및 제2 층간 절연막(314)에 걸쳐 형성된 제2 접촉구(316b)를 통해 상기 소스 영역(305S)과 직접 연결되는 화소 전극(318b)이 형성된다. 또한, 상기 제2 층간 절연막(310) 상에는 드레인 영역(305D) 위로 게이트 절연막(306), 제1 층간 절연막(310) 및 제2 층간 절연막(314)에 걸쳐 형성된 제1 접촉구(316a)와 데이터 배선(312) 위로 제2 층간 절연막(314)에 형성된 제3 접촉구(316c)를 통해 상기 데이터 배선(312)과 드레인 영역(305D)을 연결시키는 드레인 전극(318a)이 형성된다.
상기 드레인 전극(318a) 및 화소 전극(318b)은 동일한 층으로 형성된다. 상기 소스 영역(305S)과 드레인 영역(305D)의 위치가 바뀌어져 있는 경우에는 데이터 배선(312)에 연결되는 전극은 소스 전극이 되며, 화소 전극(318b)은 드레인 영역(305D)과 직접 연결된다.
도 45를 참조하면, 투명 기판 상에 알루미늄(Al) 또는 알루미늄 네오디뮴 (AlNd)과 같은 알루미늄 함유 금속의 단일층이나, 알루미늄 위에 크롬(Cr)이나 몰리브덴(Mo) 합금을 적층한 다중층으로 이루어진 게이트 배선이 형성된다. 상기 게이트 배선은 유지 전극선(308b)과 나란히 제1 방향(즉, 횡방향)으로 신장되는 게이트 라인(308), 상기 게이트 라인(308)의 끝에 연결되어 외부로부터 주사 신호를 인가받아 게이트 라인(308)으로 전달하는 게이트 패드(도시하지 않음) 및 상기 게이트 라인(308)의 일부분인 게이트 전극(도 46의 308a 참조)을 포함한다.
상기 게이트 배선 위에는 상기 제1 방향과 수직한 제2 방향(즉, 종방향)으로 데이터 배선(312)이 길게 형성된다. 상기 데이터 배선(312)으로부터 소정 간격으로 이격되어 액티브 패턴(304)이 형성된다. 상기 액티브 패턴(304)은 게이트 라인 (308)의 일부인 게이트 전극에 의해 횡단된다. 상기 유지 전극선(308b)의 상당 부분이 상기 액티브 패턴(304)에서 게이트 전극으로 횡단된 아래쪽 영역, 즉 소스 영역과 겹쳐진다. 상기 액티브 패턴(304)에서 게이트 전극으로 횡단된 위쪽 영역, 즉 드레인 영역은 드레인 전극(316c)에 의해 상기 데이터 배선(312)과 연결된다. 이 연결을 위해 상기 드레인 영역에 제1 접촉구(316a)가 형성되고, 상기 데이터 배선(312)의 소정 영역에 제3 접촉구(316c)가 형성된다.
상기 액티브 패턴(304) 중 소스 영역에 제2 접촉구(316b)가 형성되며, 드레인 전극(316c)과 동일한 층으로 형성되는 화소 전극(316b)이 제2 접촉구(316b)를 통해 상기 소스 영역과 직접 연결된다.
도 47a 내지 도 47e는 도 45의 C-C'선에 대한 단면도로써 본 발명의 제15 실시예에 따른 다결정 규소 박막 트랜지스터 기판의 제조방법을 순서대로 나타낸 것이다.
도 47a는 액티브 패턴(304)을 형성하는 단계를 도시한다. 유리, 석영 또는 사파이어와 같은 절연 물질로 이루어진 투명 기판(300) 상에 규소 산화물을 약 1000Å의 두께로 증착하여 차단막(302)을 형성한다.
상기 차단막(302) 상에 비정질규소막을 화학 기상 증착(CVD) 방법에 의해 약 500Å의 두께로 증착한 후, 레이저 어닐링 또는 퍼니스 어닐링(furnace annealing)을 실시하여 상기 비정질규소막을 다결정 규소막으로 결정화시킨다. 이어서, 상기 다결정 규소막을 사진식각 공정으로 패터닝하여 액티브 패턴(304)을 형성한다(제1 마스크 사용).
도 47b는 게이트 배선을 형성하는 단계를 도시한다. 상기 액티브 패턴(304) 및 차단막(302) 상에 규소 질화물 또는 규소 산화물을 CVD 방법으로 증착하여 게이트 절연막(306)을 형성한다. 상기 게이트 절연막(306) 상에 게이트 도전막으로, 예컨대 알루미늄(Al) 또는 알루미늄 네오디뮴(AlNd)과 같은 알루미늄 함유 금속의 단일층이나, 알루미늄 위에 크롬(Cr)이나 몰리브덴(Mo) 합금을 적층한 다중층을 증착한다. 이어서, 사진식각 공정으로 p형 및 n형 트랜지스터의 게이트 도전막을 각각 패터닝하여 게이트 배선을 형성하고, p형 및 n형 소스/드레인 이온주입 공정을 실시한다(제2 마스크 및 제3 마스크 사용). 이때, 상기 게이트선(308)과 나란히 유지 전극선(308b)을 동시에 형성할 수 있다.
상기 게이트 배선은 표시영역 내에 형성되는 게이트 라인(도 45의 308 참조), 상기 게이트 라인의 일부인 게이트 전극(308a) 및 표시 영역의 바깥에 위치한 패드 영역에 형성되는 게이트 패드(도시하지 않음)를 포함한다. 상기 게이트 패드는 외부로부터 주사 신호를 인가받아 상기 게이트 라인(308)으로 전달하는 역할을 한다.
도 47c는 제1 층간 절연막(310), 데이터 배선(312) 및 제2 층간 절연막(314)을 형성하는 단계를 도시한다. 상술한 바와 같이 게이트 전극 패터닝 및 소스/드레인 이온주입 공정을 완료한 후, 도핑된 이온을 활성화시키고 반도체층의 손상을 치유하기 위해 레이저 빔 등을 이용한 어닐링을 실시한다. 이어서, 상기 게이트 배 선, 유지 전극선(308b) 및 게이트 절연막(306) 상에 제1 층간 절연막(310)을 수천Å의 두께로 형성한다. 상기 제1 층간 절연막(310)은 a-Si:C:O 막 또는 a-Si:O:F 막을 화학 기상 증착(CVD) 법에 의하여 성장시켜 형성한다. 이 때, a-Si:C:O 막의 경우에는 기체 상태의 SiH(CH3)3, SiO2(CH3)4, (SiH) 4O4(CH3)4 등을 기본 소스로 사용하고, N2O 또는 O2 등의 산화제와 He 등을 혼합한 기체를 흘리면서 증착한다. 또, a-Si:O:F 막의 경우에는 SiH4, SiF4 등에 CF4 및 O2를 첨가한 기체를 흘리면서 증착한다.
상기 제1 층간 절연막(310) 상에 도전막을 약 2000Å의 두께로 증착하고, 사진식각 공정으로 상기 도전막을 패터닝하여 데이터 배선(312)을 형성한다(제4 마스크 사용). 상기 데이터 배선은 신호 전달시 손실을 줄이기 위해 도전성이 좋은 금속으로 형성하는 것이 바람직하며, 알루미늄(Al) 또는 알루미늄 네오디뮴(AlNd)과 같은 알루미늄 함유 금속의 단일층이나, 알루미늄 위에 크롬(Cr)이나 몰리브덴(Mo) 합금을 적층한 다중층을 사용할 수 있다.
상기 데이터 배선(312) 및 제1 층간 절연막(310) 상에 제2 층간 절연막(314)을 수천Å의 두께로 형성한다. 바람직하게는, 제2 층간 절연막(314)은 제1 층간 절연막과 마찬가지로 a-Si:C:O 막 또는 a-Si:O:F 막을 화학 기상 증착(CVD) 법에 의하여 성장시켜 형성한다.
도 47d는 접촉구들을 형성하는 단계를 도시한다. 사진식각 공정으로 제2 층간 절연막(314), 제1 층간 절연막(310) 및 게이트 절연막(306)을 부분적으로 식각 하여 액티브 패턴(304)의 드레인 영역(305D)을 노출시키는 제1 접촉구(316a), 소스 영역(305S)을 노출시키는 제2 접촉구(316b) 및 데이터 배선(312)을 노출시키는 제3 접촉구(316c)를 형성한다(제5 마스크 사용). 또한, 도시하지는 않았으나, 상기 접촉구들을 형성할 때 게이트 패드를 노출시키는 제4 접촉구도 함께 형성된다.
여기서, 상기 제1 및 제2 접촉구(316a, 316b)는 제2 층간 절연막(314), 제1 층간 절연막(310) 및 게이트 절연막(306)을 식각해야 하고, 상기 제3 접촉구(316c)는 제2 층간 절연막(314)을 식각해야 하며, 상기 제4 접촉구는 제2 층간 절연막(314)과 제1 층간 절연막(310)을 식각해야 한다. 따라서, 식각되는 층들의 수가 다르기 때문에 접촉구들이 동시에 형성되지 못하는 문제가 발생할 수도 있다.
이를 해결하기 위해 본 실시예에서는 상기 식각 공정을 불소(Fluorine) 계열의 가스를 사용하는 건식 식각으로 수행되는데, 층간 절연막이나 게이트 절연막을 이루고 있는 산화막이나 질화막은 휘발성 부산물이 만들어지면서 계속 식각이 진행되는 반면에, 데이터 배선을 이루고 있는 금속막은 불소 계열의 가스와 비휘발성 부산물이 만들어져 그 표면이 패시베이션되므로 더 이상의 식각이 진행되지 않거나 식각 속도가 현저하게 낮아진다. 따라서, 이러한 특성을 이용하면 제1/제2 접촉구(316a, 316b), 제3 접촉구(316c) 및 제4 접촉구와 같이 깊이가 서로 다른 접촉구들을 동시에 형성할 수 있다.
도 47e는 상기 접촉구들(316a, 316b, 316c) 및 제2 층간 절연막(314) 상에 도전막(318)을 증착하는 단계를 도시한다. 본 실시예에서는 상기 도전막(318)이 화소 전극으로 패터닝되기 때문에, 반사형 액정표시장치의 경우 도전막(318)으로 알 루미늄(Al)과 같이 반사율이 높은 금속을 사용한다. 투과형 액정표시장치의 경우에는 ITO(indium-tin-oxide) 또는 IZO(indium-zinc-oxide)와 같은 투명 도전막을 사용한다.
이어서, 사진식각 공정으로 상기 도전막(318)을 패터닝하여 도 45에 도시한 바와 같이 드레인 전극(318a) 및 화소 전극(318b)을 형성한다(제6 마스크 사용). 상기 드레인 전극(318a)은 드레인 영역(305D) 위로 게이트 절연막(306), 제1 층간 절연막(310) 및 제2 층간 절연막(314)에 걸쳐 형성된 제1 접촉구(316a)와, 데이터 배선(312) 위로 제2 층간 절연막(314)에 형성된 제3 접촉구(316c)를 통해 상기 드레인 영역(305D)과 데이터 배선(312)을 연결시킨다.
상기 화소 전극(318b)은 소스 영역(305S) 위로 게이트 절연막(306), 제1 층간 절연막(310) 및 제2 층간 절연막(314)에 걸쳐 형성된 제2 접촉구(316b)를 통해 상기 소스 영역(305S)과 직접 연결된다.
또한, 도시하지는 않았으나, 상기 도전막(318)의 패터닝시 상기 게이트 패드 영역에 게이트 패드 도전패턴이 형성된다. 상기 게이트 패드 도전패턴은 게이트 패드 위로 제1 층간 절연막(310)과 제2 층간 절연막(314)에 걸쳐 형성된 제4 접촉구를 통해 상기 게이트 패드와 연결된다.
상술한 본 발명의 제16 실시예에 의하면, 데이터 배선(312)과 드레인 영역(305D)을 연결하기 위한 접촉구(316a, 316c) 및 화소 전극(318b)을 소스 영역 (305S)과 연결하기 위한 접촉구(316b)를 동시에 형성함으로써 마스크 수를 종래의 7매에서 6매로 줄일 수 있다.
실시예 17
도 48a 및 도 48b는 본 발명의 제17 실시예에 따른 다결정 규소 박막 트랜지스터 기판의 제조방법을 설명하기 위한 단면도들이다.
도 48a를 참조하면, 상술한 본 발명의 제16 실시예와 동일한 방법으로 게이트 전극(308a), 게이트 라인 및 게이트 패드를 포함하는 게이트 배선과 유지 전극선(308b)을 형성한 후, 그 위에 a-Si:C:O 막 또는 a-Si:O:F 막을 화학 기상 증착(CVD) 법에 의하여 성장시켜 제1 층간 절연막(310)을 형성한다.
상기 제1 층간 절연막(310) 상에 금속으로 이루어진 데이터 배선(312)을 형성한 후, 상기 제1 층간 절연막(310) 및 데이터 배선(312) 상에 감광성 유기 물질을 도포하여 제2 층간 절연막(315)을 형성한다.
이어서, 마스크를 이용하여 상기 제2 층간 절연막(315)을 노광 및 현상하면, 데이터 배선(312) 위의 콘택 3 영역에서는 제2 층간 절연막(315)이 제거되어 상기 데이터 배선(312)을 노출시키는 제3 접촉구(316c)가 형성된다. 이에 반하여, 소스/드레인(305S, 305D) 위의 콘택 2 영역 및 콘택 1 영역에서는 제1 층간 절연막(310)과 게이트 절연막(306)이 남게 된다. 또한, 도시하지는 않았으나, 게이트 패드 위의 콘택 4 영역에서는 제1 층간 절연막(310)이 남게 된다.
도 48b를 참조하면, 상기 제3 접촉구(316c)가 형성된 상태에서 불소 계열의 가스를 사용하는 건식 식각 공정을 진행하면, 금속막으로 이루어진 데이터 배선(312)의 표면이 패시베이션되어 데이터 배선(312)이 더 이상 식각되지 않거나 식각이 매우 더디게 진행되는 반면에, 저유전율 CVD막으로 이루어진 제1 층간 절연 막(310) 및 SiNx 또는 SiO2 등으로 이루어진 게이트 절연막(306)은 계속 식각이 진행되어 콘택 1, 콘택 2 및 콘택 4 영역들이 완전히 오픈됨으로써 제1 접촉구 (316a), 제2 접촉구(316b) 및 제4 접촉구(도시하지 않음)가 형성된다.
따라서, 상기 제2 층간 절연막(315)을 감광성 유기물로 형성하는 경우에도, 제1/제2 접촉구(316a, 316b), 제3 접촉구(316c) 및 제4 접촉구와 같이 깊이가 서로 다른 접촉구들을 1회의 사진 공정으로 형성할 수 있다.
여기서, 상기 감광성 유기물로 이루어진 제2 층간 절연막(315)의 상면에 부분적인 광량을 조절하는 노광을 통해 엠보싱을 형성하고, 그 위에 반사물질로 이루어진 화소 전극을 형성한다. 상기 엠보싱 부분은 마이크로 렌즈의 역할을 하여 시야각등과 같은 화질이 개선된 반사형 액정표시장치를 제공할 수 있다.
실시예 18
도 49a 및 도 49b는 본 발명의 제18 실시예에 의한 다결정 규소 박막 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.
도 49a를 참조하면, 상술한 본 발명의 제16 실시예와 동일한 방법으로 게이트 전극(308a), 게이트 라인 및 게이트 패드를 포함하는 게이트 배선과 유지 전극선(308b)을 형성한 후, 그 위에 a-Si:C:O 막 또는 a-Si:O:F 막을 화학 기상 증착(CVD) 법에 의하여 성장시켜 제1 층간 절연막(310)을 형성한다.
상기 제1 층간 절연막(310) 상에 금속으로 이루어진 데이터 배선(312)을 형성한 후, 상기 제1 층간 절연막(310) 및 데이터 배선(312) 상에 역시 a-Si:C:O 막 또는 a-Si:O:F 막을 화학 기상 증착(CVD) 법에 의하여 성장시켜 제2 층간 절연막(316)을 형성한다.
상기 제2 층간 절연막(316) 상에 포토레지스트막을 도포한 후, 회절에 의해 노광 강도를 낮추기 위한 슬릿 패턴과 완전(full)-노광 패턴을 동시에 갖는 마스크(400) 또는 하프-톤(half-tone) 마스크를 이용하여 상기 포토레지스트막을 노광 및 현상한다. 그러면, 상기 데이터 배선(312) 위의 콘택 3 영역에서는 제1 두께를 갖고, 상기 소스/드레인(305S, 305D) 위의 콘택 2 영역 및 콘택 1 영역에서는 완전히 제거되며, 나머지 영역에서는 상기 제1 두께보다 두꺼운 제2 두께를 갖는 제1 포토레지스트 패턴(320)이 형성된다.
도 49b를 참조하면, 상기 제1 포토레지스트 패턴(320)을 식각 마스크로 이용하여 상기 제2 층간 절연막(316)을 식각한다. 그러면, 콘택 1 및 콘택 2 영역에서는 제2 층간 절연막(316)이 완전히 제거되지만, 콘택 3 영역에서는 제2 층간 절연막(316)이 그대로 남아있게 된다.
도 49c를 참조하면, 상기 제1 포토레지스트 패턴(320)을 에치백하여 균일한 두께를 갖는 제2 포토레지스트 패턴(320a)을 형성한다.
도 49d를 참조하면, 상기 제2 포토레지스트 패턴(320a)을 식각 마스크로 이용하여 노출된 제2 층간 절연막(316), 제1 층간 절연막(310) 및 게이트 절연막(306)을 건식 식각한다. 그러면, 액티브 패턴(304)의 드레인 영역(305D)을 노출시키는 제1 접촉구(316a), 소스 영역(305S)을 노출시키는 제2 접촉구(316b) 및 데이터 배선(312)을 노출시키는 제3 접촉구(316c)가 동시에 형성된다.
이어서, 도시하지는 않았으나, 에싱 및 스트립 공정으로 상기 제2 포토레지스트 패턴(320a)을 제거한 후, 상기 접촉구들(316a, 316b, 316c) 및 제2 층간 절연막(316) 상에 도전막을 증착한다. 계속해서, 사진식각 공정으로 상기 도전막을 패터닝하여 도 46에 도시한 바와 같이 드레인 전극(318a) 및 화소 전극(318b)을 형성한다.
상술한 본 발명의 제18 실시예에 의하면, 서로 다른 깊이를 갖는 접촉구들을 슬릿 마스크 또는 하프-톤 마스크를 이용하여 동시에 형성할 수 있다.
이상에서와 같이, 본 발명에 따른 박막 트랜지스터 기판에서는 제1 층간 절연막과 보호막 등을 저유전율 CVD막으로 형성함으로써 다음과 같은 효과들을 얻는다. 첫째, 저유전율 CVD막은 질화 규소막에 비하여 증착 속도가 빨라 공정 시간이 감소한다. 둘째, 저유전율 CVD막은 3000Å 정도의 두께로 형성하면 충분하므로 유리 기판이 받는 스트레스가 현저히 감소한다. 셋째, 막 두께가 얇으므로 노광시의 정열 키(photo align key)를 읽기가 어려운 문제가 발생하지 않는다. 넷째, 막 두께가 얇으므로 접촉구의 프로파일(profile) 관리가 쉽고, 게이트 절연막까지 고려하더라도 접촉구의 단차가 크지 않아 접촉구를 채우는 금속이 단절될 가능성이 크게 감소한다.

Claims (33)

  1. 투명한 절연 기판,
    상기 기판 위에 형성되어 있는 다결정 규소층,
    상기 다결정 규소층을 덮고 있는 게이트 절연막,
    상기 게이트 절연막 위에 형성되어 있는 게이트 전극,
    상기 게이트 전극을 덮고 있는 제1 층간 절연막,
    을 포함하며, 상기 다결정 규소층은 도핑되어 있는 소스 영역 및 드레인 영역, 상기 소스 영역 및 드레인 영역 사이에 위치하며 도핑되지 않은 채널 영역을 포함하고, 상기 제1 층간 절연막은 저유전율 CVD막으로 이루어진 박막 트랜지스터 기판.
  2. 제1항에서,
    상기 제1 층간 절연막 위에 형성되어 있으며, 상기 제1 층간 절연막이 가지는 접촉구를 통하여 상기 소스 영역과 연결되어 있는 데이터선,
    상기 데이터선을 덮고 있으며, 저유전율 CVD막으로 이루어진 제2 층간 절연막,
    상기 제2 층간 절연막 위에 형성되어 있으며, 상기 제2 층간 절연막 및 상기 제1 층간 절연막이 가지는 접촉구를 통하여 상기 드레인 영역과 연결되어 있는 화소 전극
    을 더 포함하는 박막 트랜지스터 기판.
  3. 제1항에서,
    상기 제1 층간 절연막 위에 형성되어 있으며, 상기 제1 층간 절연막이 가지는 접촉구를 통하여 상기 소스 영역과 연결되어 있는 데이터선,
    상기 제1 층간 절연막 위에 형성되어 있으며, 상기 제1 층간 절연막이 가지는 접촉구를 통하여 상기 드레인 영역과 연결되어 있는 드레인 전극,
    상기 데이터선 및 드레인 전극을 덮고 있으며, 저유전율 CVD막으로 이루어진 제2 층간 절연막,
    상기 제2 층간 절연막 위에 형성되어 있으며, 상기 제2 층간 절연막이 가지는 접촉구를 통하여 상기 드레인 전극과 연결되어 있는 화소 전극
    을 더 포함하는 박막 트랜지스터 기판.
  4. 제1항에서,
    상기 게이트 절연막 위에 형성되어 있는 유지 축전기용 유지 전극을 더 포함하고,
    상기 다결정 규소층은 상기 드레인 영역과 인접하고 상기 채널 영역과 분리되어 있으며 도핑되지 않은 유지 영역, 그리고 상기 유지 영역의 테두리에 인접하고 상기 드레인 영역과 연결되어 있으며 도핑되어 있는 제1 영역을 더 포함하며,
    상기 유지 전극은 상기 유지 영역과 적어도 일부분이 중첩되어 있는 박막 트랜지스터 기판.
  5. 제4항에서,
    상기 유지 영역은 제1 방향으로 길게 형성되어 있고, 상기 드레인 영역은 상기 유지 영역의 제1 방향 한쪽 끝에 위치하며, 상기 제1 영역은 상기 제1 방향의 상기 유지 영역 테두리를 따라 형성되어 있는 박막 트랜지스터 기판.
  6. 제5항에서,
    상기 유지 영역을 중심으로 상기 제1 영역의 반대편에 위치하고 상기 유지 영역과 인접하며 상기 드레인 영역 및 상기 제1 영역과 분리되어 있는 도핑된 제2 영역을 더 포함하는 박막 트랜지스터 기판.
  7. 제6항에서,
    상기 제1 층간 절연막 위에 형성되어 있으며, 상기 제1 층간 절연막이 가지는 접촉구를 통하여 상기 소스 영역과 연결되어 있는 데이터선,
    상기 데이터선을 덮고 있으며, 저유전율 CVD막으로 이루어진 제2 층간 절연막,
    상기 제2 층간 절연막 위에 형성되어 있으며, 상기 드레인 영역과 연결되어 있는 화소 전극을 더 포함하고,
    상기 화소 전극은 상기 유지 영역, 상기 제1 영역 및 상기 제2 영역과 중첩하고, 상기 화소 전극은 상기 제1 영역과 상기 제1 방향을 따라 다수의 위치에서 연결되어 있는 박막 트랜지스터 기판.
  8. 제7항에서,
    상기 화소 전극은 상기 제2 영역과 상기 제1 방향을 따라 다수의 위치에서 연결되어 있는 박막 트랜지스터 기판.
  9. 제6항에서,
    상기 유지 전극을 덮고 있는 제1 층간 절연막,
    상기 유지 전극 위의 상기 제1 층간 절연막 위에 형성되어 있으며 상기 제1 영역 및 제2 영역과 각각 연결되어 있는 제1 및 제2 금속 패턴
    을 더 포함하는 박막 트랜지스터 기판.
  10. 제9항에서,
    상기 제1 및 제2 금속 패턴은 서로 연결되어 있는 박막 트랜지스터 기판.
  11. 제9항에서,
    상기 게이트 절연막에는 상기 제1 영역 및 상기 제2 영역을 드러내는 다수의 접촉구가 형성되어 있어 상기 접촉구를 통해 상기 제1 및 제2 금속 패턴과 상기 제1 및 제2 영역이 연결되는 박막 트랜지스터 기판.
  12. 제11항에서,
    상기 제1 및 제2 금속 패턴 위에 저유전율 CVD막으로 이루어진 제2 층간 절연막이 더 형성되어 있으며, 상기 화소 전극은 상기 유지 전극과 중첩되도록 제2 층간 절연막 위에 형성되어 있는 박막 트랜지스터 기판.
  13. 제1항에서,
    상기 게이트 전극은 상기 게이트 절연막 위에 가로 방향으로 형성되어 있는 게이트선의 일부이고,
    상기 게이트 전극과 동일한 층에 형성되어 있는 신호 전달용 배선,
    상기 제1 층간 절연막 위에 형성되어 있고 상기 게이트선을 건너 상기 신호 전달용 배선 사이를 연결하며 상기 다결정 규소층의 소스 영역과 연결되어 있는 데이터 배선,
    상기 제1 층간 절연막 위에 형성되어 있으며 상기 다결정 규소층의 드레인 전극과 연결되어 있는 화소 전극을 더 포함하는 박막 트랜지스터 기판.
  14. 제13항에서,
    상기 게이트 절연막 위에 가로 방향으로 뻗어 있으며, 상기 다결정 규소층의 적어도 일부와 중첩되어 있는 유지 전극선을 더 포함하는 박막 트랜지스터 기판.
  15. 제13항에서,
    상기 데이터 배선과 상기 화소 전극을 덮고 있는 보호막을 더 포함하는 박막 트랜지스터 기판.
  16. 제1항에서,
    상기 게이트 전극은 상기 게이트 절연막 위에 가로 방향으로 뻗어 있는 게이트선의 일부이고,
    상기 제1 층간 절연막 위에 세로 방향으로 뻗어 있는 데이터선,
    상기 데이터선 위에 형성되어 있으며 저유전율 CVD막으로 이루어진 제2 층간 절연막,
    상기 제2 층간 절연막 위에 형성되어 있고 상기 데이터선과 상기 다결정 규소층의 소스 영역을 연결하는 소스 전극,
    상기 제2 층간 절연막 위에 형성되어 있으며 상기 다결정 규소층의 드레인 전극과 연결되어 있는 화소 전극을 더 포함하는 박막 트랜지스터 기판.
  17. 제1항에서,
    상기 저유전율 CVD막의 유전율은 2에서 4 사이의 값을 가지는 박막 트랜지스터 기판.
  18. 투명한 절연 기판,
    상기 기판 위에 형성되어 있으며 도핑된 소스 및 드레인 영역과 상기 소스 및 드레인 영역의 사이의 도핑되지 않은 채널 영역을 포함하는 규소층,
    상기 규소층을 덮고 있는 게이트 절연막,
    상기 게이트 절연막 위에 형성되어 있으며 상기 채널 영역 위에 위치하는 게이트 전극,
    상기 게이트 절연막 위에 형성되어 있는 유지 전극,
    상기 유지 전극 위에 형성되어 있으며 저유전율 CVD막으로 이루어진 유지 축전기용 절연막,
    상기 유지 축전기용 절연막 위에 형성되어 있는 유지 축전기용 전극,
    상기 드레인 영역과 전기적으로 연결되어 있으며 상기 유지 축전기용 전극과 접촉하고 있는 화소 전극
    을 포함하는 박막 트랜지스터 기판.
  19. 제18항에서,
    상기 유지 축전기용 전극 및 상기 유지 축전기용 절연막은 상기 유지 전극과 동일한 모양으로 형성되어 있는 박막 트랜지스터 기판.
  20. 제19항에서,
    상기 게이트 전극 및 상기 유지 축전기용 전극이 형성되어 있는 상기 게이트 절연막 위에 형성되어 있으며 저유전율 CVD막으로 이루어진 제1 층간 절연막을 더 포함하며, 상기 제1 층간 절연막 및 상기 게이트 절연막에는 상기 소스 및 드레인 영역을 각각 드러내는 제1 및 제2 접촉구가 형성되어 있으며, 상기 제1 및 제2 접촉구를 통해 상기 소스 및 드레인 영역과 각각 연결되는 소스 및 드레인 전극을 더 포함하는 박막 트랜지스터 기판.
  21. 제20항에서,
    상기 소스 및 드레인 전극을 덮고 있으며 저유전율 CVD막으로 이루어진 제2 층간 절연막을 더 포함하며, 상기 제2 층간 절연막 및 상기 제1 층간 절연막은 상기 드레인 전극을 드러내는 제3 접촉구 및 상기 유지 축전기용 전극 패턴을 드러내는 경유구를 가지고 있고, 상기 화소 전극이 상기 제3 접촉구를 통해 상기 드레인 전극과 연결되어 있으며 상기 경유구를 통해 상기 유지 축전기용 전극과 접촉하고 있는 박막 트랜지스터 기판.
  22. 제21항에서,
    상기 유지 축전기용 전극은 단일막 또는 다중막으로 형성되어 있으며, 상기 단일막 또는 다중막의 최상층은 상기 제1 층간 절연막 및 상기 제2 층간 절연막보다 식각비가 작은 물질로 형성되어 있는 박막 트랜지스터 기판.
  23. 제22항에서,
    상기 최상층은 몰리브덴, 크롬 또는 네오디뮴으로 형성되어 있는 박막 트랜지스터 기판.
  24. 제20항에서,
    상기 게이트 전극 및 상기 유지 전극은 알루미늄막인 하부층과 티타늄막인 상부층의 이중층으로 이루어진 박막 트랜지스터 기판.
  25. 투명한 절연 기판,
    상기 기판 위에 형성되어 있으며 도핑된 소스 및 드레인 영역과 상기 소스 및 드레인 영역의 사이의 도핑되지 않은 채널 영역을 포함하는 규소층,
    상기 규소층을 덮고 있는 게이트 절연막,
    상기 게이트 절연막 위에 형성되어 있으며 적어도 일부가 상기 채널 영역 위에 위치하는 게이트 배선,
    상기 게이트 배선 위에 형성되어 있는 제1 층간 절연막,
    상기 제1 층간 절연막 위에 형성되어 있는 데이터 배선,
    상기 데이터 배선 위에 형성되어 있는 제2 층간 절연막,
    상기 제2 층간 절연막 위에 형성되어 있는 화소 전극
    을 포함하고, 상기 제1 층간 절연막과 상기 제2 층간 절연막 중의 어느 하나는 저유전율 CVD막으로 이루어지는 박막 트랜지스터 기판.
  26. 제25항에서,
    상기 게이트 배선과 같은 층에 형성되어 있는 유지 배선,
    상기 유지 배선을 덮고 있는 유지 축전기용 절연막을 더 포함하는 박막 트랜지스터 기판.
  27. 투명 절연 기판 위에 규소층을 형성하는 단계,
    상기 규소층을 덮는 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 위에 게이트 배선용 제1 금속막, 저유전율 CVD막으로 이루어진 유지 축전기용 절연막 및 유지 축전기용 제2 금속막을 연속으로 증착하는 단계,
    상기 제1 금속막 및 상기 유지 축전기용 절연막 및 상기 제2 금속막을 동시에 패터닝하여 제1 전극 및 상기 제1 전극 위에 형성되어 있는 유지 축전기용 절연층 및 상기 절연층 위에 제2 전극을 포함하는 유지 축전기와 게이트 전극을 형성하는 단계,
    상기 게이트 전극을 마스크로 하여 상기 규소층에 이온을 주입하여 도핑된 소스 및 드레인 영역을 형성하는 단계,
    상기 유지 축전기 및 상기 드레인 영역과 전기적으로 연결되는 화소 전극을 형성하는 단계
    를 더 포함하는 박막 트랜지스터 기판의 제조 방법.
  28. 제27항에서,
    상기 게이트 전극 및 상기 유지 축전기 위에 저유전율 CVD막을 증착하여 제1 층간 절연막을 형성하는 단계,
    상기 제1 층간 절연막의 일부를 식각하여 상기 소스 및 드레인 영역을 드러내는 접촉구를 형성하는 단계,
    상기 접촉구를 통해 상기 소스 및 드레인 영역과 연결되는 소스 및 드레인 전극을 형성하는 단계
    를 더 포함하는 박막 트랜지스터 기판의 제조 방법.
  29. 제28항에서,
    상기 소스 및 드레인 전극 위에 저유전율 CVD막을 증착하여 제2 층간 절연막을 형성하는 단계,
    상기 드레인 전극이 드러나도록 상기 제2 층간 절연막을 식각하는 단계
    를 더 포함하는 박막 트랜지스터 기판의 제조 방법.
  30. 소스 영역, 드레인 영역 및 채널 영역을 포함하는 다결정 규소층을 형성하는 단계,
    상기 다결정 규소층 위에 게이트 절연막을 적층하는 단계,
    상기 게이트 절연막 위에 게이트 배선을 형성하는 단계,
    상기 게이트 배선을 도핑 마스크로 하여 상기 다결정 규소층에 이온을 도핑하는 단계,
    상기 게이트 배선 위에 제1 층간 절연막을 적층하는 단계,
    상기 제1 층간 절연막과 상기 게이트 절연막을 패터닝하여 각각 상기 소스 영역과 상기 드레인 영역을 노출시키는 제1 접촉구와 제2 접촉구를 형성하는 단계,
    상기 제1 층간 절연막 위에 상기 소스 영역과 연결되는 데이터선과 상기 드레인 영역과 연결되는 드레인 전극을 포함하는 데이터 배선을 형성하는 단계,
    상기 데이터 배선 위에 제2 층간 절연막을 적층하는 단계,
    상기 제2 층간 절연막을 패터닝하여 상기 드레인 전극을 노출시키는 제3 접촉구를 형성하는 단계,
    상기 제2 층간 절연막 위에 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 형성하는 단계
    를 포함하고, 상기 제1 층간 절연막과 상기 제2 층간 절연막 중의 적어도 어느 하나는 저유전율 CVD막을 증착하여 형성하는 박막 트랜지스터 기판의 제조 방법.
  31. 소스 영역, 드레인 영역 및 채널 영역을 포함하는 다결정 규소층을 형성하는 단계,
    상기 다결정 규소층 위에 게이트 절연막을 적층하는 단계,
    상기 게이트 절연막 위에 게이트 배선을 형성하는 단계,
    상기 게이트 배선을 도핑 마스크로 하여 상기 다결정 규소층에 이온을 도핑하는 단계,
    상기 게이트 배선 위에 제1 층간 절연막을 적층하는 단계,
    상기 제1 층간 절연막과 상기 게이트 절연막을 패터닝하여 각각 상기 소스 영역과 상기 드레인 영역을 노출시키는 제1 접촉구를 형성하는 단계,
    상기 제1 층간 절연막 위에 상기 소스 영역과 연결되는 데이터선을 포함하는 데이터 배선을 형성하는 단계,
    상기 데이터 배선 위에 제2 층간 절연막을 적층하는 단계,
    상기 제2 층간 절연막과 상기 제1 층간 절연막을 패터닝하여 상기 드레인 전극을 노출시키는 제2 접촉구를 형성하는 단계,
    상기 제2 층간 절연막 위에 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 형성하는 단계
    를 포함하고, 상기 제1 층간 절연막과 상기 제2 층간 절연막 중의 적어도 어느 하나는 저유전율 CVD막을 증착하여 형성하는 박막 트랜지스터 기판의 제조 방법.
  32. 기판 상에 액티브 패턴을 형성하는 단계,
    상기 액티브 패턴 및 상기 기판 상에 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 상에 게이트막을 형성하는 단계,
    상기 게이트막을 패터닝하여 게이트 배선을 형성하고, 이온주입을 실시하여 상기 액티브 패턴에 제1 불순물 영역 및 제2 불순물 영역을 형성하는 단계,
    상기 게이트 배선 및 상기 게이트 절연막 상에 저유전율 CVD막을 증착하여 층간 절연막을 형성하는 단계,
    상기 층간 절연막 및 상기 게이트 절연막을 부분적으로 식각하여 상기 제2 불순물 영역을 노출시키는 제1 접촉구 및 상기 제1 불순물 영역을 노출시키는 제2 접촉구를 형성하는 단계,
    상기 층간 절연막과 상기 제1 및 제2 접촉구 상에 도전막을 형성하는 단계, 및
    상기 도전막을 패터닝하여 상기 제1 접촉구를 통해 상기 제2 불순물 영역과 연결되는 데이터 배선 및 상기 제2 접촉구를 통해 상기 제1 불순물 영역과 연결되는 화소 전극을 형성하는 단계를 구비하는 것을 특징으로 하는 다결정 규소 박막 트랜지스터의 제조방법.
  33. 기판 상에 액티브 패턴을 형성하는 단계,
    상기 액티브 패턴 및 상기 기판 상에 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 상에 게이트막을 형성하는 단계,
    상기 게이트막을 패터닝하여 게이트 배선을 형성하고, 이온주입을 실시하여 상기 액티브 패턴에 제1 불순물 영역 및 제2 불순물 영역을 형성하는 단계,
    상기 게이트 배선 및 상기 게이트 절연막 상에 제1 층간 절연막을 형성하는 단계,
    상기 제1 층간 절연막 상에 데이터 배선을 형성하는 단계,
    상기 제1 층간 절연막 및 상기 데이터 배선 상에 제2 층간 절연막을 형성하는 단계,
    상기 제2 층간 절연막, 상기 제1 층간 절연막 또는 상기 게이트 절연막을 부분적으로 식각하여 상기 제2 불순물 영역을 노출시키는 제1 접촉구, 상기 제1 불순 물 영역을 노출시키는 제2 접촉구 및 상기 데이터 배선을 노출시키는 제3 접촉구를 형성하는 단계,
    상기 제2 층간 절연막 상에 도전막을 형성하는 단계, 및
    상기 도전막을 패터닝하여 상기 제1 접촉구와 상기 제3 접촉구를 통해 상기 데이터 배선과 상기 제2 불순물 영역을 연결시키는 전극 및 상기 제2 접촉구를 통해 상기 제1 불순물 영역과 연결되는 화소 전극을 형성하는 단계를 포함하고,
    상기 제1 층간 절연막 및 상기 제2 층간 절연막 중의 적어도 하나는 저유전율 CVD막으로 이루어지는 것을 특징으로 하는 다결정 규소 박막 트랜지스터 기판의 제조방법.
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