KR101010442B1 - 폴리실리콘 박막트랜지스터 제조방법 - Google Patents
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Abstract
본 발명은 액정표시소자의 스위칭소자를 구성하는 박막트랜지터 제조방법에 관한 것으로써, 특히, 소스,드레인 전극과 폴리실리콘층으로 구성되는 액티브층을 연결하는 컨택홀을 형성하는 것에 관한 것이다. 박막트랜지스터의 절연막으로 실리콘 산화막과 실리콘 질화막을 적층하되 실리콘 질화막과 실리콘 산화막의 두께비를 0.6~1.0 :1.0으로 하고 실리콘 질화막은 건식각에 의해 식각하고 실리콘 산화막은 습식각에 의해 식각함으로써 양호한 프로파일을 가지는 컨택홀을 형성하고 소스,드레인 형성시 단선발생 및 포토레지스터 이물에 의한 불량을 방지한 것을 특징으로 한다.
실리콘 산화막, 실리콘 질화막, 두께비, 건식각, 습식각.
Description
도 1은 종래의 폴리실리콘 박막트랜지스터의 구조를 나타내는 단면도.
도 2는 종래의 폴리실리콘 박막트랜지스터의 액티브층과 소스 또는 드레인 전극을 연결하는 컨택홀을 도시하는 확대도.
도 3a는 본 발명의 폴리실리콘 박막트랜지스터의 액티브층과 소스 또는 드레인 전극을 연결하는 컨택홀을 도시하는 확대도.
도 3b는 본 발명의 다른 실시 예에 의한 폴리실리콘 박막트랜지스터의 액티브층과 소스 또는 드레인 전극을 연결하는 컨택홀을 도시하는 확대도.
도 4a~4e는 본 발명의 폴리실리콘 박막트랜지스터의 제조공정을 도시하는 차례도.
**********도면의 주요부분에 대한 부호의 설명*********
31:기판 32:버퍼층
33:액티브층 34:제 1 절연막
35:개이트 전극 36:제 2절연막
311:감광막 320: 컨택홀
36a:실리콘 산화막 36b:실리콘 질화막
37:소스 전극 38:드레인 전극
310:화소전극 340:컨택홀
본 발명은 액정표시소자의 스위칭소자로 사용되는 박막트랜지스터의 제조공정에 관한 것으로써, 특히, 박막트랜지스터(Thin Film Transistor, 이하 TFT)의 소스, 드레인 전극과 액티브층을 연결하는 컨택홀 형성 방법에 관한 것이다.
액정표시소자는 기판상에 다수의 단위화소가 매트릭스 형으로 배열된 하부 TFT 어레이 기판과, 정보를 컬러로 표현하기 위한 상부 컬러필터 기판이 대향하여 형성되고 그 사이에 액정이 충진된 구조를 한 액정 패널을 구비한다.
상기 TFT어레이 기판상의 단위화소는 다수의 게이트 라인과 상기 게이트 라인과 수직 교차하는 다수의 평행한 데이터 라인에 의해 정의되고 상기 게이트 라인과 데이터 라인의 교차 영역에 단위화소를 구동하는 TFT가 형성되어 있다.
상기 TFT는 비정질 실리콘을 액티층으로 사용하는 비정질실리콘 TFT가 주로 사용되어 왔는데, 오늘날에는 동작특성이 상기 비정질실리콘층을 액티브층으로 사용하는 TFT보다 동작특성이 우수한 폴리실리콘층이 액티브층인 폴리실리콘 TFT가 개발되고 있다.
폴리실리콘을 액티브층으로 사용하는 TFT의 구조를 도 1을 통하여 살펴보면, 폴리실리콘 TFT는 유리 또는 플라스틱등 투명한 기판(1)상에 실리콘 산화막(SiO2)의 버퍼층(2)이 형성되어 있고, 상기 버퍼층(2) 상부에 폴리실리콘으로 구성되는 액티브층(3)이 형성되어 있다.
상기 폴리실리콘 액티브층(3)상에 폴리실리콘층을 보호하고 절연하는 제 1절연막(4)이 더 형성되어 있다.
상기 절연막(4) 상에 게이트 전극(5)이 형성되어 있고, 상기 게이트 전극(5)위에는 제 2절연막(6)이 더 형성되어 있다. 상기 제 2 절연막(6)은 실리콘 산화막(SiO2)으로써, 제 2절연막(6)상에 형성될 소스(7),드레인 전극(8)을 상기 게이트 전극(5)과 절연한다.
상기 제 2 절연막(6)상에는 데이터 신호가 화소전극(10)으로 인가되는 소스(7), 드레인 전극(8)이 형성되어 있다.
상기 소스(7), 드레인 전극(8)은 상기 제 1절연막(4)과 제 2절연막(6)을 관통하는 컨택홀(contact hole)(20)을 통하여 상기 액티브층(3)과 연결되어 있다.
또한, 상기 소스(7), 드레인 전극(8)상에는 보호막(9)이 더 형성되어 보호막(9) 아래에 형성된 TFT를 보호하고 절연한다.
상기 보호막(9)에는 상기 드레인 전극(8)과 화소전극(10)을 서로 연결하는 컨택홀이 형성되어 있고, 상기 컨택홀(30)을 통하여 화소전극(10)은 드레인 전극(8)과 서로 연결되어 있다.
상기 소오스(7),드레인 전극(8)과 액티브층(3)을 연결하는 컨택홀(20)을 형 성하는 공정을 도 2를 통하여 자세히 살펴본다.
제 2절연막(6)이 게이트전극(5)상에 형성된 다음, 포토레지스트막(Photo resistor,이하 PR)(11)을 제 2 절연막(6)상에 형성한다.
포토레지스터막(11)을 마스크를 적용하여 노광하고 현상하면, 도 2에서와 같이, 컨택홀 패턴이 형성된다.
상기 컨택홀 패턴을 포함하는 포토레지스터막(11)을 마스크로 적용하고 에천트를 이용한 습식각을 실시한다. 상기 습식각에 의해 실리콘 산화막(SiO2)로 구성되는 제 2절연막(6) 및 제 1절연막(4)이 식각된다.
그런데, 습식각은 등방성식각 특성을 가지므로 제 2절연막(6)은 포토레지스터 패턴 아래에서 과도식각이 일어난다. 이를 언더컷(under cut)이라 하는데, 언더컷이 발생하기 때문에 원하는 디자인 룰을 가진 컨택홀을 얻을 수 없고, 소스, 드레인 전극 또한 원하는 디자인 룰보다 크게 형성된다.
또한, 제 2절연막(6) 하부의 제 1절연막(4)에서도 언더컷이 발생하여 단차진 컨택홀(20)을 형성한다.
상기와 같이, 단차 진 컨택홀(20)에 소스, 드레인 전극용 금속박막을 증착하면, 양질의 증착막을 형성할 수 없고 증착막에 단선이 발생한다.
습식각에 의해서는 디자인 룰을 맞출 수 없고, 언더컷이 발생하므로 상기의 문제점을 해결하기 위하여 제 2절연막(6)에 실리콘 질화막을 적용하는 기술이 소개되었다.
상기 방법은 제 2 절연막에 실리콘 질화막을 적용하고 건식각에 의해 상기 제 1, 2절연막을 식각한다.
그러나, 상기 방법에 의하면 실리콘 질화막은 건식각에 의해 잘 식각되지만, 실리콘 산화막은 건식각에 의해서 잘 제거되지 않아, 상기 제 1절연막(304)이 식각용 플라즈마에 노출되는 시간이 길게 되며, 그 동안 포토레지스터막이 경화되어 포토레지스터 스트립 공정에서 잘 제거되지 않고 이물로 남는 문제가 발생한다. 상기 PR 잔존물은 회로 단선등의 원인이 된다.
상기와 같이, 소오스 및 드레인 전극과 액티브층을 연결하기 위한 컨택홀을 형성하는 공정에서 발생되는 PR 잔존물이나 언더컷에 의한 단선 불량을 개선해 건식각과 습식각을 병행하여 실시함으로써 양호한 프로파일을 가지는 컨택홀을 형성하는 것을 목적으로 한다. 또한, 상기 공정을 적용하여 불량이 감소된 TFT 를 제조하는 것을 목적으로 한다.
상기의 목적을 달성하기 위한 본 발명의 컨택홀 형성방법은 실리콘 산화막으로 구성되는 제 1절연막과 실리콘 질화막으로 구성되는 제 2 절연막이 적층된 절연막 상에 포토레지스터 패턴을 형성하는 단계; 상기 PR패턴을 마스크로 적용하여 상기 제 2절연막을 건식각하는 단계; 상기 제 1절연막을 습식각하는 단계를 포함하는 것을 특징으로 한다. 특히, 상기 제 1 절연막과 제 2 절연막의 두께비는 1:0.6~1인 것을 특징으로 한다.
본 발명의 액정표시소자 제조방법은 기판을 준비하는 단계; 상기 기판상에 폴리실리콘 액티브층을 형성하는 단계; 상기 액티브층 상에 실리콘 산화막으로 구성되는 제 1 절연막을 형성하는 단계; 상기 제 1절연막 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극과 제 1절연막 상에 실리콘 질화막으로 구성되는 제 2 절연막을 형성하는 단계; 상기 제 2절연막 상에 포토레지스터를 도포하고 컨택홀 패턴을 형성하는 단계; 건식각에 의해 상기 제 2절연막을 식각하고 습식각에 의해 상기 제 1절연막을 습식각하여 컨택홀을 형성하는 단계; 상기 컨택홀이 형성된 제 2절연막 상에 소오스, 드레인 전극을 형성하는 단계; 상기 소오스, 드레인 전극 상에 보호막을 형성하는 단계; 상기 보호막 상에 화소전극을 형성하는 단계를 포함하는 것을 특징으로 한다. 특히, 상기 제 1절연막과 제 2절연막의 두께비는 1: 0.6~1.0인 것을 특징으로 한다.
도 3a 및 3b를 통하여 본 발명의 TFT 형성공정 중 소스 및 드레인 전극과 폴리실리콘 액티브층의 컨택을 위한 컨택홀 형성공정을 설명한다.
도 3a에서 투명한 기판(31)상에 실리콘 산화막으로 구성되는 버퍼층(32)과 폴리실리콘으로 구성되는 액티브층(33)과 실리콘 산화막의 제1 절연층(34)과 실리콘 질화막의 제 2절연층(36)이 연속하여 형성된 박막트랜지스터의 일 측면을 볼 수 있다. 상기와 같이, 제 2절연층(36)이 형성된 기판(31)상에 PR(311)을 스핀코팅법 등에 의해 도포한다.
상기 PR(311)상에 컨택홀 패턴이 포함된 마스크를 적용하여 노광공정, 현상공정 및 세정공정을 실시한다. 그 결과, 상기 PR층(311)에는 컨택홀(320) 부분이 노출된 패턴이 형성된다. 상기 컨택홀(320) 패턴을 포함하는 PR패턴을 마스크로 적 용하여 건식각을 실시한다.
건식각은 실리콘 질화막(SiNx)으로 구성된 제 2 절연막(36)을 식각하기 위한 것으로써, 실리콘 질화막은 건식각으로 식각하기에 적합하다.
건식각은 식각을 위한 플라즈마 또는 이온이 주입되는 방향에 따라 식각 비율이 다른 특징을 가진 비등방성 식각을 함으로써, 원하는 프로파일의 식각을 얻는데 유리한다. 즉, 식각이 사방으로 동일하게 일어나는 습식각에서 문제가 되는 PR하단의 박막이 과도식각되는 언더컷(undercut) 현상이 일어나지 않는다.
그 결과, 실리콘 질화막으로 구성되는 제 2절연막(36)은 균일한 프로파일로 식각된다. 상기 건식각은 실리콘 산화막으로 구성되는 제 1절연막(34)이 나타날 때까지 식각한다.
건식각에 끝난 후, 실리콘 산화막이 나타나면 습식각을 실시한다.
습식각은 식각용액에 피식각막을 포함하는 소자를 침잠 시키면 에천트와 피식각막이 화학반응을 하여 제거되는 식각방법이다.
식각용액내에서 식각이 일어나므로, 상기 습식각은 사방으로 동일한 식각비율을 나타내는 등방성 식각이 일어난다. 상기 등방성 식각은 상기에서 언급한 언더컷 문제가 발생하는 데, 본 발명의 제 1절연막을 식각하는데 있어서, 상기 언더컷 문제를 극복하기 위하여 실리콘 산화막으로써 제 1절연막(34)과 실리콘 질화막으로써 제 2절연막(36)의 두께 비율을 1: 0.6~1.0으로 하여 식각한다.
상기 두께비를 가진 제 1절연막(34)과 제 2절연막(36)을 습식각하면, 습식각 특성이 우수한 실리콘 산화막의 제 1절연막(34)은 빠른 속도로 식각되고 상대적로 건식각은 잘되고 습식각은 잘되지 않는 특성을 가진 실리콘 질화막의 제 2절연막(36)은 습식각 속도가 상대적으로 느리게 된다.
그러므로, 상기 제 1절연막(34)과 제 2절연막(36)은 습식각에 대한 식각비율의 차이로 인하여 깊이 방향으로 존재하는 실리콘 산화막은 식각이 빠르고 제 1절연막(34)의 측 방향으로는 실리콘 산화막과 실리콘 질화막이 함께 식각되어 양호한 프로파일을 가진 컨택홀을 얻을 수 있다.
특히, 본 발명은 실리콘 산화막으로 구성되는 제 1절연막(34)과 실리콘 질화막으로 구성되는 제 2절연막(36)의 두께비가 1: 0.6~1.0일 경우, 가장 양호한 프로파일을 가진 컨택홀을 얻을 수 있다.
한편, 본 발명을 적용하여 컨택홀을 형성하기 위하여는 실리콘 산화막 상에 상기 비율에 따라 실리콘 질화막을 형성할 수도 있으나, 실리콘 산화막이 지나치게 얇아 실리콘 질화막을 형성하는데 일정한 제한을 받을 경우, 도 3b에서 도시된 바와 같이, 제 2 절연막(36)을 실리콘 산화막(36a)과 실리콘 질화막(36b)의 2중층으로 구성할 수 있다.
다음 도표에서 층간 절연층으로 실리콘 질화막과 실리콘 산화막의 2중층을 사용하고 실리콘 질화막과 실리콘 산화막의 두께 비율에 따른 컨택홀 프로파일의 불량여부를 살펴본다.
| SiNx두께/SiO2뚜께(Å) | 건식식각 시간(초) | 습식각 시간(초) | 컨택홀 불량여부 |
| 8000/0 | 100 | 344 | 불량(언더컷 발생) |
| 8000/1000 | 100 | ||
| 6000/2000 | 75 | 500 |
|
| 6000/3000 | 75 | ||
| 4000/3000 | 55 | 양호 |
|
| 3000/4000 | 45 | ||
| 0/7000 | 0 | 744 |
불량 |
| 1000/6000 | 20 | ||
| 3000/6000 | 45 | ||
| 2000/6000 | 35 |
상기 도표에서 층간 절연층으로써 실리콘 질화막과 실리콘 산화막은 4000/3000 또는 3000/4000 비율에서 양호한 컨택홀 프로파일을 가지는 것을 볼 수 있다. 즉, 본 실시 예에서는 제 1 절연층으로써 실리콘 산화막을 게이트 절연층으로 적용하고 그 두께를 1000Å로 했는데, 이 경우 실리콘 질화막:실리콘 산화막의 두께비가 0.6~1:1비율내에서 양호한 컨택홀 프로파일을 얻을 수 있음을 알 수 있다.
그리고 상기 실리콘 질화막은 건식각에 의해 식각하고 상기 실리콘 산화막은 습식각에 의해 식각한다.
다음으로, 도 4a~4e를 통하여 상기와 같은 컨택홀 형성방법을 채택하는 폴리실리콘 박막트랜지스터 형성방법에 대해서 살펴본다.
도 4a에서 도시된 바와 같이, 박막트랜지스터가 형성될 기판(31)을 준비하고 상기 기판(31)상에 실리콘 산화막(SiO2)으로 구성되는 버퍼층(32)을 형성한다. 상기 버퍼층(32)은 기판(31)에 존재하는 불순물 이온 등이 열처리 공정 중 상부로 확산하여 채널을 오염시키는 현상을 방지하기 위하여 형성한다.
상기와 같이, 버퍼층(32)이 형성된 기판(31)상에 비정질의 실리콘층을 플라즈마 CVD방법에 의해 형성한다. 상기 비정질실리콘층을 일정한 패턴으로 식각한 다음, 상기 비정질실리콘층을 퍼니스 내에서 고온 열처리하거나 레이저를 조사하여 다결정화 시킨다. 그 결과, 상기 비정질실리콘층은 폴리실리콘층(33)으로 변화되는데, 폴리실리콘층(33)은 소자의 동작 특성에 있어서 비정질실리콘층보다 월등하다.
다음으로 도 4b에서 도시된 바와 같이, 상기 폴리실리콘층(33) 상에 게이트 절연막으로 작용하는 실리콘 산화막의 제 1절연막(34)을 형성하고 상기 제 1절연막(34)상에 게이트 전극용 금속박막을 형성한다. 상기 게이트 전극용 금속박막은 알루미늄(Al)과 몰리브덴(Mo)의 이중 층을 사용할 수 있다.
상기에서 제 1절연막(32)은 PECVD(plasma enhanced chemical vapor deposition) 법에 의해서 형성되고 금속박막은 스퍼터링 방법에 의해서 형성된다.
또한, 상기 게이트 전극 형성용 박막을 형성한 다음, 패턴닝하여 게이트 전극(35)을 형성한다.
게이트 전극이 형성된 다음, 상기 게이트전극을 마스크로 적용하고 상기 폴리실리콘층 내로 불순물 이온을 주입한다. P형 TFT를 형성하기 위해서는 붕소(B)등과 같은 3족의 이온을 주입하고, N형의 TFT를 형성하기 위해서는 인(P)과 같은 5족의 불순물 이온을 주입한다. 그 결과, 도 4c에 도시된 바와 같이, 폴리실리콘으로 구성되는 액티브층(33)은 게이트 전극 하단의 채널층에는 불순물 이온이 주입되지 않고 채널층과 인접하는 액티층의 일부에는 불순물 이온이 주입되어 소스 및 드레인 영역이 형성된다.
다음으로, 게이트전극(35)이 형성된 기판(31)상에 실리콘 질화막(SiNx)의 제 2절연막(36)을 형성한다. 이때, 제 2절연막(36)을 구성하는 실리콘 질화막의 두께와 제 1절연막을 구성하는 실리콘 산화막의 두께비가 0.6~1.0:1의 비가 되도록 박막을 증착한다.
또한, 상기 제 2절연막(36)은 실리콘 질화막으로만 구성되도록 제한되지 않는다. 실리콘 산화막과 실리콘 질화막의 두께비가 상기와 같은 값을 가지도록 하기 위하여 제 2절연막(36)을 실리콘 산화막과 실리콘 질화막의 2중층으로 구성할 수도 있다. 즉, 제 2 절연막(36)을 실리콘 산화막과 실리콘 질화막의 2중층으로 하면서, 제 2 절연막(36)을 구성하는 실리콘 산화막의 두께와 제 1절연막을 구성하는 실리콘 산화막의 두께의 합과 제 2절연막을 구성하는 실리콘 질화막 두께의 비가 상기와 같이 1: 0.6~1.0이 되게 한다.그리한면, 실리콘 산화막과 실리콘 질화막의 두께비가 1.0: 0.6~1.0인 절연막을 얻을 수 있다.
제 2 절연막(36)을 형성하는데 이어서 포토레지스터(PR)(311)를 도포한다. 상기 포토레지스터를 도포하고 소프트베이킹(softbaking) 한 후, 소스 및 드레인 적극과 액티브층을 연결하기 위한 컨택홀(320)의 패턴이 형성된 마스크를 적용하여 노광공정 및 현상공정을 실시한다. 현상된 PR패턴을 마스크로 적용하여 상기 제 2 절연막(36)을 건식각한다. 제 2절연막(36)을 구성하는 실리콘 질화막이 완성되고 하부에 실리콘 산화막이 드러나면, 습식각을 실시한다.
실리콘 질화막은 건식각에 의해 잘 제거되지만, 실리콘 산화막은 습식각에 의해 잘 제거된다.
그러므로, 습식각이 진행되는 동안, 상기 실리콘 산화막은 습식각이 잘 일어남으로 식각속도가 빠르고, 반면, 실리콘 질화막은 습식각에 대해서는 상대적으로 식각속도가 느리다. 따라서, 상기 실리콘 산화막은 하방으로 빠르게 식각되고 측면으로는 실리콘 산화막이 등방성식각이 일어나는 동안, 실리콘 산화막의 측면식각속도보다는 느리지만 실리콘 질화막도 함께 습식각이 일어남으로써, 실리콘 산화막의 습식각이 완성되는 동안 양호한 프로파일의 컨택홀이 완성될 수 있다.
상기와 같이, 건식각과 습식각을 동시에 적용하여 제 1절연막과 제 2절연막에 컨택홀을 형성한 다음, 상기 컨택홀이 형성된 제 2절연막 상에 소스(37) 및 드레인 전극(38)용 금속박막을 형성한다. 이때, 상기 금속박막은 상기 컨택홀(320)이 양호한 식각 프로파일을 가지므로 컨택홀(320) 내에서 단선 불량 없이 양호하게 증착될 수 있다.
상기 금속박막을 패턴닝하여 소스, 드레인 전극(37,38)을 형성한다.
그 결과, 도 4e에서 도시된 바와 같이, 상기 소스, 드레인 전극(37,38)은 컨택홀(320)을 통하여 액티브층(33)과 서로 연결된다.
소오스, 드레인 전극(37,38)이 형성된 다음, 소오스, 드레인 전극(37,38) 상에 실리콘 질화막 또는 실리콘 산화막의 보호막을 증착하고 상기 보호막의 일부에 컨택홀(340)을 형성한다. 상기 컨택홀(340)은 상기 드레인 전극과 보호막 상부에 형성되는 화소전극(310)과의 컨택을 위한 것이다.
상기 컨택홀을 포함하는 보호막 상에 ITO(Indium Tin Oxide)등의 투명전극으로 구성되는 화소전극물질을 도포하고 패터닝하여 화소전극을 형성함으로써 박막트 랜지스터를 포함하는 액정표시소자의 구동소자를 완성한다.
본 발명은 폴리실리콘층을 액티브층으로 사용하는 박막트랜지스터를 형성하는 공정에서 소스, 드레인 전극과 상기 액티브층을 연결하는 컨택홀을 형성함에 있어서, 절연막으로 작용하는 실리콘 산화막과 실리콘 질화막의 두께비가 1: 0.6~1.0가 되게 형성하고 실리콘 산화막은 습식각, 실리콘 질화막은 건식각을 통해 컨택홀을 형성함으로써, 언더 컷없는 양호한 프로파일을 가진 컨택홀을 형성하고 컨택홀을 통한 금속박막을 증착할 때 단선불량이 발생하는 것을 방지한다. 또한, 컨택홀을 형성하는 동안, PR이 식각용 플라즈마에 노출되는 시간을 감소시켜 PR이물에 의한 소자의 불량을 방지할 수 있다.
Claims (5)
- 기판 상에 반도체층을 형성하는 단계;상기 반도체층 상에 두께비가 1.0 : 0.6~1.0인 실리콘 산화막과 실리콘 질화막의 2중 층으로 구성되는 절연막을 형성하는 단계;상기 절연막 상에 컨택홀 패턴을 포함하는 포토레지스트를 형성하는 단계;상기 포토레지스트를 마스크로 적용하여 상기 실리콘 질화막을 건식각하는 단계; 및상기 실리콘 산화막을 습식각하여 컨택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 컨택홀 형성방법.
- 제 1항에 있어서, 상기 반도체 층은 결정화된 실리콘층인 것을 특징으로 하는 컨택홀 형성방법.
- 버퍼층을 포함하는 기판을 준비하는 단계;상기 기판상에 액티브층을 형성하는 단계;상기 액티브층을 포함하는 기판상에 실리콘 산화막으로 구성되는 제 1절연막을 형성하는 단계;상기 제 1절연막 상에 게이트 전극을 형성하는 단계;상기 게이트 전극 상에 상기 실리콘 산화막과 두께비가 0.6~1.0 배가 되도록 실리콘 질화막으로 구성되는 제 2절연막을 형성하는 단계;상기 제 2절연막을 건식각하고, 상기 제 1절연막을 습식각하여 컨택홀을 형성하는 단계;상기 컨택홀이 형성된 제 2절연막 상에 소오스 및 드레인 전극을 형성하는 단계; 및상기 소오스 및 드레인 전극이 형성된 기판상에 보호막 및 화소전극을 형성하는 단계를 포함하는 액정표시소자 제조방법.
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| KR101648519B1 (ko) | 2015-10-12 | 2016-08-17 | (주)성형정공 | 320 날개 달은 골프공 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020015167A (ko) * | 2000-08-21 | 2002-02-27 | 윤종용 | 반도체 장치의 자기 정렬 콘택 형성 방법 |
| KR20030033132A (ko) * | 2001-10-17 | 2003-05-01 | 삼성전자주식회사 | 다결정 규소 박막 트랜지스터 기판 및 그 제조 방법 |
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| KR20030033132A (ko) * | 2001-10-17 | 2003-05-01 | 삼성전자주식회사 | 다결정 규소 박막 트랜지스터 기판 및 그 제조 방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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