KR19990035824A - 박막 트랜지스터 제조 방법, 그것을 사용한 액정 표시 장치 및 전자 기기 - Google Patents

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야스카와 히데아키
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Abstract

본 발명은, 신뢰성을 높일 수 있는 비 단결정 실리콘 박막 트랜지스터 제조 방법을 제공하기 위해서, 글라스 기판(14)상에 기초 SiO2막(15)을 형성한 후, 그 위에 다결정 실리콘 층(17)을 형성한다. 다음에, 다결정 실리콘 층(17)의 패터닝을 행한 후, ECR-PECVD 법 또는 TEOS-PECVD 법을 사용하여 게이트 SiO2막(18)을 형성한다. 그 후, 게이트 전극(19)을 형성하여, 이온 도핑에 의해 소스, 드레인 영역(20,20)을 형성한다. 그리고, SiO2층간 절연막(21)을 형성하고, 컨택트홀(22)을 개구한 후, Al-Si-Cu 막으로 이루어지는 전극(23)을 형성한다. 그리고 마지막에, 온도 350℃, 어닐 시간 3시간의 웨트어닐을 행한다.

Description

박막 트랜지스터 제조 방법, 그것을 사용한 액정 표시 장치 및 전자 기기
종래로부터, 비정질 실리콘, 다결정 실리콘 등의 비 단결정 실리콘 박막을 사용한 박막 트랜지스터의 연구 개발이 활발하게 행하여지고 있다. 이 기술은, 예를 들면, 염가인 절연 기판을 사용하여 박형 디스플레이를 실현할 수 있는 액티브 매트릭스 패널, 혹은 염가이고 고성능인 이미지 센서 등에 대하여, 수많은 응용이 기대되는 것이다.
여기에서, 종래의 박막 트랜지스터 제조 방법의 일례를 도 14를 이용하여 설명한다. 또한, 박막 트랜지스터에는, 소스, 드레인 영역을 형성하는 실리콘 박막이 하측, 게이트 전극이 상측에 위치하는 톱게이트형 박막 트랜지스터와, 게이트 전극이 하측, 실리콘 박막이 상측에 위치하는 버텀게이트형 박막 트랜지스터의 2종류의 형이 있지만, 여기에서는 톱게이트형 박막 트랜지스터를 예로 들어 설명한다. 또한, 이하의 제조 방법은, "Fabrication of Self-Aligned Aluminum Gate Polysilicon Thin-Film Transistors Using Low-Temperature Crystallization Process", E.Ohno et al.; Jpn. J. Appl. Phys. Vol. 33(1994), pp.635-638에서 인용하였다.
우선, 도 14(a)에 도시한 것같이, 글라스 기판(1)상에 SiO2버퍼층(2)을 형성한 후, 그 위에 저압 CVD(Low-Pressure Chemical Vapor Deposition, 이하, LPCVD라고 적는다)법을 사용하여 막두께 100nm의 비정질 실리콘 층(3)을 형성한다. 다음에, 이 비정질 실리콘 층(3)을 온도 600℃, 24시간, N2분위기 하에서 어닐한다. 다음에, 도 14(b)에 도시하는 것같이, 비정질 실리콘 층(3)의 패터닝을 행한 후, 상압 CVD법을 사용하여 막두께 100nm의 SiO2막으로 이루어지는 게이트 절연막(4)을 형성하고, 600℃, 12시간의 어닐을 행한다.
다음에, 도 14(c)에 도시한 것같이, 스퍼터법에 의해 알루미늄(Al)막을 형성하고, 이것을 패터닝함으로써, 게이트 전극(5)으로 한다. 이어서, 이 게이트 전극(5)을 마스크로서 인 또는 붕소를 이온 도핑함으로써, 실리콘 층(3)중에 소스, 드레인 영역(6,6)을 형성한다. 이 때는, 양성자가 동시에 도핑되므로 어닐이 불필요하게 된다. 그 후, 도 14(d)에 도시한 것같이, 테트라 에톡시 실란을 원료로 한 플라즈마 CVD 법(Tetraethoxysilane Plasma-Enhanced Chemical Vapor Deposition, 이하, TEOS-PECVD라고 적는다)에 의해 SiO2층간 절연막(7)을 형성하고, 컨택트홀(8,8)을 개구한 후, 마지막에 전극으로서의 Al 막(9)을 퇴적한다.
상술한 바와 같은 제조 공정을 거쳐서 얻어지는 박막 트랜지스터는, 예를 들면 액정 표시 장치 등의 구동 소자로서 장기간 사용되기 때문에, 각종 전기적 특성의 시간적인 변동을 강력하게 억제하고, 충분한 신뢰성을 확보하는 것은 중요한 것이다. 그럼에도 불구하고, 종래의 박막 트랜지스터 제조 프로세스에 있어서, 각종의 제조 파라미터와 디바이스의 신뢰성의 상관관계는 불분명하며, 높은 신뢰성이 얻어지는 제조 프로세스라는 관점에서는 검토되고 있지 않다고 하는 것이 실상이었다.
그런데, 통상, 신뢰성의 확보를 고려할 때에는, 제조 공정(환경, 처리 분위기 등)에 있어서의 수분, 나아가서는 디바이스 중의 수분의 존재는 강력하게 피하기 위한 것이지만, 예를 들면 평탄화용의 층간 막으로서 반도체 장치에 잘 사용되는 스핀온 글라스(이하, SOG라고 적는다) 등은, 수분을 흡수하기 쉽다고 하는 결점을 가지고 있다. 그리하여, 일본 특허 공개 평 4-93049 호 공보에는, SOG을 도포한 후, 430℃ 정도의 N2어닐을 행하는 것에 의해 SOG 막 중의 수분을 제거한다고 하는 기술이 개시되어 있다. 또한, 일본 특허 공개 평 41164351 호 공보에는, SOG 막 상에 얇은 플라즈마 산화막을 형성한 후, 예를 들면 400℃, 30분의 열처리를 행하는 것에 의해 SOG 막 중의 수분을 제거한다는 기술이 개시되어 있다.
그러나, 그 한쪽에서는, PECVD 법에 의한 SiO2막을 게이트 절연막에 적용한 박막 트랜지스터에 대하여, 수분을 포함하는 분위기 하에서의 270℃ 정도의 어닐을 하면, SiO2막과 다결정 실리콘 막의 사이의 계면 준위가 내려가고, 그것에 의하여 박막 트랜지스터의 임계값 전압(Threshold Voltage, 이하, Vth라고 적는다)을 내릴 수 있다는 연구 보고가 행해지고 있다("High Quality Si02/Si Interfaces of Poly-Crystalline Silicon Thin Film Transistors by Annealing in Wet Atmosphere", N. Sano et al.; IEEE ELECTR0N DEVICE LETTERS, VOL. 16, NO.5, MAY 1995). 또한, TEOS-O3NSG 막 성장 후에 wet-O2(수분을 포함하는 02) 어닐을 행하면, 막 질이 개선되어 흡습하기 어려운 막이 형성된다는 연구보고도 있다(「TEOS-O3상압 CVDNSG 막의 흡습성에 대한 저온 어닐의 효과」호소다 등, 월간 Semiconductor World 1993.2).
그런데, 상기의 연구보고는, 수분을 포함하는 분위기 하에서의 어닐(이하, 본 명세서에서는 웨트어닐이라 한다)의 사용에 의한 Vth의 조정이나 막의 내습성의 향상에 관하여는 언급하고 있지만, 웨트어닐과 디바이스의 신뢰성과의 상관은 완전히 명확하지 않고, 이들의 기술은 박막 트랜지스터의 신뢰성을 높일 수 있는 것은 아니었다.
본 발명은, 예를 들면, 액정 표시 장치 등의 구동 소자로서 사용하기에 적합한 비 단결정 실리콘 박막을 사용한 박막 트랜지스터 제조 방법 및 그것을 사용한 액정 표시 장치및 전자기기에 관한 것이다.
도 1은 본 발명의 일실시의 형태인 박막 트랜지스터 제조 방법을 공정 순서를 따라 나타낸 프로세스 흐름도.
도 2는 제 1 도의 프로세스 흐름도에 이어지는 프로세스 흐름도.
도 3은 본 발명의 일실시 예인 신뢰성 평가 결과를 도시한 도면이고, 웨트어닐 없는 샘플에 있어서, BT 시험에 의한 Vgs-Ids 특성의 변동을 나타내는 그래프.
도 4는 웨트어닐 조건 300℃, 1시간의 샘플에 있어서의 동일 그래프.
도 5는 웨트어닐 조건 300℃, 3시간의 샘플에 있어서의 동일 그래프.
도 6은 웨트어닐 조건 350℃, 1시간의 샘플에 있어서의 동일 그래프.
도 7은 웨트어닐 조건 350℃, 3시간의 샘플에 있어서의 동일 그래프.
도 8은 동일, 웨트어닐 없는 샘플에 있어서, 전류 스트레스 시험에 의한 Vgs-Ids 특성의 변동을 나타내는 그래프.
도 9는 웨트어닐 조건 300℃, 1시간의 샘플에 있어서의 동일 그래프.
도 10은 웨트어닐 조건 300℃, 3시간의 샘플에 있어서의 동일 그래프.
도 11은 웨트어닐 조건 350℃, 1시간의 샘플에 있어서의 동일 그래프.
도 12는 웨트어닐 조건 350℃, 3시간의 샘플에 있어서의 동일 그래프.
도 13은 본 발명에 있어서의 막 질 개선의 메커니즘을 도시한 도면.
도 14는 종래 일반의 박막 트랜지스터 제조 방법을 공정 순서를 따라 나타낸 프로세스 흐름도.
도 15는 본 발명의 박막 트랜지스터 제조 방법을 사용하여 형성된 액정 표시 장치 등의 액티브 매트릭스 기판의 구성 예를 나타내는 도면.
도 16은 본 발명의 박막 트랜지스터 제조 방법을 사용하여 형성된 액티브 매트릭스 기판에 의한 액정 표시 장치(액정 표시 패널)의 구성 예를 나타내는 도면.
도 17은 본 발명의 실시 예를 사용하여 액정 표시 장치를 사용하여 구성되는 전자 기기의 응용예.
도 18은 본 발명의 실시 예를 사용하여 구성되는 전자 기기의 일례로서, 액정 프로젝터의 구성 예를 나타내는 도면.
도 19는 본 발명의 실시 예를 사용하여 구성되는 전자 기기의 일례로서, 퍼스널 컴퓨터의 구성 예를 나타내는 도면.
도 20은 본 발명의 실시 예를 사용하여 구성되는 전자 기기의 일례로서, 페이저의 구성 예를 나타내는 도면.
도 21은 본 발명의 실시 예를 사용하여 TCP(Tape Carrier Package: 1320)에 접속한 전자 기기용의 일 부품인 액정 표시 장치의 구성 예를 나타내는 도면.
도 22는 본 발명에 의한 핫플레이트를 사용하여 웨트어닐하는 구성 예의 개념도.
도 23은 본 발명에 의한 핫월형 장치를 사용하여 웨트어닐하는 구성 예의 개념도를 나타내는 도면.
* 도면의 주요부분에 대한 부호의 설명 *
14: 글라스 기판
15: 기초 SiO2막(기초 절연막, 실리콘 산화막)
16: 비정질 실리콘 층
17: 다결정 실리콘 층(비 단결정 실리콘 박막)
18: 게이트 SiO2막(게이트 절연막, 실리콘 산화막)
19: 게이트 전극
20: 소스, 드레인 영역
21: SiO2층간 절연막(층간 절연막, 실리콘 산화막)
22: 컨택트홀
23: 전극
본 발명은, 상기의 과제를 해결하기 위해서 이루어진 것으로서, 비 단결정 실리콘 박막을 사용한 박막 트랜지스터에 있어서, 그 신뢰성을 높일 수 있는 제조 방법을 제공하는 것을 목적으로 한다.
상기의 목적을 달성하기 위해서, 본 발명의 박막 트랜지스터 제조 방법은, 전계 효과형 트랜지스터의 게이트 절연막을 통하여 게이트 전극에 대향하는 채널 영역이 비 단결정 실리콘 박막으로 이루어지는 박막 트랜지스터 제조 방법에 있어서, 게이트 절연막이 실리콘 산화막으로 이루어지고, 적어도 상기 게이트 절연막을 형성한 후에 웨트어닐을 행하는 것을 특징으로 하는 것이다. 일례로서, 글라스 기판 상에 소스·드레인 영역 및 채널 영역이 되는 비 단결정 실리콘 박막을 형성하는 공정과, 실리콘 산화막으로 이루어지는 게이트 절연막을 통해서 채널 영역에 대향하는 게이트 전극을 형성하는 공정과, 소스·드레인 영역에 접속된 소스·드레인 전극을 형성하는 공정과, 그리고나서 웨트어닐을 행하는 공정을 가지는 것이다. 또한, 구체적으로는, 상기 게이트 절연막을 PECVD 법 또는 TEOS-PECVD 법에 의해 형성할 수 있고, 상기 웨트어닐, 온도 300℃ 이상, 시간 1 시간 이상의 조건에서 행하는 것이 바람직하다.
또한, 상기의 공정에 덧붙여, 비 단결정 실리콘 박막 또는 게이트 전극을 덮는 실리콘 산화막으로 이루어지는 층간 절연막을 형성하는 공정을 설치하고, 이 층간 절연막을 형성한 후에 웨트어닐을 행하도록 하더라도 좋다. 그 때, 층간 절연막을 TEOS-PECVD 법에 의해 형성된 실리콘 산화막으로 할 수 있다. 또한, 상기 글라스 기판 상에 실리콘 산화막으로 이루어지는 기초 절연막을 형성하고, 이 기초 절연막 상에 비 단결정 실리콘 박막을 형성하여도 좋고, 그 후, 웨트어닐을 행하여도 좋다. 그 때, 기초 절연막을 PECVD 법 혹은 TEOS-PECVD 법에 의해 형성할 수 있고, 그 막 두께를 100 내지 500nm으로 하는 것이 적당하다.
본 발명은, 박막 트랜지스터의 주요 부분을 형성한 후에 웨트어닐을 행할 때에, 수분의 작용에 의해서 박막 트랜지스터를 구성하는 각 막의 막 질을 변화시켜 박막 트랜지스터의 신뢰성을 향상시키는 것이다.
그런데, 글라스 기판 상에 박막 트랜지스터를 형성하는 경우에는, 고온으로 박막 트랜지스터를 형성할 수 없고, 제조 프로세스를 통해서 처리 온도를 450℃ 이하의 저온으로 억제할 필요가 있다. 그리하여, 글라스 기판 상에 박막 트랜지스터를 형성하는 저온 프로세스에 있어서 예를 들면 실리콘 산화막을 형성하면, 그 실리콘 산화막의 구조가, 열 산화 등에 의한 고온 프로세스의 실리콘 산화막의 경우와는 다르게 된다. 즉, 저온 프로세스에 있어서의 성장 직후의 실리콘 산화막에는, 도 13(a)에 도시하는 것같이, 실리콘(Si) 원자와 산소(O) 원자의 결합에 약한 장소(11)가 있고, 이러한 불안정한 결합을 가지는 실리콘 산화막에서는 전기적 특성(예를 들면 Vth 등)의 변동이 생겨 버린다. 그런데, 웨트어닐을 행하면, 도 13(b)에 도시하는 것같이, 실리콘 산화막 중에 수분(H2O)이 침입하고 있고, 일단, 약한 결합(11)이 끊어짐과 동시에 그 장소가 -OH 기로 메워진다.
그 후, 도 13(c)에 도시하는 것같이, 재차, 수분이 탈수됨과 동시에 실리콘 원자와 산소 원자의 강한 결합(12)이 생긴다. 이와 같이, 웨트어닐 처리를 거치는 것에 따라 실리콘 산화막 중의 결합이 안정화하기 때문에, 전기적 특성의 변동이 현저하게 적게 된다.
이하, 본 발명의 1실시의 형태를 도 1 및 도 2을 참조하여 설명한다.
도 1 및 도 2는, 본 실시의 형태의 박막 트랜지스터 제조 방법을 공정 순서에 따라서 나타낸 프로세스 흐름도이다.
우선, 글라스 기판(14)으로서, OA-2(상품명, NEC 글라스사제), 혹은 7059(상품명, 코닝사제) 등을 준비한다. 그리고, 도 1(a)에 도시하는 것같이, 글라스 기판(14)상의 전체면에, 전자 사이클로트론 공명(Electron Cyclotron Resonance, 이하, ECR이라고 적는다)에 의한 PECVD법, 혹은 TEOS-PECVD 법을 사용하여, 막두께 100 내지 500nm 정도의 기초 SiO2막(15: 실리콘 산화막)을 형성한다. 다음에, 도 1(b)에 도시하는 것같이, 기초 Si02막(15)상의 전체 면에, 디실란(Si2H6)을 원료로 한 온도 450℃의 LPCVD법, 혹은 모노실란(SiH4)을 원료로 한 온도 320℃의 PECVD법을 사용하여, 막두께 50nm 정도의 비정질 실리콘 층(16)을 형성한다.
그 후, 비정질 실리콘 층(16)상에서 레이저 어닐을 실시한다. 이 때는, XeCl, KrF 등의 엑시머 레이저를 사용하여, 에너지 밀도를 200 내지 300 mJ/cm2정도로 한다. 이 레이저 어닐에 의해서, 도 1(c)에 도시하는 것같이, 비정질 실리콘 층(16)이 결정화하여, 다결정 실리콘 층(17: 비 단결정 실리콘 박막)이 된다. 그 후 또한, 온도 300℃의 H2어닐을 행한다. 다음에, 도 1(d)에 도시하는 것같이, 다결정 실리콘 층(17)의 패터닝을 행한 후, 도 1(e)에 도시하는 것같이, ECR-PECVD법, 혹은 TEOS-PECVD 법을 사용하여, 다결정 실리콘 층(17)을 덮는 막두께 120nm 정도의 게이트 SiO2막(18: 실리콘 산화막)을 형성한다.
그 후, 스퍼터법에 의해 막두께 600 내지 800nm 정도의 탄탈(Ta)막을 전체 면에 퇴적시켜, 도 2(f)에 도시하는 것같이, 이것을 패터닝함으로써, 게이트 전극(19)을 형성한다. 이어서, 도 2(g)에 도시하는 것같이, 이 게이트 전극(19)을 마스크로서 PH3/H2를 사용한 이온 도핑을 행하는 것에 의해 Nch 측의 박막 트랜지스터의 소스, 드레인 영역(20,20)을 형성하고, 이어서, B2H6/H2를 사용한 이온 도핑을 행함으로써 Pch 측의 박막 트랜지스터의 소스, 드레인 영역(도시하지 않음)을 형성한다. 이 때, 소스, 드레인 영역(20,20)의 사이의 영역이 채널 영역이 된다. 또한, 어느쪽의 이온 도핑에 eo해서도, 도즈(dose)량은 예를 들면 7×1015atoms/cm2정도로 한다. 이어서, 300℃, 2시간의 H2어닐을 행한다.
그 후, 도 2(h)에 도시하는 것같이, TEOS-PECVD 법에 의해 막두께 500 내지 1000nm 정도의 SiO2층간 절연막(21: 실리콘 산화막)을 형성한다. 그리고, 도 2(i)에 도시하는 것같이, 층간 절연막(21)을 관통하여 다결정 실리콘 층상의 소스, 드레인 영역(20,20)에 통하는 컨택트홀(22,22)을 개구한 후, 전체 면에 Al-Si-Cu 막을 퇴적시키고, 이것을 패터닝함으로써, 소스, 드레인 영역(20,20)에 전압을 인가하기 위한 전극(23,23)을 형성한다. 그리고 마지막에, 본 발명의 특징적인 공정인 웨트어닐을 행한다. 웨트어닐의 조건으로서는, 예를 들면, 분압 10 Torr 이상의 수분을 포함하는 분위기하, 온도 350℃, 어닐 시간 3시간으로 한다. 3시간 이상 행하더라도 좋다.
본 실시의 형태의 박막 트랜지스터 제조 방법에 의하면, 게이트 절연막을 통해서 소스, 드레인 영역(20,20) 및 채널 영역에 대향하는 게이트 전극을 형성한 후에, 웨트어닐 처리를 행함으로써, 게이트 SiO2막(18)을 비롯하는 실리콘 산화막의 막 질을 개선할 수 있다. 즉, 산화막을 수분 분위기속에서 어닐함으로써, 산화막 중의 약한 결합이 가수분해에 의해서 분해되며, 또한 탈수하여 재결합하는 것을 반복하는 것에 의해, 산화막을 안정화할 수 있다. 그 결과, 게이트 SiO2막(18)을 비롯하여 실리콘 산화막으로 이루어지는 층간 절연막(21)이나 기초절연막(15) 등의 절연막의 막 질도 안정화할 수 있고, 박막 트랜지스터의 전기적 특성의 변동을 감소하여, 신뢰성을 향상시킬 수 있다.
이하, 본 발명의 효과를 검증한 실험 결과에 대하여 설명한다.
상기 실시의 형태의 제조 방법에 따라서 작성한 다결정 실리콘 박막 트랜지스터를 샘플로서, 신뢰성의 평가를 행하였다. 신뢰성의 평가 항목으로서는 여러 가지의 것이 있지만, 여기에서는 BT 처리(Bias Temperature, 바이어스 인가 온도 처리) 전후 및 전류 스트레스(온(on)전류 통전에 의한 스트레스) 인가 전후의 Vgs-Ids 특성(게이트 전압에 대한 드레인 전류 특성)의 변동에 착안하였다. 또한, 트랜지스터에 있어서의 Vgs-Ids 특성은 가장 기본적인 전기적 특성의 하나이다.
샘플의 다결정 실리콘 박막 트랜지스터의 구조에 대해서는, ECR-PECVD 법에 의해 형성한 막두께 200nm의 기초 SiO2막, 및 TEOS-PECVD 법을 사용하여 형성한 막두께 120nm의 게이트 SiO2막을 사용하였다. 그리고, 게이트 SiO2막 형성 시의 TEOS-PECVD의 제조 파라미터로서는, TEOS 유량 105sccm, O2유량 5000sccm, 압력 1.2 Torr, 고주파 파워 800W, 온도 350℃, 성장 속도 내지 72nm/분으로 하였다. 또한, 게이트 치수는, W/L(게이트 폭/게이트 길이)=10μm/10μm로 하였다.
[평가항목 1] BT 시험
도 3 내지 도 7은, 웨트어닐 조건(온도, 시간)을 바꾼 샘플에 대한 BT 시험의 평가 결과를 나타내는 것이고, 도 3은 웨트어닐 없음, 도 4는 300℃, 1시간, 도 5는 300℃, 3시간, 도 6은 350℃, 1시간, 도 7은 350℃, 3시간인 경우의 특성을 각각 나타내고 있다. 그리고, BT 처리의 조건은, 기판 온도를 200℃, Vgs=+20V 또는 -20V(단, 게이트에만 전압을 인가하여, 소스 및 드레인은 접지 하였다), 시간을 20초로 하여, BT 처리후의 Vgs-Ids 특성은 재차 실온으로 되돌린 후에 측정하였다. 또한, Vgs-Ids 특성의 측정 조건은, Vds=4V로 하였다.
또한, 각 경우에 있어서의 Vgs-Ids 특성의 변동을 비교하기 위해서, 본 시험에서는 Ids=1nA(1E-9A) 때의 Vgs의 값을 Vth라 정의하고, BT 처리 전후의 Vth의 차이를 「△Vth」로 나타낸다. 또한, 이하의 설명에서는 Vgs=+20V인 경우의 BT 처리를 「+BTS」, Vgs=-20V인 경우의 BT 처리를 「-BTS」라고 한다.
도 3 내지 도 7에 기초하여 각 경우의 △Vth를 구하면, 아래 표와 같이 된다.
ΔVth(+BTS) ΔVth(-BTS) 도면 번호
웨트어닐 없음 -9.0V - 도 3
300℃ 1시간 -7.8V - 도 4
300℃ 3시간 -6.0V - 도 5
350℃ 1시간 +1.0V -0.2V 도 6
350℃ 3시간 +0.1V -0.6V 도 7
표 1로부터 명백한 바와 같이, 웨트어닐 없는 경우에는 △Vth가 -9V이지만, 300℃, 1시간의 웨트어닐을 가하면 △Vth는 -7.8V로 약간 작게되고, 어닐시간을 그대로 3시간으로 연장하면 △Vth는 -6V까지 작게 된다. 다음에, 350℃, 1시간의 웨트어닐을 가하면, △Vth는, +BTS, -BTS인 경우에서 각각, +1V, -0.2V가 되고, 300℃의 웨트어닐에서의 값에 비하여, △Vth의 값을 대단히 작게 할 수 있었다. 또한, 어닐 시간을 3시간으로 연장하면, +BTS, -BTS의 경우 모두 △Vth의 값을 1V 미만으로 할 수 있었다. 따라서, 본 시험 결과로부터, 300℃, 1시간의 웨트어닐에 의해서 △Vth의 값이 작게 되기 시작하고, 특히 웨트어닐의 온도를 350℃, 시간을 적어도 1시간 이상으로 하면, BT 처리 전후의 Vth의 변동을 1V 이하로 억제할 수 있다는 것을 알았다.
[평가항목 2] 전류 스트레스 시험
본 실험에 있어서도, 다결정 실리콘 박막 트랜지스터의 구조에 관해서는, 상기 BT 시험인 경우와 같은 샘플을 사용하였지만, 게이트 치수만은 W/L=100μm/10μm로 하였다.
도 8 내지 도 12는, 웨트어닐 조건(온도, 시간)을 바꾼 샘플에 대한 전류 스트레스 시험의 평가 결과를 나타내는 것이고, 도 8은 웨트어닐 없음, 도 9는 300℃, 1시간, 도 10은 300℃, 3시간, 도 11은 350℃, 1시간, 도 12는 350℃, 3시간인 경우의 특성을 각각 나타내고 있다. 그리고, 전류 스트레스의 인가조건은, Vgs=+15V, Vds=+12V(소스는 접지)는 고정, 통전 시간을 30초, 1분, 5분, 15분, 30분, 60분으로 바꿔, 각각의 경우에 통전 종료 후에 Vgs-Ids 특성을 측정하였다. 또한, Vgs-Ids 특성의 측정 조건은, Vds=4V로 하였다.
전류 스트레스 시험인 경우, 전체의 경향으로서 말할 수 가 있는 것은, 통전시간을 0으로부터 점차로 증가시켜가면, 30초의 통전후, 초기의 Vgs-Ids 특성 곡선으로부터 곡선의 구배가 완만하게 되는 방향으로 특성이 일단 변화하고, 또한 통전시간을 연장함에 따라서 초기의 특성 곡선의 방향으로 재차 되돌아간다라는 특징이 있다는 것을 알았다. 이 특징적인 특성 곡선의 변동에 착안하면, 도 8 내지 도 10으로부터 명백한 것 같이, 300℃, 1시간의 웨트어닐에서는 어닐 없는 경우와 같이 변동의 정도가 크지만, 어닐 시간을 3시간으로 늘리면 변동의 정도가 약간 작게 된다는 것을 알았다. 다음에, 도 11, 도 12로부터 명백한 바와 같이, 350℃, 1시간의 웨트어닐을 가하면 특성 곡선의 변동은 대단히 작게 되고, 어닐 시간을 3시간으로 하면 특성 곡선은 거의 변동하지 않게 된다. 따라서, 본 시험 결과로부터, 300℃의 웨트어닐에 의해서 특성 곡선의 변동이 작게 되기 시작하고, 특히 웨트어닐의 온도를 350℃, 시간을 적어도 1 시간 이상으로 하면, 전류 스트레스 인가 전후의 Vgs-Ids 특성 곡선의 변동을 충분히 작게 억제할 수 있다는 것을 알았다.
이들 BT 시험, 전류 스트레스 시험의 결과로부터, 게이트 절연막을 통해서 소스, 드레인 영역 및 채널 영역에 대향하는 게이트 전극을 형성한 후에 실시하는 웨트어닐의 조건으로서, 온도를 300℃ 이상, 바람직하게는 350℃ 이상, 시간을 적어도 1 시간 이상으로 하면, 웨트어닐을 실시하지 않은 종래의 제조 방법인 경우와 비교하여, 전기적 특성의 변동을 작게 억제할 수 있어, 신뢰성의 향상이 가능하다는 것이 실증되었다. 또한 웨트어닐의 온도는, 500℃ 이상으로 하면, 실리콘 산화막에 매립된 수소가 빠질 가능성이 있기 때문에, 300℃ 내지 500℃ 이내로 하는 것이 바람직하다.
또한 웨트어닐을 행하는 장치에 대하여 설명한다. 웨트어닐은, 상술한 바와 같이 온도를 300℃이상, 바람직하게는 350℃ 이상으로서, 적어도 1 시간 이상 행하여지지만, 여기에서는 핫플레이트를 사용하여 웨트어닐하는 구조예와, 핫월형 장치를 사용하여 웨트어닐하는 구조예에 대하여, 도면을 사용하여 설명한다.
도 22는 핫플레이트를 사용하여 웨트어닐하는 개념도이다.
도 22에 있어서, (201)은 핫플레이트이고, 핫플레이트의 온도는 300℃ 이상, 바람직하게는 350℃ 이상으로 유지되어 있다. 핫플레이트(201)상에, 게이트 절연막 등(기초 절연막, 층간 절연막)의 실리콘 산화막이 형성된 글라스 기판(202)을 배치하고, 글라스 기판(202)과 물이 들어간 용기(204)를 석영 용기(203)로 덮은 상태에서 1 시간 이상 유지한다. 이 때, 글라스 기판(202)은 핫플레이트(201)에 접하고 있기 때문에 핫플레이트(201)의 온도에 의해 350℃ 정도로 유지되고 있다. 또한 석영 용기(203)내는, 물의 기화열에 의해 100℃ 정도로 유지된 상태가 된다. 상기 방법으로 웨트어닐을 행한 경우, 실리콘 산화막에 수분(H20)이 침입하고 있고, 불안정한 결합을 가지는 실리콘 산화막의 약한 결합이 끊어지고, 동시에 그 장소가 -OH 기로 채워지게 되어, 실리콘 산화막의 막 질을 개선할 수 있다.
도 23은 핫월형 장치를 사용하여 웨트어닐하는 개념도이다. 도 23에 있어서, 핫월형 장치의 석영 반응실(301)의 중앙부 부근의 석영 포트(302)에 안내홈(304)이 설치되어 있다. 이 안내홈에 게이트 절연막 등의 실리콘 산화막이 형성된 기판(303)을 수평으로 설치한다. 도 23에서는 글라스 기판(303)은 수평으로 배치되어 있지만, 이것에 한정되지 않고 수직 혹은 경사 상태로 설치하는 것도 가능하다. 석영 반응실(301)의 외측에는 화로 히터(305)가 설치되어 있다. 이 화로 히터(305)에 의해 석영 반응실(301)내를 소정의 온도로 승온시킬 수 있다. (306)은 가스 도입 장치이고, 석영 반응실(301)내에 도입하는 가스의 유량을 조절할 수 있다. (307)은, 석영 반응실(301)에 설치된 배기 장치이며, 석영 반응실(301)내의 가스를 배기함과 동시에 석영 반응실(301)내의 압력을 일정하게 조절하는 것이 가능하다. 또한, 이 배기 장치(307)는 펌프로 구성하는 것도 가능하고, 그 경우는 석영 반응실(301)내의 가스의 치환을 신속히 행하는 것이 가능하게 된다.
상기의 핫월형 장치의 주사 순서의 일례를 설명한다. 우선 석영 반응실(301)내를 화로 히터(305)에 의해 300℃ 내지 500℃, 바람직하게는 350℃ 정도로 승온시키고, 또한 가스 도입 장치(306)로부터 질소를 도입하여, 석영 반응실(301)내의 대기를 제거한다. 석영 반응실(301)이 350℃ 정도 등의 소정의 온도가 된 후, 질소 가스를 계속하여 도입하면서, 게이트 절연막 등의 실리콘 산화막이 형성된 글라스 기판(303)을 석영 반응실(301)에 삽입한다. 글라스 기판(303)을 삽입후, 글라스 기판(303)이 350℃ 등의 소정의 온도로 될 때까지 유지한다. 그 후, 가스 도입 장치(306)를 통해서 석영 반응실(301)에 도입되는 가스를 질소로부터 수증기로 전환한다. 수증기는, 물의 버블링에 의해서 발생시켜도 좋고, 수소와 산소의 연소에 의해서 발생시켜도 좋다. 어느 쪽의 경우라도, 가스 도입 장치(306)로부터 석영 반응실(301)에 도입되는 수증기는 물의 분압이 10 Torr 이상의 분위기인 것이 바람직하다. 석영 반응실(301)에 도입되는 가스는, 배기 장치(307)로부터 배기 되고, 석영 반응실(301)내는 소정의 압력, 예를 들면 대기압으로 유지된다. 이렇게 하여 글라스 기판(303)은, 300℃ 이상 온도로, 소정의 시간, 예를 들면 1 시간 내지 3 시간 유지되고, 웨트어닐된다. 웨트어닐 종료후, 가스 도입 장치(306)를 통해서 석영 반응실(301)에 도입되는 가스를 수증기로부터 산소 혹은 질소 등으로 전환하여, 석영 반응실(301)내의 수증기를 배기 장치(307)로부터 배기함으로써, 석영 반응실(301)내의 이슬이 맺히는 것을 억제한다. 그 후, 글라스 기판(303)을 석영 반응실(301)로부터 꺼낸다.
상기 핫월형 장치를 사용한 경우는, 핫플레이트를 사용한 경우와 비교하여, 수증기의 유량의 컨트롤이 용이하고, 또한 글라스 기판의 온도를 균일하게 할 수 있고, 더욱이 석영 반응 실내를 300℃ 이상의 고온으로 유지하는 것이 가능하게 되기 때문에, 보다 실리콘 산화막의 막 질을 개선하는 것이 가능하게 된다. 실험 결과, 상기 핫플레이트를 사용한 경우의 실리콘 산화막의 전체 스핀 밀도가 9×1017(spins/cm3)인 것에 대하여, 핫월형 장치를 사용하여 물의 분압을 10 Torr 이상으로 한 경우의 실리콘 산화막의 전체 스핀 밀도는 3×1017(spins/cm3)으로 되어, 핫월형 장치를 사용한 쪽이 스핀 밀도가 약 1/3로 감소하고 있다는 것을 알았다. 이와 같은 핫월형 장치를 사용하여 웨트어닐한 경우는, TFT의 신뢰성도 크게 향상하였다.
또한, 본 발명의 기술 범위는 상기 실시의 형태에 한정되지 않고, 본 발명의 취지를 벗어나지 않는 범위에서 여러 가지의 변경을 할 수 있다. 예를 들면 상기 실시의 형태에서는 박막 트랜지스터의 형태로서 톱게이트형 박막 트랜지스터의 예를 들었지만, 게이트 전극이 하측, 실리콘 박막이 상측에 위치하는 버텀게이트형 박막 트랜지스터에 본 발명을 적용할 수도 있다. 또한, 실리콘 박막으로서는, 다결정 실리콘에 한정되지 않고, 비정질 실리콘을 이용해도 좋다. 그리고, 상기 실시의 형태에서 사용한 각종 막의 막두께, 각 공정의 제조 조건 등의 구체적인 수치에 관해서는, 적당히 설계 변경이 가능하다.
또한, 상기 실시의 형태에 있어서는, 게이트 절연막을 통해서 소스, 드레인 영역 및 채널 영역에 대향하는 게이트 전극을 형성한 후에 웨트어닐을 행하는 것으로 하였지만, 이것에 덧붙여, 기초 SiO2막 형성후, 게이트 SiO2막 형성후, 층간 절연막 형성후 등에 웨트어닐을 추가하여도 좋다. 이들의 실리콘 산화막 형성 직후에 웨트어닐을 행하는 경우, 수분이 단 시간에 실리콘 산화막에 침입하기 때문에, 예를 들면 몇 분(分) 이상처럼 어닐 시간을 보다 단축하여도 같은 효과를 얻을 수 있다.
상술의 박막 트랜지스터 제조 방법을 사용하여 형성된 액정 표시 장치 등의 액티브 매트릭스 기판의 구성 예를 도 15에 나타낸다.
도 15는, 실리콘 박막에 의한 상보형 박막 트랜지스터 구조의 소스선 드라이버 회로(812) 및 게이트선 드라이버 회로(821)와 화소 매트릭스(822)가 동일한 투명 기판 상에 형성된 액티브 매트릭스 기판(811)의 구성을 나타낸 도면이다. 소스선 드라이버 회로(812)는 시프트 레지스터(813), 박막 트랜지스터로 구성되는 샘플 홀드 회로(817,818,819), 및 비디오 신호 버스(814,815,816)를 포함하며, 게이트선 드라이버 회로(821)는 시프트 레지스터(820) 및 필요에 따라서 버퍼(823)를 포함한다. 또한, 화소 매트릭스(822)는, 상기 소스선 드라이버 회로(812)에 접속되는 복수의 소스선(826,827,828), 게이트선 드라이버 회로(821)에 접속되는 복수의 게이트선(824,825) 및 소스선과 게이트선에 접속된 화소(833,833)를 포함한다. 상기 화소는 TFT(829) 및 액정 셀(830)을 포함하며, 상기 액정 셀(830)은 화소 전극과 대향전극(831)과 액정으로 구성된다. 또한, 상기 시프트 레지스터(813 및 820)는 소스선 및 게이트선을 순차 선택하는 기능을 가지는 다른 회로, 예를 들면 카운터 및 디코더로 대용하더라도 지장이 없다. 소스선 드라이버 회로의 입력 단자(834,835,836)에는, 각각 클럭 신호(CLX), 스타트 신호(DX), 비디오 신호(V1,V2,V3)가 입력되고, 게이트선 드라이버 회로의 입력 단자(837,838)에는, 각각 클럭신호(CLY), 스타트 신호(DY)가 입력된다.
또한, 상술의 액티브 매트릭스 기판을 사용하여 제조된 액정 표시 장치(액정 표시 패널)의 예에 대하여 설명한다.
액정 표시 장치(액정 표시 패널)는, 예를 들면, 도 16에 도시한 것같이, 백라이트(900), 편광판(922), 액티브 매트릭스 기판(923)과, 액티브 매트릭스 기판상의 드라이버 회로부(9231)와, 액정(924)과, 대향기판(컬러필터기판: 925), 편광판(926)으로 이루어진다.
상술한 실시 예의 액정 표시 장치(액정 표시 패널)를 사용하여 구성되는 전자 기기는, 도 17에 나타내는 표시 정보 출력원(1000), 표시 정보 처리 회로(1002), 표시 구동 회로(1004), 액정 패널 등의 표시 패널(1006), 클럭 발생 회로(1008) 및 전원회로(1010)를 포함하여 구성된다. 표시 정보 출력원(1000)은, ROM, RAM 등의 메모리, 텔레비전 신호를 동조하여 출력하는 동조 회로 등을 포함하여 구성되고, 클럭 발생 회로(1008)로부터의 클럭에 기초하여, 비디오 신호 등의 표시 정보를 출력한다. 표시 정보 처리 회로(1002)는, 클럭 발생 회로(1008)로부터의 클럭에 기초하여 표시 정보를 처리하여 출력한다. 이 표시 정보 처리 회로(1002)는, 예를 들면 증폭·극성 반전 회로, 상전개 회로, 로우테이션 회로, 감마 보정 회로 혹은 클램프 회로 등을 포함할 수 있다. 표시 구동 회로(1004)는, 주사측 구동 회로 및 데이터측 구동 회로를 포함하여 구성되고, 액정 패널(1006)을 표시 구동한다. 전원회로(1010)는, 상술의 각 회로에 전력을 공급한다.
이와 같은 구성의 전자 기기로서, 도 18에 나타내는 액정 프로젝터, 도 19에 나타내는 멀티미디어 대응의 퍼스널 컴퓨터(PC) 및 엔지니어링 워크 스테이션(EWS), 도 20에 나타내는 페이저, 혹은 휴대전화, 워드 프로세서, 텔레비전, 뷰파인더형 또는 모니터 직시형의 비디오 테이프 레코더, 전자 수첩, 전자 탁상 계산기, 자동차 항법 장치, POS 단말, 터치패널을 구비한 장치 등을 들 수 있다.
도 18에 나타내는 액정 프로젝터는, 투과형 액정 패널을 기록 밸브로서 사용한 투사형 프로젝터이고, 예를 들면 3판 프리즘 방식의 광학계를 사용하고 있다.
도 18에 있어서, 프로젝터(1100)에서는 백색 광원의 램프 유닛(1102)으로부터 사출된 투사광이 라이트 가이드(1104)의 내부에서, 복수의 미러(1106) 및 2매의 다이클로익 미러(1108)에 의해서 R, G, B의 3원색으로 나누어지고, 각각의 색의 화상을 표시하는 3매의 액정 패널(1110R, 1110G 및 1110B)로 이끌어진다. 그리고, 각각의 액정 패널(1110R, 1110G 및 1110B)에 의해서 변조된 빛은, 다이클로익 프리즘(1112)에 3방향에서 입사된다. 다이클로익 프리즘(1112)에서는 레드(R) 및 블루(B)의 빛이 90° 구부러지고, 그린(G)의 빛이 직진하기 때문에 각각의 색의 화상이 합성되어, 투사 렌즈(1114)를 통해서 스크린 등에 컬러 화상이 투사된다.
도 19에 나타내는 퍼스널 컴퓨터(1200)는, 키보드(1202)를 구비한 본체부(1204)와, 액정 표시 패널로 이루어지는 액정 표시 화면(1206)을 가진다.
도 20에 나타내는 페이저(1300)는, 금속제 프레임(1302)내에, 액정 표시 기판(1304), 백라이트(1306a)를 구비한 라이트 가이드(1306), 회로기판(1308), 제1, 제2의 실드판(1310,1312), 2개의 탄성 도전체(1314,1316), 및 필름 캐리어 테이프(1318)를 가진다. 2개의 탄성 도전체(1314,1316) 및 필름 캐리어 테이프(1318)는, 액정 표시 기판(1304)과 회로 기판(1308)을 접속하는 것이다.
여기에서, 액정 표시 기판(1304)은, 2매의 투명 기판(1304a,1304b)의 사이에 액정을 봉입한 것으로, 이것에 의해 적어도 도트 매트릭스 형의 액정 표시 패널이 구성된다. 한쪽의 투명 기판에, 도 17에 나타내는 구동 회로(1004), 혹은 이것에 덧붙여 표시 정보 처리 회로(1002)를 형성할 수 있다. 액정 표시 기판(1304)에 탑재되지 않은 회로는, 액정 표시 기판의 외부 부착 회로로 되고, 도 18인 경우에는 회로 기판(1308)에 탑재할 수 있다.
도 20은 페이저의 구성을 나타내는 것이기 때문에, 액정 표시 기판(1304) 이외에 회로 기판(1308)이 필요하게 되지만, 전자 기기용의 하나의 부품으로서 액정 표시 장치가 사용되는 경우에 있어서, 투명 기판에 표시 구동 회로 등이 탑재되는 경우에는, 그 액정 표시 장치의 최소 단위는 액정 표시 기판(1304)이다. 혹은, 액정 표시 기판(1304)을 케이스로서의 금속 프레임(1302)에 고정한 것을, 전자 기기 용의 하나의 부품인 액정 표시 장치로서 사용하는 것도 가능하다. 또한, 백라이트식인 경우에는, 금속제 프레임(1302)내에, 액정 표시 기판(1304)과, 백라이트(1306a)를 구비한 라이트 가이드(1306)를 설치하여, 액정 표시 장치를 구성할 수 있다. 이들을 대신하여, 도 21에 도시하는 것같이, 액정 표시 기판(1304)을 구성하는 2매의 투명 기판(1304a,1304b)의 한쪽에, 금속의 전도막이 형성된 폴리 이미드 테이프(1322)에 IC 칩(1324)을 패키지한 TCP(Tape Carrier Package: 1320)를 접속하여, 전자 기기 용의 하나의 부품인 액정 표시 장치로서 사용하는 것도 가능하다.
또한, 본 발명은 상기 실시 예에 한정되지 않고, 본 발명의 요지의 범위 내에서 여러 가지의 변형실시가 가능하다. 예를 들면, 본 발명은 상술의 각종의 액정 패널의 구동에 적용되는 것에 한정되지 않고, 일렉트로 루미네센스, 플라즈마 디스플레이 장치에도 적용 가능하다.
이상 상세히 설명한 바와 같이, 본 발명의 박막 트랜지스터 제조 방법에 의하면, 게이트 절연막을 통해서 소스, 드레인 영역 및 채널 영역에 대향하는 게이트 전극을 형성한 후에 웨트어닐 처리를 행함으로써, 게이트 절연막을 비롯하는 실리콘 산화막 내의 원자간의 결합이 수분의 작용에 의해 안정화하기 때문에, 박막 트랜지스터의 전기적 특성의 변동이 감소하여, 신뢰성을 향상시킬 수 있다. 특히, 웨트어닐의 조건으로서, 온도를 300℃ 이상, 어닐 시간을 1 시간 이상으로 한 경우, BT 시험, 전류 스트레스 시험 등에 있어서의 Vgs-Ids 특성의 변동을 작게 억제할 수 있었다.

Claims (16)

  1. 전계 효과형 트랜지스터의 게이트 절연막을 통해서 게이트 전극에 대향하는 채널 영역이 비 단결정 실리콘 박막으로 이루어지는 박막 트랜지스터 제조 방법에 있어서,
    상기 게이트 절연막이 실리콘 산화막으로 이루어지고, 상기 게이트 절연막을 형성한 후에, 수분(水分)을 포함하는 분위기 하에서 어닐을 행하는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
  2. 글라스 기판 상에 소스 드레인 영역 및 채널 영역이 되는 비 단결정 실리콘 박막을 형성하는 공정과,
    실리콘 산화막으로 이루어지는 게이트 절연막을 통해서 상기 채널 영역에 대향하는 게이트 전극을 형성하는 공정과,
    상기 소스 드레인 영역에 접속된 소스·드레인 전극을 형성하는 공정과,
    그리고나서 수분을 포함하는 분위기 하에서 어닐을 행하는 공정을 포함하는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
  3. 제 1 또는 제 2 항에 있어서, 상기 게이트 절연막을 ECR-PECVD 법 혹은 TEOS-PECVD 법에 의해 형성하는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
  4. 제 1 항 내지 3 항 중 어느 한 항에 있어서, 상기 수분을 포함하는 분위기 하에서의 어닐을 온도 300℃ 이상, 시간 1시간이상의 조건으로 행하는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
  5. 제 1 항 내지 4 항 중 어느 한 항에 있어서, 상기 비 단결정 실리콘 박막 또는 상기 게이트 전극을 덮는 실리콘 산화막으로 이루어지는 층간 절연막을 형성하는 공정을 가지며, 상기 층간 절연막을 형성한 후에 수분을 포함하는 분위기 하에서 어닐을 행하는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
  6. 제 5 항에 있어서, 상기 층간 절연막이 TEOS-PECVD 법에 의해 형성된 실리콘 산화막인 것을 특징으로 하는 박막 트랜지스터 제조 방법.
  7. 제 2 항에 있어서, 상기 글라스 기판 상에 실리콘 산화막으로 이루어지는 기초 절연막을 형성하고, 상기 기초 절연막 상에 상기 비 단결정 실리콘 박막을 형성하는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
  8. 제 7 항에 있어서, 상기 기초 절연막을 형성한 후에 수분을 포함하는 분위기 하에서 어닐을 행하는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
  9. 제 7 항 또는 제 8 항에 있어서, 상기 기초 절연막을 ECR-PECVD 법 혹은 TEOS-PECVD 법에 의해 형성하는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
  10. 제 7 항 내지 제 9 항 중 어느 한 항에 있어서, 상기 기초 절연막의 막 두께를 100 내지 500nm로 하는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
  11. 제 1 항 내지 제 10 항 중 어느 한 항에 기재된 박막 트랜지스터 제조 방법에 의해 구성된 것을 특징으로 하는 액정 표시 장치.
  12. 제 1 항 내지 제 10 항 중 어느 한 항에 기재된 박막 트랜지스터 제조 방법에 의해 구성된 것을 특징으로 하는 전자 기기.
  13. 기판 상에 게이트 전극과, 실리콘 산화막으로 이루어지는 게이트 절연막을 통해서 상기 게이트 전극에 대향하여 형성된 비 단결정 실리콘 박막으로 이루어지는 채널 영역을 가지는 박막 트랜지스터 제조 방법에 있어서,
    상기 게이트 절연막이 형성된 기판을 핫월형 장치 내에 삽입하여, 수증기를 포함한 분위기에서 어닐하는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
  14. 제 13 항에 있어서, 상기 수증기를 포함한 분위기에서의 어닐을 물의 분압이 10 Torr 이상인 분위기에서 행하는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
  15. 제 13 항 또는 제 14 항에 있어서, 상기 수증기를 포함한 분위기에서의 어닐을 온도 300℃ 내지 500℃의 조건에서 행하는 것을 특징으로 하는 박막 트랜지스터제조 방법.
  16. 제 13 항 또는 제 14 항에 있어서, 상기 수증기를 포함한 분위기에서의 어닐을, 온도 300℃ 내지 500℃, 시간은 1시간 이상의 조건에서 행하는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
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