WO1991020075A1

WO1991020075A1 - Flat displaying device and device for driving displaying elements

Info

Publication number: WO1991020075A1
Application number: PCT/JP1991/000785
Authority: WO
Inventors: Youichi Imamura
Original assignee: Seiko Epson Corporation
Priority date: 1990-06-18
Filing date: 1991-06-11
Publication date: 1991-12-26
Also published as: DE69130105T2; USRE40504E1; EP0487742A1; KR960004651B1; JP3123077B2; EP0487742B1; KR920702524A; JP3139496B2; DE69130105D1; EP0872793A1; JP2000194312A; HK1014597A1; JP2000194335A; EP0872793B1; DE69133551T2; JP3139495B2; EP0487742A4; SG63562A1; DE69133551D1

Description

明細書フラット表示装置及び表示体駆動装置技術分野

この発明は、液晶表示（ L C D ) , プラズマ表示パネル（ P D P ) 等のフラットディスプレイやその応用装置に閬し、更に詳細には. 表示体モジュール部とその表示を制御する表示制御部とが分離配置された形態を有するフラット表示装置及び表示体駆動装置に関する, i o

発明の背景

従来、所謂ラップトップ型と称される可搬型パーソナル ' コンビユータゃワードプロセッサなどは一般に開閉式のフラットディスプレイ部を有しており、それらに搭載される中 ·大型の液晶表示装置は、図 9に示すように、装置本体側に内蔵された液晶表示制御部 1 0 と開閉蓋の内側に設けられたフラット状の液晶表示モジュール部 2 0 とからなる分離独立した配置構成である。液晶表示制御部 1 0 は、液晶モジュール ' コントローラ 1 2や図示しないマイクロ ' ブロセッサ . ユニット（M P U ) を有しており、この液晶モジュール 0 ' コントローラ 1 2は液晶表示モジュール部 2 0側に対し各種の制御信号及びク口ック信号を供給する。液晶表示モジュール部 2 0は、例えば単純マトリクス型の液晶表示パネル（マトリクス液晶表示素子） 2 2 と、このパネル 2 2 の周辺（額縁）領域に T A B実装された信号電極駆動回路（ X ドライバ） 2 4及び走査電極駆動回路（ Y ドライバ） 2 6 と、高圧の液晶駆動電圧（基準電圧） V。〜 V ₅ を発生する液晶電源回路 2 8 とを有している。信号電極駆動回路 2 4 は複数の信号電極ドライバ半導体集積回路 2 4 , 〜2 4 _m のカスケ一ド接続として構成され、例えば信号電極の総数 M本に対し画面 1 ラィン分ずつドライバ出力を供給する。即ち、データ信号 D 0〜D 7 は画素クロック（シフトクロックパルス） X S C Lによって次々に信号電極駆動回路 2 4内のシフトレジスタに取り込まれ、面面 1 ライン分の信号（Mビット）が取り込まれた時点で、走査線同期信号 Y S C L (データ信号ラッチクロック L P ) によってシフトレジスタ内のデータ信号が並列的にデータラッチ回路へ送られ、データ信号の直 · 並列変換が行われる。そのデータラッチ回路では、 1 ラィン分の信号電圧を 1走査期間にわたって保持し、その信号電圧に基づいて選択スィツチ回路が信号電極に接続されたドライバ出力電圧を選択又は非選択状態のいずれかに設定する。交流化クロック F Rは直流駆動による液晶素子の劣化を防止するために上記の各電圧を交流波形にするクロックである。強制ブランク表示信号 S は液晶画面を強制的にブランク表示状態とするための信号である。走査電極駆動面路 2 6は複数の走査電極ドライバ半導体集積回路 2 6 , 〜2 6 » のカスケード接続として構成され、例えば走査電極総数 N 本のうち 1本だけに選択電圧を、他の（ N— 1 ) 本の走査電極に非選択電圧を付与するように動作する。走査スタートパルス（フレームスタート信号） S Pによって 1走査線期間が開始され、走査線同期信号 Y S C L (データ信号ラッチクロック L P ) の入来する毎に選択電圧が第 1行目の走査電極から第 N行目の走査電極に次々に印加される（線順位表示）。また液晶表示モジュール部 2 0側に配置された液晶電源面路 2 8 は信号電極駆動回路 2 4及び走査電極駆動回路 2 6の選択スィッチが選択すべき複数の液晶駆動電圧 V。〜 v ₅ を生成するもので、強制ブランク表示信号 Tによってパワーォン /オフ状態に設定される。

ところで、装置本体側に内蔵された液晶表示制御部 1 0 と開閉蓋の内側に設けられたフラット状の液晶表示モジュール部 2 0 とは一般にヒンジ結合の可動部を介してフレキシブル · ケーブル 3 0で接続されている。そのため、フラ 'ント状の液晶表示モジュール部 2 0 側の開閉蓋が開閉されるたびにケーブル 3 0 自体が屈曲し、物理的要因からどうしてもケーブル 3 0の信号線の損傷又は断線を招来し

1 0 易い。信号線の一部が断線すると、例えば液晶表示バネル 2 2に直流電圧（直流成分）が印加されたままの状態で、交流駆動されない事態が発生し、他の部品と比べて高価で交換の困難な液晶表示パネル 2 2の劣化を惹起することがある。このような液晶劣化は寿命や表示品質の阻害要因であり、視認性を基調とするディスブレイ装置にとつて重要な問題である。ここに、液晶モジュール ' コントローラ 1 2から液晶表示モジュール部 2 0側に供給される信号のうち液晶表示パネル 2 2の直流駆動劣化を引き起こす可能性のある信号としては、走査スタートパルス S P, 走査線同期信号 Y S C L (データ信号ラッチクロック L P ) , 交流化クロック F R及びロジック側

Z 0 電源電圧 V_ccである。また液晶モジュール ' コントローラ 1 2及びマイクロ . プロセッサ . ユニット（M P U) に何らかの動作異常が発生した場合でも、上記の各信号の異常が引き起こされ、上述と同様の事態が発生するおそれもある。

ところで、このような液晶表示体の直流駆動の問題を敷衍すると、

Z 5 液晶モジュール部側における信号異常の問題に一般化できる。また壁掛けテレビジョンを想定した場合、表示制御部と表示パネルとは遠隔配置にあることから、信号の停止もさることながら、信号レべルの減衰等や雑音の影響により表示品質劣化の問題も提起される。また、液晶ディスプレイに限らず、プラズマ ' ディスプレイにおいても問題となる。

そこで、本発明の課題としては、上述の問題点に鑑みて、表示制御部側から表示体モジュール部側に供給される信号の異常に起因する表示パネルの直流駆動等による表示特性劣化を防止可能のフラット表示装置及び表示体駆動装置を提供することにある。

1 o

発明の開示

一般に、表示体モジュール部とその表示を制御する表示制御部とが分離配置されたフラット表示装置においては、表示体モジュール側は表示制御部からの制御信号等に追従して受動的動作を実行するが、本発明においては、信号管理制御手段を有する自律信号系が採用されている。この信号管理制御手段の構成要素のすべてを表示体モジユール部側に設けることもできる力く、表示体モジュール部側と表示制御部とに分担配置することもできる。

このような信号管理制御手段は、表示制御部側から転送される第

Z 0 1 の信号の異常発生を検出する信号検出手段と、その出力に基づいて表示体モジュール部側の信号形態を変更処理するシーケンス処理手段とを有する構成とされている。信号の異常とは信号の停止，論理振幅の減少，混信などを指すが、典型的な例としては信号の停止が挙げられる。またフラット表示装置としては液晶表示装置やブラズマ · ディスプレイ装置を挙げることができる。信号検出手段の具体的な構成としては第 1 の信号の停止を検出する信号停止検出手段であり、シーケンス処理手段はその出力を基に表示体駆動手段の表示体パネルへ供給すべき表示体印加電圧を零に設定制御する強制停止制御手段である。第 1 の信号が表示体モジュール側で停止すると、これが信号停止検出手段で検出される。これにより強制停止制御手段が表示体駆動手段を制御し、その駆動手段は表示体印加電圧を零に設定する。従って、クロック等の第 1 の信号が停止した場合でも、液晶等の表示体の直流駆動が回避されるので、表示特性の劣化を防止することができる。

更に具体的な強制停止制御手段としては、信号停止検出手段の出力により表示制御部側から転送される第 2の信号を遅延させる第 1 の信号遅延手段を有し、その出力に基づいて表示体駆動手段の表示ォンノオフを制御するような構成を採用することができる。かかる構成によれば、検出信号の発生により速やかに液晶パネルの表示をオフ状態に設定できることは勿論であるが、第 1 の信号が再開された場合、その時点で表示ォンの状態が再スタートするのではなく、第 2の信号の周期を基準として決定される所定の時間が経過した後、表示ォン状態に表示体躯動手段が設定制御される。このような時間差的な表示体駆動手段の制御方式は、ラッシュ電流から誘起される電源異常による異常駆動を防止でき、電源負荷の軽減と電源回路の簡略化を図ることができる。この信号遅延手段は、フレームスタート信号を第 2の信号として入力され、検出手段の出力を基にセット . リセットされる N段の Dフリップ . フロップとすることが望ましい。かかる場合の遅延時間はフレーム周期を単位として決定される。信号管理制御手段を液晶モジュール側に複数配置する構成も採用できる。かかる場合には、複数種類の信号の停止を同時に検出することができる。そして、強制停止制御手段にその出力を制御する第 3 の信号の制御端子を設けることにより、複数の信号管理制御手段をカスケード接続することができる。かかる場合は、いずれかの被検出信号が停止したときには、表示体駆動手段に対する表示オフの制御が可能となる。

更なるラッシュ電流に基づく異常駆動による表示体の劣化を防止するためには、表示体駆動電圧を発生すべき表示体電源手段のパヮーォン Zオフを制御する電源制御手段を表示体モジュール部側に設けることが望ましい。この電源制御手段は検出手段の出力に対応して表示体電源手段のパワーォン Zオフを制御するものである。このようにすることによって、第 1の信号の発現が表示体モジュール部側で確認された後、表示体電源手段がパワーオンになる。具体的な電源制御手段としては、検出手段の出力により表示制御部側から転送される第 2 の信号を遅延させる第 2 の信号遅延手段を有し、その出力に基づいて表示体電源手段のパワーォンノオフを制御するような構成を採用することができる。かかる構成によれば、第 1の信号の出力が確認され、第 2の信号の周期を基準として決定される所定の時間が経過した後、表示体躯動手段が付勢される。このため、初期時における液晶の直流駆動を防止することができる。そして、電源制御手段が表示ォン /オフ信号を第 2の信号として入力され、検出手段の出力によりセット · リセッ卜される M ( < N ) 段の Dフリッブ · フロップである場合には、表示体電源手段が付勢された後、表示体駆動手段が表示ォン状態となる。これもラッシュ電流の軽減に寄与する。但し、 M , Nは正の整数である。以上のような構成に係る信号管理制御手段は、表示体モジュール部側のガラス基板等に設けられているが、表示体モジュール部側に実装される表示体駆動装置の回路に組み込むことができる。つまり - 信号管理制御付きの表示体駆動手段として実現できる。従来の表示 5 体駆動手段はドライバ L S I として構成されている力、'、このような信号管理制御付きの表示体駆動手段も半導体集積回路として構成し得る。ドライバ L S I のうち Y ドライバ L S I は X ドライバ L S I に比して入出力配線の本数が少ないことを考慮すれば、信号管理制御付きのドライバ L S I としては Y ドライバとすることが有利であ

, ο る。また液晶表示装置は単純マトリクス方式とアクティブ ' マトリクス方式に大別できるが、この信号管理制御付きのドライバ L S I は走査ドライバ又はゲートドライバとすることが望ましい。図面の簡単な説明

, 5 図 1 は本発明の実施例 1 に係る液晶表示装置の全体構成を示すブ口ック図である。

図 2 は同実施例における各走査ドライバの信号管理制御部の構成とドライバ間の接続関係を示す回路図である。

図 3は同実施例における走査ドライバの走査電極駆動セルを示す 0 回路図である。

図 4 は同実施例の動作を説明するための液晶表示モジユール部における各種信号の関係を示すタイミングチャート図である。

図 5 は本発明の実施例 2に係る液晶表示装置の全体構成を示すブロック図である。

5 図 6 は同実施例における各走査ドラィバの信号管理制御部の構成とドライバ間の接続関係を示す回路図である。

図 7は同実施例における液晶電源回路の構成を示す回路図である。図 8は同実施例の動作を説明するための液晶表示モジュール部における各種信号の関係を示すタイミングチャート図である。

図 9は従来の液晶表示装置の構成を示すプロック図である。発明を実施するための最良の形態

次に、本発明の実施例を添付図面に基づいて説明する。

(実施例 1 )

図 1 は本発明の実施例 1に係る液晶表示装置の全体構成を示すブロック図である。なお、図 1 において図 9に示す部分と同一部分には同一参照符号を付し、その説明は省略する。

この実施例における液晶表示モジュール部 4 0の走査電極駆動回路（ Y ドライバ） 4 6を構成する走査ドライバ半導体集積回路（ L S I ) 4 6 , 〜 4 6„ は信号管理制御部 4 7を有している。第 1 の走査ドライバ半導体集積回路 4 6 , の信号管理制御部 4 7 , は端子 C K B 1 に印加される走査線同期信号 Y S C L (データ信号ラッチクロック L P ) の停止を検出する。第 2の走査ドライバ半導体集積回路 4 6 2 の信号管理制御部 4 7 z は端子 C K B 2に印加される走查スタートパルス（フレームスタート信号） S Pの停止を検出する < 第 n (例えば第 3 ) の走査ドライバ半導体集積回路 4 6„ の信号管理制御部 4 7„ は端子 C K B nに印加される交流化クロック F の停止を検出する。それぞれの信号管理制御部 4 7 , 〜 4 7„ は信号停止検出制御端子 S i 〜S _n 及び信号停止検出端子 Τ 〜Τ _η を有している。第 1 の走査ドライバ半導体集積回路 4 6 , の信号管理制御部 4 7 , の信号停止検出制御端子 S , には通常高レベル電圧の強制ブランク表示信号 D F Fが制御回路 1 0側から供給され、その信号停止検出端子 Τ , は第 2 の走査ドライバ半導体集積回路 4 6 の信号管理制御部 4 7 ₂ の信号停止検出制御端子に接続されている。また第 2の走査ドライバ半導体集積回路 4 6 の信号管理制御部 4 7 の信号停止検出端子 Τ _Ζ は次段の信号停止検出端子（例えば第 ηの信号管理制御部 4 7„ の信号停止検出制御端子 S _n ) に接続されている。そして第 nの信号管理制御部 4 7„ の信号停止検出端子 T _N は走查ドライバ 4 6 , 〜 4 6 _η 及び信号ドライバ 2 4 , 〜 2 4„ の強制ブランク制御端子に接続されている。

各走査ドラィバの信号管理制御部 4 7 , 〜 4 7 _η は、図 2に示すように、カスケ一ド接続されており、各信号管理制御部 4 7 , 〜4 7 „ の構成は同一である。信号管理制御部 4 7 , の被検出信号は端子 C K B , に印加されるデータ信号ラッチクロック L Ρ、信号管理制御部 4 7 の被検出信号は端子 C Κ Β ₂ に印加される走査スタートバルス（フレームスタート信号） S Ρで、信号管理制御部 4 7 „ の被検出信号は端子 C Κ Β„ に印加される交流化クロック F Rである。

ここで、信号管理制御部 4 7 , に着目してその構成を説明する。信号管理制御部 4 7 , は、被検出信号の停止を検出する信号検出手段としての信号停止検出回路 4 8 と、信号遅延回路 4 9及び論理回路 5 0からなるシーケンス処理回路 5 1を有している。

信号停止検出回路 4 8 は、被検出信号としてのラッチクロック L Ρによってスィツチングしトランスファーゲートを構成する第 1 の Ν型 M O S トランジスタ Τ Γ , , そのラッチクロック L Pの位相を反転させるインバータ > そのラッチクロック L Pの逆位相信号によってスィツチングしトランスファーゲートを構成する第 2 の N型 M O S トランジスタ Τ Γ ₂ , 第 1 の Ν型 M O S トランジスタ T r , の開閉動作によって充放電する第 1のキャパシタ C , 第 2 の N型 M O S トランジスタ T r _z の開閉動作によって充放電する第 2のキャパシタ C ₁₂, このキヤバシタ C ₁₂の電荷を放電する放電抵抗1^ , 及び第 2のキャパシタ C _{1 Z}の充電電圧と闞値 V_THとを比較して充電レベル判定信号を出力するィンバータ I N V₂ から構成されている。第 1の N型 M O S トランジスタ T r , とィンバータ I Ν V , 及び第 2の Ν型 Μ 0 S トランジスタ T r _ζ は直列の排他的開閉回路を構成している。そして第 1の Ν型 M O S トランジスタ Τ _{Γ Ι} は第 1 のキャパシタ C Hに対する選択的充電スィツチを構成し、また第 2の N型 M 0 S トランジスタ T r ₂ は第 1 のキャパシタ C _t ,の電荷を第 2のキャパシタ C ₁₂へ分配転送する選択的充電スィツチを構成している。

信号遅延回路 4 9は、インバータ I N V_z の出力に接続されたリセット端子^"及び接地された入力端子 S "を有し、フレームスタート信号 S Pをクロック入力 C Kとする D型フリップ · フロップ 4 9 a と、ィンバータ I N V₂ の岀力に接続されたリセット端子 R及びフリップ · フロップ 4 9 aの出力 Qに接続された入力端子^を有し、フレームスタート信号 S Pをクロック入力とする D型フリップ ' フロップ 4 9 bとから構成されている。論理回路 5 0 は制御面路 1 0 からの強制ブランク信号 D F Fとフリップ ' フロップ 4 9 bの Q出力を 2入力とするアンド回路 A N Dから構成されている。

図 3は走査ドライバ 4 6 , の信号管理制御部 4 7 , を除く通常の走査電極駆動回路（論理部）を示す回路図である。この論理部には多数の走査電極に対応して線順位で電圧を印加する多ビットの走査電極駆動セル 4 6 , 4 6.₂ · · ' がアレイ状に作り込まれている, 図 3 では第 1 ビットと第 2 ビットの走査電極駆動セル 4 6 , , , 4 6₁₂及びその周辺回路が示されている。

ここで走査電極駆動セル 4 6 ,，に着目してその構成を説明すると- この走査電極駆動セル 4 6 Ηは、フレームスタート信号 S Pによつて起動し走査同期信号 Y S C Lの入来毎に次段へそのフレームスタ一ト信号 S Ρを転送するシフトレジスタにおける D型フリップ ' フコップ 4 6 a と、そのビット選択出力 Qに第 nの走査ドライノ 4 6„ の端子 T_n から供給される強制ブランク表示信号を加味して論理演算する行単位強制ブランク表示制御回路 4 6 b と、その出力を口ジック系電源電圧（ V_cc- 5 V ) から高電圧系の論理振幅に変換する行単位電圧レベルシフト回路 4 6 c と、交流化クロック F

Rに強制ブランク表示信号 5 を加味して論理演算する総行強制ブランク表示制御回路 4 6 d と、その交流化クロック F Rをロジック系電源電圧（ V_cc= 5 V ) から高電圧系の論理振幅を持つ高圧交流化クロック F R_H に変換する交流化ク口ック用の電圧レベルシフト回路 4 6 e と、その高圧交流化クロック F R_H を逆相の高圧交流化クロック F¥_H に反転させる正逆 2相クロック生成回路 4 6 f と、高圧交流化クロック F R_H , 逆相の高圧交流化クロック _H の対と行単位電圧レベルシフト回路 4 6 c の出力 0, 0"の対とから交鎖的組み合せで 4つの選択制御信号〜 C₄ を発生する選択制御信号生成回路 4 6 g と、各選択制櫛信号 C , , C₂ , C ₃ , C₄ によつて走査電極駆動電圧 V₅ , V , , V。 > v ₄ を択一的に走査電極へ伝達供給する選択スイッチ 4 6 hとから構成されている。ここで. 行単位強制ブランク表示制御回路 4 6 bと総行強制ブランク表示制御面路 4 6 dとは強制ブランク表示制御面路を構成している。なお.

I N v ₃ は強制ブランク表示制御信号 ϋ の行単位強制ブランク表示制御面路 4 6 bに対して論理を合わせるィンバータである。

次に、本実施例の動作に関し図 4をも参照しつつ説明する。時点 t 0 において液晶表示装置のロジック電源 V _{c c}が投入されると、従来と同様に、液晶モジュールコントローラ 1 2のパワーオンリセット端子 R Sに数// s〜数 m s のパルス幅のリセット信号が M P U (

1 o 図示せず）側から供給され、液晶モジュールコントローラ 1 2が初期化される。この初期化期間中、液晶モジュールコントローラ 1 2 のから出力される各種信号は一般的に停止状態にある。この期間では強制ブランク表示信号 D F Fが低電圧レベル（以下、 L レベルと称する）であるから、液晶電源回路 2 8はパワーオフの状態にあり液晶駆動電源電圧 V。〜V ₅ は未発生状態である。したがって、この初期化期間中では液晶電極間に直流成分が印加せず、液晶素子の劣化が防止されている。

この期間が過ぎると、図 4に示す如く、時点 t！で強制ブランク表示信号 D F Fが L レベルから高電圧レベル（以下、 H レベルと称

Z 0 する）に変化し、また液晶モジュールコントローラ 1 2はフレームスタート信号 S P , データ信号ラツチクロック L P及び交流化ク口ック F Rを発生する。ここでまず走査ドライバ 4 6 , の信号管理制御部 4 7！の動作について説明すると、信号遅延回路 4 9の入力端子 C K A , にはフレームスタート信号 S Pが供給され、また信号停止検出回路 4 8の検出端子 C K B , にはデータ信号ラツチクロック L Pが供給されている。

データ信号ラッチクロック L Pの Hレベル期間においては、信号停止検出回路 4 8のトランジスタ T r _t がォン状態でトランジスタ T r _z がオフ状態にある。従って、この期間ではキヤバシタ C Hが充電される。データ信号ラッチクロック L Pの Lレベル期間においては、信号停止検出回路 4 8のトランジスタ T r ₂ がォン状態でトランジスタ T r , がオフ状態にある。従って、この期間ではキャパシタ C Ηに充電された電荷の一部がキャバシタ C₁₂へ移入充電される。データ信号ラツチクロック L Pの繰り返しパルスが発生するに伴いキャパシタ C_l2の充電電圧が増大するので、インバータ I N V₂ の入力電圧が閾値 V_TH以下になり、時点 t ₂ でインバータ I N V₂ の出力 I N V_0UT が Hレベルとなる。時点 t z 以前においてはィンバータ I N V ₂ の出力 I N V。_UT はレベルであるので、信号遅延回路 4 9の Dフリップ ' フロッブ 4 9 aの出力 Qは Lレベルであり、このため論理回路 5 0の出力は Lレベルである。ここで、出力 I N V。 _υτ が Ηレベルになっても、その時点 t ₂ では出力 Qは Hレベルにならない。 Dフリップ ' フロップ 4 9 b , 4 9 aの入力信号の遅延記憶作用でフレームスタート信号 S Pの 1フレーム周期 ( T_F ) 〜 2フレーム周期（ 2 T _F ) の間は、出力 Qは Lレベルに維持されており、時点 t 3 で論理回路 5 0の出力 T, が Hレベルになる。

走査ドライバ 4 6₂ における信号管理制御部 4 7 z の信号停止検出面路 4 8₂ の検出端子 C KB₂ にはフレームスタート信号 S Pが供給され、また信号遅延回路 4 9 z の入力端子 C KA₂ には走査ドライバ 4 6 , のカスケード出力端子 D 0から到来するカスケード入力 D I ₂ たるフレームスタート信号 S Pが供給されている。そして走査ドライバ 4 6 , の論理回路 5 0 の出力は走査ドライバ 4 6 z の論理回路 5 0へカスケード接続されている。信号停止検出回路 4 8₂ のキャパシタ C₂₁はフレームスタート信号 S Pの操り返しパルスによって充電される。また同様に、走査ドライバ 4 6 _n における信号管理制御部 4 7„ の信号停止検出回路 4 8 _n の検出端子 C K B„ には交流化信号 F Rが供給され、また信号遅延回路 4 9 _n の入力端子 C K A„ には走査ドライバ 4 6₂ のカスケ一ド出力端子 D 0から到来するカスケ一ド入力 D I„ たるフレームスタート信号 S Pが供給されている。そして走査ドライバ 4 6₂ の論理回路 5 0の出力 T₂ は走査ドライバ 4 6 _η の論理回路 5 0へカスケード接続されている。信号停止検出画路 4 8 _η のキャパシタ C_n2は交流化信号 F Rの繰り返しパルスによつて充電される。被検出信号としてのデータ信号ラツチクロック L P , フレームスタート信号 S P及び交流化信号 F Rの周期やデューティー比は異なるので、各走査ドライバにおいてィンバータ I N V t 〜 I N V_n の比較判定時点 t 3 などを一致させるためには、キャパシタ C H〜C_nl, C ₁₂〜C_n2及び放電抵抗〜R_n の値（時定数）を相互調整可能としておくことが望ましい。そのために、本実施例では図 1 に示すように外付けのキヤパシタ及び抵抗の接続外部端子が走査ドライバに設けられている。

このように、ロジック電源 V _ccの投入時点 t。から論理回路の出力 Τ, 〜T_n が Ηレベルになる時点 t ₃ までの期間において、各走查ドライバ及び信号ドラィバの強制表示ブランク制御端子^ には. L レベルの出力 T_n が供給されているので、液晶表示パネル 2 2はブランク表示状態にある。つまり、強制表示ブランク制御 i 号 δ がしレベルであるときには、図 3に示す強制ブランク表示制御回路 4 6 b , 4 6 dの制御によつて走査電極駆動セル 4 6 の選択スィッチ 4 6 hのトランジスタ F , のみがォン状態で、走査電極には電圧 V ₅ ( 0 V ) が印加されており、液晶電極間電圧（液晶印加電圧）は O vである。時点 t。〜時点 t ₃ の期間は液晶駆動禁止期間に相当している。時点 t , で液晶電源回路 2 8がパワーォンされ、液晶駆動電圧 V。〜V ₅ が発生し、これらの電圧は走査及び信号ドライバに供給されるが、電源立ち上げ時点においては、走査及び信号ドラィバ内のシフトレジスタ等が不定状態にある。しかしながら、時点 t ₃ まで液晶表示がブランク制御されているため、液晶パネルの異常駆動を回避することができる。

次に、時点 t ₃ で出力 T _n が Η レベルになると、各走査ドライバ及び信号ドラィバの強制表示ブランク制御端子には Η レベルの電圧が供給されるので、走査ドラィバ及び信号ドラィバの通常動作によって液晶表示パネル 2 2が交流駆動され、液晶パネル 2 2 には表示画面が描かれる。図 4 に示す Βは液晶駆動期間を表す。時点 t , で液晶電源回路 2 8 と走査及び信号ドライバの論理部がパワーオンし、これより遅れた時点 t 3 で液晶表示パネル 2 2が駆動される。従って、電源パワーオンが同時的に発生しないので、過大な電源ラッシュ電流が抑制されている。これは、信号停止検出回路 4 8 自体の遅延的動作に加えて、 1〜 2フレーム周期の遅延時間を持つ信号遅延回路 4 9の遅延作用が有効的に機能しているからである。今ここで、この液晶駆動期間 Bにおける時点 t ₄ で、液晶モジュ一ルコントローラ 1 2側から送出されていたデータ信号ラッチクロック L Pの出力がたとえば停止したとする。データ信号ラツチクロック L Pの出力中は走査ドライバ 4 6 I の信号停止検出回路 4 8 , の第 2のキャパシタ C が充分に充電されているが、そのクロック L Pが停止すると、第 2 のキャパシタ C , ₂へは第 1 のキャパシタ C H側から電荷が転送されて来ないばりか、第 2のキャパシタ C _{1 2} の電荷は放電抵抗を介して所定の時定数で急速に放電し始め、ィンバータ I N V₂ の入力電圧が徐々に上昇する。その入力電圧がその閾値 V_THを超えると、その出力電圧 I N V_olJT が時点 t ₅ で L レベルとなる。この論理変化によって信号遅延回路 4 9 , はリセットされ、その出力 Qは L レベルとなるので、強制表示ブランク制御信号 D Fは L レベルであるのにも拘わらず、論理回路 5 0 , の出力 T！は時点 t ₅ で L レベルとなる。この出力 T は走査ドライバ 4 62 の論理回路 5 0₂ へカスケ一ド入力されているため、フレームスタート信号 S Ρが出力中でもその論理回路 5 0₂ の出力 Τ₂ は L レベルになる。更に、出力 Τ_ζ は走査ドライバ 4 6„ の論理回路 5 0„ へカスケード入力されているため、交流化信号 F Rが出力中でもその論理回路 5 0„ の出力 Τ_η は L レベルになる。この出力 Τ_η は液晶表示モジュール部 4 6側での強制表示ブランク制御信号に相当しているので、強制表示ブランク回路 4 6 b , 4 6 dを使つて液晶表示バネル 2 2 はブランク表示状態となる。つまり、図 3 に示す走查電極駆動セル 4 6 の選択スイッチ 4 6 hのトランジスタ F！のみがオン状態で、走査電極には電圧 V₅ ( O v ) が給電されるので、液晶電極間電圧は 0 Vに維持される。このため、データ信号ラツチクロック L Pが何らかの原因で停止した場合でも、液晶素子は直流成分で駆動されないので、液晶劣化が未然に防止される。また、フレームスタート信号 S P又は交流化信号 F Rが何らかの原因で停止した場合も、出力 T_n は L レベルになるので、同様にして液晶劣化が未然に防止される。なお、この液晶駆動禁止期間 Αにおいてはフレームスタート信号 S P及び交流化信号 F Rが継続している限り、第 2のキヤッシタ C₂₂及び C_nlは充電状態にあり、ィンバータ I N V₂ , I N V„ の出力は H レベルである。

時点 t 6 においてデータ信号ラツチクロック L Pが再度出現し始めると、前述したように、第 2のキヤバシタ C , ₂が充電され、インノータ I N V , の出力 I N V。_UT が H レベルになる。出力 I N VouT が H レベルとなつた時点から 1 〜 2のフレーム周期の後、タ o ィマーとして機能する信号遅延回路 4 9 , の出力 Qが時点 t ₇ で H レベルとなる。これによつて、論理回路 5 0 , の出力 T, が H レべルとなると共にこれに連動して論理回路 5 0 z , 5 0 _n の出力 T₂ , Τ„ が Ηレベルとなる。従って、液晶表示モジュール部 2 2側の強制表示ブランク制御信号 5" が Ηレベルに変わるため、液晶表示バネル 2 2 は液晶駆動期間 Βに入る。

最後に、時点 t a で液晶表示コントローラ 1 2側の強制表示ブランク制御信号 D F Fが L レベルになると、論理回路 5 0 , の出力 T, が L レベルに変わるので、論理回路 5 0₂ , 5 0„ の出力 T₂ Τ_η も L レベルとなる。従って、液晶表示モジュール部 2 0側の強制表示ブランク制御信号が L レベルとなり、液晶表示バネル 2 2は表示オフ期間 Cに入る。

(実施例 2 )

図 5は本発明の実施例 2に係る液晶表示装置を示すプロック図である。なお、図 5において図 1 に示す部分と同一部分には同一参照符号を付し、その説明は省略する。この実施例の液晶表示モジュール部 7 0の走査電極駆動回路（ X ドライバ） 7 6を構成する複数の走査ドライバ 7 6 i 〜 7 6 _n は実施例 1 の信号管理制御部と同様の信号管理制御部 7 7 , 〜7 7。を有しているが、図 6に示すように、各信号管理制御部 7 7 , 〜 7 5 7„ には液晶駆動電圧 V。〜V₅ を生成べき液晶電源回路 2 8のバヮーオン Zオフのタイミングを制御する電源パワーオン/オフ制御回路 7 8 , 〜7 8 _n が付加されている。電源パワーオン/オフ制御回路 7 8 , 〜 7 8 _η は、論理回路 5 0 1 の入力端子 S , 〜S_n に入来する信号を反転させるインバータ I N V₃ と、 2段接続の Dフリ

I。ッブ ' フロップ 7 8 a , 7 8 bと、その出力 Qと端子 Ρ , 〜P_n から到来する信号との論理をとる論理回路 7 8 c とから構成されている。また各信号管理制御部 7 7の信号遅延回路 7 9は、実施例 1 に係る信号遅延回路 4 9の 2段接続の Dフリップ · フロップ 4 9 a , 4 9 bに 3段目の Dフリップ ' フロップ 7 9 cを追加接続した構成 is である。第 1 の走査ドライバ 7 6 , の論理回路 7 8 cの入力端子 P . にはロジック側電源電圧 V_ccのパワーォンノオフ信号が供給されており、第 2の走査ドライバ 7 6 z の端子 P ₂ には第 1の走査ドライバ 7 6 , における電源パワーオン/オフ制御回路 7 8 , の出力 P F！がカスケード的に供給されている。また第 nの走査ドライバ

₂₀ 7 6„ の端子 P_n には前段たる第 2の走查ドラィバ 7 6 _z における電源パワーォンオフ制御回路 7 82 の出力 P F ₂ がカスケード的に供給されている。そして、第 nの走査ドライバ 7 6„ の電源バヮ一オンノオフ制御回路 7 8„ の出力 P F_n は液晶電源回路 2 8 のパヮーオフ端子 P 0 F Fに供給されている。

液晶電源回路 2 8 は従来と同様な構成で、図 7 に示すように、 Vcc ( 5 v ) 電源電圧を基に舁圧した高電圧（ 2 0〜 4 0 V ) を生成する電圧変換回路 2 8 a と、パワーオフ端子 P 0 F Fに供給される電圧値の如何でオンノオフする制御用の n P n型トランジスタ 2 8 bと、このトランジスタ 2 8 bのォンノオフ動作に連動してォン /オフするパワースィツチの P n p型トランジスタ 2 8 c と、そのコレクタと接地との間に介在する平滑コンデンサ 2 8 d と、その充電電圧から液晶駆動電圧 V。〜V₅ を出力する電圧分圧回路 2 8 e とを有している。

次に、上記実施例の動作に関し図 8を参照しつつ説明する。時点

I o t 0 においてパワースィツチ S Wが閉成され、液晶表示装置の口ジック電源 V_ccが投入されると、実施例 1 と同様に、液晶モジュールコントローラ 1 2のパワーオンリセット端子 R Sに数〃 s〜数 m s のパルス幅のリセット信号が M P U側から供給され、液晶モジユールコントローラ 1 2が初期化される。従って、液晶モジュールコントローラ 1 2からの出力信号は一般的に停止状態にある。かかる期間において、ロジック電源電圧 V_ccが第 1 の走查ドライバ 7 6 , の AN D回路たる論理回路 7 8 cの一入力に供給されている力データ信号ラッチクロック L Pが未出現であるため、その出力 P F , は Lレべル状態にある。この結果、第 2の走査ドライバ 7 6₂ の出力 0 P F z も L レベルで、更に第 nの走査ドライノ 7 6„ の出力 P F _n も Lレベルであるから、液晶電源面路 2 8のパワーオフ端子 P 0 F Fは L レベル状態に維持されている。このため、図 7に示すトランジスタ 2 8 bのベース電位は L レベル（ 0 V ) であるので、昇圧電圧は平滑コンデンサ 2 8 dへ供給されず、従って、液晶駆動電圧 V。〜V₅ は発生しない。実施例 1 と同様に、この初期化期間中では液晶電極間に直流成分が印加せず、液晶素子の劣化が防止されている。

次に、図 8に示す如く、時点 t , で液晶モジュールコントローラ

1 2から各種信号が生成される。強制ブランク表示信号 D F Fは L レベルから Hレベルに変化し、またフレームスタート信号 S P , データ信号ラツチクロック L P及び交流化クロック F Rが発生する。実施例 1で説明したように、データ信号ラッチクロック L Pの出現開始によってィンバータ I N V₂ の出力 I N V_0UT が時点 t ₂ で H レベルとなる。このため、パワーォン /オフ制御回路 7 8 bの出力 Qは時点 t ₂ より 1〜 2フレーム周期だけ遅れた時点 t ₃ で Hレべルとなるので、論理回路 7 8 cの出力 P Fi は Hレベルとなる。これにより第 2及び第 nの走査ドライバ 7 6₂ , 7 6 » の論理回路 7 8 cの出力 P F₂, P F_n は連動して Hレベルになるので、液晶電源回路 2 8のパワーオフ端子 P O F Fは Hレベルに付勢される。この結果、トランジスタ 2 8 bがオン状態になるので、トランジスタ 2 8 cのベース · ヱミッタ間抵抗の電圧降下によりそのトランジスタ 2 8 cもォン状態となり、平滑コンデンサ 2 8 dが充電され、液晶駆動電圧 V。〜V₅ が発生する。時点 t ₃ から次のフレームスタート信号 S Pが到来する時点 t ₄ までは Dフリップ ' フロッブ 7 9 c の出力 Qは Lレベルのままである。この実施例における信号遅延回路 7 9 , の Dフリップ · フロップの段数はパワーォン /オフ制御画路 7 8 , のそれに比して 1段多いので、 Dフリップ . フロップ 7 9 cの出力 Qは Dフリップ · フロップ 7 8 bのそれより 1フレーム周期 T_F だけ遅れて Hレベルとなるからである。この結果、出力 T, ： Τ₂ , Τ„ は共に Ηレベルとなるので、実施例 1と同様に、液晶表示モジユール部側の強制ブランク表示信号 D Fは L レベルから H レベルに変化し、これにより液晶表示パネル 2 2の走査電極及び信号電極には駆動電圧 V。〜V ₅ が給電され、液晶表示モードに入る。例えば、液晶駆動電圧 V。〜V ₅ の発生と同時に液晶表示パネル 2 2が駆動されると、液晶表示パネル及び走査及び信号ドライバの電源部に大きな充電ラッシュ電流が惹起されてしまう。しかしながら、本実施例においては、時点 t ₃ で液晶駆動電圧 V。〜 V ₅ が発生してから、 1 フレーム周期 T _F 後に液晶駆動が開始されるため、電源部の時間差付勢によりラッシュ電流が分散でき、電源ダウンの防止と電源容量の軽減を図ることができ、液晶表示パネル及びドラィバ等の保護に資する。また前述の電源制御はシステム側の開発コスト負担を軽減し、従来のシステム側と L C Dモジュール間の信号配線を増加させずに済む。更に、電源容量の低減をもたらすため、安価な電源の使用が可能となる。

次に、液晶駆動期間 Bにおける時点 t ₅ で、液晶モジュールコントローラ 1 2側からの送出されていたデータ信号ラツチクロック L Pの発振が停止したとすると、実施例 1 と同様に、ィンバータ I N V ₂ の入力電圧が上昇し、その出力電圧 I N V o„_T が時点 t ₆ で L レベルとなり、出力 Τ , , Τ ζ , Τ„ も L レベルになる。この結果、液晶表示モジュール部側での強制表示ブランク制御信号 5 が L レベルとなるので、液晶表示バネル 2 2 はブランク表示状態となる。実施例 1 と同様の効果が発揮される。またインバータ I N V _z の出力電圧 I N V _{ο υ τ} が L レベルになると、出力 P F ！ , P F ₂ , Ρ F„ も同時に L レベルとなり、液晶電源回路 2 8のパワーオフ端子

P 0 F Fが L レベルに変化して、液晶駆動電圧 V。〜V ₅ の発生力く停止する。

時点 t ₇ においてデータ信号ラッチクロック L Pが再度出現し始めると、実施例 1 と同様に、インバータ I N V ₂ の出力電圧 I N VOUT が時点 t _e で Hレベルとなり、また前述したように、この時点 t ₈ から 1〜 2フレーム周期後の時点 t , で出力 P F , , P F₂ P F„ も Hレベルとなる。この結果、液晶電源回路 2 8のパワーォフ端子 P 0 F Fが Hレベルに変化するので、液晶駆動電圧 V。〜 V ₅ が発生し、これらがドライバ側に印加する。そして、前述したように、出力 τ , Τ₂ , Τ_η は時点 t ₉ から 1 フレーム周期 T_F i o だけ遅れた時点 t ₁₀で Hレベルとなり、液晶表示パネル 2 2の走査電極及び信号電極には液晶駆動電圧 V。〜V ₅ が給電され、液晶表示モードが再開される。

時点 t Hで液晶表示コントローラ 1 2側の強制表示ブランク制御信号 D F Fが L レベルになると、出力 , Τ₂ , Τ„ も Lレベルとので、液晶表示モジュール部 7 0側の強制表示ブランク制御信号も L レベルとなり、液晶表示バネル 2 2は表示オフ期間 Cに入る。この時点 t uから 1〜 2フレーム周期後の時点 t _{1 Z}でパワーォン Zオフ制御回路 7 8 , の Dフリップ · フロップ 7 8 bの出力 Qが Lレベルに変化し、出力 , P F z , P F„ も Lレベルとなる,

Z 0 この結果、液晶電源回路 2 8のパワーオフ端子 P 0 F Fも Lレベルになるので、液晶駆動電圧 V。〜V₅ の発生が停止する。このように、液晶表示コントローラ 1 2側の強制表示ブランク制御信号 D F Fが Lレベルになると、液晶駆動が停止した後、一定期間の経過後にドライバへの液晶電圧の印加がなくなる。このようなパワーオフ時のシーケンスによって、ロジック電源 V _{C C}や液晶駆動電源 V。〜 V ₅ の電位関係が維持され、ドライバ内の寄生バイボーラ電流や貫通電流等が抑制され、液晶表示バネル及びドライバの保護を図ることができる。

本実施例においては、液晶モジュール側にク口ックが供給された 5 後に液晶電源回路 2 8のパワーがォンとなり、またクロックの出力停止によつて液晶電源回路 2 8のパワーもオフとなる。このような電源付勢のォートシーケンスによって、ラッシュ電流が分散的ないし時間差的になるので、上述と同様に、液晶表示モジュールを構成する液晶パネル，ドライバゃ液晶電源回路の保護を図ることができ

1 0 る o

なお、上記各実施例においては、信号管理制御部が走査ドライバ L S I に作り込まれいるが、これは信号ドライバ L S I に比して入出力信号線の本数が少ないことや表示額縁領域が広いので、信号管理制御部を搭載する回路基体の面積余裕が大きいからである。また

, 5 本実施例では単純マトリクス液晶バネルの表示装置について説明したが、本発明はこれに限らず、ァクティブ · マトリクス型液晶表示装置に対しても適用することができる。かかる場合には、ゲートドライバ L S I側に信号管理制御部を作り込むことが好ましい。その場合、クロックの停止時においてはすべてのゲートがオンするよう

_{2 0} にゲートドライバ L S Iを制御し、データ側でコモン側と同電位を出力するようにソースドライバが制御され、総ての画素電界が無印加状態になるように設定される。更に、本発明は、ディスプレイのみならず液晶光演算装置のように、広く液晶装置を用いた電子装置やプラズマ · ディスプレイのように、直流駆動により表示品質は劣

Z S 化してしまう表示装置に適用可能である。上記各実施例においては、液晶モジュールコントローラ 1 2側からの供給される信号の異常を検出する手段と、その信号の異常状態を未然又は事後的に除去する手段とが液晶モジュール側に設けられているが、これらの手段の一部構成要素を液晶モジュール側に設け、残る構成要素はシステム（コントローラ）側に設けた分担構成を探用しても良い。例えば、液晶バネルの直流ドライバを引き起こす可能性のある複数の信号（ S P , L P , F R ) は、周波数，パルスデユーティーがそれぞれ異なるので、それらの信号を反一致ゲート（ Exc lus i ve O Rゲート）を用いて単一のコンポジット信号に変換し、これをシステム側に送り返して判定回路で異常状態を監視し、その出力で異常状態の除去すると共に、 L C Dモジュール側とは別の表示体を用いてインジケータ表示を行うような構成を採用できる。また図 1 に示す実施例の走查ドライバ 4 6 » の端子 T _n の出力をシステム側に戻し、ロジック系及び液晶系の電源を一定の手順（シーケンス）でオン/オフ制御する方式も採用できる。

また、液晶パネルを劣化させる別の原因としては、図 7に示す液晶電源回路 2 8における分圧回路 2 8 eの異常による液晶駆動電圧 V o 〜 V ₅ の電圧値シフトや特定ドライバの出力不良などで液晶バネルが実効的な直流成分により駆動されて劣化することが考えられる。これらの異常も電源電流や電源電圧の変動として検出可能であるから、上述の異常除去手段により異常状態を除去することができる。産業上の利用可能性

以上のように、本発明に係るフラット表示装置は、表示制御部からの転送される信号が発振停止した場合、表示体モジュール側の信号管理制御手段によって液晶の直流駆動が強制的に停止される。このため、直流駆動による表示体劣化を防止できる。また電源ラッシュ電流を軽減できる。本発明は液晶表示装置は勿論のこと、ブラズマディスプレイ装置等に適用できる。表示体の表示品質や寿命等が駆動信号の異常によって修復不能な劣化を招くような表示装置に用いるのに i商している。

Claims

請求の範囲

1 . フラット表示体モジュール部とそれを制御する表示制御部とが分離配置されており、該フラット表示体モジュール部がフラット表示体とこれを駆動する表示体駆動手段を有しているフラット表示装置であって、信号管理制御手段を備え、この信号管理制御手段は- 該表示制御部側から転送される第 1 の信号の異常発生を検出する信号検出手段と、その検出信号に基づいて該フラット表示モジュール部側の信号形態を変更処理するシーケンス処理手段とを有することを特徴とするフラット表示装置。

2 . 請求項 1 において、前記信号管理制御手段は前記フラット表示体モジュール部側に設けられてなることを特徴とするフラット表

3 . 請求項 1又は 2 において、前記信号検出手段は前記第 1 の信号の停止を検出する信号停止検出手段で、前記シーケンス処理手段は該信号停止検出手段の出力を基に前記表示体駆動手段の前記フラット表示体へ供給すべき表示体印加電圧を零に設定制御する強制停止制御手段であることを特徴とするフラット表示装置。

4 . 請求項 3において、前記強制停止制御手段は、前記信号停止 z o 検出手段の出力により前記表示制御部側から転送される第 2の信号を遅延させる第 1 の信号遅延手段を有することを特徴とするフラット表示装置。

5 . 請求項 4において、前記強制停止制御手段は、その出力の送出を制御すべき第 3の信号の制御端子を有することを特徵とするフラット表示装 ₀

6 . 請求項 5において、 nを正の整数とし、前記信号管理制御手段を n個有し、各信号管理制御手段に前記第 1 の信号として入力すべき被検出信号の種類がそれぞれ異なることを特徴とするフラット表示装 S。

7 . 請求項 6において、 k = 1 , ··♦, n— 1で、第 k番目の前記信号管理制御手段の制御出力を第 k + 1番目の前記信号管理制御手段の第 3の信号とし、第 n番目の前記信号管理制御手段の制御出力に基づいて前記前記表示体駆動手段の表示ォン /オフを制御するようにしたことを特徴とするフラット表示装置。

1 0 8 . 請求項 4乃至 7のいずれか一項において、前記第 1 の信号遅延手段は、フレームスタート信号を前記第 2の信号として入力され、 Nを正の整数とすると、前記信号停止検出手段の出力に基づいてセット ♦ リセット可能の N段の Dフリッブ ' フロップであることを特徴とするフラット表示装置。

1 5 9 . 請求項 7又は 8項において、前記信号停止検出手段の出力と第 4の信号とを基に表示体駆動電圧を発生すべき表示体電源手段のパワーオンオフを制御する電源制御手段を前記フラット表示.体モジュール部側に有することを特徴とするフラット表示装置。

10. 請求項 9において、前記電源制御手段は前記信号停止検出手

Z 0 段の出力により前記表示制御部側から転送される第 2 の信号を遅延させる第 2の信号遅延手段を有することを特徴とするフラット表示

11. 請求項 10において、前記第 2 の信号遅延手段はフレームスタ ― ト信号を前記第 2の信号として入力され、 Mを正の整数とすると、前記信号停止検出手段の出力に基づいてセ 'ント · リセット可能の M ( < ) 段の Dフリップ ' フロップであることを特徴とするフラット表示装置。

12. 請求項 1乃至 11のいずれか一項において、前記フラフト表示体は液晶表示バネルであることを特徴とするフラット表示装置。

13. 請求項 1乃至 11のいずれか一項において、前記フラット表示体はプラズマ表示パネルであることを特徴とするフラット表示装置。

14. フラット表示体モジュール部側に設けられ、表示制御部からの各種信号に基づいてフラット表示体に表示体駆動電圧を給電する表示体駆動装置において、該表示制御部側から転送される第 1 の信号の異常発生を検出する信号検出手段と、その検出出力に基づいてフラット表示体モジュール部側の信号形態を変更処理するシーゲンス処理手段とを舍む信号管理制御手段を備えていることを特徴とする表示体駆動装置。

15. 請求項 14において、前記信号検出手段は前記第 1 の信号の停止を検出する信号停止検出手段で、前記シーケンス処理手段は該信号停止検出手段の出力を基に前記フラット表示体へ供給すべき表示体印加電圧を零に設定制御する強制停止制御手段であることを特徴とする表示体駆動装置。

16. 請求項 15において、前記強制停止制御手段は前記信号停止検出手段の出力により前記表示制御部側から転送される第 2の信号を遅延させる第 1 の信号遅延手段を有することを特徴とする表示体駆

17. 請求項 16において、前記強制停止制御手段は、その出力の送出を制御すべき第 3の信号の入力端子を有することを特徴とする表示体駆動装置。

18. 請求項 17において、前記信号遅延手段は、フレームスタート信号を前記第 2の信号として入力され、 Nを正の整数とすると、前記信号停止検出手段の出力に基づいてセット · リセット可能の N段の Dフリップ · フロップであることを特徴とする表示体駆動装置。

5 19. 請求項 15乃至 18のいずれか一項おいて、前記信号管理制御手段は前記信号停止検出手段の出力と第 4の信号を基に表示体駆動電圧を発生すべき表示体電源手段のパワーォンノオフを制御する電源制御手段を有することを特徴とする表示体駆動装置。

20. 請求項 19において、前記電源制御手段は前記信号停止検出手 . 0 段の出力により前記表示制御部側から転送される第 2の信号を遅延させる第 2の信号遅延手段を有することを特徴とする表示体駆動装置。

21. 請求項 20において、前記第 2 の信号遅延手段はフレームスタ一ト信号を前記第 2の信号として入力され、 Mを正の整数とすると、

. 5 前記信号停止検出手段の出力に基づいてセット · リセット可能の M ( < ) 段の Dフリップ · フロップであることを特徴とする表示体駆動装置。

22. 請求項 14乃至 21のいずれか一項において、前記表示体駆動装置が液晶表示パネルを駆動する液晶駆動装置であることを特徴とす

_{2 0} る表示体駆動装置。

23. 請求項 22において、前記液晶駆動装置は半導体集積回路であることを特徴とする表示体駆動装置。

24. 請求項 23において、前記半導体集積画路は Y ドライバであることを特徴とする表示体駆動装置。

_{2 5} 25. 請求項 24において、前記 Y ドライバは単純マトリクス液晶表示装置の走査ドライバであることを特徴とする表示体駆動装置。 26. 請求項 24において、前記 Y ドライバはアクティブ ' マトリクス液晶表示装置のゲートドライバであることを特徴とする表示体駆