JPS6150195A

JPS6150195A - スイツチング回路およびそれを使用するマトリツクス装置

Info

Publication number: JPS6150195A
Application number: JP11763085A
Authority: JP
Inventors: グイド・ペトラス・セオフイール・コンスタント・ルメリー
Original assignee: International Standard Electric Corp
Current assignee: International Standard Electric Corp
Priority date: 1984-05-30
Filing date: 1985-05-30
Publication date: 1986-03-12
Also published as: EP0162969A1; BE902538A; AU4270385A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の技術分野］この発明は、座悸マトリックスおよび関連制御装置を具
漏し、前記座標マトリックスは交差点を決定する複数の
交差ライン系列を儒え、前記制御装置は前記座標マトリ
ックスの別々の側に配置された複数の駆動装置を備え、
前記ライン系列の少なくとも一つの別々のラインに結合
されたライン出力端子を有し、前記制御装置はまた前記
駆動装置に結合され、この駆動装置に入力信号を供給す
る如く宿成された入力信号源を備えているマトリックス
装置に関するものである。

［発明の技術的背景］そのような装置は、例えば英国特許出願ＧＢ２１２０４
４ＯＡ号によってすでに知られている。

駆動装置は座標マトリックスの反対側にあり、それによ
ってマトリックスライン間の距離の２倍である隣接端子
間の間隔が得られる利点がある。しかしながら、それに
おいては反対側にあるラインは異なった撮能のために使
用されている。

［発明の目的］この発明の目的は、上記形式の７トリツクス装置である
が、しかし装置の単位表面当り最大の端子数を有し、最
少の装置によって信号電源に結合されることのできる同
一の駆動装置を使用することのできるマトリックスｖＬ
置を提供することである。

［発明の概要〕この発明によれば、この目的は、前記各駆動装置がそれ
ぞれ前記ライン出力端子の一つを有し、シフトレジスタ
を形成するように接続された？！２数の駆動回路と、前
記入力信号をこのシフトレジスタを通ってシフトさせる
シフト制御手段とおよび前記シフトの方向を制御する方
向制御手段とを具備していることによって達成される。

この発明の別の特徴は、前記ライン系列の一つに対する
前記入力信号が前記入力信＠源からコネクタ端子を通り
前記マトリックス装置の同じ側に供給されていることに
ある。

マトリックスの同じ側から供給されるシフトレジスタの
使用によって、これらのシフトレジスタに信号源を結合
するのに必要なコネクタ端子の数は減少される。他方、
これらのシフトレジスタは両方向性のものであるために
、それらはマトリックスの同じ側から供給されることが
でき、駆動装置が同一に作られ、マトリックスの側面に
面してそれらのライン出力端子の大部分を配置すること
ができる。そのような駆動装置の別の利点は、チップ上
に集積されたとき、出力端子がその４側に配置できるこ
とである。

これらの利点は次のような考察から認識することができ
る。

駆ｖＪ装置は、もしもそれらのライン出力端子の大部分
がマトリックスに面しており、入力信号がこのマトリッ
クスの反対側からシフトレジスタにに供給されるように
配置されるならば、同一にすることができる。しかしな
がら、この場合には必要なコネクタ端子の数が増加し、
さらに入力信号は反対の順序でシフトレジスタを通って
シフトされなければならない。同一の駆動装置を使用で
きるようにする別の方法はこれらの装置の下方にこれら
のラインを延長することによってこのマトリックスの対
応するラインにマトリックスの一方の側に配置された駆
動装置のライン出力端子を接続することである。しかし
ながら、この場合には、マトリックスに面するチップの
側は端子を有することができず、それ故装置表面積当り
の全体の端子数は著しく減少する。前記のように駆動装
置がチップ上に集積されている場合における表面積当り
の端子数が大きいことは特に重要であることに注意すべ
きである。チップの寸法を増加することによってこの数
を増加させることは可能であるが、これはチップが設置
されるパッケージの大きさによって制限される。ざらに
義械的抵抗を良好にするためにできるだけ正方形のチッ
プが好ましい。

同一の駆動装置を使用する代わりに鏡像駆動装置を使用
することが可能である。単一形式の駆動装置はずっと複
雑な設計を有するけれども、８ｉ像対称が存在するため
に部分的に共通の設計により利点があっても２個の別々
のチップよりも安価に製作され、テストされ、蓄積され
ることができる。

この発明はまた第１および第２の端子間或いは第３およ
び第４の端子間の制御された相補型結合を可能にする信
号スイッチング回路に関する。

そのようなスイッチング回路は従来知られており、一般
に２個の結合のそれぞれとして使用される２個の相補的
の制御されたスイッチまたはゲートによって実現される
。

この発明の別の目的は、上記形式であるが、第１および
第２の端子間或いは第３および第４の端子間で伝送され
るべき信号を記憶させることができて、しかも特に簡単
な構成を残したスイッチング回路を提供することである
。

この発明によれば、この目的は、前記第２の端子および
第４の端子が互いに接続され、信号メモリ回路を通って
相補的に導通状態になるように制御される２ＷＡのゲー
トの共通端子に結合され、その他方の端子がそれぞれ前
記第１および第３ｖ）端子に結合されることによって達
成される。

このようにして、スイッチング回路は上記信号を記憶し
、上記共通端子を有する２個の相補的に制御されるゲー
トにより形成されたただ一つの電子切替え接点の使用、
および２個の結合による記憶回路の共通の使用により非
常に簡単な構造である。

この発明はさらに各入力端子における少なくとも３個の
電圧の中の一つを共通の出力端子に選択的に結合するこ
とのできるスイッチング回路に関する。

この発明のさらに別の目的は、このような多重スイッチ
ング入力回路により、これらの入力端子の一つと共通出
力端子との間の接続を実現し、一方これらの入力端子に
供給された電圧間の短絡を、特に端子間の電圧差が比較
的高い、例えば３００ポル１〜であるときに避けること
である。

この目的は、第１および第２の入力端子をそれぞれ前記
共通の出力端子に結合する第１および第２の回路が、少
なくとも１個のＤＭＯＳスイッチ装置を具備し、第３の
入力端子を前記共通の出力端子に結合する第３の回路が
逆向き直列に結合された２１１！ａのＤＭＯＳスイッチ
装置を具備することによって達成される。

スイッチＭｌとしてＤＭＯＳトランジスタのソース・ド
レイン路を使用することは、それらが上記３００ボルト
のような比較的高い電圧に耐えることができるために適
している。しかしながら、そのようなりＭＯＳトランジ
スタはそのソース・ドレイン路を分路する奇生ダイオー
ドを有している。

もしも、第１の入力端子における電圧が３個の中で最も
高いものであれば、第１の回路のＤ　ＩＶＩ　ＯＳトラ
ンジスタはそのときバイアスされ、そのためその寄生ダ
イオードは常に阻止され、このトランジスタの開放また
は開成状態に影！はない。その代わりに、もしも、第２
の入力端子における電圧が３個の中で最も負のものであ
れば、第２の回路のＤ　Ｍ　ＯＳ　Ｉ〜ランジスタもま
たバイアスされ、そのためその寄生ダイオードは常に阻
止され、例えば一つの回路のＤＭＯＳトランジスタのソ
ースが他の回路のＤ　Ｍ　ＯＳ　トランジスタのドレイ
ンと共に共通出力端子に接続される。

他の二つの間の値を有する第３の入力端子における電圧
により、そのバイアス方向に関係なく第３の回路におけ
る対応する０Ｍ０Ｓトランジスタは２１１１ｉ１の他の
電圧の一つが共通出力端子に存在するとき常にその寄生
ダイオードを導通状態に置く。

しかし、その寄生ダイオードが逆方向直列に接続されて
いる２個のＤＭｏＳトランジスタはこの第３の回路に対
する問題を解決する。

上述の、およびその他のこの発明の目的および特徴は添
附図面を参照にした以下の実施例の説明によりざらに明
瞭に理解されるであろう。

［発明の実施例］第１図に示されたマトリックスすなわちフラットパネル
表示装置ＦＰＤは液晶表示装＠ＬＣＤおよびこの表示装
置の周囲に配置された制御回路を備えている。液晶表示
装置ＬＣＤは図で太い線で示された、それぞれマトリッ
クスの行および列を構成している透明導体ストライプ群
をそれぞれ設けた２枚のガラス板の間にサンドウィッチ
状に挟まれたスメクチック液晶の７７１膜を具備してい
る。

２本のそのような垂直な行および列ストライブの交差区
域は１個の画像要素ずなわち絵素を表わしており、表示
装置は４００行および７２０列に配置された２８８００
０個のそのような絵素を有している。これはそれぞれ９
列、１６行によりそれぞれ決定されたアルファベットや
数字の２０００字を表示するのに充分である。

この表示装置で使用されているスメクチック液晶の１粟
な利点はその絵素の状態を迅速に変化できることである
。透明状態はクリアにする動作の結果であり、不透明状
態は散乱動作の結果である。

不透明状態から透明状態へ、或いはその反対への絵素の
状態の変化は対応する交差区域における行および列スト
ライブに供給される駆動信号から直接導出されることが
できる。散乱別能（不透明絵素を生成する）は待に５０
１−ＩＺ倍信号１サイクル時間、すなわち２０ミリ秒を
必要とする。クリア叩７能（透明絵素を生成する）は１
．５ｋＨ２信号の３サイクル時間、すなわち２ミリ秒を
必要とする。

追加のサイクルは特に顕著な影響を有しない。スメクチ
ック液晶材料の別の重要な特性はその電圧しきい値であ
る。すなわち、それは電圧のある最少レベルに達するま
では状態を変化させない。このレベルが特定のセルにお
いて超゛過されたときその絵素は供給された周波数によ
って示された状態を取る。しきい値の近くでは液晶材料
は幾分遅い応答を示す。しかしながら、刺激電圧が増加
すると応答時間は減少する。

不平衡な駆動信号は行または列ストライブの駆動に使用
してはならない。何故ならば液晶材料に長時間供給され
るＤＣ成分はその特性および寿命に悪影響を及ぼすから
であるつそれ故全てのこれらの駆動波形はよく平衡され
ていなければならない。すなわち、その正および負の振
幅および期間は等しくなければならない。

行中の全ての絵素の可視情報を制御するために、まず、
この行全体が全ての可視情報を実効的に消去するように
散乱状態にされ、その浸析しい情報を表示するために選
択された絵素がクリア（透明）にされ、一方その行の残
りの絵素ばその散乱状態のまま残る。これは、散乱機能
が少なくとも一つの行において行われ、一方クリア動作
は常に一時に１行づつ行われることを意味している。し
かしながら、その１行において特定の個々の絵素だけが
クリアにされるように選択される。

散乱波形は第２図に示されている。絵素の散乱はピーク
対ピークで６００ボルトの振幅を有する５０１−Ｉ　Ｚ
の方形波ＰＳＣの１サイクルをそれに差動的に供給する
ことによって行われる。二つのモードが散乱に使用され
る。最初のモードによれば、全パネルが散乱状態にされ
る。これはそれぞれ１サイクル生金列ストライブおよび
全行ストライブに位相が反対の方形波Ｃ８ＣおよびＲ２
Ｏを供給することによって行われる。これらの波形は３
００ボルトのピーク対ピーク電圧を有する。さらに詳し
く説明すると、最初の半サイクル中＋１５０ボルトの電
圧（Ｃ３Ｃ）が全ての列ストライブに供給され、一方−
１５０ボルトの電圧（Ｒ２Ｏ）が表示装置の全ての行ス
トライプに供給される。その結果生じた差電圧は３００
ボルトの振幅を有する（Ｐ、ＳＣ）。第２の半サイクル
生金ての列ストライプに供給される電圧（Ｃ８Ｃ）は−
１５０ボルトに変化し、−万全ての行ストライブに供給
される電圧（Ｒ２Ｏ）は＋１５０ボルトに変化する。こ
れは列ストライブに３００ボルトの下向きの電圧ステッ
プを生じ、行ストライブに３００ボルトの上向きの電圧
ステップを生じる。したがって各絵素には６００ボルト
の所要の差電圧ステップが得られる。これは全ての絵素
を散乱の状態にする。

第２の散乱モードによれば、選択された行だけが散乱状
態にされる。この場合には、電圧波形Ｃ８Ｃは全ての列
に供給され、一方Ｃ８Ｃに対して反対位相である電圧波
形Ｒ３Ｃは散乱されるべき行ストライブだけに供給され
る。Ｒ２Ｏと相補関係にある方形電圧波ＲＮＳＣが他の
行ストライプに供給される。したがってこれら最後に挙
げた行の絵素に与えられる差電圧ＰＮＳＣはゼロであり
、したがってそこでは散乱は生じない。

クリアは能は、個々の絵素を制御しそれによって可視情
報を表示するために使用される。この動作は、前に散乱
状態に設定された単一の行の選択された絵素について行
われ、３６０ｆル１〜のピーク対ピーク振幅（第３図参
照）を有する１、５ｋＨ２方形電圧信号ＰＣＬの３サイ
クルの差動的供給よりなる。差動的電圧の生成について
以下説明する。

単一の選択された行ストライブに対して５ＴＲＯＢＥ　
（第３図）と呼ばれる方形“行情報パ信号の３サイクル
が供給され、他の全ての行ストライプは接地電位に接続
される。信号５ＴＲＯＢＥは３００ボルトのピーク対ピ
ーク電圧を有する。全ての列ストライブに対して信号５
ＴＲＯＢＥと同じ周波数を有する別の方形“列情報″信
号ＣＮＣまたはＣＧ（それぞれ６０ボルトのピーク対ピ
ーク電圧）が全クリア動作期間中供給される。信号５Ｔ
ＲＯ８Ｅに対して信号ＣＮＣは同じ位相であり、信号Ｃ
Ｃは反対位相である。これらの波形は第３図に示されて
いる。信号ＣＣは絵素がクリアされるべき列ストライブ
に供給され、−力信号ＣＮＣは絵素が散乱状態のまま残
される列ストライプに供給される。

信号５ＴＲＯＢＥおよび信号ＣＣが絵素に供給されると
き、これらの信号は加算され、絵素は差動的に所要のク
リア信号ＰＣＬを得る。したがって、その絵素は３サイ
クル中にクリアにされる。

この高レベル信号ＰＣＬは各行順番に一時に１行づつ、
３サイクルの時間だけ供給される。

クリア動作において、液晶材料の電圧しきい値特性なら
びに供給された信号の継続鍔間は注意深く考慮されなけ
ればならない。確実に選択された絵素だけに適切にアク
セスするために、それ故クリアにされない他の絵素に供
給される残留電圧を検討することが必要である。絵素が
クリアにされてはならない３個の状態について検討され
なければならない。

これらは、１）アドレスされた絵素として同じ列にある絵素２）アドレスされた絵素として同じ行にあるが、クリア
にされるべきではない絵素３）アドレスされた絵素と同じ列にも同じ行にもない絵
素第１の場合に対しては、同じ列において絵素は列ストラ
イプの信号ＣＣおよび行ストライブの接地電圧を与えら
れる。これはその結果として差信号（ピーク対ビーク６
０ボルト）を生じ、それは信号ＣＣと同一であり、絵素
にその以前の状態に影響を及ぼすことなく長時間供給さ
れることができる。

第２の場合に対しては、同じ行において絵素は列ストラ
イプの信号ＣＮＣおよび行ストライブの信号５ＴＲＯＢ
Ｅを与えられる。この組合わせはピーク対ビーク２４０
ボルト差電圧ＰＮＣＬ　（第３図参照）をこれらの絵素
の両端に生じる。この差電圧ＰＮＣＬは長い時間絵素上
に保持されることはなく、各行に供給されるｌ１ｌＪは
３サイクル（２ミリ秒）以下であるから、これらの絵素
の状態は影響を受けない。

第３の場合には絵素は行においても列においてもクリア
にされておらず、信号ＣＮＣは列ストライプに供給され
、一方行ストライブは接地電位にある。これは絵素の両
端にＣＮＣに等しい差電圧を発生し、それはその前の状
態に影響を及ぼすことなく絵素に対して長ＭＡ間供給さ
れることができる。

前記周波数（５０Ｈ２および１．５ｋＨ２）は平均直で
あることに注意する必要がある。事実、温度感知手段（
図示せず）が表示装置に設けられ、液晶の温度の関数と
して上記周波数を調整する。

典型的にはこれらの周波数は゛クリア′°および゛散乱
゛に対してそれぞれ８．３乃至５０Ｈｚおよび１乃至２
　　ｋＨｚである。

再び第１図を参照すると、前記制御回路は複数の駆動装
＠ＦＰＤＲを僅え、それらの各駆動装置ＦＰＤＲはそれ
ぞれ行および列ストライブに結合され３０のストライブ
を駆動している。各駆動装置ＦＰＤＲは単一チップとし
て構成され、その各駆動装置は上記信号Ｃ８Ｃ，ＣＧ、
ＣＮＣまたはＲ２Ｏ，ＲＮＳＧ、５ＴＲＯＢＥをそれぞ
れ関係する行および列ストライブに供給することができ
る。

これらの信号の正と負の部分間の切替えは、立上がりお
よび立下がり時間に等しい時間で生じ、それは３０マイ
クロ秒以下である。行および列の両駆動装置が動作され
るとき、対応するストライブの交差点における絵素は不
透明または透明状態にされ、それは再び状態を変更する
ように励起されるまでそのままである。

駆動装置ＦＰＤＲは表示装置ＬＣＤの側部に沿って配置
され、ＬＣＤの１側部に沿って配置されたものはその側
部で終わる偶数または奇数番号のストライブのいずれか
を制御し、一方反対側に設けられた駆動装置は池のパリ
ティのストライブを制御する。上記のように各駆動装置
ＦＰＤＲは３゜のストライブを制御することができ、７
２０の列ストライブがあるから、１２個の駆動装置ＦＰ
ＤＲはＬＣＤの上側および下側に沿って配置されている
。

同様に、４００の行ストライブがあるから、７個の駆動
装置ＦＰＤＲがこの表示ｉ置ＬＣＤの左側および右側に
沿って配置されている。表示装置ＬＣＤのそれぞれの側
部に沿って駆動装置ＦＰＤＲは縦続接続されており、そ
れ故直列の制御データおよび情報信号はこれらの縦続接
続を通ってシフトされることができる。フラットパネル
表示袋＠ＦＰＤはさらにそれぞれＦＰＤの２個の隣接す
る側部に沿って位置している２組のコネクタ端子を有す
るだけであり、駆動装置ＦＰＤＲは全て同一であり、関
係するストライブに接続され、これらのストライブの方
向に設けられた出力端子を有している。これらの理由で
、上記直列の制御データおよび情報信号は表示袋＠Ｌｃ
Ｄの一側に沿って配置された駆動装＠ＦＰＤＲ中を一方
向にシフトされなければならず、・一方、表示装置ＬＣ
Ｄの反対側に沿って配置された駆動装置ＦＰＤＲ中では
反対方向にシフトされなければならない。シフトの方向
・はシフト方向信号ＬＣ，ＲＣ，ＬＲおよびＲＲにより
駆動装置ＦＰＤＲの縦続接続中で制御され、それらのシ
フト方向信号は、列の上側、列の下側、行の左側および
行の右側においてそれぞれ縦続接続の駆動装置ＦＰＤＲ
に供給される。列ストライブに供給された直列制御デー
タ信号は列クロック信号ＣＬＫＣ，列周波数信号ＦＲＥ
ＱＣ１列非エネーブル信号ＥＮＣおよび列選択信号５Ｅ
ＬＣである。列の上側に沿って配置された駆動装置ｔＦ
ＰＤＲはこれらの列の下側に沿って配置された駆動装置
ＦＰＤＲと異なったストライブに接続されているから、
追加の直列情報信号ＤＡＴＡＬＣおよびＤＡＴＡＲＣが
それぞれ２個の駆動装置ＦＰＤＲの縦続接続に供給され
る。さらに詳細に後述するように、前述の直列制御デー
タ信号と協同するこの直列情報信号ＤＡＴＡＬＣおよび
ＤＡＴＡＲＣは表示袋ｆＨＬｃＤの列ストライブに供給
された前述の信号Ｃ８Ｃ，ＣＣ，ＣＮＧを発生するため
に使用される。列ストライブに供給されるものと同様な
直列制御データおよび情報信号はまた行ストライブにも
供給される。これらの制御データ信号は行うロック信号
ＣＬＫＲ１行周波数信号ＦＲＥＱＲ１列非エネーブル信
号ＥＮＲおよび行運択信号５ＥＬＲである。列の場合と
同様に、追加の直列情報信号ＤＡＴＡＬＲおよびＤＡＴ
ＡＰＲが前の直列制御データ信号と共に使用され、表示
袋ｆｆ１ＬｃＤの行ストライブに供給される前述の信＠
Ｒ８Ｃ，ＲＮＳＣおよび５ＴＲＯＢＥを発生させる。

駆動装置ＦＰＤＲは第４図に詳細に示されている。それ
は制ｍ端子Ｄ１端子１１〜Ｉ５および０１〜０５および
３０の出力端子０ＬＩＴ　１〜３０を備え、１０個のイ
ンターフェイス回路ＩＣ１〜１０、り、ロック回路ＣＫ
Ｇ、方向制御回路Ｒ１０１３０個の論理装置ＬＤ　　１
〜３０および３０個の高い電圧装置ＨＶＤ　　１〜３０
を有している。制御端子りは方向制御回路ＲＬＣを通っ
て内部バスＲＢおよびＬＢに結合され、それは全てのイ
ンターフェイス回路ＩＣ１〜１０の入力ＤＡ、ＤＢなら
びに全ての論理装置ＬＤ　１〜３０の入力ＲＢ、ＬＢを
制御する。端子１　１．１５よび０１はそれぞれＩＣＩ
およびＩＣ６を介ＬＴＬＤ　１（７）ｔｇｆ子Ａ　１．
　ＢＯｅＪ：ヒＬＤ３０（７）端子ＡＯ，ＢＩに接続サ
レ、端子対Ｉ　　２．０２：１　３．０３；Ｉ　　４，
０４：Ｉ　　５，０５ハそレソレＩＣ２，ＩＣ７：　Ｉ
Ｃ３，ＩＣ８；　ＩＧ　４．　１Ｃ９；　ＩＣ５，ＩＣ
ｌ０を介して内部バスＳＳ、ＦＢ。

ＥＢおよびＣＫＢに接続されている。バスＳＢ。

ＦＢ、ＥＢはまた論理装置ＬＤ　　１〜３０の同じ記号
を付された端子に接続され、バスＣＫＢはクロック回路
ＣＫＣの入力に接続され、そのクロック回路ＣＫＣの４
個の出力は論理装置ＬＤ　　１〜３０の対応する入力端
子に接続されている。論理装ＷＬＤ１〜３０はそれぞれ
３個の出力端子ＩＮ　　１乃至ＩＮ３を有し、それらの
端子はそれぞれ出力０ＬＩＴ　　１〜３０を備えたＨＶ
Ｄ　　１〜３０の同じ記号を付された入力端子に接続さ
れている。これらの出力はそれぞれ表示装ｆｆＬｃＤの
行または列ストライブに接続されている。

ＲＬＣの制御端子りは方向を示している前記方向信号Ｌ
Ｃ，ＲＣ，ＬＲ，またはＲＲの一つを受信するように梼
成され、それにおいて、直列信号は以下に説明するよう
に駆動装！！ＦＰＤＲ中へシフト（右または左）されな
ければならない。そのような信号に応じて、そのときＲ
ＬＣは２個の相補信号ＲおよびＬを出力し、それらの信
号はそれぞれバスＲＢおよびＬＢに供給されてシフト方
向のＦＰＤＲの他の回路を報告する。右にシフト”に対
応する付勢された方向信号が端子りに供給されたとき、
および適当な直列情報信号ＤＡＴＡＬＣ，ＤＡＴＡＲＣ
，ＤＡＴＡＬＲまたはＤＡＴＡＰＲが先行するＦＰＤＲ
から端子１１に供給されたとき、この情報信号はインタ
ーフェイス回路ＩＣ１に直列接続を介して端子０１に、
その出力端子０−ＩＪＴＩに後述）へ、前記論理回路Ｌ
Ｄ　　１〜３０へおよびその入力端子ＩＮＩを介してイ
ンターフェイス回路ＩＣ６に伝送される。端子ｏ１から
情報信号は次のＦＰＤＲへ転送される。左へのシフトに
対しては、直列情報信号によって同様な通路が取られる
が、そのときＦＰＤＲの入力端子は０１であり、出力端
子は■１であり、情報信号はＩＣ６の出力端子０ＵＴ１
およびＩＣＩの入力端子ＩＮＩを通って伝送される。Ｆ
ＰＤＲの他のインターフェイス回路１０２〜５およびＩ
Ｃ７〜１０のそれぞれに対しては入力および出力端子Ｉ
ＮＩおよびＯＵＴ　Ｉは短絡されてそれぞれバス８Ｂ。

ＦＢ、ＥＢおよびＣＫＢに接続される。

第５図を参照すると、方向制皿回路が詳細に示されてい
る。この回路ＲＬＣはＦＰＤＲの同じ記号の制御端子り
に対応する入力端子りおよび出力端子ＲおよびＬを備え
、入力端子りに接続された抵抗Ｒ１および出力端子りに
接続されたインバータＩＮＶ１を備えている。インバー
タＩＮＶＩの入力にはまた２個のクランプダイオードＤ
１およびＤ２が接続され、そのダイオードの直列接続の
両端は電源端子ｖＤＤ（＋１２ボルト）および接地端子
ＯＶにそれぞれ接続されている。さらに、抵抗Ｒ２と出
力端子ＲもまたインバータＩＮＶ１の入力に接続されて
いる。抵抗Ｒ２の他端はｖＤＤに接続されている。入力
端子りは定常的に接地端子Ｏ■に接続されるか、或いは
左側が開放されている。抵抗Ｒ１は、不所望な電圧、例
えば静電気が入力端子りに与えられたときクランプダイ
オードＤ１および、またはＤ２を通って流れる可能性の
ある電流を制限する。入力端子りがアースされていると
き、出力端子ＲおよびＬはそれぞれ論理１直Ｏおよび１
にある。反対に入力端子りが開放のとき、出力端子Ｒは
電源ＶＤＤおよび抵抗Ｒ２によって論理値１に引上げら
れ、−力出力端子りはそのときＯである。出力端子Ｒに
おける論理値１は右へのシフトを示し、−力出力端子し
における論理値１は左へのシフトを示す。これらの値は
すでに前に説明したように対応する内部バスＢＢおよび
ＬＢを介して駆動装＠ＦＰＤＲの他の回路に供給される
。

第６図はクロック回路ＣＫＧを示し、それは同じ記号の
内部クロックバスＣＫＢに接続された入力端子ＣＫＢお
よび同じ記号のクロック信号をそれぞれ出力する出力端
子φ１．Ｔコ°、φ２．ｆ下を有している。クロック回
路ＧＫＣはノアゲートＮＯＲ１およびノアゲートＮＯＲ
２を備え、ノアゲートＮＯＲ１は入力が端子ＣＫＢおよ
びφ１に接続され、ノアゲートＮＯＲ２は入力が端子φ
２へおよびインバータＩＮＶ　２を介してＣＫＢに接続
されている。ノアゲートＮ０Ｒ１の出力はインバータＩ
ＮＶ３およびＩＮＶ４の直列接続を介してφ２にくおよ
びインバータＩＮＶ５乃至ＩＮＶ７の直列接続を介して
Ｔ下に接続されている。ノアゲートＮ０Ｒ２の出力はイ
ンバータＩＮＶ８．ｌｌ；＋よびＩＮＶ！］の直列接続
を介してφ１に、およびインバータＩＮＶＩＯ乃至ＩＮ
Ｖ１２の直列接続を介してφ１に接続されている。

第７図は入力クロンク信号ＣＫＢを示し、それは前記の
ように列クロツク信号ＣＬＫＣまたは行うロック信号Ｃ
ＬＫＲのいずれかである。図にはまた出力クロック信号
φ１．φ１．φ２．φ２も示されている。入力クロック
信号ＣＫＢは入力端子Ｉ５または０５、対応するインタ
ーフェイス回路ＩＣ５またはＩＣ１０および内部クロッ
クバスＣＫ　Ｂを介してりＯツク回路ＣＫＣの同じ名称
の端子ＣＫＢに供給された方形波である。出力信号φ１
．φ２はそれぞれφ１．φ２の補数である。

ＣＫＣのインバータの縦続接続により、信号φ１゜φ２
は正の部分が負の部分より狭い方形波であり、信号φ１
の正の部分は信号φ２の負の部分の中央であり、反対に
信号φ２の正の部分は信号φ１の負の部分の中央である
。

上記インターフェイス回路ＩＣ１〜１０の一つが第８図
にＩＣとして示されている。それは端子１１〜５または
０１〜５に接続された接続パッド端子ＢＰ、入力および
出力端子ＩＮＩおよび０ＵＴｌおよび制ｔＩＩ端子ＤＡ
およびＤＢを備えている。

制御端子ＯＡおよびＤＢは内部バスＲｅおよびＬＢを介
して方向制御５回路ＲＬＣによって制御される。回路Ｉ
Ｃはまた電源端子ＶＤＤ（１２ボルト）および接地端子
ＯＶを有している。端子ＢＰはＭＯＳトランジスタＰＭ
１およびＮＭｌのソース・ドレイン路およびドレイン・
ソース路の直列接続の接続点に接続され、ＰＭｌのソー
スＮ極は電源端子ＶＤＤに接続され、Ｎ　Ｉｖｌ　１の
ソース電極は接地されている。これらのトランジスタＰ
　Ｍ　１およびＮＭＩのゲート電極はそれぞれノアゲー
トＮ。

Ｒ３の出力およびナントゲートＮＡＮＤＩの出力にそれ
ぞれインバータＩＮＶ１３およびＩＮＶ１４を介して接
続されている。ＮＯＲ３の１人力は制御端子ＤＡに接続
され、ＮＡＮＤＩの１人力は制御端子ＤＢに接続されて
いる。一方入力端子ＩＮＩはインバータＩＮＶ１５を介
してノアゲートＮＯＲ３およびナンド・ゲートＮＡＮＤ
Ｉの他方の入力に接続されている。端子ＢＰはまた別の
ナントゲートＮＡＮＤ２の入力および別のノアゲートＮ
０Ｒ４の入力に接続されている。ナントゲートＮＡＮＤ
２およびノアゲートＮ０Ｒ４の他方の入力はそれぞれ制
御端子ＤＡおよびＤＢに接続され、一方、これらのゲー
トＮＡＮＤ２およびＮ０Ｒ４の出力はそれぞれＭＯＳト
ランジスタＰＭ２およびＮＭ２のゲート電極に接続され
ている。ＰＭｌおよびＮ　Ｉｖｌ　１の場合のようにＰ
Ｎ１１２のソース・ドレイン路はＮＭ２のドレイン・ソ
ース路と直列に接続され、ＰＭ　２のソース電極は電源
端子Ｖ　Ｄ　Ｄに接続され、ＮＭ２のソース電極は接地
されている。さらに出力端子０ｔＪＴ　ＩはＰ　ＩＶＩ
　２とＮＭ２の接続点に接続されている。

もしも、データが端子ＢＰから出力端子０ＵＴｌにシフ
トされな（すればならないならば、論理１直１がＩＣの
制ｎ＠子ＤＡに供給され、論理値Ｏが制御端子ＤＢに供
給されなければならない。これはインターフェイス回路
ＩＣ１〜５に対しては右へのシフト（Ｒ−１，１−０）
に対応し、ＩＣ６〜１０に対しては左へのシフト（Ｒ−
０，１−１）に対応する。上の状態（ＤＡ−１，ＤＢ−
０）においては論理値１が常にＮＯＲ３の１人力に供給
され、一方論理値Ｏが常にＮＡＮＤＩの１人力に供給さ
れる。これは、ＮＯＲ３およびＮＡＮＤｌの出力がそれ
ぞれＯおよび１であり、それ故論理値１がトランジスタ
ＰＭ　１のゲート電極に供給され、論理値０がトランジ
スタＮ　Ｍ　１のゲート電極に供給されることを意味し
ている。これらのトランジスタＰＭＩ　ＲよびＮＭＩは
そのとき両者共に阻止され、入力端子ＩＮＩは端子ＢＰ
から遮断される。さらに、上と同じ条件で端子ＢＰに供
給された論理値１はＮＡＮＤ２およびＮ０Ｒ４の出力に
論理値Ｏを生じ、それ故トランジスタＰ　Ｍ　２が導通
し、トランジスタＮ　Ｍ　２が阻止される。これは出力
端子ＯＵＴ　Ｉに電源電圧ＶＤＤに対応する論１ｇｉ値
１を発生する。反対に、端子ＢＰに供給された論理値Ｏ
はＮＡＮＤ２およびＮ０Ｒ４の出力に論理１直１を発生
し、それ故トランジスタＰＭ２は阻止され、トランジス
タＮＭ２は導通し、それは出力端子０ＵＴＩに与えられ
る論理１直Ｏ１すなわち接地電位を発生する。同様の動
作は論理値０および１が制御端子ＤＡ、ＤＢにそれぞれ
供給されたときにも生じる。トランジスタＰＭ２および
ＮＭ２はそのとき両者共に阻止され、それ故出力端子Ｏ
ＵＴ　Ｉは端子ＢＰから遮断され、入力端子ＩＮＩに供
給された論理鎧は端子ＢＰに同一の論理値を発生する。

ＭＯＳトランジスタＰ〜１１．ＮＭｌおよびＰＭ２　、
ＮＭ２によってこのインターフェイス回路の端子ＢＰま
たはＩＮＩに供給された入力信号は出力において再成形
される。

さらに、大面積の接続パッドおよび接続線によって大き
なキャパシタンスが端子ＢＰとアースＯＶとの間に生じ
る（図示せず）。このキャパシタンスはそれぞれＭＯＳ
トランジスタＰＭＩおよびＮＭｌの出力抵抗（図示せず
）を通って充放電される。このキャパシタンスの効果を
特に高周波において減少させるために、上記の出力抵抗
は最小にしなければならない。そのようにするために、
ＭｏＳトランジスタＰＭＩおよびＮ　Ｍ　１の大きさは
増加され、その結果これらのトランジスタのゲートキャ
パシタンスもまた増加する。上記と同じ理由のために、
これらのゲートに接続されたトランジスタの出力抵抗（
図示せず）が減少されなければならない。インバータ回
路は論理ゲート（ＮＡＮＤまたはＮ０Ｒ）よりもトラン
ジスタが少ないから、インバータ回路で出力抵抗を小さ
くすることはずっと容易である。それ故、小ざい出力抵
抗を有するインバータＩＮＶ１３およびＩＮＶ１４が論
理ゲートＮＯＲ３およびＮＡＮＯ１の出力とＭＯＳトラ
ンジスタＰＭ１およびＮ　Ｍ　１のゲートとの間にそれ
ぞれ配置される。インターフェイス回路ＩＣの反対側で
もキャパシタンス（図示せず）が端子ＯＵＴ　Ｉとアー
ス電位ＯＶとの間に生じる。

しかしながら、このキャパシタンスは端子ＢＰにおける
ものよりも小さい値を有する。それ故〜１０Ｓトランジ
スタＰＭ２およびＮ〜１２ばＭＯＳトランジスタＰＭ１
　ａよびＮＭｌよりも小さく、トランジスタＰＭ２およ
びＮＭ２のゲートキャパシタンス（図示せず）に結合さ
れた出力抵抗（図示せず）はそれぞれ論理ゲートＮＡＮ
Ｄ２およびＮ０Ｒ４において最小であり、それ故インタ
ーフェイス回路ＩＣのこの部分にはインバータは使用さ
れない。

第４図の論理装置ＬＤ　　１〜３０の一つが第９図にＬ
Ｄとして示されている。これはそれぞれ駆動装置ＦＰＤ
Ｒの同じ名称の内部バスに接続された制御２Ｉｌ端子Ｌ
Ｂ、ＲＢ、ＦＢおよびＳＢを有し、以下説明するように
高電圧装置）ＩＶＤの同じ名称の入力端子にそれぞれ接
続された出力端子ＩＮＩ。

ＩＮ２およびＩＮ３をそれぞれ備えている。論理装置Ｌ
Ｄはまた同じ名称のクロック信号を伝達する端子下丁、
　φ２およびφ１．７ゴを介してタロツク回路ＣＫＣに
接続されている。上述のように駆動装置ＦＰＤＲの３０
個の論理装＠ＬＤ　１〜３０は縦続に接続され、各論理
装置ＬＤは情報端子ＡＩ。

ＢＯおよびＡＯ，Ｂｌを有し、その中の端子ＡＩおよび
ＢＯはそ°れぞれ次の論理装置ＬＤの端子ＡＯおよびＢ
Ｉに接続されている。論理装置ＬＤはそれぞれＮＭＯＳ
トランジスタおよびＰＭＯＳトランジスタ（そのゲート
電極上に小さな円を付して示されている）により構成さ
れた通過ゲートＰＧ１〜ＰＧ　７を備えており、それら
のトランジスタのソースおよびドレイン電極は相互に接
続され、そのゲート電極は以下説明するように相補側ｆ
ｉｌ信号によって制御される。

論理装置ＬＤの端子ＡＩは、制御ｔ］端子ＬＢおよびＲ
ｅに供給された相補方向信号によりそれぞれＩＩ　ＩＩ
Ｉされた２個の逆方向直列接続の通過ゲートＰＧＩおよ
びＰＧ２を介してこの同じ論理装置ＬＤの端子Ｂｌに接
続されている。これらの通過ゲートＰＧＩおよびＰＧ２
の接続点は相補クロック信号φ１およびφ１により制御
された通過ゲートＰＧ３　、インバータＩＮＶ１６、相
補クロック信号φ２およびφ２により制御された通過ゲ
ートＰＧ４および別のインバータＩＮＶ１７を通って論
理装＠ＬＤＫの両端子ＢＯおよびＡＯに接続されている
。さらりインバータＩＮＶ１８はその入力がインバータ
ＩＮＶ１６の出力に接続され、その出力はりロック信号
φ２およびφ２により１ｌｉ１１６０された通過ゲート
ＰＧ５を通ってインバータＩＮＶＩＧの入力に接続され
ている。通過ゲートＰＧ３の出力はまたそれぞれ制ｉｌ
ｌ　Ｉａ子Ｅ８を介して直接およびインバータＩＮＶ１
９を介してそれに供給された相補信号により制御された
通過ゲートＰＧ　Ｇを介してナントゲートＮＡＮＤ３の
１人力に接続されている。

通過ゲートＰＧ６の出力はまたインバータｌＮＶ２Ｏの
入力に接続され、そのインバータｌＮＶ２Ｏはインバー
タＩＮＶ２１と直列に接続されて通過ゲートＰＧ７の出
力にｊ！シ、通過ゲートＰＧ７の入力はインバータ１Ｎ
Ｖ２１の出力に接続され、それは通過ゲートＰＧ７のそ
れと相補型の制御信号により制御される。通過ゲートＰ
Ｇ６の出力でもあるＮＡＮＤ３の上記入力および制御端
子ＦＢは排他的ノアゲートＸＮＲの２個の入力である。

排他的ノアゲートＸＮＲの出力は直接アンドゲートＡＮ
Ｄ１の１人力に接続されると共にインバータＩＮＶ２２
を介して別のアントゲ−１−Ａ　Ｎ　Ｄ　２の１人力に
接続されている。アンドゲートＡＮＤ１．ＡＮＤ２の他
方の入力は共にアンドゲートＡＮＤ３の出力を構成して
いる出力端子ＩＮ３に接続されている。アンドゲートＡ
ＮＤ３の２個の入力はＮＡＮＤ３の出力および１ＮＶ１
９の出力であり、一方、ＮＡＮＤ３のＭ２の入力は制御
端子ＳＳに接続されている。出力端子ＩＮＩはＡＮＯ２
の出力端子により構成され、出力端子ＩＮ２はＡＮＤｌ
の出力端子により構成されている。

制御端子ＲＢに供給された論理値１は、すなわち右へシ
フトの動作の場合において、したがって論理ＷｉＯが制
御２Ｉｌｌｖ子ＬＢに供給されている場合においては、
通過ゲートＰＧ１を閉じ、ＰＯ２を開く。論理装置ＬＤ
の前記直列情報信号ＤＡＴＡＬＣ，ＤＡＲＡＲＣ，ＤＡ
ＴＡＬＲまたはＤＡＴＡＲＲに対する入力端子はそのと
きＡＩであり、出力端子はＡＯである。この場合に、駆
動装＠ＦＰＤＲ（第４図）の入力端子は！　１であり、
その出力端子は０１であり、それ故１１に供給された直
列情報信号はインターフェイス回路ＩＮＩ　、その出力
端子０１ＪＴ１　、ＬＤｌの端子ＡＩないしＬＤ３０の
端子ＡＯ，入力ＩＣＧの入力端子ＩＮＩｔｊよびインタ
ーフェイス回路ＩＣ６自身を通って０１に伝送される。

反対に、論ｉｍｏが制御端子ＬＢに供給されたとき、す
なわち左へシフトの動作の場合においては、したがって
論理値０が制御端子ＲＢに供給されているときには、通
過ゲートＰＧ１が開き、ＰＯ２が閉じる。論理装ＫＬＤ
の前記直列情報信号に対する入力端子はそのとき８Ｉで
あり、対応する出力端子は８０である。前記と同様に、
駆動装置ＦＰＤＲに対して情報信号は、ＩＣ６およびＩ
Ｃ１を通って伝送されるが、入力端子は今度はｏｌであ
り、出力端子は１１である。

ＩＣ６およびＩＣＩにおいてこの信号はそれぞれ出力端
子０ＵＴＩおよび入力端子ＩＮＩを通って伝送される。

前記のように右へのシフト動作の場合（ＲＢ−１，１Ｂ
−０）には、通過ゲートＰＧ１が閉じ、ＰＯ２が開く。

それ故入力端子Ｓｒに供給された情報信号は端子Ｓｏに
対してさらに論理装置ＬＤ中へ伝送されることはできな
い。反対に入力端子ＡＩに供給された情報信号は端子Ａ
０に伝送される。事実それはまずクロック信号φ１の正
パルスの最初の発生においてインバータＩＮＶ１６の入
力に供給される。その後クロック信号φ２が高くなると
通過ゲートＰＧ４およびＰＯ５が閉じられ、インバータ
ＩＮＶ１７を介して出力端子ＡＯにシフトされる。この
信号はまたフィードバックインバータＩＮＶ１８および
通過ゲートＰＧ５を通ってインバータＩＮＶＩθに再び
供給される。

インバータＩＮＶ１ＧおよびＩＮＶｌｇの出力キャパシ
タンス（図示せず）が高いために、そこで信号のラッチ
が行われる。その代わりに、左へのシフト動作（ＲＢ＝
Ｏ，ＬＢ−１）に対しては、情報信号は同様に処理され
るが、前記のように入力端子はその場合にはＢｌであり
、出力端子はＢＯである。

各出力端子ＩＮ１．１Ｎ２．ＩＮＳにおけるそれと同じ
名称の出力信号Ｉ１１．ＩＮ２．ＩＮ３の値は端子ＡＩ
またはＢｒに供給された情報信号ＤＡＴＡＬＣ／Ｒまた
はＤＡＴＡＲＣ／Ｒ（右へのシフトまたは左へのシフト
）および以下説明する次の制御信号に依存するウ　：す
なわち、端子ＥＢへ供給される非エネーブル　ＥＮＣ，
／Ｒ（第１図）、端子ＳＢへ供給される選択ＳＥＬ／Ｒ
＜第１図）、端子ＦＢへ供給される周波数ＦＲＱＣ／Ｒ
（第１図）である。

非エネーブルＥ　Ｎ　Ｃ／Ｒが論理レベル１にある間は
通過ゲートＰＧ６は閉じられ、ＡＩとＡＯまたはＢｌと
８０間に伝送された直列情報信号はまたＰＧＧの出力に
現われる。しかしながら、これらの信号は制御信号ＦＢ
およびＳＢによって有効と認められず、したがって出力
端子ＩＮ１〜３に有効な出力信号を発生しない。事実、
非ネエープルＥ　Ｎ　Ｃ／Ｒは論理レベル１にあるから
、ＩＮＶ１９の出力は０であり、それ故ＡＮＤ　３の出
力、した°がってまたＡＮＤ　　１およびＡＮＤ　２の
出力も０である。

非エネーブルＥ　Ｎ　Ｃ／Ｒの立ち下がり端部において
は、通過ゲートＰＧ６は開き、通過ゲートＰＧ７は閉じ
ており、ＰＧＧの出力における最後の情報信号はインバ
ータｌＮＶ２ＯおよびＩＮＶ２１および通過ゲートＰＧ
７よりなる回路中にこれらのインバータの高い出力キャ
パシタンス（口承せず）によってラッチされる。この場
合には出力信号ＩＮ３は、端子８Ｂにおける選択信号５
ＥＬＣ／Ｒおよび１ＮＶ２０およびＩＮＶ２１中にラッ
チされた情報信号が共に論理値１であるときのみ０であ
る。

選択信号５ＥＬＣ／Ｒ＋１５よび情報信号の他の値に対
して信号ＩＮ　　１およびＩＮ２は次のブーリアン関数
によって表わされる。

ＩＮ　　１−　ＩＮ　５（ＤＡＴＡ、ＦＲＱＣ／Ｒ＋Ｄ
ＡＴＡ、ＦＲＱＣ／Ｒ）ＩＮ　２−ＩＮ　３（ＤＡＴＡ、ＦＲＱＣ／Ｒ＋ＤＡＴ
Ａ、ＦＲＱＣ／Ｒ）ここで、ＤＡＴＡは情報信号ＤＡＴＡＬＣ／ＲまたはＤ
ＡＴＡＲＣ／Ｈのいずれか一方である。

結論として信号ＩＮ　　１およびＩＮ２はＩＮ　　Ｓが
０であるとき共にＯである。その代わりにＩＮ３が１で
あるとき、信号ＩＮ　　１およびＩＮ２は上記信号ＤＡ
ＴＡおよびＦＲＥＱＣ／Ｒおよび各補数にのみ依存する
。

ＥＮＣ／Ｒ，５ＥＬＣ／Ｒ１ＦＲＥＱＣ／ＲおよびＤＡ
ＴＡの関数における信号ＩＮＩ、ＩＮ２およびＩＮ３の
値は次の表に示されている。

Ｅａｒ　　Ｓｃｒ　　Ｄａｔａ　ＩＮＩ　　　ＩＮ２　
　ｌＮ５ｉｘｘ　　　　ｏ　　　　ｏ　　　　。

０　　０　　０　　　Ｆｃｒ　　　Ｆａｒ　　　　１０
　　０　　１　　　Ｆｃｒ　　　Ｆｃｒ　　　　１０　
　１　　０　　　Ｆａｒ　　　Ｆｃｒ　　　　１ココテ
、ＥＣｒは信号ＥＮＣ／Ｒ１５Ｃｒは信号５ＥＬＣ／Ｒ
，ＤａｔａはＤＡＴＡの略号であり、ＦｃｒおよびＦｃ
ｒはそれぞれＦＲＥＱＣ／ＲおよびＦＲＥＱＣ／Ｒの略
号であり、Ｘは注意する必要のないことを示している。

前記表に示された埴の意味は第１０図を参照した高電圧
装置ＨＶＤの次の説明により明瞭になるであろう。この
高電圧装置ＨＶＤは第４図に示された駆動装置ＦＰＤＲ
の３０個の高電圧装置ＨＶＤ１〜３０のいずれか一つを
示している。それはそれぞれ論理装！ＬＤの同じ名称の
出力端子に接続された入力端子ＩＮＩ　、ＩＮ２　、Ｉ
Ｎ３および電源端子ＶＤＤ１＋Ｖ　１．−Ｖ　２．　Ｈ
Ｖ　３オヨヒＪＩ地端子０■を有している。ＨＶＤはま
た表示装置ＬＣＤのストライプ（行および列）の同じ名
称の端子に接続された出力端子０１ＪＴを有する。端子
十Ｖ１．−Ｖ２．＋Ｖ３に供給される電圧は、端子ＯＵ
Ｔに接続されたストライブ（行および列）の種類および
前述のようにそのストライブ上で行われるべき動作に依
存して＋１５０ボルト、−１５０ボルトおよび＋　１７
０ボルトまたは＋３０ボルト、−３０ボルトおよび＋５
０ボルトである。ＨＶＤに接続されたストライブはその
等価回路ＬＣＤＥによって第１０図中に示され、それは
ＨＶＤ端子ＯＵＴと接地０■の間の抵抗Ｒ３および抵抗
Ｒ４とキャパシタンスＣ１の並列接続の直列接続によっ
て構成されている。

高置圧装＠　ＨＶ　Ｄ　ｔ、１３個ノ回路ＨＶＩ　、Ｈ
Ｖ２　。

ＨＶ３よりなり、その中ＨＶ　１とＨＶ　２は同一であ
る。それ故、ＨＶｌ　、ｌ？ｊよびＨＶ３についてのみ
以下説明する。

回路）−ＩＶＩは入力端子ＴＩおよび別の端子ＴＩ。

Ｔ２　、　Ｔ３　、丁４を陥えている。この回路ＨＶは
高電圧ＰＮＰトランジスタＰ１を有し、そのベース電極
は抵抗Ｒ５とＲ６の接続点に接続され、それらの抵抗は
端子ＶＤＤと入力端子Ｔ　Ｉの間に接続されている。ト
ランジスタＰ１のエミッタ電極は直接ＶＤ［）に接続さ
れ、そのコレクタ電極は高電圧ＮＭＯＳトランジスタＮ
第３のゲート電極に接続されると共に抵抗Ｒ７を介して
端子ＴＩに接続されている。さらに、トランジスタＮ第
３のソースＮ慢は直接電源端子−ｖ２に接続され、一方
そのトレーｒン雷極は抵抗Ｒ８を介して端子Ｔ２に接続
されると共に第２の高電圧ＮＭＯ８出力ｌ−ランジスタ
ＮＭ４のゲート電極に接続されている。

このトランジスタＮＭ　４のドレインＮ極は直接端子Ｔ
３に接続され、一方そのソース電極は端子Ｔ−４に接続
されている。回路ＨＶ１に対して、入力端子ＴＩはＨＶ
Ｄの入力端子ｒＮ１に接続され、端子Ｔ３は電ｉＩ！端
子＋Ｖ１に接続され、端子Ｔ４は）−ＩＶＤの出力端子
ＯＵＴに接続されている。一方回路ＨＶ２の入力端子Ｔ
ＩはＨＶＤの入力端子ＩＮ２に接続され、端子Ｔ３およ
び端子Ｔ４はそれぞれＨＶＤの出力端子ＯＵＴおよび電
源端子−■２に接続されている。ざらに、２個の回路Ｈ
Ｖ１およびＨＶ２の端子Ｔ１およびＴ２は以下のように
回路）（Ｖ３の同じ名称の端子Ｔ１およびＴ２に接続さ
れている。

回路）（Ｖ３はＨＶＤの同じ名称の端子に対応する入力
端子ＩＮ３を有している。回路）−ＩＶ３はＮＭＯＳト
ランジスタＮＭ５を漏え、そのゲート電極は直接端子Ｉ
Ｎ３に接続され、そのソース電極は端子Ｏｖに、そのド
レインは抵抗Ｒ９を介して高電圧ＰＮＰトランジスタＰ
２のベース電極に接続されている。トランジスタＰ２の
エミッタ電極は端子＋ｖ３に接続されると共にバイアス
抵ｂｔ　Ｒ１０を介して自分のベース電極に接続されて
いる。

トランジスタＰ２のコレクタ電極は高電圧ＮＭＯ８Ｐト
ランジスタＮＭ６に接続されると共に端子Ｔ２に接続さ
れている。トランジスタＮＭｆ３のソース電（Ｑは端子
−■２に接続され、一方端子Ｔ１はクランプダイオード
Ｄ３を介してＮＭ６のドレイン電極に接続されている。

端子＋■１はまた抵抗［１を介してトランジスタＮ　Ｍ
　［３のドレイン電極とダイオードＤ３のカソードと１
対の高電圧ＮＭ　ＯＳ　Ｐ出力トランジスタＮＭフおよ
びＮＭ８の接続点に接続され、それらのトランジスタＮ
Ｍ７およびＮＭ８のソース電極は互いに接続されている
。出力トランジスタＮ　Ｍ　７のドレイン筒所は端子Ｏ
■に接続され、出力１−ランジスタＮＭ８のドレイン電
（釘は端子ＯＵＴに接続されている。

高電圧装置ＨＶＤの作用について以下説明する。

前述のようにこの装置の目的は、端子ＯＵＴが接続され
るストライプ（行および列）の種類に応じて、また所要
の顆能（敗゛乱またはクリア）においてＣ３Ｃ，ＣＣ，
ＣＮＣ，”Ｒ２Ｏ，ＲＮＳＣまたは５ＴＲＯＢＥのよう
な信号をその出力端子ｏＵＴに出力することである。電
圧＋Ｖ１および一■２は回路ＨＶＩおよびＨＶ２の出力
トランジスタＮ　Ｍ　４を介して端子ＯＵＴに供給され
、一方接地電位ＯＶＧ、を以下説明するように出力トラ
ンジスタ対ＮＭ７およびＮＭ８を介してこの出力端子Ｏ
ＵＴに供給されることができる。出力端子ＯＵＴに供給
されなければならない電源電圧の選択は入力端子ＩＮ１
〜ＩＮ３に供給された論理値を生じる。

もちろんこれらの電源電圧間の過渡的な短絡は避けなけ
ればならない。例えば各回路ＨＶ１およびＨｖ２の２個
の出力トランジスタＮＭ４は決して両方が導通状態であ
ってはならない。そうでなければ電圧＋Ｖ１と−Ｖ２が
ｙｒｉ格される。同じことは出力トランジスタ対ＮＭ７
　＃よびＮＭ１３の上記出力トランジスタＮＭ４との組
合わせに対しても言えることである。そのような短絡を
避けるために回路Ｈｖ１〜ＨＶ３は出力トランジスタＮ
Ｍ４　：ＮＭ７およびＮＭ８をそれらが導通状態にされ
るより速く阻止するように設計されている。このように
゛するために、■圧装置ＨＶＤの出力トランジスタＮＭ
４　；ＮＭ７およびＮＭ８は高いゲートキャパシタンス
（図示せず）を有し、それらを導通状態にするためにそ
れらのゲート電極が高い抵７Ｒ８：　Ｒ１１（Ｒ８＝Ｒ
１１＝４０メグオーム）を介してそれぞれ電源端子午Ｖ
３：＋Ｖ１に接続されている。さらに説明すれば、これ
らの各ｒＶ＋ｏｓトランジスタは協同する高い抵抗を介
して正電圧の方向にその高いゲートキャパシタンスを充
電することによってゆっくりと導通状態にされる。反対
に、これらの各トランジスタＮＭ４：ＮＭ７．４ｊよび
ＮＭ８の阻止はそれらのゲート電極がそのとき導通状態
になるトランジスタＮ第３　：ＮＭ６のドレイン・ソー
ス路を介して電源端子−■２に接続されることによって
ずつと迅速に行われる。

出力端子ＯＵＴにおける電圧によって示され、それぞれ
入力端子ＩＮＩ〜ＩＮ３に供給された論理−値の種々の
組合わせに対応する高電圧装置の３個の可能な状態は以
下詳しく解析される。最初の二つの状態においては、論
理値１が入力端子ＩＮ゛３に供給され、論理値１および
Ｏが入力端子ＩＮ１／２およびＩＮ２／１にそれぞれ供
給される。

第３の状態においては、入力端子ＩＮ、３における論理
値はＯであり、したがってまた入力端子ＩＮ１およびＩ
Ｎ２も０である。

全ての入力端子ＩＮＩ〜ＩＮ３における論理値Ｏは回路
ＨＶＩ　、１５よび）−ＩＶ２の出力トランジスタＮＭ
４を阻止状態にし、出力トランジスタ対ＮＭ７およびＮ
Ｍ８を導通状態にし、それ故接地電位ＯＶがそのとき出
力端子ＯＵＴに供給される。一方入力端子ＩＮ１または
ＩＮ２の一方に供給される論理値１は対応する出力トラ
ンジスタＮＭ　７の動作を生じさせる。これらの状態に
おいては入力端子ＩＮ３は前記のように論理１１でなけ
ればならないから、出力トランジスタ対ＮＭ７　、ｌｌ
ｊよびＮＭ８は阻止され、それ故接地電圧が出力端子Ｏ
ＵＴから遮断される。その結果、前記動作している出力
トランジスタＮ　Ｍ　４が接続されている同じ名称のＮ
源端子からの電源電圧＋ｖ１または−ｖ２が出力端子０
ＬＩＴに供給される。各入力端子ＩＮ１、ＩＮ２．ＩＮ
Ｓにおける連続する論理値１゜０．１および０．１．１
よりなるシナリオが高電圧装置ＨＶＤの出力端子ＯＵＴ
にそれぞれ連続した＋ｖ１および−ｖ２を出力する。こ
の連続した出力は前記のように第２因および第３図に示
されるようにＣ３Ｃ，ＣＧ、ＣＮＣ，Ｒ２Ｏ，ＲＮＳＣ
または５ＴＲＯＢＥのような信号の１サイクルに対応す
る。

前記高電圧装ｒａ）ＩＶＤの最初の二つの状態は常に入
力端子ＩＮ３に供給された論理値１および入力端子ＩＮ
１およびＩＮ２にそれぞれ供給された補数の論理値に対
応する。入力端子ＩＮＩにおける論理１ｉ１１および入
力端子ＩＮ２における論理値０は出力端子ＯＵＴに供給
されるべき電圧十Ｖ１を生じ、一方、入力端子ＩＮＩお
よびＩＮ２にそれぞれ供給された論理値Ｏおよび１は出
力端子ＯＵＴに供給されるべき電圧−■２を生じさせる
。

これらの入力信号の二つの組合わせは回路）−ＩＶｌと
ＨＶ２が同一であることによって対称である。

それ故、それらの一方だけ、すなわちＩＮＩに１、およ
びＩＮ２に−０の場合だけについて以下説明する。

電源電圧ＶＤＤ、すなわち＋１２ボルトに対応する論理
値１が入力端子ＩＮ３に供給されるから、回路ＨＶ３の
トランジスタＮＭ５は導通状態になり、それ故トランジ
スタＰ２もまた導通状態になる。その結果正電圧＋Ｖ３
が導通したトランジスタＰ２のエミッタ・コレクタ路を
通ってトランジスタＮＭ６のゲート電極および端子Ｔ２
に供給され、そのためトランジスタＮ　Ｍ　６もまた導
通状態になる。その後、負電圧−ｖ２がダイオードＤ３
および導通しているトランジスタＮ　Ｍ　６のドレイン
・ソース路を介して端子Ｔ１に供給され、この電圧−ｖ
２はまた出力トランジスタ対Ｎ　Ｍ　７およびＮＭ８の
ゲート電極にもそれらを阻止するために供給される。

トランジスタＮＭ７およびＮＭ８はＤＭＯＳトランジス
タで娶るから、奇生ダイオード（図示せず）がそれらの
ソースおよびドレイン極間に結合され、このダイオード
はこれらのトランジスタＱ欄造に固有のものである。こ
のような寄生ダイオードはそのカソード電極がＤＭＯＳ
トランジスタのドレイン電極に接続され、一方ダイオー
ドのアノード電極はトランジスタのソース電極に接続さ
れている。＋１５０ボルトまでの正電圧または一１５０
ボルトまでの負電圧のいずれかが回路ＨＶ１およびＨＶ
２によって出力端子０ｔＪＴに供給されるから、これら
の電圧はまたトランジスタＮ、Ｍ８のドレイン電極にも
現われる。それはこの電極が端子ＯＵＴに接続されてい
るからである。出力トランジスタ対ＮＭ７およびＮＭ　
８の代わりにトランジスタＮＭ　８だけについて考える
と、例えばトランジスタＮＭ　１３のソース電極を接地
端子Ｏｖと短絡することによって、このトランジスタＮ
Ｍ　８のドレイン電極における負電圧（例えば−１５０
ボルト）はそのときこのトランジスタＮＭ　８の導通し
ている奇生ダイオードを介して接地されるであろう。こ
のことから、トランジスタ対ＮＭ　７およびＮＭ　８は
、負電圧がそれらを阻止するためにこのトランジスタ対
ＮＭ　γおよびＮＭ　８のゲート電極に供給されるとき
、接地端子０■から出力端子ＯＵＴを実質的に遮断する
ように逆方向直列に結合されなければならない。

回路ＨＶ２においては、トランジスタＰ　１は入力端子
ＩＮ２に供給されている論理値０によって導通する。電
源電圧ｖＤＤはしたがって導通しているトランジスタＰ
１のエミッタコレクタ路を通ってトランジスタＮ第３の
ゲート電極に供給される。トランジスタＮ第３のソース
１４はトランジスタＰ２のエミッタ・コレクタ路を通っ
て端子Ｖ３に接続されているから、端子Ｔ２および抵抗
Ｒ８、トランジスタＮ第３は導通状態になる。それから
負電圧−■２が導通しているトランジスタＮ第３のドレ
イン・ソース路を介して回路ＨＶ２の出力トランジスタ
ＮＭ４のゲート電極に供給される。その結果、回路ＨＶ
２の出力トランジスタＮＭ４は直ちに阻止され、したが
って出力端子ＯＵＴからの電源端子−ｖ２でもある端子
Ｔ４を遮断する。

入力端子ＩＮ１は論理値１、すなわち＋１２ボルトであ
るから、回路）−ＩＶｌのトランジスタＰ１は阻止され
、したがって、回路ＨＶＩのＮＭＯＳトランジスタＮ第
３のゲート電極は、前にトランジスタＰ１のエミッタコ
レクタ路を介して接続されていた’Ｒｉｌｌ　９Ｍ子Ｖ
ＤＤから遮断される。トランジスタＮ　Ｍ　３は高いゲ
ートキャパシタンスを有しているから、そのキャパシタ
ンスはこのトランジスタＮ　Ｍ　３が阻止されるまでは
高抵抗Ｒ１を通って電圧−■２にゆっくりと放電される
。その時、出力トランジスタＮ　Ｍ　４のゲート電極は
電源端子−■２から′ａ断され、このトランジスタＮＭ
４の高いゲートキャパシタンスはトランジスタＰ２のエ
ミッタ・コレクタ路、端子Ｔ２、および抵抗Ｒ８を通っ
てそれに供給された正電圧＋■３にゆっくりと充電され
る。少し後に回路ＨＶ１のＮ　ＩＶＩ　ＯＳトランジス
タＮＭ４は導通状態になり、電源電圧＋Ｖ１をそのドレ
イン・ソース路を介して出力端子ＯＵＴに供給する。電
圧＋■３は常に約２０ボルト増加されたた電圧＋■１に
等しく、そのため導通している回路ＨＶＩのトランジス
タＮＭＩのゲート電極は常にそのソース電極における電
圧＋■１よりも高く、そのためトランジスタＮ　ｔｖｌ
　４は導通状態のままである。

高電圧［ＩＨＶＤの第３の状態において、すなわち３ｇ
の入力信号ＩＮ１〜ＩＮ３が全て論理値０を有するとき
、回路ＨＶ３のトランジスタＮＭ５は阻止され、それに
よって電流が抵抗Ｒ９およびＲＩＯを通って流れるのが
阻止され、そのためトランジスタＰ２は阻止されている
。その結果およびトランジスタＮＭ　６もまた高いゲー
トキャパシタンスを有するためにトランジスタＰ２を介
して電源端子＋ｖ３に前に接続されていたこのトランジ
スタＮ　ＩＶＩ　Ｇのゲート電極における電圧はゆっく
りと減少する。トランジスタＮＭ６が阻止される前に端
子Ｔ１がダイオードＤ３およびトランジスタＮＭ６のド
レイン・ソース路の直列接続を通って端子−■２に接続
され、一方、トランジスタＮＭ６のゲートキャパシタン
スの前の充電のために正電圧＋Ｖ３が端子Ｔ２に得られ
る。

両回路ＨＶ１およびＨＶ２において、それらの端子ＴＩ
ににおける０ボルトはトランジスタＰ１を導通させ、そ
のためトランジスタＮ第３のゲート電極はトランジスタ
Ｐ１のエミッタ・コレクタ路を介して正電圧ｖＤＤにさ
れる。その結果、トランジスタＮ　Ｍ　３は直ちに導通
し、そのドレイン・ソース路を通って出力トランジスタ
Ｎ　Ｍ　４のゲート電極に負電圧−ｖ２を出力する。そ
れ放出力トランジスタＮＭ４は直ちに阻止状態になる。

Ｈ■１またはＨＶ２のいずれかのトランジスタＮＭ４の
ドレイン・ソース路を通って出力端子０ｔＪＴに供給さ
れていた前の電源電圧＋■１または一■２はそのときこ
の出力端子０ＬＩＴから遮断される。

さらに、電圧−■２はまたトランジスタＮＭ６のドレイ
ン・ソース路を通って出力ＤＭＯＳトランジスタ対ＮＭ
７　、ＮＭ８のゲート電極に供給される。この負電圧（
−Ｖ２）はＮＭ７　、ＮＭ８を阻止し、これらのトラン
ジスタに関係し、逆方向直列に結合された前記寄生ダイ
オードは出力端子ＯＵＴと接地端子と０■の間でいずれ
の方向にも電流が流れることを阻止する。

このとき、出力端子０ＬＩＴは電源端子＋■１゜−Ｖ２
および接地端子ＯＶのいずれからも遮断される。トラン
ジスタＮＭ６のゲート電極は阻止されたトランジスタＰ
２によって端子＋Ｖ３から遮断されているから、このゲ
ートｆｆ１ｌｌｘにおける電圧はトランジスタＮ〜１６
が阻止されるまでゆっくりと減少する。端子−Ｖ２から
ｍＥＩｉされて阻止されたトランジスタＮＭ６のドレイ
ン電極における電圧は抵抗Ｒ１１を介して出力！・ラン
ジスタＮＭ７゜ＮＭ８のゲートキャパシタンスの充電に
よりゆっくりと＋ｖ１に等しくなる。この電圧はブロッ
キングダイオードＤ３のため端子Ｔ１に供給されない。

そのとき出力端子ＯＵＴは接地端子Ｏｖに接続されてい
る。事実、もしも正電圧＋■１が端子０ＬＪＴに予め供
給されていたならば、後者はトランジスタＮＭ７の動作
している寄生ダイオードと直列の導通状態のトランジス
タＮＭ８のドレイン・ソース路を通って接地端子０■に
短絡される。

反対に、もしも負電圧−Ｖ２が端子ＯＬ、ＩＴに予め供
給されていたならば、後者はトランジスタＮ　Ｍ８の寄
生ダイオードと直列のトランジスタＮＭ７のドレイン・
ソース路を通って接地端子０■に短絡される。

前記電源端子から端子Ｔ１を、！！断するため、ブロッ
キングダイオードＤ３により両回路ＨＶＩおよびＨＶ２
のトランジスタＰ１は阻止される。さらに、トランジス
タＰ２が阻止されているため、端子Ｔ２もまたその電源
端子＋Ｖ３から遮断されており、電流は両回路ＨＶＩお
よびＨＶ２のトランジスタＮ　ｆｖｌ　３を通って流れ
ず、一方トランジスタＮＭ４は阻止されたままである。

この状態においてはトランジスタ中の漏洩電流を除いて
は高電圧装置を流れる電流は両回路ＨＶ１およびＨＶ２
の抵抗Ｒ５およびＲ６を通って電源端子ＶＤＤから入力
端子ＩＮＩおよびｌＮ２に流れる電流だけである。それ
故、休止時、すなわちｌＮ１−ｌＮ２＝ＩＮ３＝Ｏであ
るとき高電圧装置ＨＶＤ中で消費される電力は最小に減
少され、接地電圧０■が出力端子０ｔＪＴに供給される
。

前記のように対応するラインストライプ（列または行）
に供給された全ての信号：Ｃ８Ｃ，Ｒ２Ｏ，ＲＮＳＣ（
ピーク対ビーク３００ボルト、５０Ｈｚ　）；ＣＣ，Ｃ
ＮＣ，（ピーク対ビーク６０ボルト、１．５ｋＨ２）お
よび５ＴＲＯＢＥ　（ビーク対ピーク３００ボルト、１
．５ｋＨ２）は駆動装置ＦＰＤＲの出力端子０ＬＪＴに
よりそれに供給される。出力端子ＯＬ、ＩＴにおける電
圧＋１５０ボルト。

＋３０ボルトおよび一１５０ボルト、−３０ボルトは駆
動装＠　Ｆ　Ｐ　Ｄ　Ｒの各占電圧装置ＨＶＤのそれぞ
れの電源端子＋■１および一■２によって供給される。

これらの電圧は論理装置ＬＤの出力端子ＩＮ１〜ＩＮ３
を介してそれに供給された同じ名称の入力端子ＩＮ１〜
ＩＮ３における信号の論理（直ＩＮ１〜ＩＮ３の制御下
に各１−ＩＶＤの出力端子ＯＵＴに供給される。これら
の論理（直ＩＮＩ〜ＩＮ３は、対応する非エネーブル信
号ＥＮＣまたはＥＮτが低レベルであるとき論理装置Ｌ
Ｄ中のインバータｌｌ’、１２０およびｌＮ２１により
ラッチされた周波数信号ＦＲＥＱＣまたはＦＲＥＱＲ，
選択信＠５ＥＬＣまたは５ＥＬＲおよび直列情報信号Ｄ
ＡＴＡ　Ｌ　Ｃ／ＲまたはＤＡＴＡＲＣ／Ｒによりそれ
ら自身を制御される。

表示装ｆｉｆＬｃＤの動作は次の表にまとめられている
。

Ｓｒ［）ｒ３ｃ［）ｃ　　動作　　　　　絵素信号ｏｏ
０１　　　ｒ１ｉ乱　　　　　ＰＳＣｏ　１０１　　非
散乱　　　　ＰＮＳＣｌ　０００　　不透明　　　　Ｐ
ＮＣｔｌ　００１　　透明　　　　　ＰＣＬｉｉｏｏ　　　行非アドレス　ＣＩ’ＪＣ１１０１行非
アドレス　ＣＣＯｘ　００　　不使用　　　　− ｘｘｉ　　ｘ　　　不使用　　　　　−ここで、［）ｒ
はＤＡＴＡＬＲまたはＤＡＴＡＰＲのいずれかであり、
ＤＯはＤＡＴＡＬＣまたはＤＡＴＡＲＣのいずれかであ
り、Ｓｒは５ＥＬＲであり、Ｓｃは５ＥＬＣである。Ｘ
は注意する必要がないことを意味している。前記の表に
おいて非エネーブル信号ＥＮＣおよびＥＮＲは論理値０
にあり、５０ＨＺおよび１　、５　　ｋ、Ｈ２の適当な
周波数信号ＦＲＥＱＣ／Ｒがそれぞれ散乱およびクリア
のために使用されるとする。さらに、適当な電源電圧が
高電圧装置ＨＶＤの電源端子＋■１．−■２および＋Ｖ
３に供給されることは明白である。

この表から、散乱動作が、列ストライブに情報信号ＤＡ
ＴＡＣとして供給された論理値１および５ＥＬＣおよび
５ＥＬＲの両者に対する選択信号として使用された論理
値Ｏの結果生成されることがわかる。散乱動作は完全な
表示に対してまたは）８択された行だけに対して行われ
るから、散乱されるべき行は情報信号ＤＡＴＡＲとして
論理ｉｌＩ！Ｏを持ち、一方散孔されるべきでない行は
情報信号ＤＡＴＡＲとして論理値１をもつ。対応する絵
素におけるその結果生じる信号はそれぞれＰＳＣおよび
ＰＮＳＣである。

クリア動作に対しては、行選択信号５ＥＬＲは常に論理
値１であり、一方、列選択信号５ＥＬＣはＯのままであ
る。クリアは一時に１行行われ、選択された行は論理値
１の情報信号ＤＡＴＡＲを有し、関係する列はそれぞれ
絵素のクリアせずＰＮＣＬまたはクリアＰＣＬに対応し
てＯまたは１のいずれかである。残りの行、すなわちア
ドレスされなかった行は情報信号として論理値１を受け
る。前記のようにこれらの行（アドレスされない）の絵
素における信号は対応する列における情報信号Ｄ　Ａ　
’Ｔ　Ａ　Ｃの関数におけるＣＮＣまたはＣＣである。

信号の別の可能、な組合わせはこの実施例では使用され
ない。また、散乱またはクリアのような付勢動作は、情
報信号ＤＡＴＡＣとして列ストライブに供給された論理
値１と共に情報信号ＤＡＴＡＲとして論理値Ｏが行スト
ライブに供′給されるときのみ行われる。

以上、この発明の原理を特定の装置と関連して説明して
来たが、この説明は単なる例示に過ぎないものであって
、特許請求の範囲に記載された発明の技術的範囲を限定
するものではないことを明確に理解すべきである。

【図面の簡単な説明】

第１図は、この発明の１実ＭＩＩＡの複数国の駆動装置
ＦＰＤＲを備えたマトリックス装置またはフラットパネ
ル型表示装置ＦＰＤの概略図であり、第２図および第３
図はそれら駆動装置ＦＰＤＲにより発生される信号およ
びそれらの信号から生成した信号波形を示している。第
４図は駆動装置ＦＰＤＲの概略図であり、第５図は第４
図の装置中の方向制御回路ＲＬＣを示し、第６図は第４
図の装置中のクロック回路ＣＫＣのブロック図を示し、
第７図はクロック回路ＣＫＣにより発生された信号波形
を示し、第８図は第４図の装置中のインターフェイス回
路ＩＣを示し、第９図は第４図の装置中の論理装置ＬＤ
を詳細に示し、第１０図は第４図の装置中のＩＫ電圧装
置）（ＶＤを詳細に示す。ＬＣＤ・・・液晶表示装置、ＦＰＤＲ・・・駆動装置。ＨＶＤ・・・高電圧装置、ＲＬＣ・・・方向制御回路、
ＣＫＧ・・・クロック回路、ＩＣ・・・インターフェイ
ス回路、ＬＤ・・・論理装置。出願人代理人　弁理士　鈴江武彦ＮＳＣ手続補正書（方式）１１Ｆｊ４＋ｌ　”ＩＱ’９・ＪＪ８Ｆ＋特許庁長官　
　宇　賀　道　部　殿１、事件の表示特願昭６０−１１７６’３０号２、発明の名称スイッチング回路およびそれを使用するマトリックス装置３、補正をする者事件との関係　　特許出願人インターナショナル・スタンダード嗜エレクトリック嘩コーポレイション４、代理人昭和６０年８月２７日

Claims

【特許請求の範囲】

（１）座標マトリックスおよび関連制御装置を具備し、
前記座標マトリックスは交差点を決定する複数の交差ラ
イン系列を備え、前記制御装置は前記座標マトリックス
の異なつた側に沿つて配置された複数の駆動装置を備え
、前記ライン系列の少なくとも一つの別々のラインに結
合されたライン出力端子を備え、前記制御装置はまた前
記駆動装置に結合され、この駆動装置に入力信号を供給
する如く構成された入力信号源を備えているマトリック
ス装置において、前記各駆動装置はそれぞれ前記ライン出力端子の一つを
有し、シフトレジスタを形成するように接続された複数
の駆動回路と、前記入力信号をこのシフトレジスタを通
つてシフトさせるシフト制御手段とおよび前記シフトの
方向を制御する方向制御手段とを具備していることを特
徴とするマトリックス装置。
（２）前記ライン系列の一つに対する前記入力信号は前
記入力信号源からコネクタ端子を通つて前記マトリック
ス装置の同じ側に供給されていることを特徴とする特許
請求の範囲第１項記載のマトリックス装置。
（３）前記ライン系列の少なくとも一つの直接隣接する
二つのラインに結合された前記出力端子はそれぞれ前記
座標マトリックス装置の別々の側において接続されてい
ることを特徴とする特許請求の範囲第１項記載のマトリ
ックス装置。
（４）前記マトリックス装置は前記座標マトリックスを
構成しているスメクチック液晶フラットパネル型表示装
置および前記表示装置の周囲に配置されている前記駆動
装置を支持するフラットパネルであり、前記表示装置の
セルは前記交差点に位置していることを特徴とする特許
請求の範囲第１項記載のマトリックス装置。
（５）前記各駆動回路は、前記方向制御手段により制御
される信号スイッチング回路を備え前記第１および第２
の端子或いは第３および第４の端子間に相補的に結合さ
れることのできる論理手段を有することを特徴とする特
許請求の範囲第１項記載のマトリックス装置。
（６）前記信号スイッチング回路は、第１および第２の
端子或いは第３および第４の端子間に相補的に結合され
ることのでき、前記第２の端子および第４の端子は互い
に接続され、信号メモリ回路を通って相補的に導通状態
になるように制御される２個のゲートの共通端子に結合
され、その他方の端子はそれぞれ前記第１および第３の
端子に結合されていることを特徴とする特許請求の範囲
第５項記載のマトリックス装置。
（７）前記各駆動回路により構成されたシフトレジスタ
は、複数の信号スイッチング回路の縦続接続により構成
され、このスイッチング回路は前記第１および第２の端
子或いは第３および第４の端子間に相補的に結合される
ことのできる論理手段を有し、前記信号スイッチング回
路はその回路の第１および第４の端子が次の回路の第２
および第３の端子にそれぞれ結合された縦続接続である
ことを特徴とする特許請求の範囲第１項記載のマトリッ
クス装置。
（８）前記各駆動装置は複数の制御端子を有し、それに
前記入力信号がそれに供給され、その中の少なくとも一
つが前記両方向ラインを介して制御されたインターフェ
イス回路に結合され前記インターフェイス回路は前記方
向制御手段によつて制御されていることを特徴とする特
許請求の範囲第７項記載のマトリックス装置。
（９）前記制御端子を介して直列に接続された複数の駆
動装置が少なくとも前記座標マトリックスの一方の側に
位置していることを特徴とする特許請求の範囲第８項記
載のマトリックス装置。
（１０）前記論理手段は前記信号メモリ回路に結合され
、前記入力信号を前記駆動回路に含まれたスイッチング
回路を形成している同様な複数の回路の別々のものを制
御する複数の要素よりなる複数の符号に変換するように
構成され、かつ、結合されたラインの電気的状態を決定
する出力信号を前記出力回路が供給することのできる前
記ライン出力端子を有している組合わせ手段を備えてい
ることを特徴とする特許請求の範囲第６項記載のマトリ
ックス装置。
（１１）前記組合わせ手段は前記入力信号の他方のもの
の制御下に前記入力信号の若干のものをラッチするラッ
チ手段を備えていることを特徴とする特許請求の範囲第
１０項記載のマトリックス装置。
（１２）前記スイッチング回路は各入力端子における少
なくとも３個の電圧の中の一つを共通の出力端子に選択
的に結合することができる如く構成され、第１および第
２の入力端子を前記共通の出力端子に結合する第１およ
び第２の回路が、少なくとも１個のＤＭＯＳスイッチ装
置を具備し、第３の入力端子を前記共通の出力端子に結
合する第３の回路が逆向き直列に結合された２個のＤＭ
ＯＳスイッチ装置を具備しており、前記各ライン出力端
子は前記共通出力端子であることを特徴とする特許請求
の範囲第１０項記載のマトリックス装置。
（１３）第１および第２の端子或いは第３および第４の
端子間に相補的に結合されることのできるスイッチング
回路において、前記第２の端子および第４の端子は互いに接続され、信
号メモリ回路を通つて相補的に導通状態になるように制
御される２個のゲートの共通端子に結合され、その他の
端子はそれぞれ前記第１および第３の端子に結合されて
いることを特徴とする信号スイッチング回路。
（１４）前記回路は、一つの回路がその回路の第１およ
び第４の端子を次の回路の第２および第３の端子にそれ
ぞれ結合されて縦続接続を構成していることを特徴とす
る特許請求の範囲第１３項記載の信号スイッチング回路
。
（１５）前記縦続の端部における２個の端子は制御され
たインターフェイス回路を通って両方向ラインに結合さ
れていることを特徴とする特許請求の範囲第１４項記載
の信号スイッチング回路。
（１６）前記制御されたラインインターフェイス回路は
前記両方向ラインと前記２個の端子の一方との間の信号
を再生し、伝送できるようにし、これらの端子の他方の
ものと前記両方向ラインとの間の伝送を阻止する第１の
手段と、前記他方の端子と両方向ラインとの間の信号を
再生し、伝送できるようにし、前記他方の端子と前記両
方向ラインとの間の伝送を阻止する第２の手段とを具備
していることを特徴とする特許請求の範囲第１５項記載
の信号スイッチング回路。
（１７）各入力端子における少なくとも３個の電圧の中
の一つを共通の出力端子に選択的に結合することのでき
るスイッチング回路において、第１および第２の入力端
子を前記共通の出力端子に結合する第１および第２の回
路が、少なくとも１個のＤＭＯＳスイッチ装置を具備し
、第３の入力端子を前記共通の出力端子に結合する１以
上の第３の回路が逆向き直列に結合された２個のＤＭＯ
Ｓスイッチ装置を具備していることを特徴とするスイッ
チング回路。
（１８）前記各回路が各ＤＭＯＳスイッチ装置と協同し
てそのＤＭＯＳスイッチ装置を閉成するときよりもずつ
と迅速に開放することのできる動作手段を具備している
ことを特徴とする特許請求の範囲第１７項記載の信号ス
イッチング回路。
（１９）前記回路が互いに接続され、入力信号により制
御され前記回路の別々のものを制御する３個の要素を有
する多数の符号を発生することのできる論理手段に結合
されていることを特徴とする特許請求の範囲第１７項記
載の信号スイッチング回路。
（２０）前記回路のそれぞれは、前記論理手段と前記動
作手段との間に結合された能動装置を備え、前記動作手
段と共に前記符号の要素を前記ＤＭＯＳ装置を制御する
制御信号に変換するように構成されているレベル変換器
を具備していることを特徴とする特許請求の範囲第１８
項記載のスイッチング回路。
（２１）前記ＤＭＯＳ装置、前記動作手段、および前記
レベル変換器の能動装置を通つて流れる電流は、前記符
号の３個の要素が第３の入力端子における電圧が前記共
通出力端子に供給されるものであるときに阻止されるこ
とを特徴とする特許請求の範囲第２０項記載のスイッチ
ング回路。
（２２）前記第１および第２の回路が同一であり、前記
第３の回路の前記動作手段に第１の相互接続手段を介し
て結合されているそれらのレベル変換器を備えており、
前記第１および第２の回路の動作手段が第２の相互接続
手段を介して前記第３の回路のレベル変換器結合されて
おり、前記第３の回路は前記第１および第２の相互接続
手段を介して前記第１および第２の回路の動作手段を制
御することを特徴とする特許請求の範囲第２０項記載の
スイッチング回路。
（２３）前記ＤＭＯＳスイッチは同じ導電型のＤＭＯＳ
トランジスタであり、トランジスタおよび抵抗を備えた
前記動作手段は前記抵抗を通つて正電圧の方向にその固
有のゲートキャパシタンスを充電することによつて前記
協同するＤＭＯＳトランジスタをゆつくりと導通状態に
することができ、前記トランジスタのソース・ドレイン
路を介してそのゲート電極に負の電圧を供給することに
より前記ＤＭＯＳトランジスタを急速に阻止することが
できることを特徴とする特許請求の範囲第１８８記載の
スイッチング回路。
（２４）前記負の電圧が前記動作手段のそれぞれの前記
トランジスタのソース電極に定常的に供給され、前記第
１および第２の回路に含まれた前記トランジスタは前記
各レベル変換器および前記第３の回路の前記動作手段に
よつて前記第１の相互接続手段を介して制御され、前記
第３の回路の前記トランジスタは前記結合されたレベル
変換器によつてのみ制御され、前記正の電圧は前記第３
の回路に含まれた前記動作手段の前記抵抗の一端に定常
的に供給され、前記第１および第２の回路に含まれた前
記動作手段の前記抵抗の一端に前記第２の相互接続手段
を介してに供給されることを特徴とする特許請求の範囲
第２２項記載のスイッチング回路。