JP2001272961A

JP2001272961A - 表示制御装置及び表示装置

Info

Publication number: JP2001272961A
Application number: JP2001036815A
Authority: JP
Inventors: Yoichi Imamura; 陽一今村
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1990-06-18
Filing date: 2001-02-14
Publication date: 2001-10-05
Anticipated expiration: 2020-06-29
Also published as: JP3665576B2

Abstract

(57)【要約】【課題】表示制御部側から供給される信号の異常に起
因する表示パネルの直流駆動等による表示特性劣化を防
止可能のフラット表示装置の提供。【解決手段】各走査ドライバＬＳＩの信号管理制御部
４７_１〜４７_ｎはカスケード接続されており、同一
構成である。制御部４７_１の被検出信号は端子ＣＫＢ
_１に印加されるデータ信号ラッチクロックＬＰ、制御
部４７_２の被検出信号は端子ＣＫＢ_２に印加される
フレームスタート信号ＳＰで、制御部４７ _ｎの被検出
信号は端子ＣＫＢ_ｎに印加される交流化クロックＦＲ
である。制御部４７_１は被検出信号の停止を検出する
信号停止検出回路４８と信号遅延回路４９及び論理回路
５０からなるシーケンス処理回路５１を有する。信号Ｓ
Ｐの発振が停止すると、回路５１の出力Ｔ_１〜Ｔ_ｎ
はＬレベルに変化し、ディスプレイ・オフ信号ＤＦ（バ
ー）がＬレベルになり、液晶パネルが表示オフモードに
強制設定される。信号ＳＰが何らかの原因で停止しても
液晶印加電圧が零に落とされるので、液晶直流駆動を回
避でき、液晶劣化等を防止できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、液晶表示（ＬＣ
Ｄ），プラズマ表示パネル（ＰＤＰ）等のフラットディ
スプレイやその応用装置に関し、更に詳細には、表示体
モジュール部とその表示を制御する表示制御部とが分離
配置された形態を有するフラット表示装置における表示
体モジュール部側の信号管理技術に関する。

【０００２】

【従来の技術】従来、所謂ラップトップ型と称される可
搬型パーソナル・コンピュータやワードプロセッサなど
は一般に開閉式のフラットディスプレイ部を有してお
り、それらに搭載される中・大型の液晶表示装置は、図
９に示すように、装置本体側に内蔵された液晶表示制御
部１０と開閉蓋の内側に設けられたフラット状の液晶表
示モジュール部２０とからなる分離独立した配置構成で
ある。液晶表示制御部１０は、液晶モジュール・コント
ローラ１２や図示しないマイクロ・プロセッサ・ユニッ
ト（ＭＰＵ）を有しており、この液晶モジュール・コン
トローラ１２は液晶表示モジュール部２０側に対し各種
の制御信号及びクロック信号を供給する。

【０００３】液晶表示モジュール部２０は、例えば単純
マトリクス型の液晶表示パネル（マトリクス液晶表示素
子）２２と、このパネル２２の周辺（額縁）領域にＴＡ
Ｂ実装された信号電極駆動回路（Ｘドライバ）２４及び
走査電極駆動回路（Ｙドライバ）２６と、高圧の液晶駆
動電圧（基準電圧）Ｖ_０〜Ｖ_５を発生する液晶電源
回路２８とを有している。信号電極駆動回路２４は複数
の信号電極ドライバ半導体集積回路２４_１〜２４_ｍ
のカスケード接続として構成され、例えば信号電極の総
数Ｍ本に対し画面１ライン分ずつドライバ出力を供給す
る。即ち、データ信号Ｄ０〜Ｄ７は画素クロック（シフ
トクロックパルス）ＸＳＣＬによって次々に信号電極駆
動回路２４内のシフトレジスタに取り込まれ、画面１ラ
イン分の信号（Ｍビット）が取り込まれた時点で、走査
線同期信号ＹＳＣＬ（データ信号ラッチクロックＬＰ）
によってシフトレジスタ内のデータ信号が並列的にデー
タラッチ回路へ送られ、データ信号の直・並列変換が行
われる。そのデータラッチ回路では、１ライン分の信号
電圧を１走査期間にわたって保持し、その信号電圧に基
づいて選択スイッチ回路が信号電極に接続されたドライ
バ出力電圧を選択又は非選択状態のいずれかに設定す
る。交流化クロックＦＲは直流駆動による液晶素子の劣
化を防止するために上記の各電圧を交流波形にするクロ
ックである。強制ブランク表示信号ＤＦ（バー）は液晶
画面を強制的にブランク表示状態とするための信号であ
る。走査電極駆動回路２６は複数の走査電極ドライバ半
導体集積回路２６_１〜２６_ｎのカスケード接続とし
て構成され、例えば走査電極総数Ｎ本のうち１本だけに
選択電圧を、他の（Ｎ−１）本の走査電極に非選択電圧
を付与するように動作する。走査スタートパルス（フレ
ームスタート信号）ＳＰによって１走査線期間が開始さ
れ、走査線同期信号ＹＳＣＬ（データ信号ラッチクロッ
クＬＰ）の入来する毎に選択電圧が第１行目の走査電極
から第Ｎ行目の走査電極に次々に印加される（線順位表
示）。また液晶表示モジュール部２０側に配置された液
晶電源回路２８は信号電極駆動回路２４及び走査電極駆
動回路２６の選択スイッチが選択すべき複数の液晶駆動
電圧Ｖ_０〜Ｖ_５を生成するもので、強制ブランク表
示信号ＤＦ（バー）によってパワーオン／オフ状態に設
定される。

【０００４】

【発明が解決しようとする課題】ところで、装置本体側
に内蔵された液晶表示制御部１０と開閉蓋の内側に設け
られたフラット状の液晶表示モジュール部２０とは一般
にヒンジ結合の可動部を介してフレキシブル・ケーブル
３０で接続されている。そのため、フラット状の液晶表
示モジュール部２０側の開閉蓋が開閉されるたびにケー
ブル３０自体が屈曲し、物理的要因からどうしてもケー
ブル３０の信号線の損傷又は断線を招来し易い。信号線
の一部が断線すると、例えば液晶表示パネル２２に直流
電圧（直流成分）が印加されたままの状態で、交流駆動
されない事態が発生し、他の部品と比べて高価で交換の
困難な液晶表示パネル２２の劣化を惹起することがあ
る。このような液晶劣化は寿命や表示品質の阻害要因で
あり、視認性を基調とするディスプレイ装置にとって重
要な問題である。

【０００５】ここに、液晶モジュール・コントローラ１
２から液晶表示モジュール部２０側に供給される信号の
うち液晶表示パネル２２の直流駆動劣化を引き起こす可
能性のある信号としては、走査スタートパルスＳＰ，走
査線同期信号ＹＳＣＬ（データ信号ラッチクロックＬ
Ｐ），交流化クロックＦＲ及びロジック側電源電圧Ｖ_Ｃ
_Ｃである。また液晶モジュール・コントローラ１２及び
マイクロ・プロセッサ・ユニット（ＭＰＵ）に何らかの
動作異常が発生した場合でも、上記の各信号の異常が引
き起こされ、上述と同様の事態が発生するおそれもあ
る。

【０００６】ところで、このような液晶表示体の直流駆
動の問題を敷衍すると、液晶モジュール部側における信
号異常の問題に一般化できる。また壁掛けテレビジョン
を想定した場合、表示制御部と表示パネルとは遠隔配置
にあることから、信号の停止もさることながら、信号レ
ベルの減衰等や雑音の影響により表示品質劣化の問題も
提起される。また、液晶ディスプレイに限らず、プラズ
マ・ディスプレイにおいても問題となる。

【０００７】そこで、本発明の課題としては、上述の問
題点に鑑みて、表示制御部側から表示体モジュール部側
に供給される信号の異常に起因する表示パネルの直流駆
動等による表示特性劣化を防止可能のフラット表示装置
及び表示体駆動装置を提供することにある。

【０００８】

【課題を解決するための手段】一般に、表示体モジュー
ル部とその表示を制御する表示制御部とが分離配置され
たフラット表示装置においては、表示体モジュール側は
表示制御部からの制御信号等に追従して受動的動作を実
行するが、本発明においては、信号管理制御手段を有す
る自律信号系が採用されている。この信号管理制御手段
の構成要素のすべてを表示体モジュール部側に設けるこ
ともできるが、表示体モジュール部側と表示制御部とに
分担配置することもできる。

【０００９】このような信号管理制御手段は、表示制御
部側から転送される第１の信号の異常発生を検出する信
号検出手段と、その出力に基づいて表示体モジュール部
側の信号形態を変更処理するシーケンス処理手段とを有
する構成とされている。信号の異常とは信号の停止，論
理振幅の減少，混信などを指すが、典型的な例としては
信号の停止が挙げられる。またフラット表示装置として
は液晶表示装置やプラズマ・ディスプレイ装置を挙げる
ことができる。信号検出手段の具体的な構成としては第
１の信号の停止を検出する信号停止検出手段であり、シ
ーケンス処理手段はその出力を基に表示体駆動手段の表
示体パネルへ供給すべき表示体印加電圧を零に設定制御
する強制停止制御手段である。第１の信号が表示体モジ
ュール側で停止すると、これが信号停止検出手段で検出
される。これにより強制停止制御手段が表示体駆動手段
を制御し、その駆動手段は表示体印加電圧を零に設定す
る。従って、クロック等の第１の信号が停止した場合で
も、液晶等の表示体の直流駆動が回避されるので、表示
特性の劣化を防止することができる。

【００１０】更に具体的な強制停止制御手段としては、
信号停止検出手段の出力により表示制御部側から転送さ
れる第２の信号を遅延させる第１の信号遅延手段を有
し、その出力に基づいて表示体駆動手段の表示オン／オ
フを制御するような構成を採用することができる。かか
る構成によれば、検出信号の発生により速やかに液晶パ
ネルの表示をオフ状態に設定できることは勿論である
が、第１の信号が再開された場合、その時点で表示オン
の状態が再スタートするのではなく、第２の信号の周期
を基準として決定される所定の時間が経過した後、表示
オン状態に表示体駆動手段が設定制御される。このよう
な時間差的な表示体駆動手段の制御方式は、ラッシュ電
流から誘起される電源異常による異常駆動を防止でき、
電源負荷の軽減と電源回路の簡略化を図ることができ
る。

【００１１】この信号遅延手段は、フレームスタート信
号を第２の信号として入力され、検出手段の出力を基に
セット・リセットされるＮ段のＤフリップ・フロップと
することが望ましい。かかる場合の遅延時間はフレーム
周期を単位として決定される。信号管理制御手段を液晶
モジュール側に複数配置する構成も採用できる。かかる
場合には、複数種類の信号の停止を同時に検出すること
ができる。そして、強制停止制御手段にその出力を制御
する第３の信号の制御端子を設けることにより、複数の
信号管理制御手段をカスケード接続することができる。
かかる場合は、いずれかの被検出信号が停止したときに
は、表示体駆動手段に対する表示オフの制御が可能とな
る。

【００１２】更なるラッシュ電流に基づく異常駆動によ
る表示体の劣化を防止するためには、表示体駆動電圧を
発生すべき表示体電源手段のパワーオン／オフを制御す
る電源制御手段を表示体モジュール部側に設けることが
望ましい。この電源制御手段は検出手段の出力に対応し
て表示体電源手段のパワーオン／オフを制御するもので
ある。このようにすることによって、第１の信号の発現
が表示体モジュール部側で確認された後、表示体電源手
段がパワーオンになる。

【００１３】具体的な電源制御手段としては、検出手段
の出力により表示制御部側から転送される第２の信号を
遅延させる第２の信号遅延手段を有し、その出力に基づ
いて表示体電源手段のパワーオン／オフを制御するよう
な構成を採用することができる。かかる構成によれば、
第１の信号の出力が確認され、第２の信号の周期を基準
として決定される所定の時間が経過した後、表示体電源
手段が付勢される。このため、初期時における液晶の直
流駆動を防止することができる。

【００１４】そして、電源制御手段が表示オン／オフ信
号を第２の信号として入力され、検出手段の出力により
セット・リセットされるＭ（＜Ｎ）段のＤフリップ・フ
ロップである場合には、表示体電源手段が付勢された
後、表示体駆動手段が表示オン状態となる。これもラッ
シュ電流の軽減に寄与する。但し、Ｍ，Ｎは正の整数で
ある。

【００１５】以上のような構成に係る信号管理制御手段
は、表示体モジュール部側のガラス基板等に設けられて
いるが、表示体モジュール部側に実装される表示体駆動
装置の回路に組み込むことができる。つまり、信号管理
制御付きの表示体駆動手段として実現できる。従来の表
示体駆動手段はドライバＬＳＩとして構成されている
が、このような信号管理制御付きの表示体駆動手段も半
導体集積回路として構成し得る。ドライバＬＳＩのうち
ＹドライバＬＳＩはＸドライバＬＳＩに比して入出力配
線の本数が少ないことを考慮すれば、信号管理制御付き
のドライバＬＳＩとしてはＹドライバとすることが有利
である。また液晶表示装置は単純マトリクス方式とアク
ティブ・マトリクス方式に大別できるが、この信号管理
制御付きのドライバＬＳＩは走査ドライバ又はゲートド
ライバとすることが望ましい。

【００１６】

【発明の実施の形態】

【実施例１】図１は本発明の実施例１に係る液晶表示装
置の全体構成を示すブロック図である。なお、図１にお
いて図９に示す部分と同一部分には同一参照符号を付
し、その説明は省略する。

【００１７】この実施例における液晶表示モジュール部
４０の走査電極駆動回路（Ｙドライバ）４６を構成する
走査ドライバ半導体集積回路（ＬＳＩ）４６_１〜４６
_ｎは信号管理制御部４７を有している。

【００１８】第１の走査ドライバ半導体集積回路４６_１
の信号管理制御部４７_１は端子ＣＫＢ１に印加され
る走査線同期信号ＹＳＣＬ（データ信号ラッチクロック
ＬＰ）の停止を検出する。第２の走査ドライバ半導体集
積回路４６_２の信号管理制御部４７_２は端子ＣＫＢ
２に印加される走査スタートパルス（フレームスタート
信号）ＳＰの停止を検出する。第ｎ（例えば第３）の走
査ドライバ半導体集積回路４６_ｎの信号管理制御部４
７_ｎは端子ＣＫＢｎに印加される交流化クロックＦＲ
の停止を検出する。それぞれの信号管理制御部４７_１
〜４７_ｎは信号停止検出制御端子Ｓ_１〜Ｓ_ｎ及び
信号停止検出端子Ｔ_１〜Ｔ_ｎを有している。第１の
走査ドライバ半導体集積回路４６_１の信号管理制御部
４７_１の信号停止検出制御端子Ｓ_１には通常高レベル
電圧の強制ブランク表示信号ＤＦＦ（バー）が制御回路
１０側から供給され、その信号停止検出端子Ｔ_１は第
２の走査ドライバ半導体集積回路４６_２の信号管理制
御部４７_２の信号停止検出制御端子Ｓ_２に接続され
ている。また第２の走査ドライバ半導体集積回路４６_２
の信号管理制御部４７_２の信号停止検出端子Ｔ_２
は次段の信号停止検出端子（例えば第ｎの信号管理制御
部４７_ｎの信号停止検出制御端子Ｓ_ｎ）に接続されて
いる。そして第ｎの信号管理制御部４７_ｎの信号停止
検出端子Ｔ_ｎは走査ドライバ４６_１〜４６_ｎ及び
信号ドライバ２４_１〜２４_ｎの強制ブランク制御端子
ＤＦ（バー）に接続されている。

【００１９】各走査ドライバの信号管理制御部４７_１
〜４７_ｎは、図２に示すように、カスケード接続され
ており、各信号管理制御部４７_１〜４７_ｎの構成は
同一である。信号管理制御部４７_１の被検出信号は端
子ＣＫＢ_１に印加されるデータ信号ラッチクロックＬ
Ｐ、信号管理制御部４７_２の被検出信号は端子ＣＫＢ
_２に印加される走査スタートパルス（フレームスター
ト信号）ＳＰで、信号管理制御部４７_ｎの被検出信号
は端子ＣＫＢ_ｎに印加される交流化クロックＦＲであ
る。

【００２０】ここで、信号管理制御部４７_１に着目し
てその構成を説明する。信号管理制御部４７_１は、被
検出信号の停止を検出する信号検出手段としての信号停
止検出回路４８と、信号遅延回路４９及び論理回路５０
からなるシーケンス処理回路５１を有している。

【００２１】信号停止検出回路４８は、被検出信号とし
てのラッチクロックＬＰによってスイッチングしトラン
スファーゲートを構成する第１のＮ型ＭＯＳトランジス
タＴｒ_１，そのラッチクロックＬＰの位相を反転させ
るインバータＩＮＶ_１，そのラッチクロックＬＰの逆位
相信号によってスイッチングしトランスファーゲートを
構成する第２のＮ型ＭＯＳトランジスタＴｒ_２，第１
のＮ型ＭＯＳトランジスタＴｒ_１の開閉動作によって
充放電する第１のキャパシタＣ_１１，第２のＮ型ＭＯＳ
トランジスタＴｒ_２の開閉動作によって充放電する第
２のキャパシタＣ_１２，このキャパシタＣ_１２の電荷を
放電する放電抵抗Ｒ_１，及び第２のキャパシタＣ_１２
の充電電圧と閾値Ｖ_ＴＨとを比較して充電レベル判定信
号を出力するインバータＩＮＶ_２から構成されてい
る。第１のＮ型ＭＯＳトランジスタＴｒ_１とインバー
タＩＮＶ_１及び第２のＮ型ＭＯＳトランジスタＴｒ_２
は直列の排他的開閉回路を構成している。そして第１
のＮ型ＭＯＳトランジスタＴｒ_１は第１のキャパシタ
Ｃ_１１に対する選択的充電スイッチを構成し、また第２
のＮ型ＭＯＳトランジスタＴｒ_２は第１のキャパシタ
Ｃ_１１の電荷を第２のキャパシタＣ_１２へ分配転送する
選択的充電スイッチを構成している。

【００２２】信号遅延回路４９は、インバータＩＮＶ_２
の出力に接続されたリセット端子Ｒ（バー）及び接地
された入力端子Ｄ（バー）を有し、フレームスタート信
号ＳＰをクロック入力ＣＫとするＤ型フリップ・フロッ
プ４９ａと、インバータＩＮＶ_２の出力に接続された
リセット端子Ｒ（バー）及びフリップ・フロップ４９ａ
の出力Ｑ（バー）に接続された入力端子Ｄ（バー）を有
し、フレームスタート信号ＳＰをクロック入力とするＤ
型フリップ・フロップ４９ｂとから構成されている。論
理回路５０は制御回路１０からの強制ブランク信号ＤＦ
Ｆ（バー）とフリップ・フロップ４９ｂのＱ出力を２入
力とするアンド回路ＡＮＤから構成されている。

【００２３】図３は走査ドライバ４６_１の信号管理制
御部４７_１を除く通常の走査電極駆動回路（論理部）
を示す回路図である。この論理部には多数の走査電極に
対応して線順位で電圧を印加する多ビットの走査電極駆
動セル４６_１１，４６_１２・・・がアレイ状に作り込ま
れている。図３では第１ビットと第２ビットの走査電極
駆動セル４６_１１，４６_１２及びその周辺回路が示され
ている。

【００２４】ここで走査電極駆動セル４６_１１に着目し
てその構成を説明すると、この走査電極駆動セル４６
_１１は、フレームスタート信号ＳＰによって起動し走査
同期信号ＹＳＣＬの入来毎に次段へそのフレームスター
ト信号ＳＰを転送するシフトレジスタにおけるＤ型フリ
ップ・フロップ４６ａと、そのビット選択出力Ｑに第ｎ
の走査ドライバ４６_ｎの端子Ｔ_ｎから供給される強
制ブランク表示信号ＤＦ（バー）を加味して論理演算す
る行単位強制ブランク表示制御回路４６ｂと、その出力
をロジック系電源電圧（Ｖ_ＣＣ＝５ｖ）から高電圧系の
論理振幅に変換する行単位電圧レベルシフト回路４６ｃ
と、交流化クロックＦＲに強制ブランク表示信号ＤＦ
（バー）を加味して論理演算する総行強制ブランク表示
制御回路４６ｄと、その交流化クロックＦＲをロジック
系電源電圧（Ｖ_ＣＣ＝５ｖ）から高電圧系の論理振幅を
持つ高圧交流化クロックＦＲ_Ｈに変換する交流化クロッ
ク用の電圧レベルシフト回路４６ｅと、その高圧交流化
クロックＦＲ_Ｈを逆相の高圧交流化クロックＦＲ_Ｈ
（バー）に反転させる正逆２相クロック生成回路４６ｆ
と、高圧交流化クロックＦＲ_Ｈ，逆相の高圧交流化ク
ロックＦＲ_Ｈ（バー）の対と行単位電圧レベルシフト
回路４６ｃの出力Ｏ，Ｏ（バー）の対とから交鎖的組み
合せで４つの選択制御信号Ｃ_１〜Ｃ_４を発生する選
択制御信号生成回路４６ｇと、各選択制御信号Ｃ_１，
Ｃ_２，Ｃ_３，Ｃ_４によって走査電極駆動電圧Ｖ_５
，Ｖ_１，Ｖ_０，Ｖ_４を択一的に走査電極へ伝達
供給する選択スイッチ４６ｈとから構成されている。こ
こで、行単位強制ブランク表示制御回路４６ｂと総行強
制ブランク表示制御回路４６ｄとは強制ブランク表示制
御回路を構成している。なお、ＩＮＶ_３は強制ブラン
ク表示制御信号ＤＦ（バー）の行単位強制ブランク表示
制御回路４６ｂに対して論理を合わせるインバータであ
る。

【００２５】次に、本実施例の動作に関し図４をも参照
しつつ説明する。時点ｔ_０において液晶表示装置のロ
ジック電源Ｖ_ＣＣが投入されると、従来と同様に、液晶
モジュールコントローラ１２のパワーオンリセット端子
ＲＳに数μｓ〜数ｍｓのパルス幅のリセット信号がＭＰ
Ｕ（図示せず）側から供給され、液晶モジュールコント
ローラ１２が初期化される。この初期化期間中、液晶モ
ジュールコントローラ１２から出力される各種信号は一
般的に停止状態にある。この期間では強制ブランク表示
信号ＤＦＦ（バー）が低電圧レベル（以下、Ｌレベルと
称する）であるから、液晶電源回路２８はパワーオフの
状態にあり、液晶駆動電源電圧Ｖ_０〜Ｖ_５は未発生
状態である。したがって、この初期化期間中では液晶電
極間に直流成分が印加せず、液晶素子の劣化が防止され
ている。

【００２６】この期間が過ぎると、図４に示す如く、時
点ｔ_１で強制ブランク表示信号ＤＦＦ（バー）がＬレ
ベルから高電圧レベル（以下、Ｈレベルと称する）に変
化し、また液晶モジュールコントローラ１２はフレーム
スタート信号ＳＰ，データ信号ラッチクロックＬＰ及び
交流化クロックＦＲを発生する。ここでまず走査ドライ
バ４６_１の信号管理制御部４７_１の動作について説
明すると、信号遅延回路４９の入力端子ＣＫＡ_１には
フレームスタート信号ＳＰが供給され、また信号停止検
出回路４８の検出端子ＣＫＢ_１にはデータ信号ラッチ
クロックＬＰが供給されている。

【００２７】データ信号ラッチクロックＬＰのＨレベル
期間においては、信号停止検出回路４８のトランジスタ
Ｔｒ_１がオン状態でトランジスタＴｒ_２がオフ状態
にある。従って、この期間ではキャパシタＣ_１１が充電
される。データ信号ラッチクロックＬＰのＬレベル期間
においては、信号停止検出回路４８のトランジスタＴｒ
_２がオン状態でトランジスタＴｒ_１がオフ状態にあ
る。従って、この期間ではキャパシタＣ_１１に充電され
た電荷の一部がキャパシタＣ_１２へ移入充電される。デ
ータ信号ラッチクロックＬＰの繰り返しパルスが発生す
るに伴いキャパシタＣ_１２の充電電圧が増大するので、
インバータＩＮＶ_２の入力電圧が閾値Ｖ_ＴＨ以下にな
り、時点ｔ_２でインバータＩＮＶ_２の出力ＩＮＶ
_ＯＵＴがＨレベルとなる。時点ｔ_２以前においては
インバータＩＮＶ_２の出力ＩＮＶ _ＯＵＴはＬレベル
であるので、信号遅延回路４９のＤフリップ・フロップ
４９ａの出力ＱはＬレベルであり、このため論理回路５
０の出力Ｔ_１はＬレベルである。ここで、出力ＩＮＶ
_ＯＵＴがＨレベルになっても、その時点ｔ_２では出
力ＱはＨレベルにならない。Ｄフリップ・フロップ４９
ｂ，４９ａの入力信号の遅延記憶作用でフレームスター
ト信号ＳＰの１フレーム周期（Ｔ_Ｆ）〜２フレーム周
期（２Ｔ_Ｆ）の間は、出力ＱはＬレベルに維持されて
おり、時点ｔ_３で論理回路５０の出力Ｔ_１がＨレベル
になる。

【００２８】走査ドライバ４６_２における信号管理制
御部４７_２の信号停止検出回路４８_２の検出端子Ｃ
ＫＢ_２にはフレームスタート信号ＳＰが供給され、ま
た信号遅延回路４９_２の入力端子ＣＫＡ_２には走査ド
ライバ４６_１のカスケード出力端子ＤＯから到来する
カスケード入力ＤＩ_２たるフレームスタート信号ＳＰ
が供給されている。そして走査ドライバ４６_１の論理
回路５０の出力Ｔ_１は走査ドライバ４６_２の論理回路
５０へカスケード接続されている。信号停止検出回路４
８_２のキャパシタＣ_２１はフレームスタート信号ＳＰ
の繰り返しパルスによって充電される。また同様に、走
査ドライバ４６_ｎにおける信号管理制御部４７_ｎの
信号停止検出回路４８_ｎの検出端子ＣＫＢ_ｎには交
流化信号ＦＲが供給され、また信号遅延回路４９_ｎの入
力端子ＣＫＡ_ｎには走査ドライバ４６_２のカスケー
ド出力端子ＤＯから到来するカスケード入力ＤＩ_ｎた
るフレームスタート信号ＳＰが供給されている。そして
走査ドライバ４６_２の論理回路５０の出力Ｔ_２は走
査ドライバ４６_ｎの論理回路５０へカスケード接続さ
れている。信号停止検出回路４８_ｎのキャパシタＣ
_ｎ２は交流化信号ＦＲの繰り返しパルスによって充電さ
れる。被検出信号としてのデータ信号ラッチクロックＬ
Ｐ，フレームスタート信号ＳＰ及び交流化信号ＦＲの周
期やデューティー比は異なるので、各走査ドライバにお
いてインバータＩＮＶ_１〜ＩＮＶ_ｎの比較判定時点ｔ
_３などを一致させるためには、キャパシタＣ_１１〜Ｃ
_ｎ１，Ｃ_１２〜Ｃ_ｎ２及び放電抵抗Ｒ_１〜Ｒ_ｎの値
（時定数）を相互調整可能としておくことが望ましい。
そのために、本実施例では図１に示すように外付けのキ
ャパシタ及び抵抗の接続外部端子が走査ドライバに設け
られている。

【００２９】このように、ロジック電源Ｖ_ＣＣの投入時
点ｔ_０から論理回路の出力Ｔ_１〜Ｔ_ｎがＨレベルに
なる時点ｔ_３までの期間において、各走査ドライバ及
び信号ドライバの強制表示ブランク制御端子ＤＦ（バ
ー）には、Ｌレベルの出力Ｔ _ｎが供給されているの
で、液晶表示パネル２２はブランク表示状態にある。つ
まり、強制表示ブランク制御信号ＤＦ（バー）がＬレベ
ルであるときには、図３に示す強制ブランク表示制御回
路４６ｂ，４６ｄの制御によって走査電極駆動セル４６
の選択スイッチ４６ｈのトランジスタＦ_１のみがオン
状態で、走査電極には電圧Ｖ_５（０ｖ）が印加されて
おり、液晶電極間電圧（液晶印加電圧）は０ｖである。
時点ｔ_０〜時点ｔ_３の期間は液晶駆動禁止期間に相
当している。時点ｔ_１で液晶電源回路２８がパワーオ
ンされ、液晶駆動電圧Ｖ_０〜Ｖ_５が発生し、これらの
電圧は走査及び信号ドライバに供給されるが、電源立ち
上げ時点においては、走査及び信号ドライバ内のシフト
レジスタ等が不定状態にある。しかしながら、時点ｔ_３
まで液晶表示がブランク制御されているため、液晶パ
ネルの異常駆動を回避することができる。

【００３０】次に、時点ｔ_３で出力Ｔ_ｎがＨレベル
になると、各走査ドライバ及び信号ドライバの強制表示
ブランク制御端子ＤＦ（バー）にはＨレベルの電圧が供
給されるので、走査ドライバ及び信号ドライバの通常動
作によって液晶表示パネル２２が交流駆動され、液晶パ
ネル２２には表示画面が描かれる。図４に示すＢは液晶
駆動期間を表す。時点ｔ_１で液晶電源回路２８と走査
及び信号ドライバの論理部がパワーオンし、これより遅
れた時点ｔ_３で液晶表示パネル２２が駆動される。従
って、電源パワーオンが同時的に発生しないので、過大
な電源ラッシュ電流が抑制されている。これは、信号停
止検出回路４８自体の遅延的動作に加えて、１〜２フレ
ーム周期の遅延時間を持つ信号遅延回路４９の遅延作用
が有効的に機能しているからである。

【００３１】今ここで、この液晶駆動期間Ｂにおける時
点ｔ_４で、液晶モジュールコントローラ１２側から送
出されていたデータ信号ラッチクロックＬＰの出力がた
とえば停止したとする。データ信号ラッチクロックＬＰ
の出力中は走査ドライバ４６ _１の信号停止検出回路４
８_１の第２のキャパシタＣ_１２が充分に充電されてい
るが、そのクロックＬＰが停止すると、第２のキャパシ
タＣ_１２へは第１のキャパシタＣ_１１側から電荷が転送
されて来ないばりか、第２のキャパシタＣ_１２の電荷は
放電抵抗Ｒ_１を介して所定の時定数で急速に放電し始
め、インバータＩＮＶ_２の入力電圧が徐々に上昇す
る。その入力電圧がその閾値Ｖ_ＴＨを超えると、その出
力電圧ＩＮＶ_ＯＵＴが時点ｔ_５でＬレベルとなる。
この論理変化によって信号遅延回路４９_１はリセット
され、その出力ＱはＬレベルとなるので、強制表示ブラ
ンク制御信号ＤＦ（バー）はＬレベルであるのにも拘わ
らず、論理回路５０_１の出力Ｔ_１は時点ｔ_５でＬ
レベルとなる。この出力Ｔ_１は走査ドライバ４６_２の
論理回路５０_２へカスケード入力されているため、フ
レームスタート信号ＳＰが出力中でもその論理回路５０
_２の出力Ｔ_２はＬレベルになる。更に、出力Ｔ_２
は走査ドライバ４６_ｎの論理回路５０_ｎへカスケード
入力されているため、交流化信号ＦＲが出力中でもその
論理回路５０_ｎの出力Ｔ_ｎはＬレベルになる。この
出力Ｔ_ｎは液晶表示モジュール部４６側での強制表示
ブランク制御信号ＤＦ（バー）に相当しているので、強
制表示ブランク回路４６ｂ，４６ｄを使って液晶表示パ
ネル２２はブランク表示状態となる。つまり、図３に示
す走査電極駆動セル４６の選択スイッチ４６ｈのトラン
ジスタＦ_１のみがオン状態で、走査電極には電圧Ｖ_５
（０ｖ）が給電されるので、液晶電極間電圧は０ｖに
維持される。このため、データ信号ラッチクロックＬＰ
が何らかの原因で停止した場合でも、液晶素子は直流成
分で駆動されないので、液晶劣化が未然に防止される。
また、フレームスタート信号ＳＰ又は交流化信号ＦＲが
何らかの原因で停止した場合も、出力Ｔ_ｎはＬレベル
になるので、同様にして液晶劣化が未然に防止される。
なお、この液晶駆動禁止期間Ａにおいてはフレームスタ
ート信号ＳＰ及び交流化信号ＦＲが継続している限り、
第２のキャパシタＣ_２２及びＣ_ｎ１は充電状態にあり、
インバータＩＮＶ_２，ＩＮＶ_ｎの出力はＨレベルで
ある。

【００３２】時点ｔ_６においてデータ信号ラッチクロ
ックＬＰが再度出現し始めると、前述したように、第２
のキャパシタＣ_１２が充電され、インバータＩＮＶ_１
の出力ＩＮＶ_ＯＵＴがＨレベルになる。出力ＩＮＶ
_ＯＵＴがＨレベルとなった時点から１〜２のフレーム
周期の後、タイマーとして機能する信号遅延回路４９_１
の出力Ｑが時点ｔ_７でＨレベルとなる。これによっ
て、論理回路５０_１の出力Ｔ_１がＨレベルとなると
共にこれに連動して論理回路５０_２，５０_ｎの出力Ｔ
_２，Ｔ_ｎがＨレベルとなる。従って、液晶表示モジ
ュール部２２側の強制表示ブランク制御信号ＤＦ（バ
ー）がＨレベルに変わるため、液晶表示パネル２２は液
晶駆動期間Ｂに入る。

【００３３】最後に、時点ｔ_８で液晶表示コントロー
ラ１２側の強制表示ブランク制御信号ＤＦＦ（バー）が
Ｌレベルになると、論理回路５０_１の出力Ｔ_１がＬ
レベルに変わるので、論理回路５０_２，５０_ｎの出
力Ｔ_２，Ｔ_ｎもＬレベルとなる。従って、液晶表示
モジュール部２０側の強制表示ブランク制御信号ＤＦ
（バー）がＬレベルとなり、液晶表示パネル２２は表示
オフ期間Ｃに入る。

【００３４】

【実施例２】図５は本発明の実施例２に係る液晶表示装
置を示すブロック図である。なお、図５において図１に
示す部分と同一部分には同一参照符号を付し、その説明
は省略する。

【００３５】この実施例の液晶表示モジュール部７０の
走査電極駆動回路（Ｘドライバ）７６を構成する複数の
走査ドライバ７６_１〜７６_ｎは実施例１の信号管理
制御部と同様の信号管理制御部７７_１〜７７_ｎを有
しているが、図６に示すように、各信号管理制御部７７
_１〜７７_ｎには液晶駆動電圧Ｖ_０〜Ｖ_５を生成
すべき液晶電源回路２８のパワーオン／オフのタイミン
グを制御する電源パワーオン／オフ制御回路７８_１〜
７８_ｎが付加されている。

【００３６】電源パワーオン／オフ制御回路７８_１〜
７８_ｎは、論理回路５０_１の入力端子Ｓ_１〜Ｓ_ｎ
に入来する信号を反転させるインバータＩＮＶ_３
と、２段接続のＤフリップ・フロップ７８ａ，７８ｂ
と、その出力Ｑと端子Ｐ_１〜Ｐ _ｎから到来する信号
との論理をとる論理回路７８ｃとから構成されている。
また各信号管理制御部７７の信号遅延回路７９は、実施
例１に係る信号遅延回路４９の２段接続のＤフリップ・
フロップ４９ａ，４９ｂに３段目のＤフリップ・フロッ
プ７９ｃを追加接続した構成である。

【００３７】第１の走査ドライバ７６_１の論理回路７
８ｃの入力端子Ｐ_１にはロジック側電源電圧Ｖ_ＣＣの
パワーオン／オフ信号が供給されており、第２の走査ド
ライバ７６_２の端子Ｐ_２には第１の走査ドライバ７
６_１における電源パワーオン／オフ制御回路７８_１
の出力ＰＦ_１がカスケード的に供給されている。また第
ｎの走査ドライバ７６_ｎの端子Ｐ_ｎには前段たる第
２の走査ドライバ７６ _２における電源パワーオン／オ
フ制御回路７８_２の出力ＰＦ_２がカスケード的に供給
されている。そして、第ｎの走査ドライバ７６_ｎの電
源パワーオン／オフ制御回路７８_ｎの出力ＰＦ_ｎは
液晶電源回路２８のパワーオフ端子ＰＯＦＦ（バー）に
供給されている。

【００３８】液晶電源回路２８は従来と同様な構成で、
図７に示すように、Ｖ_ＣＣ（５ｖ）電源電圧を基に昇圧
した高電圧（２０〜４０ｖ）を生成する電圧変換回路２
８ａと、パワーオフ端子ＰＯＦＦ（バー）に供給される
電圧値の如何でオン／オフする制御用のｎｐｎ型トラン
ジスタ２８ｂと、このトランジスタ２８ｂのオン／オフ
動作に連動してオン／オフするパワースイッチのｐｎｐ
型トランジスタ２８ｃと、そのコレクタと接地との間に
介在する平滑コンデンサ２８ｄと、その充電電圧から液
晶駆動電圧Ｖ_０〜Ｖ_５を出力する電圧分圧回路２８
ｅとを有している。

【００３９】次に、上記実施例の動作に関し図８を参照
しつつ説明する。時点ｔ_０においてパワースイッチＳ
Ｗが閉成され、液晶表示装置のロジック電源Ｖ_ＣＣが投
入されると、実施例１と同様に、液晶モジュールコント
ローラ１２のパワーオンリセット端子ＲＳに数μｓ〜数
ｍｓのパルス幅のリセット信号がＭＰＵ側から供給さ
れ、液晶モジュールコントローラ１２が初期化される。
従って、液晶モジュールコントローラ１２からの出力信
号は一般的に停止状態にある。かかる期間において、ロ
ジック電源電圧Ｖ_ＣＣが第１の走査ドライバ７６_１の
ＡＮＤ回路たる論理回路７８ｃの一入力に供給されてい
るが、データ信号ラッチクロックＬＰが未出現であるた
め、その出力ＰＦ_１はＬレベル状態にある。この結
果、第２の走査ドライバ７６_２の出力ＰＦ_２もＬレ
ベルで、更に第ｎの走査ドライバ７６ _ｎの出力ＰＦ_ｎ
もＬレベルであるから、液晶電源回路２８のパワーオ
フ端子ＰＯＦＦ（バー）はＬレベル状態に維持されてい
る。このため、図７に示すトランジスタ２８ｂのベース
電位はＬレベル（０ｖ）であるので、昇圧電圧は平滑コ
ンデンサ２８ｄへ供給されず、従って、液晶駆動電圧Ｖ
_０〜Ｖ_５は発生しない。実施例１と同様に、この初
期化期間中では液晶電極間に直流成分が印加せず、液晶
素子の劣化が防止されている。

【００４０】次に、図８に示す如く、時点ｔ_１で液晶
モジュールコントローラ１２から各種信号が生成され
る。強制ブランク表示信号ＤＦＦ（バー）はＬレベルか
らＨレベルに変化し、またフレームスタート信号ＳＰ，
データ信号ラッチクロックＬＰ及び交流化クロックＦＲ
が発生する。実施例１で説明したように、データ信号ラ
ッチクロックＬＰの出現開始によってインバータＩＮＶ
_２の出力ＩＮＶ_ＯＵＴが時点ｔ_２でＨレベルとな
る。このため、パワーオン／オフ制御回路７８ｂの出力
Ｑは時点ｔ_２より１〜２フレーム周期だけ遅れた時点
ｔ_３でＨレベルとなるので、論理回路７８ｃの出力ＰＦ
_１はＨレベルとなる。これにより第２及び第ｎの走査
ドライバ７６_２，７６_ｎの論理回路７８ｃの出力Ｐ
Ｆ_１，ＰＦは連動してＨレベルになるので、液晶電源
回路２８のパワーオフ端子ＰＯＦＦ（バー）はＨレベル
に付勢される。この結果、トランジスタ２８ｂがオン状
態になるので、トランジスタ２８ｃのベース・エミッタ
間抵抗の電圧降下によりそのトランジスタ２８ｃもオン
状態となり、平滑コンデンサ２８ｄが充電され、液晶駆
動電圧Ｖ_０〜Ｖ_５が発生する。時点ｔ_３から次の
フレームスタート信号ＳＰが到来する時点ｔ_４までは
Ｄフリップ・フロップ７９ｃの出力ＱはＬレベルのまま
である。この実施例における信号遅延回路７９_１のＤ
フリップ・フロップの段数はパワーオン／オフ制御回路
７８_１のそれに比して１段多いので、Ｄフリップ・フ
ロップ７９ｃの出力ＱはＤフリップ・フロップ７８ｂの
それより１フレーム周期Ｔ_Ｆだけ遅れてＨレベルとな
るからである。この結果、出力Ｔ _１，Ｔ_２，Ｔ_ｎ
は共にＨレベルとなるので、実施例１と同様に、液晶表
示モジュール部側の強制ブランク表示信号ＤＦ（バー）
はＬレベルからＨレべルに変化し、これにより液晶表示
パネル２２の走査電極及び信号電極には駆動電圧Ｖ _０
〜Ｖ_５が給電され、液晶表示モードに入る。

【００４１】例えば、液晶駆動電圧Ｖ_０〜Ｖ_５の発
生と同時に液晶表示パネル２２が駆動されると、液晶表
示パネル及び走査及び信号ドライバの電源部に大きな充
電ラッシュ電流が惹起されてしまう。しかしながら、本
実施例においては、時点ｔ_３で液晶駆動電圧Ｖ_０〜Ｖ
_５が発生してから、１フレーム周期Ｔ_Ｆ後に液晶駆
動が開始されるため、電源部の時間差付勢によりラッシ
ュ電流が分散でき、電源ダウンの防止と電源容量の軽減
を図ることができ、液晶表示パネル及びドライバ等の保
護に資する。また前述の電源制御はシステム側の開発コ
スト負担を軽減し、従来のシステム側とＬＣＤモジュー
ル間の信号配線を増加させずに済む。更に、電源容量の
低減をもたらすため、安価な電源の使用が可能となる。
次に、液晶駆動期間Ｂにおける時点ｔ_５で、液晶モジ
ュールコントローラ１２側からの送出されていたデータ
信号ラッチクロックＬＰの発振が停止したとすると、実
施例１と同様に、インバータＩＮＶ_２の入力電圧が上
昇し、その出力電圧ＩＮＶ_ＯＵＴが時点ｔ_６でＬレ
ベルとなり、出力Ｔ_１，Ｔ_２，Ｔ_ｎもＬレベルにな
る。この結果、液晶表示モジュール部側での強制表示ブ
ランク制御信号ＤＦ（バー）がＬレベルとなるので、液
晶表示パネル２２はブランク表示状態となる。実施例１
と同様の効果が発揮される。またインバータＩＮＶ_２の
出力電圧ＩＮＶ_ＯＵＴがＬレベルになると、出力ＰＦ
_１，ＰＦ_２，ＰＦ _ｎも同時にＬレベルとなり、液
晶電源回路２８のパワーオフ端子ＰＯＦＦ（バー）がＬ
レベルに変化して、液晶駆動電圧Ｖ_０〜Ｖ_５の発生
が停止する。

【００４２】時点ｔ_７においてデータ信号ラッチクロ
ックＬＰが再度出現し始めると、実施例１と同様に、イ
ンバータＩＮＶ_２の出力電圧ＩＮＶ_ＯＵＴが時点ｔ
_８でＨレベルとなり、また前述したように、この時点ｔ
_８から１〜２フレーム周期後の時点ｔ_９で出力ＰＦ
_１，ＰＦ_２，ＰＦ_ｎもＨレベルとなる。この結
果、液晶電源回路２８のパワーオフ端子ＰＯＦＦ（バ
ー）がＨレベルに変化するので、液晶駆動電圧Ｖ_０〜
Ｖ_５が発生し、これらがドライバ側に印加する。そし
て、前述したように、出力Ｔ_１，Ｔ_２，Ｔ_ｎは時
点ｔ_９から１フレーム周期Ｔ_Ｆだけ遅れた時点ｔ
_１０でＨレベルとなり、液晶表示パネル２２の走査電極
及び信号電極には液晶駆動電圧Ｖ_０〜Ｖ_５が給電さ
れ、液晶表示モードが再開される。

【００４３】時点ｔ_１１で液晶表示コントローラ１２側
の強制表示ブランク制御信号ＤＦＦ（バー）がＬレベル
になると、出力Ｔ_１，Ｔ_２，Ｔ_ｎもＬレベルとな
るので、液晶表示モジュール部７０側の強制表示ブラン
ク制御信号ＤＦ（バー）もＬレベルとなり、液晶表示パ
ネル２２は表示オフ期間Ｃに入る。この時点ｔ_１１から
１〜２フレーム周期後の時点ｔ_１２でパワーオン／オフ
制御回路７８_１のＤフリップ・フロップ７８ｂの出力
ＱがＬレベルに変化し、出力ＰＦ_１，ＰＦ_２，ＰＦ_ｎ
もＬレベルとなる。この結果、液晶電源回路２８のパ
ワーオフ端子ＰＯＦＦ（バー）もＬレベルになるので、
液晶駆動電圧Ｖ_０〜Ｖ_５の発生が停止する。このよ
うに、液晶表示コントローラ１２側の強制表示ブランク
制御信号ＤＦＦ（バー）がＬレベルになると、液晶駆動
が停止した後、一定期間の経過後にドライバへの液晶電
圧の印加がなくなる。このようなパワーオフ時のシーケ
ンスによって、ロジック電源Ｖ_ＣＣや液晶駆動電源Ｖ_０
〜Ｖ_５の電位関係が維持され、ドライバ内の寄生バ
イポーラ電流や貫通電流等が抑制され、液晶表示パネル
及びドライバの保護を図ることができる。

【００４４】本実施例においては、液晶モジュール側に
クロックが供給された後に液晶電源回路２８のパワーが
オンとなり、またクロックの出力停止によって液晶電源
回路２８のパワーもオフとなる。このような電源付勢の
オートシーケンスによって、ラッシュ電流が分散的ない
し時間差的になるので、上述と同様に、液晶表示モジュ
ールを構成する液晶パネル，ドライバや液晶電源回路の
保護を図ることができる。

【００４５】なお、上記各実施例においては、信号管理
制御部が走査ドライバＬＳＩに作り込まれいるが、これ
は信号ドライバＬＳＩに比して入出力信号線の本数が少
ないことや表示額縁領域が広いので、信号管理制御部を
搭載する回路基体の面積余裕が大きいからである。また
本実施例では単純マトリクス液晶パネルの表示装置につ
いて説明したが、本発明はこれに限らず、アクティブ・
マトリクス型液晶表示装置に対しても適用することがで
きる。かかる場合には、ゲートドライバＬＳＩ側に信号
管理制御部を作り込むことが好ましい。その場合、クロ
ックの停止時においてはすべてのゲートがオンするよう
にゲートドライバＬＳＩを制御し、データ側でコモン側
と同電位を出力するようにソースドライバが制御され、
総ての画素電界が無印加状態になるように設定される。
更に、本発明は、ディスプレイのみならず液晶光演算装
置のように、広く液晶装置を用いた電子装置やプラズマ
・ディスプレイのように、直流駆動により表示品質は劣
化してしまう表示装置に適用可能である。

【００４６】上記各実施例においては、液晶モジュール
コントローラ１２側からの供給される信号の異常を検出
する手段と、その信号の異常状態を未然又は事後的に除
去する手段とが液晶モジュール側に設けられているが、
これらの手段の一部構成要素を液晶モジュール側に設
け、残る構成要素はシステム（コントローラ）側に設け
た分担構成を採用しても良い。例えば、液晶パネルの直
流ドライブを引き起こす可能性のある複数の信号（Ｓ
Ｐ，ＬＰ，ＦＲ）は、周波数，パルスデューティーがそ
れぞれ異なるので、それらの信号を反一致ゲート（Excl
usive ＯＲゲート）を用いて単一のコンポジット信号に
変換し、これをシステム側に送り返して判定回路で異常
状態を監視し、その出力で異常状態を除去すると共に、
ＬＣＤモジュール側とは別の表示体を用いてインジケー
タ表示を行うような構成を採用できる。また図１に示す
実施例の走査ドライバ４６_ｎの端子Ｔ_ｎの出力をシ
ステム側に戻し、ロジック系及び液晶系の電源を一定の
手順（シーケンス）でオン／オフ制御する方式も採用で
きる。

【００４７】また、液晶パネルを劣化させる別の原因と
しては、図７に示す液晶電源回路２８における分圧回路
２８ｅの異常による液晶駆動電圧Ｖ_０〜Ｖ_５の電圧
値シフトや特定ドライバの出力不良などで液晶パネルが
実効的な直流成分により駆動されて劣化することが考え
られる。これらの異常も電源電流や電源電圧の変動とし
て検出可能であるから、上述の異常除去手段により異常
状態を除去することができる。

【００４８】

【発明の効果】以上のように、本発明に係るフラット表
示装置は、表示制御部からの転送される信号が発振停止
した場合、表示体モジュール側の信号管理制御手段によ
って液晶の直流駆動が強制的に停止される。このため、
直流駆動による表示体劣化を防止できる。また電源ラッ
シュ電流を軽減できる。本発明は液晶表示装置は勿論の
こと、プラズマディスプレイ装置等に適用できる。表示
体の表示品質や寿命等が駆動信号の異常によって修復不
能な劣化を招くような表示装置に用いるのに適してい
る。

【図面の簡単な説明】

【図１】本発明の実施例１に係る液晶表示装置の全体構
成を示すブロック図である。

【図２】同実施例における各走査ドライバの信号管理制
御部の構成とドライバ間の接続関係を示す回路図であ
る。

【図３】同実施例における走査ドライバの走査電極駆動
セルを示す回路図である。

【図４】同実施例の動作を説明するための液晶表示モジ
ュール部における各種信号の関係を示すタイミングチャ
ート図である。

【図５】本発明の実施例２に係る液晶表示装置の全体構
成を示すブロック図である。

【図６】同実施例における各走査ドライバの信号管理制
御部の構成とドライバ間の接続関係を示す回路図であ
る。

【図７】同実施例における液晶電源回路の構成を示す回
路図である。

【図８】同実施例の動作を説明するための液晶表示モジ
ュール部における各種信号の関係を示すタイミングチャ
ート図である。

【図９】従来の液晶表示装置の構成を示すブロック図で
ある。

【符号の説明】

１０・・・液晶表示制御部１２，４０，７０・・・液晶モジュール・コントローラ２０・・・フラット状の液晶表示モジュール部２２・・・液晶表示パネル（マトリクス液晶表示素子）２４_１〜２４_ｍ・・・信号電極ドライバ半導体集積回
路２４・・・信号電極駆動回路（Ｘドライバ）２６，４６，７６・・・走査電極駆動回路（Ｙドライバ）２６_１〜２６_ｎ，４６_１〜４６_ｎ，７６_１〜
７６_ｎ・・・走査電極ドライバ半導体集積回路２８・・・液晶電源回路２８ａ・・・電圧変換回路２８ｂ・・・ｎｐｎ型トランジスタ２８ｃ・・・ｐｎｐ型トランジスタ２８ｄ・・・平滑コンデンサ２８ｅ・・・電圧分圧回路３０・・・ケーブル４６_１１，４６_１２・・・走査電極駆動セル４６ａ，４９ａ，４９ｂ，７８ａ，７８ｂ，７９ｃ・・・
Ｄ型フリップ・フロップ４６ｂ・・・行単位強制ブランク表示制御回路４６ｃ・・・行単位電圧レベルシフト回路４６ｄ・・・総行強制ブランク表示制御回路４６ｅ・・・電圧レベルシフト回路４６ｆ・・・正逆２相クロック生成回路４６ｇ・・・選択制御信号生成回路４６ｈ・・・選択スイッチ４７，４７_１〜４７_ｎ，７７_１〜７７_ｎ・・・信
号管理制御部４８・・・信号停止検出回路４９，７９・・・信号遅延回路５０・・・論理回路５１・・・シーケンス処理回路７８_１〜７８_ｎ・・・電源パワーオン／オフ制御回路７８ｃ・・・論理回路Ｔｒ_１・・・第１のＮ型ＭＯＳトランジスタＴｒ_２・・・第２のＮ型ＭＯＳトランジスタＩＮＶ_１，ＩＮＶ_２，ＩＮＶ_３・・・インバータＣ_１１・・・第１のキャパシタＣ_１２・・・第２のキャパシタＲ_１・・・放電抵抗ＡＮＤ・・・アンド回路ＣＫＢ１〜ＣＫＢｎ・・・端子Ｓ_１〜Ｓ_ｎ・・・信号停止検出制御端子Ｔ_１〜Ｔ_ｎ・・・信号停止検出端子Ｖ_０〜Ｖ_５・・・液晶駆動電圧（基準電圧）Ｄ０〜Ｄ７・・・データ信号ＸＳＣＬ・・・画素クロック（シフトクロックパルス）ＹＳＣＬ・・・走査線同期信号ＬＰ・・・データ信号ラッチクロックＦＲ・・・交流化クロックＤＦ（バー）・・・ディスプレイ・オフ信号（強制ブラン
ク表示信号）ＳＰ・・・走査スタートパルス（フレームスタート信号）ＰＯＦＦ（バー）・・・パワーオフ端子

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成１３年３月１６日（２００１．３．１
６）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】発明の名称

【補正方法】変更

【補正内容】

【発明の名称】表示制御装置及び表示装置

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正内容】

【特許請求の範囲】

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】０００１

【補正方法】変更

【補正内容】

【０００１】

【発明の属する技術分野】この発明は、液晶表示（ＬＣ
Ｄ），プラズマ表示パネル（ＰＤＰ）等のフラットディ
スプレイやその応用装置に関係した表示制御装置及び表
示装置に関する。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】０００６

【補正方法】変更

【補正内容】

【０００６】ところで、このような液晶表示体の直流駆
動の問題を敷衍すると、液晶モジュール部側における信
号異常の問題に一般化できる。また壁掛けテレビジョン
を想定した場合、表示制御部と表示パネルとは遠隔配置
にあることから、信号の停止もさることながら、信号レ
ベルの減衰等や雑音の影響により表示品質劣化の問題も
提起される。また、液晶ディスプレイに限らず、プラズ
マ・ディスプレイにおいても問題となる。更に、表示オ
フ、例えばフラット表示装置をパワーオフするときな
ど、に当たっては所定のシーケンスを実現する手段を構
成しないと、表示ドライバの寄生バイポーラ電流や貫通
電流等、更に表示パネルの異常駆動も問題となる。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】０００７

【補正方法】変更

【補正内容】

【０００７】そこで、本発明の課題としては、上述の問
題点に鑑みて、表示オフ、例えばフラット表示装置をパ
ワーオフするときなどにおける諸電源の電位関係を維持
しドライバ内の寄生バイポーラ電流や貫通電流等を抑制
し表示パネルやドライバの保護を図るとともに、パネル
の異常駆動を防止することが可能な表示制御装置及び表
示装置を提供することにある。

【手続補正６】

【補正対象書類名】明細書

【補正対象項目名】０００８

【補正方法】変更

【補正内容】

【０００８】

【課題を解決するための手段】本願発明の表示制御装置
は、表示体を駆動するための表示体駆動回路と、前記表
示体駆動回路に表示のための電源を供給する表示体電源
回路と、を制御する表示制御装置であって、前記表示体
における画面をブランク表示状態とするためのブランク
信号に基づいて、前記表示体へ供給する表示体駆動電圧
を概略零に設定制御せしめる信号を表示体駆動回路へ出
力する手段と、前記ブランク信号入力の後、所定の時間
の経過後に、前記表示体電源回路からの前記表示のため
の電源の供給を中止する信号を前記表示体電源回路に出
力する手段と、を備えたことを特徴とする

【手続補正７】

【補正対象書類名】明細書

【補正対象項目名】０００９

【補正方法】変更

【補正内容】

【０００９】また、表示用電源を供給する表示体電源回
路を制御して表示体を駆動する表示制御装置であって、
前記表示体における画面をブランク表示状態とするため
のブランク信号に基づいて、前記表示体へ供給する表示
体駆動電圧を概略零に設定制御する表示体駆動回路と、
前記ブランク信号入力の後、所定の時間の経過後に、前
記表示体電源回路からの前記表示のための電源の供給を
中止する信号を前記表示体電源回路に出力する手段と、
を備えたことを特徴とする。

【手続補正８】

【補正対象書類名】明細書

【補正対象項目名】００１０

【補正方法】変更

【補正内容】

【００１０】また、表示体を駆動するための表示制御装
置であって、前記表示体における画面をブランク表示状
態とするためのブランク信号に基づいて、前記表示体へ
供給する表示体駆動電圧を概略零に設定制御する表示体
駆動回路と、前記ブランク信号入力の後、所定の時間の
経過後に、前記表示体駆動電圧の供給を中止する表示体
電源回路と、を備えたことを特徴とする。

【手続補正９】

【補正対象書類名】明細書

【補正対象項目名】００１１

【補正方法】変更

【補正内容】

【００１１】また、上記記載の表示制御装置において、
前記ブランク信号は前記表示制御装置の外部から入来す
る信号であることを特徴とする。

【手続補正１０】

【補正対象書類名】明細書

【補正対象項目名】００１２

【補正方法】変更

【補正内容】

【００１２】また、上記記載の表示制御装置において、
前記所定の時間は可変であることを特徴とする。加え
て、前記表示体は液晶表示パネルやプラズマ表示パネル
で構成してもよい。載の表示制御装置において、前記表
示制御装置は半導体集積回路に構成することをも特徴と
する。上記記載の表示制御装置と、前記表示体を用いた
表示装置を構成することもできる。

【手続補正１１】

【補正対象書類名】明細書

【補正対象項目名】００１３

【補正方法】削除

【手続補正１２】

【補正対象書類名】明細書

【補正対象項目名】００１４

【補正方法】削除

【手続補正１３】

【補正対象書類名】明細書

【補正対象項目名】００１５

【補正方法】削除

【手続補正１４】

【補正対象書類名】明細書

【補正対象項目名】００１６

【補正方法】変更

【補正内容】

【００１６】

【発明の実施の形態】

【実施例１】図１は本発明の実施例１に関係する液晶表
示装置の全体構成を示すブロック図である。なお、図１
において図９に示す部分と同一部分には同一参照符号を
付し、その説明は省略する。

【手続補正１５】

【補正対象書類名】明細書

【補正対象項目名】００３３

【補正方法】変更

【補正内容】

【００３３】最後に、時点ｔ8 で液晶表示コントローラ
１２側の強制表示ブランク制御信号ＤＦＦ（バー）がＬ
レベルになると、論理回路５０1 の出力Ｔ1 がＬレベル
に変わるので、論理回路５０2 ，５０n の出力Ｔ2 ，Ｔ
n もＬレベルとなる。従って、液晶表示モジュール部２
０側の強制表示ブランク制御信号ＤＦ（バー）がＬレベ
ルとなり、液晶表示パネル２２は表示オフ期間Ｃに入
り、この期間では当然、異常駆動による異常表示は回避
される。強制表示ブランク制御信号ＤＦＦ（バー）がイ
ネーブルとなった後のシーケンス、すなわち表示オフ時
のシーケンスという観点でみると、図４には、時点ｔ8
において上位からの指示でＤＦＦ（バー）がＬレベルに
変化し、次いでＴ1 ，Ｔ2 ，Ｔn すなわちＤＦ（バー）
をＬレベルとする、つまり表示を強制的にブランクとす
るシーケンスが記載されている。このようなシーケンス
を実現する手段を構成することにより、異常駆動による
異常表示が回避される。

【手続補正１６】

【補正対象書類名】明細書

【補正対象項目名】００３４

【補正方法】変更

【補正内容】

【００３４】

【実施例２】図５は本発明の実施例２に関係する液晶表
示装置を示すブロック図である。なお、図５において図
１に示す部分と同一部分には同一参照符号を付し、その
説明は省略する。

【手続補正１７】

【補正対象書類名】明細書

【補正対象項目名】００４３

【補正方法】変更

【補正内容】

【００４３】時点ｔ11で液晶表示コントローラ１２側の
強制表示ブランク制御信号ＤＦＦ（バー）がＬレベルに
なると、出力Ｔ1 ，Ｔ2 ，Ｔn もＬレベルとなるので、
液晶表示モジュール部７０側の強制表示ブランク制御信
号ＤＦ（バー）もＬレベルとなり、液晶表示パネル２２
は表示オフ期間Ｃに入る。この時点ｔ11から１〜２フレ
ーム周期後の時点ｔ12でパワーオン／オフ制御回路７８
1 のＤフリップ・フロップ７８ｂの出力ＱがＬレベルに
変化し、出力ＰＦ1 ，ＰＦ2 ，ＰＦn もＬレベルとな
る。この結果、液晶電源回路２８のパワーオフ端子ＰＯ
ＦＦ（バー）もＬレベルになるので、液晶駆動電圧Ｖ0
〜Ｖ5 の発生が停止する。このように、液晶表示コント
ローラ１２側の強制表示ブランク制御信号ＤＦＦ（バ
ー）がＬレベルになると、液晶駆動が停止した後、一定
期間の経過後にドライバへの液晶電圧の印加がなくな
る。このようなパワーオフ時のシーケンスによって、ロ
ジック電源ＶCCや液晶駆動電源Ｖ0 〜Ｖ5 の電位関係が
維持され、ドライバ内の寄生バイポーラ電流や貫通電流
等が抑制され、液晶表示パネル及びドライバの保護を図
ることができる。強制表示ブランク制御信号ＤＦＦ（バ
ー）がイネーブルとなった後のシーケンス、すなわち表
示オフ時のシーケンスという観点でみると、図８には、
時点ｔ11において上位からの指示でＤＦＦ（バー）がＬ
レベルに変化し、これに対応してＴ1 ，Ｔ2 ，Ｔn すな
わちＤＦ（バー）をＬレベルとする、つまり表示を強制
的にブランクとし、次いで所定の期間を経た後の時点ｔ
12でＰＦ1，ＰＦ2，ＰＦnすなわちＰＯＦＦ（バー）を
Ｌレベルとする、つまり液晶電源回路２８をオフにして
液晶駆動電源Ｖ0〜Ｖ5の生成を止めるというシーケンス
が記載されている。このようなシーケンスを実現する手
段を構成することにより、ドライバ内の寄生バイポーラ
電流や貫通電流等が抑制され、液晶表示パネル及びドラ
イバの保護を図ることができると共に、ロジック電源Ｖ
CCや液晶駆動電源Ｖ0 〜Ｖ5 の電位関係が維持され、か
つ、液晶パネルの異常駆動による異常表示も回避され
る。

【手続補正１８】

【補正対象書類名】明細書

【補正対象項目名】００４４

【補正方法】変更

【補正内容】

【００４４】本実施例においては、液晶モジュール側に
クロックが供給された後に液晶電源回路２８のパワーが
オンとなり、またクロックの出力停止によって液晶電源
回路２８のパワーもオフとなる。このような電源付勢の
オートシーケンスによって、ラッシュ電流が分散的ない
し時間差的になるので、上述と同様に、液晶表示モジュ
ールを構成する液晶パネル，ドライバや液晶電源回路の
保護を図ることができる。更に、上位からの指示で強制
表示ブランク制御信号ＤＦＦ（バー）がイネーブルとな
ったら、強制表示ブランク制御信号をＬレベルとして表
示を強制的にブランクとし、そして液晶電源回路２８の
パワーをオフとしている。このようなシーケンスを実現
する手段を構成することにより、ドライバ内の寄生バイ
ポーラ電流や貫通電流等が抑制され、液晶表示パネル及
びドライバの保護を図ることができると共に、ロジック
電源ＶCCや液晶駆動電源Ｖ0 〜Ｖ5 の電位関係が維持さ
れ、かつ、液晶パネルの異常駆動による異常表示も回避
することができる。

【手続補正１９】

【補正対象書類名】明細書

【補正対象項目名】００４８

【補正方法】変更

【補正内容】

【００４８】

【発明の効果】以上のように、本発明の表示制御装置及
び表示装置は、表示オフ、例えばフラット表示装置をパ
ワーオフするときに、上位からの指示で強制表示ブラン
ク制御信号ＤＦＦ（バー）がイネーブルとなったら、強
制表示ブランク制御信号ＤＦ（バー）をＬレベルとして
表示を強制的にブランクとし、そして液晶電源回路２８
のパワーをオフとすることを実現する構成としている。
このような構成とすることにより、液晶表示パネル及び
ドライバの保護を図ることができると共に、ロジック電
源ＶCCや液晶駆動電源Ｖ0 〜Ｖ5 の電位関係が維持さ
れ、かつ、液晶パネルの異常駆動による異常表示も回避
することができる。本発明は液晶表示装置へは勿論のこ
と、プラズマディスプレイ装置等にも適用できる。

Claims

【特許請求の範囲】

【請求項１】フラット表示体モジュール部とそれを制
御する表示制御部とが分離配置されており、該フラット
表示体モジュール部がフラット表示体とこれを駆動する
表示体駆動手段を有しているフラット表示装置であっ
て、信号管理制御手段を備え、この信号管理制御手段
は、該表示制御部側から転送される第１の信号の異常発
生を検出する信号検出手段と、その検出信号に基づいて
該フラット表示モジュール部側の信号形態を変更処理す
るシーケンス処理手段とを有することを特徴とするフラ
ット表示装置。
【請求項２】請求項１において、前記信号管理制御手
段は前記フラット表示体モジュール部側に設けられてな
ることを特徴とするフラット表示装置。
【請求項３】請求項１又は２において、前記信号検出
手段は前記第１の信号の停止を検出する信号停止検出手
段で、前記シーケンス処理手段は該信号停止検出手段の
出力を基に前記表示体駆動手段の前記フラット表示体へ
供給すべき表示体印加電圧を零に設定制御する強制停止
制御手段であることを特徴とするフラット表示装置。
【請求項４】請求項３において、前記強制停止制御手
段は、前記信号停止検出手段の出力により前記表示制御
部側から転送される第２の信号を遅延させる第１の信号
遅延手段を有することを特徴とするフラット表示装置。
【請求項５】請求項４において、前記強制停止制御手
段は、その出力の送出を制御すべき第３の信号の制御端
子を有することを特徴とするフラット表示装置。
【請求項６】請求項５において、ｎを正の整数とし、
前記信号管理制御手段をｎ個有し、各信号管理制御手段
に前記第１の信号として入力すべき被検出信号の種類が
それぞれ異なることを特徴とするフラット表示装置。
【請求項７】請求項６において、ｋ＝１，・・・，ｎ−
１で、第ｋ番目の前記信号管理制御手段の制御出力を第
ｋ＋１番目の前記信号管理制御手段の第３の信号とし、
第ｎ番目の前記信号管理制御手段の制御出力に基づいて
前記前記表示体駆動手段の表示オン／オフを制御するよ
うにしたことを特徴とするフラット表示装置。
【請求項８】請求項４乃至７のいずれか一項におい
て、前記第１の信号遅延手段は、フレームスタート信号
を前記第２の信号として入力され、Ｎを正の整数とする
と、前記信号停止検出手段の出力に基づいてセット・リ
セット可能のＮ段のＤフリップ・フロップであることを
特徴とするフラット表示装置。
【請求項９】請求項７又は８項において、前記信号停
止検出手段の出力と第４の信号とを基に表示体駆動電圧
を発生すべき表示体電源手段のパワーオン／オフを制御
する電源制御手段を前記フラット表示体モジュール部側
に有することを特徴とするフラット表示装置。
【請求項１０】請求項９において、前記電源制御手段
は前記信号停止検出手段の出力により前記表示制御部側
から転送される第２の信号を遅延させる第２の信号遅延
手段を有することを特徴とするフラット表示装置。
【請求項１１】請求項１０において、前記第２の信号
遅延手段はフレームスタート信号を前記第２の信号とし
て入力され、Ｍを正の整数とすると、前記信号停止検出
手段の出力に基づいてセット・リセット可能のＭ（＜
Ｎ）段のＤフリップ・フロップであることを特徴とする
フラット表示装置。
【請求項１２】請求項１乃至１１のいずれか一項にお
いて、前記フラット表示体は液晶表示パネルであること
を特徴とするフラット表示装置。
【請求項１３】請求項１乃至１１のいずれか一項にお
いて、前記フラット表示体はプラズマ表示パネルである
ことを特徴とするフラット表示装置。
【請求項１４】フラット表示体モジュール部側に設け
られ、表示制御部からの各種信号に基づいてフラット表
示体に表示体駆動電圧を給電する表示体駆動装置におい
て、該表示制御部側から転送される第１の信号の異常発
生を検出する信号検出手段と、その検出出力に基づいて
フラット表示体モジュール部側の信号形態を変更処理す
るシーケンス処理手段とを含む信号管理制御手段を備え
ていることを特徴とする表示体駆動装置。
【請求項１５】請求項１４において、前記信号検出手
段は前記第１の信号の停止を検出する信号停止検出手段
で、前記シーケンス処理手段は該信号停止検出手段の出
力を基に前記フラット表示体へ供給すべき表示体印加電
圧を零に設定制御する強制停止制御手段であることを特
徴とする表示体駆動装置。
【請求項１６】請求項１５において、前記強制停止制
御手段は前記信号停止検出手段の出力により前記表示制
御部側から転送される第２の信号を遅延させる第１の信
号遅延手段を有することを特徴とする表示体駆動装置。
【請求項１７】請求項１６において、前記強制停止制
御手段は、その出力の送出を制御すべき第３の信号の入
力端子を有することを特徴とする表示体駆動装置。
【請求項１８】請求項１７において、前記信号遅延手
段は、フレームスタート信号を前記第２の信号として入
力され、Ｎを正の整数とすると、前記信号停止検出手段
の出力に基づいてセット・リセット可能のＮ段のＤフリ
ップ・フロップであることを特徴とする表示体駆動装
置。
【請求項１９】請求項１５乃至１８のいずれか一項お
いて、前記信号管理手段は前記信号停止検出手段の出力
と第４の信号を基に表示体駆動電圧を発生すべき表示体
電源手段のパワーオン／オフを制御する電源制御手段を
有することを特徴とする表示体駆動装置。
【請求項２０】請求項１９において、前記電源制御手
段は前記信号停止検出手段の出力により前記表示制御部
側から転送される第２の信号を遅延させる第２の信号遅
延手段を有することを特徴とする表示体駆動装置。
【請求項２１】請求項２０において、前記第２の信号
遅延手段はフレームスタート信号を前記第２の信号とし
て入力され、Ｍを正の整数とすると、前記信号停止検出
手段の出力に基づいてセット・リセット可能のＭ（＜
Ｎ）段のＤフリップ・フロップであることを特徴とする
表示体駆動装置。
【請求項２２】請求項１４乃至２１のいずれか一項に
おいて、前記表示体駆動装置が液晶表示パネルを駆動す
る液晶駆動装置であることを特徴とする表示体駆動装
置。
【請求項２３】請求項２２において、前記液晶駆動装
置は半導体集積回路であることを特徴とする表示体駆動
装置。
【請求項２４】請求項２３において、前記半導体集積
回路はＹドライバであることを特徴とする表示体駆動装
置。
【請求項２５】請求項２４において、前記Ｙドライバ
は単純マトリクス液晶表示装置の走査ドライバであるこ
とを特徴とする表示体駆動装置。
【請求項２６】請求項２４において、前記Ｙドライバ
はアクティブ・マトリクス液晶表示装置のゲートドライ
バであることを特徴とする表示体駆動装置。