JP3269501B2 - 表示装置の表示オン制御方法及び駆動装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、液晶表示（ＬＣ
Ｄ），プラズマ表示パネル（ＰＤＰ）等のフラットディ
スプレイ等に用いられる表示素子の表示オン制御方法及
びそれを行う駆動装置に関する。

【０００２】

【従来の技術】従来、所謂ラップトップ型と称される可
搬型パーソナル・コンピュータやワードプロセッサなど
は一般に開閉式のフラットディスプレイ部を有してお
り、それらに搭載される中・大型の液晶表示装置は、図
９に示すように、装置本体側に内蔵された液晶表示制御
部１０と開閉蓋の内側に設けられたフラット状の液晶表
示モジュール部２０とからなる分離独立した配置構成で
ある。液晶表示制御部１０は、液晶モジュール・コント
ローラ１２や図示しないマイクロ・プロセッサ・ユニッ
ト（ＭＰＵ）を有しており、この液晶モジュール・コン
トローラ１２は液晶表示モジュール部２０側に対し各種
の制御信号及びクロック信号を供給する。

【０００３】液晶表示モジュール部２０は、例えば単純
マトリクス型の液晶表示パネル（マトリクス液晶表示素
子）２２と、このパネル２２の周辺（額縁）領域にＴＡ
Ｂ実装された信号電極駆動回路（Ｘドライバ）２４及び
走査電極駆動回路（Ｙドライバ）２６と、高圧の液晶駆
動電圧（基準電圧）Ｖ₀ 〜Ｖ₅ を発生する液晶電源回路
２８とを有している。信号電極駆動回路２４は複数の信
号電極ドライバ半導体集積回路２４₁ 〜２４_m のカスケ
ード接続として構成され、例えば信号電極の総数Ｍ本に
対し画面１ライン分ずつドライバ出力を供給する。即
ち、データ信号Ｄ０〜Ｄ７は画素クロック（シフトクロ
ックパルス）ＸＳＣＬによって次々に信号電極駆動回路
２４内のシフトレジスタに取り込まれ、画面１ライン分
の信号（Ｍビット）が取り込まれた時点で、走査線同期
信号ＹＳＣＬ（データ信号ラッチクロックＬＰ）によっ
てシフトレジスタ内のデータ信号が並列的にデータラッ
チ回路へ送られ、データ信号の直・並列変換が行われ
る。そのデータラッチ回路では、１ライン分の信号電圧
を１走査期間にわたって保持し、その信号電圧に基づい
て選択スイッチ回路が信号電極に接続されたドライバ出
力電圧を選択又は非選択状態のいずれかに設定する。交
流化クロックＦＲは直流駆動による液晶素子の劣化を防
止するために上記の各電圧を交流波形にするクロックで
ある。強制ブランク表示信号ＤＦ（バー）は液晶画面を
強制的にブランク表示状態とするための信号である。走
査電極駆動回路２６は複数の走査電極ドライバ半導体集
積回路２６ ₁ 〜２６_n のカスケード接続として構成さ
れ、例えば走査電極総数Ｎ本のうち１本だけに選択電圧
を、他の（Ｎ−１）本の走査電極に非選択電圧を付与す
るように動作する。走査スタートパルス（フレームスタ
ート信号）ＳＰによって１走査線期間が開始され、走査
線同期信号ＹＳＣＬ（データ信号ラッチクロックＬＰ）
の入来する毎に選択電圧が第１行目の走査電極から第Ｎ
行目の走査電極に次々に印加される（線順位表示）。ま
た液晶表示モジュール部２０側に配置された液晶電源回
路２８は信号電極駆動回路２４及び走査電極駆動回路２
６の選択スイッチが選択すべき複数の液晶駆動電圧Ｖ₀
〜Ｖ₅ を生成するもので、強制ブランク表示信号ＤＦ
（バー）によってパワーオン／オフ状態に設定される。

【０００４】

【発明が解決しようとする課題】ところで、装置本体側
に内蔵された液晶表示制御部１０と開閉蓋の内側に設け
られたフラット状の液晶表示モジュール部２０とは一般
にヒンジ結合の可動部を介してフレキシブル・ケーブル
３０で接続されている。そのため、フラット状の液晶表
示モジュール部２０側の開閉蓋が開閉されるたびにケー
ブル３０自体が屈曲し、物理的要因からどうしてもケー
ブル３０の信号線の損傷又は断線を招来し易い。信号線
の一部が断線すると、例えば液晶表示パネル２２に直流
電圧（直流成分）が印加されたままの状態で、交流駆動
されない事態が発生し、他の部品と比べて高価で交換の
困難な液晶表示パネル２２の劣化を惹起することがあ
る。このような液晶劣化は寿命や表示品質の阻害要因で
あり、視認性を基調とするディスプレイ装置にとって重
要な問題である。

【０００５】ここに、液晶モジュール・コントローラ１
２から液晶表示モジュール部２０側に供給される信号の
うち液晶表示パネル２２の直流駆動劣化を引き起こす可
能性のある信号としては、走査スタートパルスＳＰ，走
査線同期信号ＹＳＣＬ（データ信号ラッチクロックＬ
Ｐ），交流化クロックＦＲ及びロジック側電源電圧Ｖ_CC
である。また液晶モジュール・コントローラ１２及びマ
イクロ・プロセッサ・ユニット（ＭＰＵ）に何らかの動
作異常が発生した場合でも、上記の各信号の異常が引き
起こされ、上述と同様の事態が発生するおそれもある。

【０００６】ところで、このような液晶表示体の直流駆
動の問題を敷衍すると、液晶モジュール部側における信
号異常の問題に一般化できる。また壁掛けテレビジョン
を想定した場合、表示制御部と表示パネルとは遠隔配置
にあることから、信号の停止もさることながら、信号レ
ベルの減衰等や雑音の影響により表示品質劣化の問題も
提起される。また、液晶ディスプレイに限らず、プラズ
マ・ディスプレイにおいても問題となる。更に、電源付
勢時等の表示開始に当たっては所定のシーケンスを踏ま
ないと、ラッシュ電流が集中すると共に、パネル（表示
素子）の異常駆動も問題となる。

【０００７】そこで、本発明の課題としては、上述の問
題点に鑑みてパワーオン時等の表示開始時におけるラッ
シュ電流の集中や、パネル（表示素子）の異常駆動等を
防止することが可能な表示素子の表示オン制御方法及び
それを行う駆動装置を提供することにある。

【０００８】

【課題を解決するための手段】本願発明の表示装置の表
示オン制御方法は、電気光変換されて表示がなされる表
示素子と、前記表示のための電源を生成する表示電源
と、前記表示電源と前記表示素子との間に設けられた表
示素子駆動手段と、前記表示素子駆動手段と前記表示電
源とを連携制御する表示制御手段とを有する表示装置の
表示オン制御方法であって、前記表示制御手段の電源供
給後、表示オンシーケンスの開始を指示する信号の入来
を前記表示制御手段が受信処理する第１のステップと、
前記表示制御手段からの信号に基づいて、前記表示素子
駆動手段が前記表示素子への印加電位を特定状態に設定
し表示をブランクにする第２のステップと、前記表示制
御手段からの信号に基づいて、前記表示電源を動作させ
て表示のための電源を前記表示素子駆動手段に印加する
第３のステップと、前記表示制御手段からの信号に基づ
いて、前記表示素子駆動手段を表示データに基づいて動
作させ前記表示素子を電気的に駆動する第４のステップ
と、を有することを特徴としている。

【０００９】また、前記第３のステップの後、少なくと
も第１の遅延時間を経た後に前記第４のステップに移行
することを特徴とする。あるいは、前記第２のステップ
の後、少なくとも第２の遅延時間を経た後に前記第３の
ステップに移行することを特徴とする。

【００１０】また、前記第１の遅延時間が可変であるこ
とを特徴とする。あるいは前記第２の遅延時間が可変で
あることを特徴とする。

【００１１】また、前記表示素子は、液晶表示体などの
受光型表示体、あるいは、プラズマ表示体、エレクトロ
ルミネセンスなどの自発光型表示体における表示素子な
どのように電気的に駆動することで電気光変換されて表
示制御される表示素子であることを特徴とする。

【００１２】更に、前記表示素子の制御方法を提供する
表示素子の駆動装置は、半導体集積回路で構成してもよ
く、前記半導体集積回路はＸドライバであることを特徴
とする。更に、前記Ｘドライバはソースドライバである
ことを特徴とする。

【００１３】

【００１４】

【００１５】

【００１６】

【発明の実施の形態】

【実施例１】図１は本発明の実施例１に関係する液晶表
示装置の全体構成を示すブロック図である。なお、図１
において図９に示す部分と同一部分には同一参照符号を
付し、その説明は省略する。

【００１７】この実施例における液晶表示モジュール部
４０の走査電極駆動回路（Ｙドライバ）４６を構成する
走査ドライバ半導体集積回路（ＬＳＩ）４６₁ 〜４６_n
は信号管理制御部４７を有している。

【００１８】第１の走査ドライバ半導体集積回路４６₁
の信号管理制御部４７₁ は端子ＣＫＢ１に印加される走
査線同期信号ＹＳＣＬ（データ信号ラッチクロックＬ
Ｐ）の停止を検出する。第２の走査ドライバ半導体集積
回路４６₂ の信号管理制御部４７₂ は端子ＣＫＢ２に印
加される走査スタートパルス（フレームスタート信号）
ＳＰの停止を検出する。第ｎ（例えば第３）の走査ドラ
イバ半導体集積回路４６ _n の信号管理制御部４７_n は端
子ＣＫＢｎに印加される交流化クロックＦＲの停止を検
出する。それぞれの信号管理制御部４７₁ 〜４７_n は信
号停止検出制御端子Ｓ₁ 〜Ｓ_n 及び信号停止検出端子Ｔ
₁ 〜Ｔ_n を有している。第１の走査ドライバ半導体集積
回路４６₁ の信号管理制御部４７₁ の信号停止検出制御
端子Ｓ₁ には通常高レベル電圧の強制ブランク表示信号
ＤＦＦ（バー）が制御回路１０側から供給され、その信
号停止検出端子Ｔ₁ は第２の走査ドライバ半導体集積回
路４６₂ の信号管理制御部４７₂ の信号停止検出制御端
子Ｓ₂ に接続されている。また第２の走査ドライバ半導
体集積回路４６₂ の信号管理制御部４７₂ の信号停止検
出端子Ｔ₂ は次段の信号停止検出端子（例えば第ｎの信
号管理制御部４７_n の信号停止検出制御端子Ｓ_n ）に接
続されている。そして第ｎの信号管理制御部４７_n の信
号停止検出端子Ｔ_n は走査ドライバ４６₁ 〜４６_n 及び
信号ドライバ２４₁ 〜２４_n の強制ブランク制御端子Ｄ
Ｆ（バー）に接続されている。

【００１９】各走査ドライバの信号管理制御部４７₁ 〜
４７_n は、図２に示すように、カスケード接続されてお
り、各信号管理制御部４７₁ 〜４７_n の構成は同一であ
る。信号管理制御部４７₁ の被検出信号は端子ＣＫＢ₁
に印加されるデータ信号ラッチクロックＬＰ、信号管理
制御部４７₂ の被検出信号は端子ＣＫＢ₂ に印加される
走査スタートパルス（フレームスタート信号）ＳＰで、
信号管理制御部４７_nの被検出信号は端子ＣＫＢ_n に印
加される交流化クロックＦＲである。

【００２０】ここで、信号管理制御部４７₁ に着目して
その構成を説明する。信号管理制御部４７₁ は、被検出
信号の停止を検出する信号検出手段としての信号停止検
出回路４８と、信号遅延回路４９及び論理回路５０から
なるシーケンス処理回路５１を有している。

【００２１】信号停止検出回路４８は、被検出信号とし
てのラッチクロックＬＰによってスイッチングしトラン
スファーゲートを構成する第１のＮ型ＭＯＳトランジス
タＴｒ₁ ，そのラッチクロックＬＰの位相を反転させる
インバータＩＮＶ₁，そのラッチクロックＬＰの逆位相
信号によってスイッチングしトランスファーゲートを構
成する第２のＮ型ＭＯＳトランジスタＴｒ₂ ，第１のＮ
型ＭＯＳトランジスタＴｒ₁ の開閉動作によって充放電
する第１のキャパシタＣ₁₁，第２のＮ型ＭＯＳトランジ
スタＴｒ₂ の開閉動作によって充放電する第２のキャパ
シタＣ₁₂，このキャパシタＣ₁₂の電荷を放電する放電抵
抗Ｒ₁ ，及び第２のキャパシタＣ₁₂の充電電圧と閾値Ｖ
_THとを比較して充電レベル判定信号を出力するインバー
タＩＮＶ ₂ から構成されている。第１のＮ型ＭＯＳトラ
ンジスタＴｒ₁ とインバータＩＮＶ₁ 及び第２のＮ型Ｍ
ＯＳトランジスタＴｒ₂ は直列の排他的開閉回路を構成
している。そして第１のＮ型ＭＯＳトランジスタＴｒ₁
は第１のキャパシタＣ₁₁に対する選択的充電スイッチを
構成し、また第２のＮ型ＭＯＳトランジスタＴｒ₂は第
１のキャパシタＣ₁₁の電荷を第２のキャパシタＣ₁₂へ分
配転送する選択的充電スイッチを構成している。

【００２２】信号遅延回路４９は、インバータＩＮＶ₂
の出力に接続されたリセット端子Ｒ（バー）及び接地さ
れた入力端子Ｄ（バー）を有し、フレームスタート信号
ＳＰをクロック入力ＣＫとするＤ型フリップ・フロップ
４９ａと、インバータＩＮＶ ₂ の出力に接続されたリセ
ット端子Ｒ（バー）及びフリップ・フロップ４９ａの出
力Ｑ（バー）に接続された入力端子Ｄ（バー）を有し、
フレームスタート信号ＳＰをクロック入力とするＤ型フ
リップ・フロップ４９ｂとから構成されている。論理回
路５０は制御回路１０からの強制ブランク信号ＤＦＦ
（バー）とフリップ・フロップ４９ｂのＱ出力を２入力
とするアンド回路ＡＮＤから構成されている。

【００２３】図３は走査ドライバ４６₁ の信号管理制御
部４７₁ を除く通常の走査電極駆動回路（論理部）を示
す回路図である。この論理部には多数の走査電極に対応
して線順位で電圧を印加する多ビットの走査電極駆動セ
ル４６₁₁，４６₁₂・・・がアレイ状に作り込まれてい
る。図３では第１ビットと第２ビットの走査電極駆動セ
ル４６₁₁，４６₁₂及びその周辺回路が示されている。

【００２４】ここで走査電極駆動セル４６₁₁に着目して
その構成を説明すると、この走査電極駆動セル４６
₁₁は、フレームスタート信号ＳＰによって起動し走査同
期信号ＹＳＣＬの入来毎に次段へそのフレームスタート
信号ＳＰを転送するシフトレジスタにおけるＤ型フリッ
プ・フロップ４６ａと、そのビット選択出力Ｑに第ｎの
走査ドライバ４６_n の端子Ｔ_n から供給される強制ブラ
ンク表示信号ＤＦ（バー）を加味して論理演算する行単
位強制ブランク表示制御回路４６ｂと、その出力をロジ
ック系電源電圧（Ｖ_CC＝５ｖ）から高電圧系の論理振幅
に変換する行単位電圧レベルシフト回路４６ｃと、交流
化クロックＦＲに強制ブランク表示信号ＤＦ（バー）を
加味して論理演算する総行強制ブランク表示制御回路４
６ｄと、その交流化クロックＦＲをロジック系電源電圧
（Ｖ_CC＝５ｖ）から高電圧系の論理振幅を持つ高圧交流
化クロックＦＲ_Hに変換する交流化クロック用の電圧レ
ベルシフト回路４６ｅと、その高圧交流化クロックＦＲ
_H を逆相の高圧交流化クロックＦＲ_H （バー）に反転さ
せる正逆２相クロック生成回路４６ｆと、高圧交流化ク
ロックＦＲ_H ，逆相の高圧交流化クロックＦＲ_H （バ
ー）の対と行単位電圧レベルシフト回路４６ｃの出力
Ｏ，Ｏ（バー）の対とから交鎖的組み合せで４つの選択
制御信号Ｃ₁ 〜Ｃ₄ を発生する選択制御信号生成回路４
６ｇと、各選択制御信号Ｃ₁ ，Ｃ₂ ，Ｃ₃ ，Ｃ₄ によっ
て走査電極駆動電圧Ｖ₅ ，Ｖ₁ ，Ｖ₀ ，Ｖ₄ を択一的に
走査電極へ伝達供給する選択スイッチ４６ｈとから構成
されている。ここで、行単位強制ブランク表示制御回路
４６ｂと総行強制ブランク表示制御回路４６ｄとは強制
ブランク表示制御回路を構成している。なお、ＩＮＶ₃
は強制ブランク表示制御信号ＤＦ（バー）の行単位強制
ブランク表示制御回路４６ｂに対して論理を合わせるイ
ンバータである。

【００２５】次に、本実施例の動作に関し図４をも参照
しつつ説明する。時点ｔ0 において液晶表示装置のロジ
ック電源ＶCCが投入されると、従来と同様に、液晶モジ
ュールコントローラ１２のパワーオンリセット端子ＲＳ
に数μｓ〜数ｍｓのパルス幅のリセット信号がＭＰＵ
（図示せず）側から供給され、液晶モジュールコントロ
ーラ１２が初期化される。この初期化期間中、液晶モジ
ュールコントローラ１２から出力される各種信号は一般
的に停止状態にある。この期間では強制ブランク表示信
号ＤＦＦ（バー）が低電圧レベル（以下、Ｌレベルと称
する）であるから、液晶電源回路２８はパワーオフの状
態にあり、液晶駆動電源電圧Ｖ0 〜Ｖ5 は未発生状態で
ある。したがって、この初期化期間中では液晶電極間に
直流成分が印加せず、液晶素子の劣化が防止されると共
に、液晶パネル（表示素子）の異常駆動も抑制されてい
る。

【００２６】この期間が過ぎると、図４に示す如く、時
点ｔ₁ で強制ブランク表示信号ＤＦＦ（バー）がＬレベ
ルから高電圧レベル（以下、Ｈレベルと称する）に変化
し、また液晶モジュールコントローラ１２はフレームス
タート信号ＳＰ，データ信号ラッチクロックＬＰ及び交
流化クロックＦＲを発生する。ここでまず走査ドライバ
４６₁ の信号管理制御部４７₁ の動作について説明する
と、信号遅延回路４９の入力端子ＣＫＡ₁ にはフレーム
スタート信号ＳＰが供給され、また信号停止検出回路４
８の検出端子ＣＫＢ₁ にはデータ信号ラッチクロックＬ
Ｐが供給されている。

【００２７】データ信号ラッチクロックＬＰのＨレベル
期間においては、信号停止検出回路４８のトランジスタ
Ｔｒ₁ がオン状態でトランジスタＴｒ₂ がオフ状態にあ
る。従って、この期間ではキャパシタＣ₁₁が充電され
る。データ信号ラッチクロックＬＰのＬレベル期間にお
いては、信号停止検出回路４８のトランジスタＴｒ₂ が
オン状態でトランジスタＴｒ₁ がオフ状態にある。従っ
て、この期間ではキャパシタＣ₁₁に充電された電荷の一
部がキャパシタＣ₁₂へ移入充電される。データ信号ラッ
チクロックＬＰの繰り返しパルスが発生するに伴いキャ
パシタＣ₁₂の充電電圧が増大するので、インバータＩＮ
Ｖ₂ の入力電圧が閾値Ｖ_TH以下になり、時点ｔ₂ でイン
バータＩＮＶ₂ の出力ＩＮＶ_OUT がＨレベルとなる。時
点ｔ₂ 以前においてはインバータＩＮＶ₂ の出力ＩＮＶ
_OUT はＬレベルであるので、信号遅延回路４９のＤフリ
ップ・フロップ４９ａの出力ＱはＬレベルであり、この
ため論理回路５０の出力Ｔ₁ はＬレベルである。ここ
で、出力ＩＮＶ_OUT がＨレベルになっても、その時点ｔ
₂ では出力ＱはＨレベルにならない。Ｄフリップ・フロ
ップ４９ｂ，４９ａの入力信号の遅延記憶作用でフレー
ムスタート信号ＳＰの１フレーム周期（Ｔ_F ）〜２フレ
ーム周期（２Ｔ_F ）の間は、出力ＱはＬレベルに維持さ
れており、時点ｔ₃ で論理回路５０の出力Ｔ₁ がＨレベ
ルになる。

【００２８】走査ドライバ４６₂ における信号管理制御
部４７₂ の信号停止検出回路４８₂の検出端子ＣＫＢ₂
にはフレームスタート信号ＳＰが供給され、また信号遅
延回路４９₂の入力端子ＣＫＡ₂ には走査ドライバ４６₁
のカスケード出力端子ＤＯから到来するカスケード入
力ＤＩ₂ たるフレームスタート信号ＳＰが供給されてい
る。そして走査ドライバ４６₁ の論理回路５０の出力Ｔ
₁ は走査ドライバ４６ ₂ の論理回路５０へカスケード接
続されている。信号停止検出回路４８₂ のキャパシタＣ
₂₁はフレームスタート信号ＳＰの繰り返しパルスによっ
て充電される。また同様に、走査ドライバ４６_n におけ
る信号管理制御部４７_n の信号停止検出回路４８_n の検
出端子ＣＫＢ_n には交流化信号ＦＲが供給され、また信
号遅延回路４９_nの入力端子ＣＫＡ_n には走査ドライバ
４６₂ のカスケード出力端子ＤＯから到来するカスケー
ド入力ＤＩ_n たるフレームスタート信号ＳＰが供給され
ている。そして走査ドライバ４６₂ の論理回路５０の出
力Ｔ₂ は走査ドライバ４６ _n の論理回路５０へカスケー
ド接続されている。信号停止検出回路４８_n のキャパシ
タＣ_n2は交流化信号ＦＲの繰り返しパルスによって充電
される。被検出信号としてのデータ信号ラッチクロック
ＬＰ，フレームスタート信号ＳＰ及び交流化信号ＦＲの
周期やデューティー比は異なるので、各走査ドライバに
おいてインバータＩＮＶ₁ 〜ＩＮＶ_n の比較判定時点ｔ
₃などを一致させるためには、キャパシタＣ₁₁〜Ｃ_n1，
Ｃ₁₂〜Ｃ_n2及び放電抵抗Ｒ₁ 〜Ｒ_n の値（時定数）を相
互調整可能としておくことが望ましい。そのために、本
実施例では図１に示すように外付けのキャパシタ及び抵
抗の接続外部端子が走査ドライバに設けられている。

【００２９】このように、ロジック電源Ｖ_CCの投入時点
ｔ₀ から論理回路の出力Ｔ₁ 〜Ｔ_nがＨレベルになる時
点ｔ₃ までの期間において、各走査ドライバ及び信号ド
ライバの強制表示ブランク制御端子ＤＦ（バー）には、
Ｌレベルの出力Ｔ_n が供給されているので、液晶表示パ
ネル２２はブランク表示状態にある。つまり、強制表示
ブランク制御信号ＤＦ（バー）がＬレベルであるときに
は、図３に示す強制ブランク表示制御回路４６ｂ，４６
ｄの制御によって走査電極駆動セル４６の選択スイッチ
４６ｈのトランジスタＦ₁ のみがオン状態で、走査電極
には電圧Ｖ₅ （０ｖ）が印加されており、液晶電極間電
圧（液晶印加電圧）は０ｖである。時点ｔ₀ 〜時点ｔ₃
の期間は液晶駆動禁止期間に相当している。時点ｔ₁ で
液晶電源回路２８がパワーオンされ、液晶駆動電圧Ｖ₀
〜Ｖ₅ が発生し、これらの電圧は走査及び信号ドライバ
に供給されるが、電源立ち上げ時点においては、走査及
び信号ドライバ内のシフトレジスタ等が不定状態にあ
る。しかしながら、時点ｔ₃まで液晶表示がブランク制
御されているため、液晶パネルの異常駆動を回避するこ
とができる。

【００３０】次に、時点ｔ3 で出力Ｔn がＨレベルにな
ると、各走査ドライバ及び信号ドライバの強制表示ブラ
ンク制御端子ＤＦ（バー）にはＨレベルの電圧が供給さ
れるので、走査ドライバ及び信号ドライバの通常動作に
よって液晶表示パネル２２が交流駆動され、液晶パネル
２２には表示画面が描かれる。図４に示すＢは液晶駆動
期間を表す。時点ｔ1で液晶電源回路２８と走査及び信
号ドライバの論理部がパワーオンし、これより遅れた時
点ｔ3 で液晶表示パネル２２が駆動される。従って、電
源パワーオンが同時的に発生しないので、過大な電源ラ
ッシュ電流が抑制されている。これは、信号停止検出回
路４８自体の遅延的動作に加えて、１〜２フレーム周期
の遅延時間を持つ信号遅延回路４９の遅延作用が有効的
に機能しているからである。パワーオン時等の表示開始
時のシーケンスという観点でみると、図４には、時点ｔ
0でロジック電源Vccの投入がされ、これを検出したＭＰ
Ｕがパワーオンリセット信号を発生し（図示せず）、こ
れに対応して時点ｔ1でＤＦＦ（バー）をＨレベルと
し、すなわち液晶電源回路２８をオンにして液晶駆動電
源電圧Ｖ0〜Ｖ5の生成を始め、所定の期間を経過した後
の時点ｔ3までは表示はブランク状態を維持し、時点t3
においてＴ1，Ｔ2，Ｔ3すなわちＤＦ（バー）をＨレベ
ルとする、すなわち強制表示ブランク制御信号を解除し
て表示開始することが記載されている。このようなシー
ケンスを踏むことにより、ラッシュ電流を分散し、ま
た、液晶パネル（表示素子）の異常駆動を回避すること
ができる。

【００３１】今ここで、この液晶駆動期間Ｂにおける時
点ｔ₄ で、液晶モジュールコントローラ１２側から送出
されていたデータ信号ラッチクロックＬＰの出力がたと
えば停止したとする。データ信号ラッチクロックＬＰの
出力中は走査ドライバ４６₁の信号停止検出回路４８₁
の第２のキャパシタＣ₁₂が充分に充電されているが、そ
のクロックＬＰが停止すると、第２のキャパシタＣ₁₂へ
は第１のキャパシタＣ ₁₁側から電荷が転送されて来ない
ばりか、第２のキャパシタＣ₁₂の電荷は放電抵抗Ｒ₁ を
介して所定の時定数で急速に放電し始め、インバータＩ
ＮＶ₂ の入力電圧が徐々に上昇する。その入力電圧がそ
の閾値Ｖ_THを超えると、その出力電圧ＩＮＶ_OUT が時点
ｔ₅ でＬレベルとなる。この論理変化によって信号遅延
回路４９ ₁ はリセットされ、その出力ＱはＬレベルとな
るので、強制表示ブランク制御信号ＤＦ（バー）はＬレ
ベルであるのにも拘わらず、論理回路５０₁ の出力Ｔ₁
は時点ｔ₅ でＬレベルとなる。この出力Ｔ₁ は走査ドラ
イバ４６₂ の論理回路５０ ₂ へカスケード入力されてい
るため、フレームスタート信号ＳＰが出力中でもその論
理回路５０₂ の出力Ｔ₂ はＬレベルになる。更に、出力
Ｔ₂ は走査ドライバ４６_n の論理回路５０_n へカスケー
ド入力されているため、交流化信号ＦＲが出力中でもそ
の論理回路５０_n の出力Ｔ_n はＬレベルになる。この出
力Ｔ_n は液晶表示モジュール部４６側での強制表示ブラ
ンク制御信号ＤＦ（バー）に相当しているので、強制表
示ブランク回路４６ｂ，４６ｄを使って液晶表示パネル
２２はブランク表示状態となる。つまり、図３に示す走
査電極駆動セル４６の選択スイッチ４６ｈのトランジス
タＦ₁ のみがオン状態で、走査電極には電圧Ｖ₅ （０
ｖ）が給電されるので、液晶電極間電圧は０ｖに維持さ
れる。このため、データ信号ラッチクロックＬＰが何ら
かの原因で停止した場合でも、液晶素子は直流成分で駆
動されないので、液晶劣化が未然に防止される。また、
フレームスタート信号ＳＰ又は交流化信号ＦＲが何らか
の原因で停止した場合も、出力Ｔ_n はＬレベルになるの
で、同様にして液晶劣化が未然に防止される。なお、こ
の液晶駆動禁止期間Ａにおいてはフレームスタート信号
ＳＰ及び交流化信号ＦＲが継続している限り、第２のキ
ャパシタＣ₂₂及びＣ_n1は充電状態にあり、インバータＩ
ＮＶ₂，ＩＮＶ_n の出力はＨレベルである。

【００３２】時点ｔ₆ においてデータ信号ラッチクロッ
クＬＰが再度出現し始めると、前述したように、第２の
キャパシタＣ₁₂が充電され、インバータＩＮＶ₁ の出力
ＩＮＶ_OUT がＨレベルになる。出力ＩＮＶ_OUT がＨレベ
ルとなった時点から１〜２のフレーム周期の後、タイマ
ーとして機能する信号遅延回路４９₁ の出力Ｑが時点ｔ
₇ でＨレベルとなる。これによって、論理回路５０₁ の
出力Ｔ₁ がＨレベルとなると共にこれに連動して論理回
路５０₂ ，５０_n の出力Ｔ₂ ，Ｔ_n がＨレベルとなる。
従って、液晶表示モジュール部２２側の強制表示ブラン
ク制御信号ＤＦ（バー）がＨレベルに変わるため、液晶
表示パネル２２は液晶駆動期間Ｂに入る。

【００３３】最後に、時点ｔ₈ で液晶表示コントローラ
１２側の強制表示ブランク制御信号ＤＦＦ（バー）がＬ
レベルになると、論理回路５０₁ の出力Ｔ₁ がＬレベル
に変わるので、論理回路５０₂ ，５０_n の出力Ｔ₂ ，Ｔ
_n もＬレベルとなる。従って、液晶表示モジュール部２
０側の強制表示ブランク制御信号ＤＦ（バー）がＬレベ
ルとなり、液晶表示パネル２２は表示オフ期間Ｃに入
る。

【００３４】

【実施例２】図５は本発明の実施例２に関係する液晶表
示装置を示すブロック図である。なお、図５において図
１に示す部分と同一部分には同一参照符号を付し、その
説明は省略する。

【００３５】この実施例の液晶表示モジュール部７０の
走査電極駆動回路（Ｘドライバ）７６を構成する複数の
走査ドライバ７６₁ 〜７６_n は実施例１の信号管理制御
部と同様の信号管理制御部７７₁ 〜７７_n を有している
が、図６に示すように、各信号管理制御部７７₁ 〜７７
_n には液晶駆動電圧Ｖ₀ 〜Ｖ₅ を生成すべき液晶電源回
路２８のパワーオン／オフのタイミングを制御する電源
パワーオン／オフ制御回路７８₁ 〜７８_n が付加されて
いる。

【００３６】電源パワーオン／オフ制御回路７８₁ 〜７
８_n は、論理回路５０₁ の入力端子Ｓ₁ 〜Ｓ_n に入来す
る信号を反転させるインバータＩＮＶ₃ と、２段接続の
Ｄフリップ・フロップ７８ａ，７８ｂと、その出力Ｑと
端子Ｐ₁ 〜Ｐ_n から到来する信号との論理をとる論理回
路７８ｃとから構成されている。また各信号管理制御部
７７の信号遅延回路７９は、実施例１に係る信号遅延回
路４９の２段接続のＤフリップ・フロップ４９ａ，４９
ｂに３段目のＤフリップ・フロップ７９ｃを追加接続し
た構成である。

【００３７】第１の走査ドライバ７６₁ の論理回路７８
ｃの入力端子Ｐ₁ にはロジック側電源電圧Ｖ_CCのパワー
オン／オフ信号が供給されており、第２の走査ドライバ
７６ ₂ の端子Ｐ₂ には第１の走査ドライバ７６₁ におけ
る電源パワーオン／オフ制御回路７８₁ の出力ＰＦ₁が
カスケード的に供給されている。また第ｎの走査ドライ
バ７６_n の端子Ｐ_n には前段たる第２の走査ドライバ７
６₂ における電源パワーオン／オフ制御回路７８₂ の出
力ＰＦ₂がカスケード的に供給されている。そして、第
ｎの走査ドライバ７６_n の電源パワーオン／オフ制御回
路７８_n の出力ＰＦ_n は液晶電源回路２８のパワーオフ
端子ＰＯＦＦ（バー）に供給されている。

【００３８】液晶電源回路２８は従来と同様な構成で、
図７に示すように、Ｖ_CC（５ｖ）電源電圧を基に昇圧し
た高電圧（２０〜４０ｖ）を生成する電圧変換回路２８
ａと、パワーオフ端子ＰＯＦＦ（バー）に供給される電
圧値の如何でオン／オフする制御用のｎｐｎ型トランジ
スタ２８ｂと、このトランジスタ２８ｂのオン／オフ動
作に連動してオン／オフするパワースイッチのｐｎｐ型
トランジスタ２８ｃと、そのコレクタと接地との間に介
在する平滑コンデンサ２８ｄと、その充電電圧から液晶
駆動電圧Ｖ₀ 〜Ｖ₅ を出力する電圧分圧回路２８ｅとを
有している。

【００３９】次に、上記実施例の動作に関し図８を参照
しつつ説明する。時点ｔ0 においてパワースイッチＳＷ
が閉成され、液晶表示装置のロジック電源ＶCCが投入さ
れると、実施例１と同様に、液晶モジュールコントロー
ラ１２のパワーオンリセット端子ＲＳに数μｓ〜数ｍｓ
のパルス幅のリセット信号がＭＰＵ側から供給され、液
晶モジュールコントローラ１２が初期化される。従っ
て、液晶モジュールコントローラ１２からの出力信号は
一般的に停止状態にある。かかる期間において、ロジッ
ク電源電圧ＶCCが第１の走査ドライバ７６1 のＡＮＤ回
路たる論理回路７８ｃの一入力に供給されているが、デ
ータ信号ラッチクロックＬＰが未出現であるため、その
出力ＰＦ1 はＬレベル状態にある。この結果、第２の走
査ドライバ７６2 の出力ＰＦ2 もＬレベルで、更に第ｎ
の走査ドライバ７６n の出力ＰＦnもＬレベルであるか
ら、液晶電源回路２８のパワーオフ端子ＰＯＦＦ（バ
ー）はＬレベル状態に維持されている。このため、図７
に示すトランジスタ２８ｂのベース電位はＬレベル（０
ｖ）であるので、昇圧電圧は平滑コンデンサ２８ｄへ供
給されず、従って、液晶駆動電圧Ｖ0 〜Ｖ5 は発生しな
い。実施例１と同様に、この初期化期間中では液晶電極
間に直流成分が印加せず、液晶素子の劣化が防止される
と共に、液晶パネル（表示素子）の異常駆動も抑制され
ている。

【００４０】次に、図８に示す如く、時点ｔ₁ で液晶モ
ジュールコントローラ１２から各種信号が生成される。
強制ブランク表示信号ＤＦＦ（バー）はＬレベルからＨ
レベルに変化し、またフレームスタート信号ＳＰ，デー
タ信号ラッチクロックＬＰ及び交流化クロックＦＲが発
生する。実施例１で説明したように、データ信号ラッチ
クロックＬＰの出現開始によってインバータＩＮＶ₂ の
出力ＩＮＶ_OUT が時点ｔ₂ でＨレベルとなる。このた
め、パワーオン／オフ制御回路７８ｂの出力Ｑは時点ｔ
₂ より１〜２フレーム周期だけ遅れた時点ｔ₃でＨレベ
ルとなるので、論理回路７８ｃの出力ＰＦ₁ はＨレベル
となる。これにより第２及び第ｎの走査ドライバ７６
₂ ，７６_n の論理回路７８ｃの出力ＰＦ₁ ，ＰＦは連動
してＨレベルになるので、液晶電源回路２８のパワーオ
フ端子ＰＯＦＦ（バー）はＨレベルに付勢される。この
結果、トランジスタ２８ｂがオン状態になるので、トラ
ンジスタ２８ｃのベース・エミッタ間抵抗の電圧降下に
よりそのトランジスタ２８ｃもオン状態となり、平滑コ
ンデンサ２８ｄが充電され、液晶駆動電圧Ｖ₀ 〜Ｖ₅ が
発生する。時点ｔ₃ から次のフレームスタート信号ＳＰ
が到来する時点ｔ₄ まではＤフリップ・フロップ７９ｃ
の出力ＱはＬレベルのままである。この実施例における
信号遅延回路７９₁ のＤフリップ・フロップの段数はパ
ワーオン／オフ制御回路７８₁ のそれに比して１段多い
ので、Ｄフリップ・フロップ７９ｃの出力ＱはＤフリッ
プ・フロップ７８ｂのそれより１フレーム周期Ｔ_F だけ
遅れてＨレベルとなるからである。この結果、出力Ｔ
₁ ，Ｔ₂ ，Ｔ_n は共にＨレベルとなるので、実施例１と
同様に、液晶表示モジュール部側の強制ブランク表示信
号ＤＦ（バー）はＬレベルからＨレべルに変化し、これ
により液晶表示パネル２２の走査電極及び信号電極には
駆動電圧Ｖ₀ 〜Ｖ₅ が給電され、液晶表示モードに入
る。

【００４１】例えば、液晶駆動電圧Ｖ0 〜Ｖ5 の発生と
同時に液晶表示パネル２２が駆動されると、液晶表示パ
ネル及び走査及び信号ドライバの電源部に大きな充電ラ
ッシュ電流が惹起されてしまう。しかしながら、本実施
例においては、時点ｔ3 で液晶駆動電圧Ｖ0 〜Ｖ5 が発
生してから、１フレーム周期ＴF 後に液晶駆動が開始さ
れるため、電源部の時間差付勢によりラッシュ電流が分
散でき、電源ダウンの防止と電源容量の軽減を図ること
ができ、液晶表示パネル及びドライバ等の保護に資す
る。また、パワーオン時等の表示開始のシーケンスとい
う観点でみると、図８には、時点ｔ0でロジック電源Vcc
の投入がされ、これを検出したＭＰＵがパワーオンリセ
ット信号を発生し（図示せず）、これに対応して時点ｔ
1でＤＦＦ（バー）をＨレベルとし、時点ｔ2を経た後、
第１の期間ＴＦを経過した後の時点ｔ3でＰＦ１，ＰＦ
２，ＰＦｎすなわちＰＯＦＦ（バー）をＨレベルとし、
すなわち液晶電源回路２８をオンにして液晶駆動電源電
圧Ｖ0〜Ｖ5の生成を始め、第２の期間ＴＦを経た後の時
点ｔ4までは表示はブランク状態を維持し、時点t4にお
いてＴ１，Ｔ２，ＴｎすなわちＤＦ（バー）をＨレベル
とする、すなわち強制表示ブランク制御信号を解除して
表示開始することが記載されている。このようなシーケ
ンスを踏むことにより、ラッシュ電流を分散し、また、
液晶パネル（表示素子）の異常駆動を回避することがで
きる。更に、前述の電源制御はシステム側の開発コスト
負担を軽減し、従来のシステム側とＬＣＤモジュール間
の信号配線を増加させずに済む。更に、電源容量の低減
をもたらすため、安価な電源の使用が可能となる。次
に、液晶駆動期間Ｂにおける時点ｔ5 で、液晶モジュー
ルコントローラ１２側からの送出されていたデータ信号
ラッチクロックＬＰの発振が停止したとすると、実施例
１と同様に、インバータＩＮＶ2 の入力電圧が上昇し、
その出力電圧ＩＮＶOUT が時点ｔ6 でＬレベルとなり、
出力Ｔ1 ，Ｔ2 ，Ｔn もＬレベルになる。この結果、液
晶表示モジュール部側での強制表示ブランク制御信号Ｄ
Ｆ（バー）がＬレベルとなるので、液晶表示パネル２２
はブランク表示状態となる。実施例１と同様の効果が発
揮される。またインバータＩＮＶ2 の出力電圧ＩＮＶOU
T がＬレベルになると、出力ＰＦ1 ，ＰＦ2 ，ＰＦn も
同時にＬレベルとなり、液晶電源回路２８のパワーオフ
端子ＰＯＦＦ（バー）がＬレベルに変化して、液晶駆動
電圧Ｖ0 〜Ｖ5 の発生が停止する。

【００４２】時点ｔ₇ においてデータ信号ラッチクロッ
クＬＰが再度出現し始めると、実施例１と同様に、イン
バータＩＮＶ₂ の出力電圧ＩＮＶ_OUT が時点ｔ₈ でＨレ
ベルとなり、また前述したように、この時点ｔ₈ から１
〜２フレーム周期後の時点ｔ ₉ で出力ＰＦ₁ ，ＰＦ₂ ，
ＰＦ_n もＨレベルとなる。この結果、液晶電源回路２８
のパワーオフ端子ＰＯＦＦ（バー）がＨレベルに変化す
るので、液晶駆動電圧Ｖ₀ 〜Ｖ₅ が発生し、これらがド
ライバ側に印加する。そして、前述したように、出力Ｔ
₁ ，Ｔ₂ ，Ｔ_n は時点ｔ₉ から１フレーム周期Ｔ_F だけ
遅れた時点ｔ₁₀でＨレベルとなり、液晶表示パネル２２
の走査電極及び信号電極には液晶駆動電圧Ｖ₀ 〜Ｖ₅ が
給電され、液晶表示モードが再開される。

【００４３】時点ｔ₁₁で液晶表示コントローラ１２側の
強制表示ブランク制御信号ＤＦＦ（バー）がＬレベルに
なると、出力Ｔ₁ ，Ｔ₂ ，Ｔ_n もＬレベルとなるので、
液晶表示モジュール部７０側の強制表示ブランク制御信
号ＤＦ（バー）もＬレベルとなり、液晶表示パネル２２
は表示オフ期間Ｃに入る。この時点ｔ₁₁から１〜２フレ
ーム周期後の時点ｔ₁₂でパワーオン／オフ制御回路７８
₁ のＤフリップ・フロップ７８ｂの出力ＱがＬレベルに
変化し、出力ＰＦ₁ ，ＰＦ₂ ，ＰＦ_n もＬレベルとな
る。この結果、液晶電源回路２８のパワーオフ端子ＰＯ
ＦＦ（バー）もＬレベルになるので、液晶駆動電圧Ｖ₀
〜Ｖ₅ の発生が停止する。このように、液晶表示コント
ローラ１２側の強制表示ブランク制御信号ＤＦＦ（バ
ー）がＬレベルになると、液晶駆動が停止した後、一定
期間の経過後にドライバへの液晶電圧の印加がなくな
る。このようなパワーオフ時のシーケンスによって、ロ
ジック電源Ｖ_CCや液晶駆動電源Ｖ₀ 〜Ｖ₅ の電位関係が
維持され、ドライバ内の寄生バイポーラ電流や貫通電流
等が抑制され、液晶表示パネル及びドライバの保護を図
ることができる。

【００４４】本実施例においては、液晶モジュール側に
クロックが供給された後に液晶電源回路２８のパワーが
オンとなり、またクロックの出力停止によって液晶電源
回路２８のパワーもオフとなる。このような電源付勢の
オートシーケンスによって、ラッシュ電流が分散的ない
し時間差的になるので、上述と同様に、液晶表示モジュ
ールを構成する液晶パネル，ドライバや液晶電源回路の
保護を図ることができる。更に、表示オンシーケンスの
開始を指示する信号ＤＦＦ（バー）が供給された後に、
液晶電源回路２８のパワーをオンとし、続いて強制表示
ブランク制御信号を解除して表示開始している。このよ
うなシーケンスを踏むことにより、ラッシュ電流を分散
し、液晶パネル（表示素子）の異常駆動を回避すること
ができる。

【００４５】なお、上記各実施例においては、信号管理
制御部が走査ドライバＬＳＩに作り込まれいるが、これ
は信号ドライバＬＳＩに比して入出力信号線の本数が少
ないことや表示額縁領域が広いので、信号管理制御部を
搭載する回路基体の面積余裕が大きいからである。また
本実施例では単純マトリクス液晶パネルの表示装置につ
いて説明したが、本発明はこれに限らず、アクティブ・
マトリクス型液晶表示装置に対しても適用することがで
きる。かかる場合には、ゲートドライバＬＳＩ側に信号
管理制御部を作り込むことが好ましい。その場合、クロ
ックの停止時においてはすべてのゲートがオンするよう
にゲートドライバＬＳＩを制御し、データ側でコモン側
と同電位を出力するようにソースドライバが制御され、
総ての画素電界が無印加状態になるように設定される。
更に、本発明は、ディスプレイのみならず液晶光演算装
置のように、広く液晶装置を用いた電子装置やプラズマ
・ディスプレイのように、直流駆動により表示品質は劣
化してしまう表示装置に適用可能である。

【００４６】上記各実施例においては、液晶モジュール
コントローラ１２側からの供給される信号の異常を検出
する手段と、その信号の異常状態を未然又は事後的に除
去する手段とが液晶モジュール側に設けられているが、
これらの手段の一部構成要素を液晶モジュール側に設
け、残る構成要素はシステム（コントローラ）側に設け
た分担構成を採用しても良い。例えば、液晶パネルの直
流ドライブを引き起こす可能性のある複数の信号（Ｓ
Ｐ，ＬＰ，ＦＲ）は、周波数，パルスデューティーがそ
れぞれ異なるので、それらの信号を反一致ゲート（Excl
usive ＯＲゲート）を用いて単一のコンポジット信号に
変換し、これをシステム側に送り返して判定回路で異常
状態を監視し、その出力で異常状態を除去すると共に、
ＬＣＤモジュール側とは別の表示体を用いてインジケー
タ表示を行うような構成を採用できる。また図１に示す
実施例の走査ドライバ４６_n の端子Ｔ_n の出力をシステ
ム側に戻し、ロジック系及び液晶系の電源を一定の手順
（シーケンス）でオン／オフ制御する方式も採用でき
る。

【００４７】また、液晶パネルを劣化させる別の原因と
しては、図７に示す液晶電源回路２８における分圧回路
２８ｅの異常による液晶駆動電圧Ｖ₀ 〜Ｖ₅ の電圧値シ
フトや特定ドライバの出力不良などで液晶パネルが実効
的な直流成分により駆動されて劣化することが考えられ
る。これらの異常も電源電流や電源電圧の変動として検
出可能であるから、上述の異常除去手段により異常状態
を除去することができる。

【００４８】

【発明の効果】以上のように、本発明のフラット表示装
置制御方法は、表示オンシーケンスの開始を指示する信
号が供給された後に、液晶電源回路２８のパワーをオン
として電力の出力を始め、続いて強制表示ブランク制御
信号を解除して電力の供給を開始し表示開始している。
このようなシーケンスを踏むことにより、ラッシュ電流
を分散し、液晶パネル（表示素子）の異常駆動を回避す
ることができる。本発明は液晶表示装置は勿論のこと、
プラズマディスプレイ装置等にも適用できる。

【図面の簡単な説明】

【図１】本発明の実施例１に係る液晶表示装置の全体構
成を示すブロック図である。

【図２】同実施例における各走査ドライバの信号管理制
御部の構成とドライバ間の接続関係を示す回路図であ
る。

【図３】同実施例における走査ドライバの走査電極駆動
セルを示す回路図である。

【図４】同実施例の動作を説明するための液晶表示モジ
ュール部における各種信号の関係を示すタイミングチャ
ート図である。

【図５】本発明の実施例２に係る液晶表示装置の全体構
成を示すブロック図である。

【図６】同実施例における各走査ドライバの信号管理制
御部の構成とドライバ間の接続関係を示す回路図であ
る。

【図７】同実施例における液晶電源回路の構成を示す回
路図である。

【図８】同実施例の動作を説明するための液晶表示モジ
ュール部における各種信号の関係を示すタイミングチャ
ート図である。

【図９】従来の液晶表示装置の構成を示すブロック図で
ある。

【符号の説明】

１０…液晶表示制御部 １２，４０，７０…液晶モジュール・コントローラ ２０…フラット状の液晶表示モジュール部 ２２…液晶表示パネル（マトリクス液晶表示素子） ２４₁ 〜２４_m …信号電極ドライバ半導体集積回路２４
…信号電極駆動回路（Ｘドライバ） ２６，４６，７６…走査電極駆動回路（Ｙドライバ） ２６₁ 〜２６_n ，４６₁ 〜４６_n ，７６₁ 〜７６_n …走
査電極ドライバ半導体集積回路 ２８…液晶電源回路 ２８ａ…電圧変換回路 ２８ｂ…ｎｐｎ型トランジスタ ２８ｃ…ｐｎｐ型トランジスタ ２８ｄ…平滑コンデンサ ２８ｅ…電圧分圧回路 ３０…ケーブル ４６₁₁，４６₁₂…走査電極駆動セル ４６ａ，４９ａ，４９ｂ，７８ａ，７８ｂ，７９ｃ…Ｄ
型フリップ・フロップ ４６ｂ…行単位強制ブランク表示制御回路 ４６ｃ…行単位電圧レベルシフト回路 ４６ｄ…総行強制ブランク表示制御回路 ４６ｅ…電圧レベルシフト回路 ４６ｆ…正逆２相クロック生成回路 ４６ｇ…選択制御信号生成回路 ４６ｈ…選択スイッチ ４７，４７₁ 〜４７_n ，７７₁ 〜７７_n …信号管理制御
部４８…信号停止検出回路 ４９，７９…信号遅延回路 ５０…論理回路 ５１…シーケンス処理回路 ７８₁ 〜７８_n …電源パワーオン／オフ制御回路 ７８ｃ…論理回路 Ｔｒ₁ …第１のＮ型ＭＯＳトランジスタ Ｔｒ₂ …第２のＮ型ＭＯＳトランジスタ ＩＮＶ₁，ＩＮＶ₂ ，ＩＮＶ₃ …インバータＣ₁₁…第１
のキャパシタＣ₁₂…第２のキャパシタ Ｒ₁ …放電抵抗 ＡＮＤ…アンド回路 ＣＫＢ１〜ＣＫＢｎ…端子 Ｓ₁ 〜Ｓ_n …信号停止検出制御端子 Ｔ₁ 〜Ｔ_n …信号停止検出端子 Ｖ₀ 〜Ｖ₅ …液晶駆動電圧（基準電圧） Ｄ０〜Ｄ７…データ信号 ＸＳＣＬ…画素クロック（シフトクロックパルス） ＹＳＣＬ…走査線同期信号 ＬＰ…データ信号ラッチクロック ＦＲ…交流化クロック ＤＦ（バー）…ディスプレイ・オフ信号（強制ブランク
表示信号） ＳＰ…走査スタートパルス（フレームスタート信号） ＰＯＦＦ（バー）…パワーオフ端子

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ Ｇ０９Ｇ 3/28 Ｇ０９Ｇ 3/36 3/36 3/28 Ｊ

Claims (11)

(57)【特許請求の範囲】
1. 【請求項１】 電気光変換されて表示がなされる表示素
   子と、前記表示のための電源を生成する表示電源と、前
   記表示電源と前記表示素子との間に設けられた表示素子
   駆動手段と、前記表示素子駆動手段と前記表示電源とを
   連携制御する表示制御手段とを有する表示装置の表示オ
   ン制御方法であって、 前記表示制御手段の電源供給後、表示オンシーケンスの
   開始を指示する信号の入来を前記表示制御手段が受信処
   理する第１のステップと、 前記表示制御手段からの信号に基づいて、前記表示素子
   駆動手段が前記表示素子への印加電位を特定状態に設定
   し表示をブランクにする第２のステップと、 前記表示制御手段からの信号に基づいて、前記表示電源
   を動作させて表示のための電源を前記表示素子駆動手段
   に印加する第３のステップと、 前記表示制御手段からの信号に基づいて、前記表示素子
   駆動手段を表示データに基づいて動作させ前記表示素子
   を電気的に駆動する第４のステップと、 を有することを特徴とする表示装置の表示オン制御方
   法。
2. 【請求項２】 請求項１において、 前記第３のステップの後、少なくとも第１の遅延時間を
   経た後に前記第４のステップに移行することを特徴とす
   る表示装置の表示オン制御方法。
3. 【請求項３】 請求項１又は２において、 前記第２のステップの後、少なくとも第２の遅延時間を
   経た後に前記第３のステップに移行することを特徴とす
   る表示装置の表示オン制御方法。
4. 【請求項４】 請求項２において、前記第１の遅延時間
   が可変であることを特徴とする表示装置の表示オン制御
   方法。
5. 【請求項５】 請求項３において、前記第２の遅延時間
   が可変であることを特徴とする表示装置の表示オン制御
   方法。
6. 【請求項６】 請求項１乃至５いずれか一項において、
   前記表示素子は受光型表示体であることを特徴とする表
   示装置の表示オン制御方法。
7. 【請求項７】 請求項１乃至５いずれか一項において、
   前記表示素子は自発光型表示体であることを特徴とする
   表示装置の表示オン制御方法。
8. 【請求項８】 請求項１乃至７いずれか一項の表示装置
   の表示オン制御方法を提供する駆動装置。
9. 【請求項９】 請求項８において、前記駆動装置は半導
   体集積回路であることを特徴とする駆動装置。
10. 【請求項１０】 請求項９において、前記半導体集積回
    路はＸドライバであることを特徴とする駆動装置。
11. 【請求項１１】 請求項１０において、前記Ｘドライバ
    はソースドライバであることを特徴とする駆動装置。