JP2005181770A - ストライプドメイン抑圧回路及び液晶表示装置 - Google Patents

Abstract

【課題】電源投入直後にストライプドメインが発生するのを抑制する。
【解決手段】ストライプドメイン抑圧回路１を、垂直ゲートパルスの生成に使用する１つの駆動パルスとコモン電極電圧Ｖcom とのＮＡＮＤ出力を生成し、生成されたＮＡＮＤ出力をＮＡＮＤ入力に用いた１つの駆動パルスに代えて出力する。コモン電極電圧Ｖcom が“Ｌ”レベルの期間、ＮＡＮＤ出力は“Ｈ”レベルとなり、駆動パルスの出力が無効化される。一方、コモン電極電圧Ｖcom が“Ｈ”レベルの期間では、ＮＡＮＤ出力に駆動パルスが現れる。
【選択図】図５

Description

発明の１つは、表示画面上にストライプ状の模様が発生するのを抑圧するのに用いる回路に関する。また発明の１つは、当該抑圧回路を搭載した液晶表示装置に関する。

今日、液晶表示装置（ＬＣＤ：Liquid Crystal Display）はますます高画質化し、高精細化している。これに伴い、更なる画質の向上が求められている。その１つに配向不良の改善がある。配向不良を原因とする現象の１つにストライプドメインがある。ストライプドメインは、図１に示すように、液晶の配向の乱れを原因として、画面上に黒い線が現れる現象をいう。

この現象は、１水平走査期間（１Ｈ）毎に映像信号の極性を反転する駆動方式（図２）の液晶表示装置に起こり得る。図３に、ストライプドメインの発生原理を示す。因みに、図３（Ａ）は、映像信号（例えば、５〔Ｖ〕）とコモン電極電圧Ｖcom （例えば、７．５〔Ｖ〕）の電位関係が正常な場合である。一方、図３（Ｂ）は、ストライプドメインが発生する場合である。

図３（Ａ）の場合、映像信号はコモン電極電圧Ｖcom を中心として対称同電位の波形となる。この場合、画素に加わる最大電圧は、矢印で示すように、映像信号のピーク値とコモン電極電圧Ｖcom
の差分値に限定される。すなわち、コモン電極電圧Ｖcom （７．５〔Ｖ〕）を中心に±５〔Ｖ〕で駆動する場合、画素に印加される電圧は最大でも５〔Ｖ〕である。

これに対し、図３（Ｂ）の場合、コモン電極電圧Ｖcom に立ち上がりが不十分な部分が生じている。この部分には、矢印で示したように、映像信号のピーク間電圧が印加される。すなわち、コモン電極電圧Ｖcom
（７．５〔Ｖ〕）を中心に±５〔Ｖ〕で駆動する場合、最大で１０〔Ｖ〕の電圧が印加される。

この状態を図４に示す。図４に示すように、上下隣り合う画素間（２．５〔Ｖ〕と１２．５〔Ｖ〕の間の破断円で囲んだ部分）には高電界が生じている。この高電界は、液晶に向配の乱れを発生し、画面上にストライプ状の模様を形成してしまう。

このため、図２に示す反転駆動方式を採用する場合には、ストライプドメインが発生しないようにパネルのギャップや透明電極（ＩＴＯ）の間隔を設計する必要がある。因みに、パネルのギャップは広い方がストライプドメインを発生し易く、また透明電極の間隔は狭い方がストライプドメインを発生し易い。
特開平９−２８１４９５号公報

しかし、このような設計上の対策を施しても、電源投入時にストライプドメインが発生する可能性がある。これは、パネル内部における映像信号ラインの負荷容量とコモン電極電圧Ｖcom 用ラインの負荷容量とに違いがあるからである。

すなわち、コモン電極電圧Ｖcom 用ラインの容量負荷の方が、映像信号ラインの容量負荷よりも大きいからである。このため、コモン電極電圧Ｖcom 用ラインの電位の立ち上がりが、映像信号ラインの電位の立ち上がりよりも遅くなる傾向にある。

そして、図３（Ｂ）に示したような条件を満たす状況が発生した部分に高電界が印加され、ストライプドメインを発生させてしまう問題があった。

本発明は以上の技術的課題を考慮し、電源投入時におけるストライプドメイン発生を抑圧することを目的とする。

かかる目的を実現するため、ストライプドメイン抑圧回路として、垂直ゲートパルスの生成に使用する１つの駆動パルスとコモン電極電圧とのＮＡＮＤ出力を生成し、生成されたＮＡＮＤ出力を前記１つの駆動パルスとして出力するものを提案する。

図５に、ストライプドメイン抑圧回路１の回路構成例を示す。すなわち、ストライプドメイン抑圧回路１を、等価的にＮＡＮＤゲートを構成する論理回路部１Ａで構成する。この回路構成の場合、各入力信号の否定値の論理和が出力となる。

このため、コモン電極電圧Ｖcom の電位が目標レベルに達していない状態の間（“Ｌ”レベルの間）、論理回路部１Ａの出力が“Ｈ”レベルに固定される。従って、駆動パルスのパルス波形は出力に反映されなくなる。

これに対し、コモン電極電圧Ｖcom の電位が目標レベルに近づき十分大きくなると（“Ｈ”レベル）、論理回路部１Ａの出力に現れるその論理反転成分は常に“Ｌ”となる。従って、論理回路部１Ａの出力は、駆動パルスの論理反転値に追従した値になる。

以上のように、駆動パルスの１つとコモン電極電圧Ｖcom とのＮＡＮＤ出力を、演算に使用した駆動パルスとして使用することにより、コモン電極電圧Ｖcom の電位が立ち上がるまで垂直ゲートパルスの生成又は出力を停止できる。

なお、図５に示す回路構成の場合、垂直ゲートパルスの生成を停止する期間中のＮＡＮＤ出力が“Ｈ”レベルとなり、垂直ゲートパルスの生成開始後のＮＡＮＤ出力が正極性のパルス波形となる。

一方、後段回路の構成によっては、垂直ゲートパルスの生成と停止に必要な極性がＮＡＮＤ出力と反対の場合がある。この場合、ＮＡＮＤ出力を反転するインバータを論理回路部１Ａの出力段に接続する。これにより、後段回路には既存の回路構成をそのまま使用することができる

なお、コモン電極電圧Ｖcom を論理回路部１Ａに入力する際には、目標とする電位近傍にしきい値を有するレベルシフト回路を使用することが望ましい。この場合、コモン電極電圧Ｖcom
がしきい値以下の期間で、レベルシフト回路の出力は“Ｌ”レベルとなる。一方、コモン電極電圧Ｖcom がしきい値以上の期間で、レベルシフト回路の出力は“Ｈ”レベルとなる。

この他、駆動パルスには、ゲートパルス間のオーバーラップを禁止するイネーブル信号、ゲートパルス発生用のシフトレジスタ段の駆動クロック、ゲートパルス発生用のシフトレジスタ段のスタートパルスが考えられる。いずれの場合にも、コモン電極電圧Ｖcom の電位が立ち上がるまで垂直ゲートパルスの生成を停止できる。

また、このストライプドメイン抑圧回路は、液晶表示装置を構成する液晶パネル上に一体に形成しても良い。この場合、低温ポリシリコンプロセスやアモルファスシリコンプロセスで生成する。また、このストライプドメイン抑圧回路は、液晶パネルとは別のドライブＩＣ（外部駆動回路）に搭載しても良い。

以上のように、発明に係るストライプドメイン抑圧回路を用いれば、電源投入時にも表示画素に高電位が印加されるのを防止できる。この結果、電源投入時に生じていたストライプドメインの発生を確実に抑圧できる。

以下、アクティブマトリックス型の液晶表示装置を例に、発明に係るストライプドメイン抑圧回路を説明する。なお、本明細書で特に図示又は記載していない技術は、当該技術分野において知られているものを適用する。

（１）液晶表示装置の構成
図６に、液晶表示装置のパネル構成例を示す。液晶パネル１１は、画素がマトリクス状に配置された表示領域１２と、その他の周辺回路１３〜１５とを有する。

表示領域１２には、互いに交差する信号線とゲート線が形成されている。交点位置には、表示単位のドットを点灯又は消灯するアクティブ素子が配置される。アクティブ素子には、通常、ＴＦＴ（Thin Film Transistor）が使用される。

一方、周辺回路には、例えば水平駆動回路１３、プリチャージ回路１４、垂直駆動回路１５が形成される。水平駆動回路１３は、１水平走査期間内に各信号線に対応する選択パルスを発生する。プリチャージ回路１４は、アクティブ素子に書き込んだ画像信号を次の書き込みまで保持するプリチャージ電位を発生する。

垂直駆動回路１５は、１水平走査期間内に１つの選択パルスを発生する。選択パルスは、対応するゲート線に出力される。画像信号の書き込みは、選択パルスが与えられた信号線とゲート線の交点位置のアクティブ素子によって行われる。なお、発明に係るストライプドメイン抑圧回路は、垂直駆動回路１５内に配置する。

（２）回路ブロックの構成
（２−１）水平駆動回路
次に、各回路ブロックの詳細構成を示す。図７に水平駆動回路１３の内部構成を示す。水平駆動回路１３は、スタートパルス回路１３Ａ、シフトレジスタ１３Ｂ、クロック抜き出し回路１３Ｃ、位相調整回路１３Ｄ、信号線スイッチ回路１３Ｅを有する。

スタートパルス回路１３Ａは、スタートパルスＨＳＴを発生する回路である。スタートパルスＨＳＴは、水平方向に配列されたシフトレジスタ１３Ｂの先頭位置に供給される。スタートパルスＨＳＴは、多段接続されたシフトレジスタ１３Ｂを転送される。

シフトレジスタ１３Ｂは、水平クロックＨＣＫ、ＨＣＫＸ（ＨＣＫの逆位相遅延クロック）に基づいて、スタートパルスＨＳＴを水平方向に転送する回路である。シフトレジスタ１３Ｂは、それぞれ表示単位のドットに対応して配列されている。各シフトレジスタ１３Ｂの出力は、クロック抜き出し回路１３Ｃにクロック抜きパルスとして与えられる。

クロック抜き出し回路１３Ｃは、対応するシフトレジスタ１３Ｂからクロック抜きパルスが与えられている期間に入力されたドットクロックＤＣＫ１又はＤＣＫ２をサンプリングパルスとして抜き出す回路である。

なお、抜き出されたドットクロックＤＣＫ１又はＤＣＫ２は、位相調整回路１３Ｄによる位相調整後、サンプリングパルスとして信号線スイッチ回路１３Ｅに与えられる。信号線スイッチ回路１３Ｅは、ドットクロックが有意レベルのとき、スイッチを閉じるように動作する。このとき、映像信号Ｓvideo が信号線を通じて、垂直ゲートラインがアクティブ状態にあるアクティブ素子（ＴＦＴ）に供給される。

なお、アクティブ素子の他端は、液晶を挟む一方の電極と接続されている。これにより、コモン電極電圧Ｖcom と映像信号Ｓvideo との差電圧が液晶に印加される。そして、印加された差電圧に応じた光量の光線がパネル外部で知覚されることになる。

（２−２）垂直駆動回路
図８に、垂直駆動回路１５の内部構成を示す。垂直駆動回路１５は、スタートパルス回路１５Ａ、シフトレジスタ１５Ｂ、オーバーラップ禁止回路１５Ｃ、ゲートパルス生成回路１５Ｄ、ストライプドメイン抑圧回路１５Ｅを有する。

スタートパルス回路１５Ａは、スタートパルスＶＳＴを発生する回路である。スタートパルスＶＳＴ（図９（Ａ））は、垂直方向に配列されたシフトレジスタ１５Ｂの先頭位置に供給される。スタートパルスＶＳＴは、シフトレジスタ１５Ｂを転送される。なお実際には、スタートパルスＶＳＴを２分周したスタートパルス２ＶＳＴ（図９（Ｃ））が転送される。

シフトレジスタ１５Ｂは、垂直クロック２ＶＣＫ、２ＶＣＫＸ（図９（Ｄ）、（Ｅ））に基づいて、スタートパルスＶＳＴを垂直方向に転送する回路である。因みに、垂直クロック２ＶＣＫ、２ＶＣＫＸは、垂直クロックＶＣＫ（図９（Ｂ））の２分周クロックである。２ＶＣＫＸは、２ＶＣＫの逆位相遅延クロックである。

シフトレジスタ１５Ｂは、それぞれ走査線に対応して配列されている。各シフトレジスタ１５Ｂの出力は、オーバーラップ禁止回路１５Ｃに転送パルスＴＰ１〜３（図９（Ｉ）〜（Ｋ））として与えられる。

オーバーラップ禁止回路１５Ｃは、隣り合う２つの走査線間でゲートパルス（走査線を選択するパルス）がオーバーラップするのを禁止する回路である。図１０に、オーバーラップ禁止動作を示す。

図１０（Ｂ）及び（Ｃ）に示すように、連続する２つの走査線に対応する転送パルス（イネーブル信号を用いない場合のゲートパルス）がオーバーラップすると、自段ラインで書き込まれるべき映像信号が前段ラインにも書き込まれてしまう。

オーバーラップ禁止回路１５Ｃは、このようなオーバーラップ期間をイネーブル信号（図１０（Ａ））で無効化するために使用する。このため、オーバーラップ禁止回路１５Ｃを、ＮＡＮＤゲート１５Ｃ１とインバータ１５Ｃ２で構成する。

ＮＡＮＤゲート１５Ｃ１には、前段ラインの転送パルス、自段ラインの転送パルス、イネーブル信号（図９（Ｈ））を入力する。なお、転送パルスがオーバーラップしている期間に論理値が変化するのはイネーブル信号だけである。

この結果、オーバーラップ禁止回路１５Ｃからは、オーバーラップ期間のイネーブル信号が抽出される（図９（Ｌ）、（Ｍ））。図９（Ｌ）及び（Ｍ）に示すように、インバータ１５Ｃ２の出力には２つのイネーブル信号が現れる。

ゲートパルス生成回路１５Ｄは、各走査線に対応するゲートパルスの取出用回路である。各走査線に対応するゲートパルス生成回路１５Ｄは、ＮＡＮＤゲート１５Ｄ１とインバータ１５Ｄ２を有する。

１つのインバータ１５Ｄ２は、２つの走査線に対応する。このため、ＮＡＮＤゲート１５Ｄ１には、２ＶＣＫと２ＶＣＫＸのそれぞれに対して位相が９０°遅延したｈａｌｆ２ＶＣＫとｈａｌｆ２ＶＣＫＸを入力する。

ｈａｌｆ２ＶＣＫ（図９（Ｆ））とｈａｌｆ２ＶＣＫＸ（図９（Ｇ））は逆位相である。このため、一組のゲートパルス生成回路１５Ｄでは、入力信号に現れる２つのイネーブル信号のうち一方のみが相補的に選択される。

かくして、ゲートパルス生成回路１５Ｄは、オーバーラップ期間の無い独立パルス（図９（Ｎ）〜（Ｑ））を出力する。この結果、各走査線は順番に選択状態になる。

ストライプドメイン抑圧回路１５Ｅは、コモン電極電圧Ｖcom の電位が立ち上がるまで前述したイネーブル信号を無効にする回路である。パルス波形が生じなければ、ゲートパルスがゲートパルス生成回路１５Ｄから出力されることもない。

図１１に、ストライプドメイン抑圧回路１５Ｅの構成例を示す。この例の場合、ストライプドメイン抑圧回路１５Ｅは、レベルシフト回路１５Ｅ１、ＮＡＮＤゲート１５Ｅ２、バッファ段１５Ｅ３で構成する。

レベルシフト回路１５Ｅ１は、コモン電極電圧Ｖcom が目標電位の近傍電位に達したか否かに応じて論理レベルを切り替える判定回路である。例えば、コモン電極電圧Ｖcom を７．５〔Ｖ〕とする場合、レベルシフト回路１５Ｅ１には、７．０〔Ｖ〕以上で“Ｈ”レベルを出力し、７．０〔Ｖ〕以下で“Ｌ”レベルを出力する回路を用いる。

近傍電位は、コモン電極電圧Ｖcom と映像信号Ｓvideo との差電圧がドット（画素）に印加されたとしてもストライプドメインが発生しない電位に定めれば良い。従って、条件を満たす限り、前例の場合でも７．０〔Ｖ〕以下の値を設定可能である。

なお、このレベルシフト回路１５Ｅ１は、例えば比較器で構成できる。この場合、しきい値を前述の近傍電位に設定し、コモン電極電圧Ｖcom としきい値を比較させる構成を採る。

レベルシフト回路１５Ｅ１の出力信号は、ＮＡＮＤゲート１５Ｅ２の一方の入力端に供給される。なお、ＮＡＮＤゲート１５Ｅ２の他方の入力端にはイネーブル信号ＥＮＢが供給される。

ＮＡＮＤゲート１５Ｅ２には、コモン電極電圧Ｖcom の否定出力とイネーブル信号ＥＮＢの否定出力の論理和が現れる。図１２に、コモン電極電圧Ｖcom
が目標電位まで立ち上がっていない場合を示す。この場合は、コモン電極電圧Ｖcom の論理レベルが“Ｌ”に対応する。

このとき、レベルシフト回路１５Ｅ１の出力も“Ｌ”レベルである。従って、ＮＡＮＤゲート１５Ｅ２の出力レベルは、イネーブル信号ＥＮＢの信号波形によらず、“Ｈ”レベルとなる。このことは、イネーブル信号ＥＮＢの信号波形が出力に現れないことを意味する。すなわち、イネーブル信号が無効化されることを意味する。

これに対し、図１３は、コモン電極電圧Ｖcom が目標電位の近傍電位まで立ち上がった場合を示す。この場合は、コモン電極電圧Ｖcom
の論理レベルが“Ｈ”に対応する。このとき、レベルシフト回路１５Ｅ１の出力も“Ｈ”レベルである。

従って、ＮＡＮＤゲート１５Ｅ２の出力側に現れるコモン電極電圧Ｖcom のレベルは、常に“Ｌ”レベルとなる。このことは、ＮＡＮＤゲート１５Ｅ２の出力側には、イネーブル信号ＥＮＢの否定値が常に出力されることを意味する。すなわち、イネーブル信号ＥＮＢの信号波形を反転した出力が現れることを意味する。

ところで、ＮＡＮＤゲート１５Ｅ２の出力側には、バッファ段１５Ｅ３が接続される。バッファ段１５Ｅ３は、イネーブル信号ＥＮＢが供給される後段回路の駆動条件にＮＡＮＤゲート１５Ｅ２の出力波形を整合させるために用いられる。

すなわち、後段回路と整合するように、ＮＡＮＤゲート１５Ｅ２の出力を反転又は同相のまま出力するために設けられる。ＮＡＮＤゲート１５Ｅ２の出力を反転して出力すべき場合には、バッファ段１５Ｅ３は奇数個のインバータ１５Ｅ３１で構成する。これに対して、ＮＡＮＤゲート１５Ｅ２の出力を同相のまま出力すべき場合には、バッファ段１５Ｅ３は偶数個のインバータ１５Ｅ３１で構成する。

例えば、図１３の場合、ＮＡＮＤゲート１５Ｅ２に入力されるイネーブル信号ＥＮＢの信号波形は、後段回路（図８のＮＡＮＤゲート１５Ｃ１）に入力する信号波形と同じである。従って、このような場合には、バッファ段１５Ｅ３として奇数個のインバータ１５Ｅ３１で構成する。

なお、ＮＡＮＤゲート１５Ｅ２とバッファ段１５Ｅ３は、レベルシフト回路１５Ｅ１とオーバーラップ禁止回路１５Ｃを構成するＮＡＮＤゲート１５Ｃ１との間の信号経路上であれば、どの位置に配置しても良い。

（３）電源投入直後の動作
図１４を用い、電源投入直後における垂直駆動回路１５の動作を説明する。電源投入直後の場合、負荷の違いからコモン電極電圧Ｖcom の立ち上がりが、垂直駆動パルスの１つであるイネーブル信号ＥＮＢの立ち上がりよりも遅れる。

ただし、この実施形態に係る垂直駆動回路１５には、ストライプドメイン抑圧回路１５Ｅが搭載されている。このため、この期間にストライプドメイン抑圧回路１５Ｅから出力されるイネーブル信号ＥＮＢは“Ｌ”レベルに固定される。

この結果、オーバーラップ禁止回路１５Ｃを構成するＮＡＮＤゲート１５Ｃ１の出力は“Ｈ”レベルになる。なお、この出力は、同じくオーバーラップ禁止回路１５Ｃを構成するインバータ１５Ｃ２で反転され、“Ｌ”レベルとなる。すなわち、オーバーラップ禁止回路１５Ｃの出力は、転送パルスＴＰ１〜ＴＰ３に関係なく、“Ｌ”レベルに固定される。

ゲートパルス生成回路１５Ｄも同様であり、初段のＮＡＮＤゲート１５Ｄ１の出力は“Ｈ”レベルに固定され、その反転出力であるインバータ１５Ｄ２の出力も“Ｌ”レベルに固定される。

このため、たとえイネーブル信号の供給が開始されたとしても、ゲートラインにはゲートパルスが供給されることはなく、不活性状態の“Ｌ”レベルに保たれる。すなわち、ゲートラインが“Ｌ”レベルに保たれることになり、各ドット（画素）に対応するアクティブ素子が動作することはない。

従って、液晶の一方の電極に映像信号Ｓvideo が印加されることはなく、各ドット（画素）に高電界が印加されることもない。この結果、電源投入直後にストライプドメインが発生することはない。

（４）コモン電極電圧Ｖcom の立ち上がり後の動作
やがて、コモン電極電圧Ｖcom が目標とする電位（本例の場合、７．５〔Ｖ〕）の近傍電位まで立ち上がった場合、図１３（Ｂ）で説明したように、レベルシフト回路１５Ｅ１の出力は“Ｈ”レベルとなる。

このため、ＮＡＮＤゲート１５Ｅ２の出力は、イネーブル信号ＥＮＢの反転パルスとなる。そして、奇数段のインバータ１５Ｅ３１で構成されるバッファ段１５Ｅ３で更に反転されたイネーブル信号ＥＮＢとして、オーバーラップ禁止回路１５Ｃを構成するＮＡＮＤゲート１５Ｃ１に供給される。

この後の動作は、図９に示した通りである。すなわち、イネーブル信号を構成する単発パルスがゲートパルスＧＰ１〜４としてゲートラインに供給され、映像信号Ｓvideo の書き込みが開始される。勿論この場合は、コモン電極電圧Ｖcom が目標とする電位に立ち上がっているため、過大な電圧が各ドット（画素）に印加されることもない。

（５）実施形態の効果
以上のように、本実施形態に係る垂直駆動回路１５を用いれば、電源投入直後のストライプドメインの発生を確実に抑圧することができる。また、図１１に示す構成のストライプドメイン抑圧回路１５Ｅを新たに追加するだけで良いため、外部駆動回路（ドライブＩＣ）やパネル内部の既存の回路をそのまま使用することができる。

（６）他の実施形態
上述の実施形態では、図１１に示す構成のストライプドメイン抑圧回路１５Ｅを液晶パネル１１上に（具体的には垂直駆動回路１５内に）搭載する場合について説明したが、図１５に示すように、外部駆動回路（ドライブＩＣ）２０側に搭載することもできる。

この場合、外部駆動回路２０の設計変更を要するが、液晶パネルは既存のものをそのまま使用できる。なお、コモン電極電圧Ｖcom を外部駆動回路２０に入力する際には、外部駆動回路２０の動作範囲に収まるように電圧をレベルシフトしておくのが望ましい。この際、前述したレベルシフト回路１５Ｅ１を用いるのが好ましい。

また上述の実施形態では、図１１に示す構成のストライプドメイン抑圧回路１５Ｅを用いたが、コモン電極電圧Ｖcom の電位が目標とする電位に立ち上がるまでの間（設置した時間の間）、イネーブル信号ＥＮＢとして“Ｌ”レベルを強制的に出力させる回路を外部駆動回路２０に搭載しても良い。このような回路構成を採用しても同じ効果を実現できる。

この回路は、“Ｌ”レベルの固定電位とイネーブル信号を入力に用いるセレクタと、カウント値が設定値なるまでは“Ｌ”レベルの固定電位を選択し、カウント値が設定値を超えるとイネーブル信号を選択するカウンタとで構成できる。

また上述の実施形態では、イネーブル信号ＥＮＢを駆動パルスとして用いる液晶表示装置について説明したが、イネーブル信号ＥＮＢを用いない場合にも適用できる。その場合には、スタートパルスＶＳＴ又は垂直クロックＶＣＫのいずれか一方に前述した各実施形態を適用すれば良い。

すなわち、コモン電極電圧Ｖcom の電位が目標とする電位に立ち上がるまでは、垂直駆動パルスのいずれか１つを強制的に無意レベル（非有意レベル）に制御すれば良い。なお言うまでもなく、同制御は、イネーブル信号ＥＮＢを駆動パルスとして用いる液晶表示装置についても同様である。

ストライプドメインを示す図である。 １Ｈ反転駆動方式を示す図である。 ストライプドメインの発生原理を示す図である。 ストライプドメイン発生時の液晶の電界状態を示す図である。 ストライプドメイン抑圧回路の基本構成を示す図である。 液晶表示装置のパネル構成例を示す図である。 水平駆動回路の構成例を示すブロック図である。 垂直駆動回路の構成例を示すブロック図である。 垂直駆動パルスの伝搬動作を示すタイミング波形図である。 イネーブル信号と転送パルスとの位相関係を示す図である。 ストライプドメイン抑圧回路の回路構成例を示す図である。 コモン電極電圧Ｖcom が目標電位に立ち上がる前のストライプドメイン抑圧回路の電位関係を示す図である。 コモン電極電圧Ｖcom が目標電位に立ち上がった後のストライプドメイン抑圧回路の電位関係を示す図である。 電源投入直後の垂直駆動回路の電位状態を示す図である。 液晶表示装置の他の実施形態例を示す図である。

符号の説明

１ ストライプドメイン抑圧回路
１１ 液晶パネル
１２ 表示領域
１３ 水平駆動回路
１４ プリチャージ回路
１５ 垂直駆動回路
１５Ｅ ストライプドメイン抑圧回路
２０ 外部駆動回路

Claims (5)

1. 垂直ゲートパルスの生成に使用する１つの駆動パルスとコモン電極電圧とのＮＡＮＤ出力を生成し、生成されたＮＡＮＤ出力を前記１つの駆動パルスとして出力する論理回路部
   を有することを特徴とするストライプドメイン抑圧回路。
2. 請求項１に記載の駆動パルスは、ゲートパルス間のオーバーラップを禁止するイネーブル信号である
   ことを特徴とするストライプドメイン抑圧回路。
3. 請求項１に記載の駆動パルスは、ゲートパルス発生用のシフトレジスタ段の駆動クロックである
   ことを特徴とするストライプドメイン抑圧回路。
4. 請求項１に記載の駆動パルスは、ゲートパルス発生用のシフトレジスタ段のスタートパルスである
   ことを特徴とするストライプドメイン抑圧回路。
5. 請求項１〜４のいずれか１つに記載のストライプドメイン抑圧回路を搭載した
   ことを特徴とする液晶表示装置。
   

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