UA75379C2 - Integrated circuit protected against unauthorized access and a method for producing the integral circuit - Google Patents

Integrated circuit protected against unauthorized access and a method for producing the integral circuit Download PDF

Info

Publication number
UA75379C2
UA75379C2 UA2003054669A UA2003054669A UA75379C2 UA 75379 C2 UA75379 C2 UA 75379C2 UA 2003054669 A UA2003054669 A UA 2003054669A UA 2003054669 A UA2003054669 A UA 2003054669A UA 75379 C2 UA75379 C2 UA 75379C2
Authority
UA
Ukraine
Prior art keywords
tracks
level
integrated
circuit
microcircuit
Prior art date
Application number
UA2003054669A
Other languages
English (en)
Original Assignee
Infineon Technologies Ag
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies Ag filed Critical Infineon Technologies Ag
Publication of UA75379C2 publication Critical patent/UA75379C2/uk

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/57—Protection from inspection, reverse engineering or tampering
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • G06K19/073—Special arrangements for circuits, e.g. for protecting identification code in memory
    • G06K19/07309—Means for preventing undesired reading or writing from or onto record carriers
    • G06K19/07363—Means for preventing undesired reading or writing from or onto record carriers by preventing analysis of the circuit, e.g. dynamic or static power analysis or current analysis
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Engineering & Computer Science (AREA)
  • Computer Security & Cryptography (AREA)
  • Theoretical Computer Science (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Storage Device Security (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

Опис винаходу
Винахід стосується інтегральної мікросхеми з підкладкою, що містить схемні елементи, і з'єднувальний 2 рівень з першою системою електропровідних доріжок, а також способу виготовлення інтегральної мікросхеми.
В інтегральних мікросхемах, особливо використовуваних в чіп-картках, можливий зловмисник має можливість здійснення аналізу інтегральної схеми, так званої "інженерної реконструкції" (Кемегсе Епдіпеегіпо), і з використанням отриманої інформації або зміни принципу дії мікросхеми, або маніпулювання даними, записаними в її пам'яті. Це може призвести до небажаних наслідків особливо в разі застосувань, критичних з точки зору 70 безпеки, наприклад, при виконанні мікросхемами функцій кредитних карток чи забезпечення доступу. Зазвичай при проведенні такого аналізу матеріал, що покриває чіп, а також частину верхніх шарів, що захищають монтажні провідники чіпа, видаляють. Відкриті в результаті цього верхні електропровідні доріжки є частіш за все не суттєвими з точки зору безпеки доріжками, які можуть бути замінені так званими шунтами з метою проникнення до глибших шарів і доріжок. На сьогодні ці операції з певними витратами можуть бути здійснені за допомогою 12 сфокусованого пучка іонів (Росизеа-юп-Веат, РІВ). При досягненні розміщених глибше, суттєвих і тому критичних з точки зору безпеки доріжок з них можуть бути зняті сигнали чи імпульси (так зване "зондування" (Ргобіпа")) або на ці доріжки можуть бути подані сигнали з метою маніпулювання даними (так зване "вторгнення" ("Рогсіпд").
Тому в минулому була поставлена задача перешкоджання або принаймні утруднення аналізу інтегральних мікросхем і маніпулювання ними, яку пробували вирішити, з одного боку шляхом прихованого структурування критичних доріжок у схемі міжз'єднань, а, з іншого боку, шляхом нанесення спеціального захисного рівня над суттєвими з'єднувальними рівнями. Ці захисні рівні, англійською мовою "Зпіеідв" (екрани), реалізовувалися зазвичай у вигляді пар меандро- чи решіткоподібних доріжок, на які подані різні напруги і при розриванні чи короткому замиканні яких датчик ініціює стирання вмісту пам'яті, скидання в початковий стан (Кезеїу або с виведення з ладу інших частин мікросхеми. Можливе також виконання цих - названих "пасивними" - доріжоку (3 вигляді непід'єднаних доріжок, до яких не підведено напруги. В такому разі вони служать лише для збільшення витрат при втручанні або для обману.
Надійність конструктивних вузлів можна підвищити шляхом заміни описаних пасивних доріжок так званими активними доріжками при розробці схеми міжз'єднань. В такому разі на провідники екрана від схеми керування о подаються сигнали, які аналізуються схемами оцінки і, наприклад, порівнюються з еталонними сигналами. ча
Завдяки можливим змінам сигналів такий екран можна обійти лише шляхом дуже витратного прокладання шунтових провідників з використанням сфокусованого пучка іонів. о
Тоді як інтегральні мікросхеми звичайних логічних конструктивних вузлів виготовлялися з використанням в ою основному ручного проектування (ЕшіІ-Сивіот-ЮОевзідп), ручна обробка чи втручання в проектування сучасної все більш складної синтезованої логіки можлива лише з великими витратами. При сучасних методах проектування - функції і зв'язки між об'єктами формулюють мовами програмування високого рівня, наприклад, УНОЇ, і за допомогою програм-компіляторів переводять у готову схему з'єднань. Оскільки захисні властивості екранних доріжок випливають із незалежних від власне схеми функцій, а також їх положення у просторі, але при « реалізації методу синтезу вони не можуть бути встановлені а ргіогі, на жаль лише згодом, з великими витратами З 70 схема з'єднань може бути доповнена захисними шарами, що вступає у протиріччя з бажаною ефективністю і с виграшем у часі при проектуванні інтегральної мікросхеми. з» При цьому саме інтегральні мікросхеми, спроектовані з використанням методу синтезу, доступні для втручання, оскільки основна маса міжз'єднань здійснюється в глибоких шарах, тоді як у верхніх шарах степінь заповнення доріжками завжди менший. Внаслідок цього потенційний зловмисник має можливість, не порушуючи доріжок у верхніх рівнях міжз'єднань, наприклад, за допомогою голок дістатися безпосередньо до розмішених у 7 глибоких рівнях, суттєвих з точки зору безпеки, критичних доріжок. 4! Задачею винаходу є розробка інтегральної мікросхеми і способу її виготовлення, які при незначних витратах і незначних коштах забезпечують високий рівень захисту від втручання ззовні з метою аналізу, особливо для о випадків, коли схема міжз'єднань була розроблена методом синтезу. -і 20 Задача вирішена ознаками пунктів 1 і б формули винаходу.
Багаторівневий чіп, в якому перешкоджання аналізу має забезпечуватися за допомогою електропровідних с доріжок, відомий |із публікації МО 00/673191.
Згідно з даним винаходом пропонується інтегральна мікросхема, в якій шляхом заповнення областей, вільних від електропровідних доріжок першої системи, призначених для виконання функцій мікросхеми, доріжками, 29 призначеними для захисту інтегральної мікросхеми, для кожного рівня досягають максимальний коефіцієнт
ГФ) заповнення доріжками. По-перше, завдяки цьому для потенційного зловмисника збільшується кількість доріжок, юю які треба дослідити в кожному рівні міжз'єднань при здійсненні "інженерної реконструкції" мікросхеми, а, по-друге, від самого початку потенційний зловмисник не може встановити, які з доріжок даного рівня з'єднань призначені для власне мікросхеми, а які - для її захисту. Перевагою такого рішення є те, що заповнення і 60 загальне позиціювання доріжок обох видів у одному рівні з'єднань ведуть до значно більших витрат при "Інженерній реконструкції".
Відповідна винаходові інтегральна мікросхема може містити підкладки з активними схемними елементами, а також використовувані як так звані "перевернуті чіпи" інтегральні мікросхеми без активних елементів, причому останні зазвичай приклеюють, перевернувши структурованою поверхнею до структурованої поверхні підкладки, бо що містить активні схемні елементи. Разом вони також утворюють відповідну винаходові мікросхему.
Слід однозначно підкреслити, що в рамках даного винаходу термін "схемний елемент" охоплює також і електропровідні доріжки. Так, відповідна винаходові інтегральна мікросхема може знайти також застосування у згаданих вище "перевернутих чіпах", що містять лише доріжки і можуть служити елементами розширеного захисту для чіпа, що містить активні схемні елементи.
Відповідний винаходові спосіб виготовлення мікросхем виявився особливо вигідним для інтегральних мікросхем, спроектованих методом синтезу. Можливо без використання методу синтезу перекриті доріжками верхніх з'єднувальних рівнів і таким чином вільно і глибоко розміщені критичні доріжки можуть - згідно з цим винаходом - бути покриті шляхом заповнення розміщених над ними вільних областей доріжками, призначеними 7/0 для захисту інтегральної мікросхеми, після закінчення проектування методом синтезу. Звичайно ж, слід мати на увазі можливе застосування цього винаходу перед або під час проектування методом синтезу. Пристрій і спосіб згідно з цим винаходом можуть бути реалізовані за допомогою програми заповнення, яка в ідеальному разі примикає до проектування методом синтезу. Завдяки цьому поряд із перевагою, яка полягає у швидкості проектування, виникає можливість шляхом розробки нової версії конструктивного вузла зі змінами у схемі 7/5 Міжз'єднань інтегральної мікросхеми розробити також повністю нову схему захисних доріжок. В результаті аналіз для "інженерної реконструкції " стосується не лише дослідження незначних змін від однієї версії конструктивного вузла до іншої, а з великими витратами має бути заново здійснений повний аналіз.
Оскільки у відповідній винаходові інтегральній мікросхемі не має бути передбачений спеціальний рівень захисних доріжок, бо відповідні доріжки розміщені у вже наявному рівні, не виникають додаткові витрати для
Виготовлення рівня металізації. Навпаки, ця економічна вигода може бути досягнута також в разі ручного проектування інтегральної мікросхеми, коли відповідні захисні доріжки розміщують у вільних областях розроблених вручну бібліотечних модулів чи сигнальних і живильних доріжок за відмови від зазвичай використовуваного для цього спеціального захисного рівня.
Інший аспект полягає у можливій багатошаровій структурі областей з доріжками для захисту інтегральної Га
Мікросхеми. Завдяки цьому поряд із зумовленим багатошаровою структурою підвищенням витрат можуть бути комбіновані різні механізми захисту, такі як ємнісні сенсорні доріжки у першому рівні, а також з'єднані з і9) компараторами сигнальні і сенсорні доріжки у другому рівні, які значною мірою утруднюють послідовне знімання рівнів і дослідження доріжок.
Інші вигідні вдосконалення винаходу відображені у залежних пунктах формули .. винаходу. Ге»!
Нижче винахід докладніше пояснюється з використанням прикладу виконання, представленого на ілюстрації.
На ній схематично зображено: -
Фіг.1. поперечний переріз спроектованої методом синтезу інтегральної мікросхеми, що має транзистори ій се доріжки у чотирьох рівнях металізації, тобто згідно з рівнем техніки (а), і (Б) після заповнення, тобто після застосування відповідного винаходові способу виготовлення мікросхеми. юю
На Фіг1а зображена спроектована із застосуванням методу синтезу інтегральна мікросхема згідно з рівнем - техніки. У зображеному для прикладу перерізі мікросхеми у підкладці 9 виконані три транзистори 11, 12 і Т3, з яких на транзисторах Т1 і Т2 реалізований КМОН-інвертор. У нанесеному на підкладку 9 ізоляційному шарі 91 знаходяться відповідні електроди затворів 51-53, а також металеві контакти областей витоків 51-53 і областей « стоків 01-03 трьох транзисторів. На цьому шарі 91 нанесений перший рівень 10 металізації, в якому виконані 70 доріжки 20, що служать для з'єднання активних елементів. Для уникнення перехрещень мусять бути виконані - с переходи доріжок 20 на більш високі рівні 11, 12, 13 металізації, відокремлені один від іншого ізоляційними ц шарами, причому в загальному випадку доріжки живлення розміщують у верхньому рівні металізації. Програмний "» код МНОЇ, що відображає зв'язки і параметри окремих конструктивних елементів, перетворюють програмою-компілятором, в результаті чого отримують оптимізовану, наприклад, з точки зору довжини
З'єднувальних доріжок, схему міжз'єднань. Внаслідок цього нижній рівень 10 металізації найбільш насичений -І доріжками, тоді як у кожному наступному рівні металізації степінь заповнення доріжками зменшується. Таким чином у схемі міжз'єднань виникають вільні області 1, У, площа яких збільшується у напрямку верхніх рівнів і-й металізації, причому можуть виникати також оточені доріжками вільні області 1/7, не використані (95) програмою-компілятором. - 50 В такій мікросхемі потенційний зловмисник після знімання ізоляційних шарів між шарами металізації 10-13 отримав би можливість за допомогою голок дістатися до розміщених у першому шарі 10 суттєвих з точки зору іЧе) безпеки доріжок 21 транзистора ТЗ або до розміщених також і у другому шарі 11 доріжок 22 транзисторів 12, ТЗ з метою зондування чи втручання.
Згідно з покладеним в основу цього винаходу способом виготовлення інтегральної мікросхеми, області 1, залишені вільними в результаті проектування із застосуванням методу синтезу, заповнюють додатковими доріжками 30, призначеними для захисту інтегральної мікросхеми. Це може бути здійснено вручну, але в о ідеальному варіанті має реалізуватися за допомогою обчислювальної програми заповнення, яка виявляє вільні іме) області і заповнює їх доріжками з дотриманням попередньо заданої захисної функції. При цьому можливо вільні області підкладки можуть бути використані для розміщення конструктивних елементів, під'єднаних до сенсорних 60 доріжок, як зображений на Фіг.15 транзистор ТА. Доріжки 30, що служать сенсорними доріжками, мають заповнювати вільні області 1 якомога щільніше, щоб уже самим своїм положенням утруднювати доступ голками чи сфокусованим пучком іонів до критичних доріжок 21, 22. Шляхом подачі на доріжки З0 сигналів від пристроїв оцінки чи керування, що містять, наприклад, транзистори Т4, з наступним порівнянням цих сигналів з еталонним сигналом може бути перевірена неушкодженість доріжок 30 (відсутність короткого замикання чи шунтування). В 65 разі неідентичності сигналів пристрій оцінки ініціює скидання чи стирання вмісту пам'яті інтегральної схеми.
Потенційне втручання особливо утруднюється шляхом виконання доріжок 31, 32 у формі решітки чи меандру.
При цьому, якщо доріжки 31 у металізованому рівні 13 орієнтувати перпендикулярно до розміщених під ними у металізованому рівні 12 доріжок 32, то потенційному зловмиснику буде дуже важко дістатися до розміщених під ними доріжок, оскільки в цьому разі внаслідок виконання отворів, через які голки чи пучок сфокусованих іонів мали б дістатися до доріжок 22, могли б бути розірваними доріжки 31 металізованого рівня 13 і доріжки 32 металізованого рівня 12, які потенційний зловмисник мав би окремо дослідити чи зашунтувати.
Інша перевага досягається завдяки перевірці доріжок, розміщених у верхньому рівні інтегральної схеми, за допомогою розміщених під ними доріжок, призначених для захисту. На Фіг.1Ь5 це проілюстровано за допомогою доріжки 23 металізованого рівня 12, під якою паралельно на значному відрізку довжини прокладена доріжка 33 /о рівня 11. При виявленні розриву доріжки 33 можна зробити висновок про одночасне розривання доріжки 23, тобто про втручання, в результаті чого за допомогою логічної схеми оцінки може бути ініційована зміна режиму роботи інтегральної схеми.
У випадках, коли вільні області 1" не можуть бути досягнуті пристроями керування чи оцінки, не під'єднані доріжки 34 можуть бути використані лише для обману зловмисника. Крім того, завдяки заповненню доріжками /5 тає зайвою виконувана зазвичай операція нанесення металевого шару для стабілізації поверхні шару. Таким чином без жодних або
Список позиційних позначень 1 область, вільна від доріжок першого рівня 1 замкнена область, вільна від доріжок першого рівня 20 9 підкладка перший рівень металізації 11 другий рівень металізації 12 третій рівень металізації 13 четвертий рівень металізації сч 20 доріжки першої системи (сукупність) 21 критичні доріжки в першому рівні металізації і) 22 критичні доріжки в другому рівні металізації 23 критичні доріжки в третьому рівні металізації
ЗО доріжки другої системи, призначені для захисту (сукупність) Ге! зо 31 меандроподібні доріжки четвертого рівня металізації 32 меандроподібні доріжки третього рівня металізації - 33 доріжка, паралельна доріжці 23 с 34 непід'єднана доріжка Т1-Т4 транзистори (51-53 області затворів о 51-53 області витоків ча 01-03 області стоків

Claims (10)

  1. Формула винаходу « | | | й шо | | Й ші с 1. Інтегральна мікросхема, що містить підкладку (9), на якій розміщені схемні елементи і щонайменше один рівень (10-13) міжз'єднань, що містить першу систему доріжок (20), яка відрізняється тим, що у рівні :з» міжз'єднань області (1), вільні від доріжок (20) першої системи, заповнені доріжками (30) другої системи для захисту інтегрального схемного пристрою.
  2. 2. Інтегральна мікросхема за п. 1, яка відрізняється тим, що до доріжок (30) другої системи під'єднана -І схема керування і оцінки для виявлення обриву, короткого замикання однієї із доріжок (31-33) другої системи з іншими доріжками, чи шунтування доріжок (31-33) другої системи.
  3. о 3. Інтегральна мікросхема за одним з пп. 1 або 2, яка відрізняється тим, що щонайменше одна із доріжок (30) с другої системи розміщена над щонайменше двома рівнями (10-13) міжз'єднань.
  4. 4. Інтегральна мікросхема за п. 2, яка відрізняється тим, що безпосередньо під або над однією із доріжок - (23) першої системи розміщена одна із доріжок (33) другої системи. Ге;
  5. 5. Інтегральна мікросхема за одним з пп. 2-4, яка відрізняється тим, що доріжки (30) другої системи під'єднані до активних доріжок.
  6. 6. Спосіб виготовлення інтегральної мікросхеми, згідно з яким на підкладці (9) виготовляють схемні вв епементи і щонайменше один рівень (10-13) міжз'єднань, першу систему доріжок (20), і другу систему доріжок (30), який відрізняється тим, виготовлення інтегральної мікросхеми з першою і другою системами доріжок (20, (Ф) 30) здійснюють згідно зі схемою міжз'єднань, причому при проектуванні схеми міжз'єднань інтегральної схеми ГІ області (1) з'єднувального рівня (10-13), вільні від доріжок (20) першої системи, заповнюють доріжками (30) другої системи для захисту інтегральної схеми. во
  7. 7. Спосіб за п. 6, який відрізняється тим, що після заповнення вільних областей (1) першого з'єднувального рівня (10-13) доріжками (30) другої системи для захисту інтегральної схеми, області (1) другого з'єднувального рівня (10-13), вільні від доріжок (20) першої системи, заповнюють доріжками (30) другої системи для захисту інтегральної схеми і у взаємно перекритих зонах двох областей (1) утворюють з'єднання між доріжками (30) обох з'єднувальних рівнів (10-13). 65
  8. 8. Спосіб за п. 7, який відрізняється тим, що дві розміщені одна над іншою доріжки (31, 32) інтегральної мікросхеми у зонах перекриття орієнтують перпендикулярно одна до іншої.
  9. 9. Спосіб за одним з пп. 6-8, який відрізняється тим, що для доріжок (30) другої системи у підкладці (9) і у з'єднувальних рівнях (10-13) виконують схеми (14) керування і оцінки для виявлення розриву чи короткого замикання однієї з доріжок (31-33) другої системи з іншими доріжками.
  10. 10. Спосіб за одним з пп. 6-9, який відрізняється тим, що проектування схеми міжз'єднань інтегральної мікросхеми здійснюють методом синтезу. с о (22) ча со ІС) і - -
    с . и? -І 1 (95) - 50 іЧе) Ф) іме) 60 б5
UA2003054669A 2000-11-23 2001-08-11 Integrated circuit protected against unauthorized access and a method for producing the integral circuit UA75379C2 (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE10058078A DE10058078C1 (de) 2000-11-23 2000-11-23 Integrierte Schaltungsanordnung mit Analysierschutz und Verfahren zur Herstellung der Anordnung
PCT/DE2001/004198 WO2002043147A1 (de) 2000-11-23 2001-11-08 Integrierte schaltungsanordnung mit analysierschutz und verfahren zur herstellung der anordnung

Publications (1)

Publication Number Publication Date
UA75379C2 true UA75379C2 (en) 2006-04-17

Family

ID=7664330

Family Applications (1)

Application Number Title Priority Date Filing Date
UA2003054669A UA75379C2 (en) 2000-11-23 2001-08-11 Integrated circuit protected against unauthorized access and a method for producing the integral circuit

Country Status (11)

Country Link
US (1) US7288786B2 (uk)
EP (1) EP1336201B1 (uk)
JP (1) JP2004514299A (uk)
KR (1) KR100515555B1 (uk)
CN (1) CN100359684C (uk)
BR (1) BR0115535A (uk)
DE (1) DE10058078C1 (uk)
MX (1) MXPA03004572A (uk)
RU (1) RU2263372C2 (uk)
UA (1) UA75379C2 (uk)
WO (1) WO2002043147A1 (uk)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10218096A1 (de) * 2002-04-23 2003-11-13 Infineon Technologies Ag Integrierte Schaltung
DE10223176B3 (de) * 2002-05-24 2004-01-22 Infineon Technologies Ag Integrierte Schaltung mit sicherheitskritischen Schaltungskomponenten
US7049667B2 (en) 2002-09-27 2006-05-23 Hrl Laboratories, Llc Conductive channel pseudo block process and circuit to inhibit reverse engineering
US6924552B2 (en) 2002-10-21 2005-08-02 Hrl Laboratories, Llc Multilayered integrated circuit with extraneous conductive traces
DE10337256A1 (de) * 2002-11-21 2004-06-09 Giesecke & Devrient Gmbh Integrierte Schaltkreisanordnung und Verfahren zur Herstellung derselben
JP4846239B2 (ja) * 2002-12-13 2011-12-28 エイチアールエル ラボラトリーズ，エルエルシー ウェル注入を用いた集積回路の改変
EP1654762A1 (en) 2003-07-11 2006-05-10 Philips Intellectual Property & Standards GmbH Security-sensitive semiconductor product, particularly a smart-card chip
DE102004023462B4 (de) * 2004-05-12 2006-06-08 Infineon Technologies Ag Verfahren zur Ausbildung von Leiterbahnstrukturen auf Halbleiterbauelementen
WO2005117115A1 (en) * 2004-05-28 2005-12-08 Koninklijke Philips Electronics N.V. Chips with useful lines and dummy lines
US7242063B1 (en) 2004-06-29 2007-07-10 Hrl Laboratories, Llc Symmetric non-intrusive and covert technique to render a transistor permanently non-operable
JP2006228910A (ja) * 2005-02-16 2006-08-31 Matsushita Electric Ind Co Ltd 半導体装置
DE102005042790B4 (de) 2005-09-08 2010-11-18 Infineon Technologies Ag Integrierte Schaltungsanordnung und Verfahren zum Betrieb einer solchen
US8168487B2 (en) 2006-09-28 2012-05-01 Hrl Laboratories, Llc Programmable connection and isolation of active regions in an integrated circuit using ambiguous features to confuse a reverse engineer
CN101617319B (zh) * 2007-02-20 2012-09-26 Nxp股份有限公司 具有背面破坏防护的半导体装置
US8195995B2 (en) 2008-07-02 2012-06-05 Infineon Technologies Ag Integrated circuit and method of protecting a circuit part of an integrated circuit
CN102184270A (zh) * 2010-11-24 2011-09-14 天津蓝海微科技有限公司 安全芯片的版图保护电路自动生成方法
FR2986632B1 (fr) 2012-02-06 2016-02-12 Altis Semiconductor Snc Protection d'un circuit integre contre des attaques invasives
US9627310B2 (en) * 2012-04-11 2017-04-18 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with self-aligned interconnects
US8907497B2 (en) * 2012-04-27 2014-12-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with self-aligned interconnects and blocking portions
US8779592B2 (en) 2012-05-01 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Via-free interconnect structure with self-aligned metal line interconnections
GB201311834D0 (en) 2013-07-02 2013-08-14 Qinetiq Ltd Electronic hardware assembly
KR20150037167A (ko) * 2013-09-30 2015-04-08 에스케이하이닉스 주식회사 반도체 장치 및 이의 형성 방법
US11211342B1 (en) * 2020-07-21 2021-12-28 Taiwan Semiconductor Manufacturing Company Ltd. Multiplexer cell and semiconductor device having camouflage design, and method for forming multiplexer cell
WO2022161590A1 (en) 2021-01-26 2022-08-04 Tallinn University Of Technology Physical obfuscation of hardware through capacitive coupling

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2471051A1 (fr) * 1979-11-30 1981-06-12 Dassault Electronique Circuit integre a transistors mos protege contre l'analyse et carte comprenant un tel circuit
SU1251138A1 (ru) 1984-12-27 1986-08-15 Рижское Ордена Ленина Производственное Объединение "Вэф" Им.В.И.Ленина Идентификационна карта
US4933898A (en) * 1989-01-12 1990-06-12 General Instrument Corporation Secure integrated circuit chip with conductive shield
US5262353A (en) * 1992-02-03 1993-11-16 Motorola, Inc. Process for forming a structure which electrically shields conductors
US5883000A (en) * 1995-05-03 1999-03-16 Lsi Logic Corporation Circuit device interconnection by direct writing of patterns therein
EP0839344A1 (en) * 1995-07-20 1998-05-06 Dallas Semiconductor Corporation Microcircuit with memory that is protected by both hardware and software
US5783846A (en) 1995-09-22 1998-07-21 Hughes Electronics Corporation Digital circuit with transistor geometry and channel stops providing camouflage against reverse engineering
US5861652A (en) * 1996-03-28 1999-01-19 Symbios, Inc. Method and apparatus for protecting functions imbedded within an integrated circuit from reverse engineering
JP3960645B2 (ja) 1996-12-27 2007-08-15 ローム株式会社 回路チップ搭載カードおよび回路チップモジュール
JPH10270562A (ja) * 1997-03-27 1998-10-09 Nippon Telegr & Teleph Corp <Ntt> 半導体集積回路
JP3638778B2 (ja) 1997-03-31 2005-04-13 株式会社ルネサステクノロジ 半導体集積回路装置およびその製造方法
JP3682151B2 (ja) * 1997-06-27 2005-08-10 株式会社東芝 配線評価方法および配線評価装置
EP1016140B1 (de) * 1997-09-19 2003-11-19 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verdrahtungsverfahren für halbleiter-bauelemente zur verhinderung von produktpiraterie und produktmanipulation, durch das verfahren hergestelltes halbleiter-bauelement und verwendung des halbleiter-bauelements in einer chipkarte
US6014052A (en) * 1997-09-29 2000-01-11 Lsi Logic Corporation Implementation of serial fusible links
US6137318A (en) * 1997-12-09 2000-10-24 Oki Electric Industry Co., Ltd. Logic circuit having dummy MOS transistor
DE19810730A1 (de) 1998-03-12 1999-09-16 Philips Patentverwaltung Microcontrollerschaltung
RU2151422C1 (ru) 1998-06-15 2000-06-20 Саратовский государственный университет им. Н.Г. Чернышевского Микроэлектронное устройство
BR9913054A (pt) * 1998-08-18 2001-05-08 Infineon Technologies Ag Chip semicondutor co cobertura de superfìcie
JP2000076140A (ja) 1998-09-02 2000-03-14 Nippon Telegr & Teleph Corp <Ntt> 半導体集積回路
WO2000019490A2 (en) * 1998-09-29 2000-04-06 Conexant Systems, Inc. Dummy fill cell for reducing layer-to-layer interaction
US6496119B1 (en) 1998-11-05 2002-12-17 Infineon Technologies Ag Protection circuit for an integrated circuit
CN1188911C (zh) 1999-05-03 2005-02-09 因芬尼昂技术股份公司 保护多维结构的芯片堆的方法和装置
JP2001196372A (ja) * 2000-01-13 2001-07-19 Mitsubishi Electric Corp 半導体装置
JP2001284357A (ja) 2000-03-30 2001-10-12 Sony Corp 半導体装置
JP2002118235A (ja) * 2000-10-10 2002-04-19 Mitsubishi Electric Corp 半導体装置、半導体製造方法、および半導体製造用マスク

Also Published As

Publication number Publication date
CN100359684C (zh) 2008-01-02
KR100515555B1 (ko) 2005-09-16
EP1336201B1 (de) 2015-02-11
DE10058078C1 (de) 2002-04-11
US7288786B2 (en) 2007-10-30
JP2004514299A (ja) 2004-05-13
BR0115535A (pt) 2004-02-03
EP1336201A1 (de) 2003-08-20
MXPA03004572A (es) 2004-05-05
KR20040010564A (ko) 2004-01-31
WO2002043147A1 (de) 2002-05-30
CN1476635A (zh) 2004-02-18
RU2263372C2 (ru) 2005-10-27
US20030205816A1 (en) 2003-11-06

Similar Documents

Publication Publication Date Title
UA75379C2 (en) Integrated circuit protected against unauthorized access and a method for producing the integral circuit
JPH0787237B2 (ja) 集積回路チップ
KR100508891B1 (ko) 집적 회로에 대한 어택을 검출하기 위한 회로 장치 및 방법
TW507307B (en) Device to protect an integrated circuit formed in a substrate
US20060180939A1 (en) Tamper-resistant semiconductor device
CN102404002B (zh) 半导体集成电路装置
JP6635276B2 (ja) 攻撃検知機能を備える電子装置、その設計方法及びその製造方法
US6359338B1 (en) Semiconductor apparatus with self-security function
EP3523746B1 (en) An active shield for detecting an intrusion on an integrated circuit
JPS62185398A (ja) セラミツク基板を有する厚膜回路装置
US6919618B2 (en) Shielding device for integrated circuits
Trippel et al. T-TER: Defeating A2 Trojans with Targeted Tamper-Evident Routing
JP2001244414A (ja) 半導体集積回路
US20100193958A1 (en) Semiconductor Device and a Method of Manufacturing the Same
Petryk et al. Metal fillers as potential low cost countermeasure against optical fault injection attacks
JP2520857B2 (ja) 集積半導体回路
US6445018B1 (en) Semiconductor device having signal line above main ground or main VDD line, and manufacturing method thereof
JP2007035729A (ja) 半導体集積回路装置
WO2005117115A1 (en) Chips with useful lines and dummy lines
US7015821B2 (en) EEPROM memory matrix and method for safeguarding an EEPROM memory matrix
KR100719694B1 (ko) 플래쉬 메모리 소자
US20060168702A1 (en) Security-sensitive semiconductor product, particularly a smart-card chip
US6151245A (en) Screened EEPROM cell
Skorobogatov Is Hardware Security prepared for unexpected discoveries?
US7939946B2 (en) Chip with a vertical contact structure