CN1476635A - 具有破解保护的集成电路配置及制造该配置的方法 - Google Patents
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Abstract
本发明涉及具有破解保护的集成电路配置及制造该配置的方法。在画出逻辑模块的布线图时，在位于上层金属面(10－13)并且通过连接器连接轨迹(20)的合成方法而闲置的区域(1)中，以最大程度的连接器(30)填入，作为保护集成电路之用。根据用于控制或评估的组件(T4)的可用性，将这些连接器连接轨迹设置为无连接的传感器连接轨迹(31－33)或者作为仅用于迷惑潜在的攻击者的无连接的连接器(34)。
Description
技术领域
本发明涉及有衬底的集成电路配置，该衬底具有电路组件、以及一个具有第一互连接线的布线面，并且也涉及制造一个集成电路配置的方法。
背景技术
在集成电路中，特别是在智能卡的使用，可能有潜在的攻击者执行集成电路的破解，即所谓的”逆向工程”，并使用所获得的信息，来改变电路操作模式或执行该存储器的数据操作。这个方法可能导致不受欢迎的结果。特别是在安全有关的电路方面，举例来说，与提款卡或存取授权功能有相关时。覆盖芯片的物质，而且也是上层保护芯片接线的一部份，通常在此破解期间会被移除。接着显露出来的上方互连接线通常是非安全有关的线路，可由所谓的旁路线绕过，以到达较深的层级和线路。现在只要花些许费用，就可通过”FIB方法”(“聚焦离子束”)执行这些步骤。一旦到达较深、与安全有关、因此也相当重要的线路，就可以在这些线路上非法接收信号和脉冲(所谓的”探测”(probing))，或是对这些线路加上信号以操作数据(所谓的”强迫”(forcing))。
因此，过去的目标曾经是要避免或者至少使集成电路的破解和处理更为困难；一方面，达成这种目标的企图，牵涉到布线面中重要电路的隐藏架构，另一方面，该目标已由在相关布线面上覆盖保护面的专属应用装置所取代。在使用保护面的情况下，该面称为”屏蔽”，该面制造成曲折的形状或格子状的线路，例如在保护面中成对存在，假使某一部份发生中断或短路，面上将出现不同的电压，检测传感器就会激活存储器的消磁、重设、或使其它电路区域无法作用。这些被称为”被动”线路，同样可以具体化为无连接、无电压的线路。在这情况下，他们的作用只是在遭受政击时增加复杂性或迷惑攻击者的视听。
通过上述被动线路可增加该模块的安全性，在布线面中，该被动线路也可由所谓的主动线路来取代，在使用主动线路的情况下，信号会由驱动电路传输到屏蔽线路上，此时该信号由评估电路加以破解并与例如参考信号比较。由于可能的信号变化，在这情况下，屏蔽只能利用FIB方法在四周环绕非常复杂的旁路线。
虽然传统的逻辑模块集成电路，主要是以手动控制设计(全自订设计)方式来制造，但是人工处理或影响可能造成费用相当高，特别是在合成逻辑的情况，该方法是到目前为止接受度最大的一种作法。
在这个方法中，对象的功能和关系以较高层级的程序语言例如VHDL来加以公式化，并由一编辑程序转译为成品布线面。由于屏蔽线的保护属性，来自与实际电路无关的功能，且与他们的空间位置有关，但是这些不能够在合成方法中修正，假使是使用这个方法，不幸地只有在稍后布线面才可以人工加入保护面，这需要增加额外的费用，所以与建立集成电路时所需要的效率和时间优势的要求相互抵触。
在这情况下，只有以合成方法建立的集成电路特别容易受到政击，因为大部份布线都在比较深层中起作用，而上层的线路变得越来越少。因此，可能的政击者可能直接到达深处，与安全有关的重要线路，例如使用针从尖峰测定位置进入，而不会碰到上层布线面上的线路。
发明内容
本发明的目的是要提供一种集成电路配置和一种用于制造这类配置的方法，该配置提供一种高度保护，以对抗从外部政击的破解方法，而且具有低复杂度和低成本的优点，特别适用以合成方法建立布线面的情况。
根据本发明的权利要求1和6的方法，可达到该目的。
WO 00/67319 A1公开了一种芯片堆栈，其中破解将通过互连接线来避免。
本发明揭示一种集成电路配置，其中占有最大部份的互连接线可用于各个面，通过以互连接线填入可支持集成电路所希望的功能的闲置无互连接线区域，以保护该集成电路。一方面，对于可能政击者所使用的逆向工程，这增加每片布线面需要检查的互连接线数量；另一方面，可能的政击者无法一开始就确定布线面中的哪些互连接线是用于实际集成电路。而哪些互连接线只是来保护电路的。因此优点为：在布线面上填入及结合两种互连接线配置，会在逆向工程中增加极大的复杂性。
根据本发明的集成电路配置，可包括具有主动电路组件的衬底，以及不使用主动电路组件的集成电路配置例如倒装芯片，后者通常会再一次由有图案的一侧，倒转及结合至含有主动电路组件衬底的结构侧上。根据本发明，这些组件再一次结合在一起，以精确地制造电路配置。
本文件中将明白指出，根据本发明，电路组件这个词也包含互连接线。因此，集成电路配置根据本发明也可以在上述倒装芯片中使用，例如只包括互连接线，因此可以用于包含主动电路组件的芯片，为其提供有力的保护。
根据本发明制造配置的方法，经证明特别有利于使用合成方法所制造的集成电路。以合成方法在上层布线面中未以互连接线所覆盖，因此显露出来的重要互连接线，以及在较深层可覆盖住的重要互连接线，根据本发明，通过填入正位于互连接线之上的闲置无互连接线区域，在合成方法结束后，当作集成电路的保护。但是，本发明在合成方法之前或当时所想出的应用，透过此说明也必须列入考虑，根据本发明的配置和方法，较好通过理想上依照合成方法的填入程序来加以实现。除了速度的优点，通过修改集成电路的布线面来建立新的模块版本，同样可以建立一全新的保护线布线面。因此，用于逆向工程的破解，不只需要检查某一模块版本与下一版本的微幅差异，还必须以极高的成来执行更新。
在本集成电路配置中，不需要提供一个专属面用于保护互连接线，因为对应的互连接线位于完成的布线面中，不必花费额外费用来建构金属面。另一方面，假使集成电路在全自订设计中建立时，也可获得这个经济上的优点，如果对应的保护互连接线填入或置入手动组合链接库模块或互连接线的闲置区，并在分配通常用于此情况的专属保护面时提供轨道。
另一观点为通过多层的互连接线区来保护集成电路。除了因多层自然增加的复杂度之外，因此也可以结合不同的保护机制，举例来说，在一第一层面上提供电容的传感器线路，在第二层面上提供有比较器的信号及传感器线路，藉此，要连续移除布线面并检查互连接线，将使破解的工作更加困难。
进一步有利的修改在从属权利要求中体现。
附图说明
以下，本发明将通过示范的实施例更详细地加以说明。在这情况下：
图1显示一示范的电路配置的截面，以合成方法产生，在四块金属面上有晶体管和互连接线，(a)填入之前，也就是根据现有技术，以及(b)填入之后，也就是根据本发明方法用于制造电路配置之后。
具体实施方式
图1a显示一布线面，以合成方法建立，为根据现有技术的集成电路配置。在示范的配置的说明截面中，衬底9上包含三个晶体管T1，T2和T3，其中晶体管T1，T2正好构成一CMOS(互补型金属氧化半导体)反相器，对应的栅极G1-G3，并以金属连至三个晶体管的源极区域S1-S3和漏极区域D1-D3，都位于衬底上的绝缘层91，在这个层之上的是第一金属面10，承载有互连接线20的绝缘层，当作组件的接线。作为互连接线20的交叉线路，后者也必须切换至较高层的金属面11，12和13，由绝缘层相互隔离，通常特别是，补给线位于最高的金属层内，反射个别的组件操作的是和模式的VHDL程序代码，由编辑程序转译，以产生最佳化的布线面，指定例如最短的可能接线路径。结果，最下层的金属层10以互连接线占据最大的延伸区，而这种占有在越上层的金属层中减少越多。依此方式，区域1，1’，为闲置无互连接线且越朝向高层金属层越宽的区域，在布线面中产生，但未受编辑程序进一步利用的闲置区1’，也会产生，该区由互连接线封闭住。
根据这个电路配置，一个潜在的政击者，为了在金属层10-13之间的绝缘层移除后进行政击，可以使用例如针取得晶体管T3的安全相关互连接线21，该互连接线位于第一金属层10，或取得晶体管T2，T3的互连接线22，该互连接线位于第二金属层11，以便在此处执行探测或强迫。
根据本发明所基于的方法，来制造集成电路配置，闲置无互连接线的区域1，例如在合成方法中填入其它互连接线30，是用于集成电路的保护。这可以人工方式执行，但是理想上应该由计算填入程序来实现，该程序检测到闲置区域，并填入互连接线，同时遵从所规定的保护功能。在这情况下，衬底上可能仍为闲置的区域，可用来供传感器线的组件使用，例如图1b所示的晶体管T4。在这情况下，作为传感器线使用的互连接线30，尽可能密集地填入闲置区1，只是由于其位置，以阻止针进入点测量位置，或通过FIB方法存取重要的互连接线21，22。由于评估及/或驱动装置对互连接线30传送信号，该装置包括例如晶体管T4，很可能检查与短路相关的互连接线30的完整性，或通过参考信号进行比较以绕过。如果信号不相等，评估装置激活例如集成电路存储器的重设或消磁。
由于互连接线31，32的形状为格子或曲折状，要进行潜在的攻击特别困难。如果在金属面13上互连接线31的方向，在本例中，选择与位于底层金属面12的互连接线32呈垂直，则对于潜在攻击者而言，要到达底层线路变得相当困难，由于在本例中，是通过针或FIB除去该洞以达到互连接线22，因此必须中断非常多的金属面13的覆盖互连接线31和金属面12的互连接线32，而潜在攻击者必须逐一个别检查或绕过。
所提供的另一优点为，通过作为保护目的的下层互连接线，检查位于上层金属层集成电路的互连接线。在图1b中，这由金属面12的互连接线23来加以说明，在该面之下，互连接线33以可能的最大长度平行扩展。特别是，互连接线33干扰的检测使它能够立即推断出互连接线23的实时中断，或对后者的攻击，因为在集成电路操作模式中的变动可由评估逻辑单元所激活。
甚至在驱动及/或评估装置达不到闲置区域1’时，也可以提供无连接互连接线34，只是为了混淆视听而已。此外，一般为表层稳定而插入金属区的步骤，也因填入互连接线变得多余。因此，通过不花额外费用或仅花费少许费用，即有助于增加模块的安全。
参考符号清单
1 闲置无第一互连接线的区域
1’ 闲置无第一互连接线的区域
9 衬底
10 第一金属面
11 第二金属面
12 第三金属面
13 第四金属面
20 第一互连接线(整体)
21 第一金属面上的重要互连接线
22 第二金属面上的重要互连接线
23 第三金属面上的重要互连接线
30 作为保护之用的第二互连接线(整体)
31 第四金属面的曲折形互连接线
32 第三金属面的曲折形互连接线
33 与23平行扩展的互连接线
34 无连接的互连接线
T1-T4 晶体管
G1-G3 栅极
S1-S3 源极区域
D1-D3 漏极区域
Claims (10)
1.一种具有衬底(9)的集成电路配置，所述衬底有电路组件，以及至少一个具有第一互连接线(20)的布线面(10-13)，其特征在于：
在所述布线面中，闲置的无所述第一互连接线(20)的区域(1)，由第二互连接线(30)填入，用于所述集成电路配置的保护。
2.按照权利要求1所述的集成电路配置，其特征在于：
一个驱动电路和一个评估电路，用于检测中断，具有另一互连接线的第二互连接线(31-33)其中之一的短路或所述第二互连接线(31-33)的旁路，连接至所述第二互连接线(30)。
3.按照权利要求1或2所述的集成电路配置，其特征在于：
所述集成电路配置的第二互连接线(30)的至少其中之一在至少两个布线面(10-13)上延伸。
4.按照权利要求3所述的集成电路配置，其特征在于：
所述第二互连接线(33)的其中之一直接扩展至所述集成电路的第一互连接线(23)的其中之一的下方或上方。
5.按照权利要求2至4中的任何一项所述的集成电路配置，其特征在于：
所述第二互连接线(30)被指定给主动线路。
6.一种用于制造按照权利要求1至5的其中之一所述的集成电路配置的方法，具有一衬底(9)，所述衬底有电路组件，和至少一个具有第一互连接线(20)的布线面(10-13)，其中，为了要建立所述集成电路的布线面，闲置的无第一互连接线(20)的布线面(10-13)的区域(1)以第二互连接线(30)填入，用以保护在布线面中的集成电路。
7.按照权利要求6所述的方法，其特征在于：
在闲置的一个第一布线面(10-13)的区域(1)已经以第二互连接线(30)填入以保护所述集成电路之后，
-闲置的无第一互连接线(20)的第二布线面(10-13)的区域(1)以第二互连接线(30)填入，用以保护所述集成电路，以及
-所述两个布线面(10-13)的互连接线(30)间的连接在所述两区域(1)的覆盖区内产生。
8.按照权利要求7所述的方法，其特征在于：排列为彼此覆盖的电路配置的两个互连接线(31，32)的方位，以在覆盖区内彼此呈垂直的方式实施。
9.按照权利要求6、7或8所述的方法，其特征在于：驱动和评估电路(T4)，用于检测具有另一互连接线的第二互连接线(31-33)的其中之一的中断或短路，所述电路被提供来用于所述衬底(9)和布线面(10-13)中的所述第二互连接线(30)。
10.按照权利要求6至9中的任何一项所述的方法，其特征在于：所述集成电路的布线面的建立是以一种合成方法为基础。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102184270A (zh) * | 2010-11-24 | 2011-09-14 | 天津蓝海微科技有限公司 | 安全芯片的版图保护电路自动生成方法 |
| CN101617319B (zh) * | 2007-02-20 | 2012-09-26 | Nxp股份有限公司 | 具有背面破坏防护的半导体装置 |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10218096A1 (de) * | 2002-04-23 | 2003-11-13 | Infineon Technologies Ag | Integrierte Schaltung |
| DE10223176B3 (de) | 2002-05-24 | 2004-01-22 | Infineon Technologies Ag | Integrierte Schaltung mit sicherheitskritischen Schaltungskomponenten |
| US7049667B2 (en) | 2002-09-27 | 2006-05-23 | Hrl Laboratories, Llc | Conductive channel pseudo block process and circuit to inhibit reverse engineering |
| US6924552B2 (en) * | 2002-10-21 | 2005-08-02 | Hrl Laboratories, Llc | Multilayered integrated circuit with extraneous conductive traces |
| DE10337256A1 (de) * | 2002-11-21 | 2004-06-09 | Giesecke & Devrient Gmbh | Integrierte Schaltkreisanordnung und Verfahren zur Herstellung derselben |
| AU2003293540A1 (en) * | 2002-12-13 | 2004-07-09 | Raytheon Company | Integrated circuit modification using well implants |
| US7577926B2 (en) | 2003-07-11 | 2009-08-18 | Nxp B.V. | Security-sensitive semiconductor product, particularly a smart-card chip |
| DE102004023462B4 (de) * | 2004-05-12 | 2006-06-08 | Infineon Technologies Ag | Verfahren zur Ausbildung von Leiterbahnstrukturen auf Halbleiterbauelementen |
| WO2005117115A1 (en) * | 2004-05-28 | 2005-12-08 | Koninklijke Philips Electronics N.V. | Chips with useful lines and dummy lines |
| US7242063B1 (en) | 2004-06-29 | 2007-07-10 | Hrl Laboratories, Llc | Symmetric non-intrusive and covert technique to render a transistor permanently non-operable |
| JP2006228910A (ja) * | 2005-02-16 | 2006-08-31 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| DE102005042790B4 (de) * | 2005-09-08 | 2010-11-18 | Infineon Technologies Ag | Integrierte Schaltungsanordnung und Verfahren zum Betrieb einer solchen |
| US8168487B2 (en) | 2006-09-28 | 2012-05-01 | Hrl Laboratories, Llc | Programmable connection and isolation of active regions in an integrated circuit using ambiguous features to confuse a reverse engineer |
| US8195995B2 (en) | 2008-07-02 | 2012-06-05 | Infineon Technologies Ag | Integrated circuit and method of protecting a circuit part of an integrated circuit |
| FR2986632B1 (fr) | 2012-02-06 | 2016-02-12 | Altis Semiconductor Snc | Protection d'un circuit integre contre des attaques invasives |
| US9627310B2 (en) * | 2012-04-11 | 2017-04-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device with self-aligned interconnects |
| US8907497B2 (en) * | 2012-04-27 | 2014-12-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device with self-aligned interconnects and blocking portions |
| US8779592B2 (en) * | 2012-05-01 | 2014-07-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Via-free interconnect structure with self-aligned metal line interconnections |
| GB201311834D0 (en) | 2013-07-02 | 2013-08-14 | Qinetiq Ltd | Electronic hardware assembly |
| KR20150037167A (ko) * | 2013-09-30 | 2015-04-08 | 에스케이하이닉스 주식회사 | 반도체 장치 및 이의 형성 방법 |
| US11211342B1 (en) * | 2020-07-21 | 2021-12-28 | Taiwan Semiconductor Manufacturing Company Ltd. | Multiplexer cell and semiconductor device having camouflage design, and method for forming multiplexer cell |
| WO2022161590A1 (en) | 2021-01-26 | 2022-08-04 | Tallinn University Of Technology | Physical obfuscation of hardware through capacitive coupling |
Family Cites Families (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2471051A1 (fr) * | 1979-11-30 | 1981-06-12 | Dassault Electronique | Circuit integre a transistors mos protege contre l'analyse et carte comprenant un tel circuit |
| SU1251138A1 (ru) | 1984-12-27 | 1986-08-15 | Рижское Ордена Ленина Производственное Объединение "Вэф" Им.В.И.Ленина | Идентификационна карта |
| US4933898A (en) * | 1989-01-12 | 1990-06-12 | General Instrument Corporation | Secure integrated circuit chip with conductive shield |
| US5262353A (en) * | 1992-02-03 | 1993-11-16 | Motorola, Inc. | Process for forming a structure which electrically shields conductors |
| US5883000A (en) * | 1995-05-03 | 1999-03-16 | Lsi Logic Corporation | Circuit device interconnection by direct writing of patterns therein |
| AU6762196A (en) * | 1995-07-20 | 1997-02-18 | Dallas Semiconductor Corporation | Secure module with microprocessor and co-processor |
| US5783846A (en) * | 1995-09-22 | 1998-07-21 | Hughes Electronics Corporation | Digital circuit with transistor geometry and channel stops providing camouflage against reverse engineering |
| US5861652A (en) * | 1996-03-28 | 1999-01-19 | Symbios, Inc. | Method and apparatus for protecting functions imbedded within an integrated circuit from reverse engineering |
| JP3960645B2 (ja) * | 1996-12-27 | 2007-08-15 | ローム株式会社 | 回路チップ搭載カードおよび回路チップモジュール |
| JPH10270562A (ja) * | 1997-03-27 | 1998-10-09 | Nippon Telegr & Teleph Corp <Ntt> | 半導体集積回路 |
| JP3638778B2 (ja) * | 1997-03-31 | 2005-04-13 | 株式会社ルネサステクノロジ | 半導体集積回路装置およびその製造方法 |
| JP3682151B2 (ja) * | 1997-06-27 | 2005-08-10 | 株式会社東芝 | 配線評価方法および配線評価装置 |
| JP2001517874A (ja) * | 1997-09-19 | 2001-10-09 | フラウンホッファー−ゲゼルシャフト ツァ フェルダールング デァ アンゲヴァンテン フォアシュンク エー．ファオ． | 製品の盗用と製品の操作を防止するための半導体素子の配線方法、この方法によって製造される半導体素子、およびチップカードでの半導体素子の使用方法 |
| US6014052A (en) * | 1997-09-29 | 2000-01-11 | Lsi Logic Corporation | Implementation of serial fusible links |
| US6137318A (en) * | 1997-12-09 | 2000-10-24 | Oki Electric Industry Co., Ltd. | Logic circuit having dummy MOS transistor |
| DE19810730A1 (de) * | 1998-03-12 | 1999-09-16 | Philips Patentverwaltung | Microcontrollerschaltung |
| RU2151422C1 (ru) | 1998-06-15 | 2000-06-20 | Саратовский государственный университет им. Н.Г. Чернышевского | Микроэлектронное устройство |
| UA55555C2 (uk) * | 1998-08-18 | 2003-04-15 | Інфінеон Текнолоджіс Аг | Напівпровідниковий чіп із захисним покриттям |
| JP2000076140A (ja) | 1998-09-02 | 2000-03-14 | Nippon Telegr & Teleph Corp <Ntt> | 半導体集積回路 |
| WO2000019490A2 (en) * | 1998-09-29 | 2000-04-06 | Conexant Systems, Inc. | Dummy fill cell for reducing layer-to-layer interaction |
| WO2000028399A1 (de) * | 1998-11-05 | 2000-05-18 | Infineon Technologies Ag | Schutzschaltung für eine integrierte schaltung |
| DE50013722D1 (de) | 1999-05-03 | 2006-12-21 | Infineon Technologies Ag | Verfahren und vorrichtung zur sicherung eines mehrdimensional aufgebauten chipstapels |
| JP2001196372A (ja) * | 2000-01-13 | 2001-07-19 | Mitsubishi Electric Corp | 半導体装置 |
| JP2001284357A (ja) | 2000-03-30 | 2001-10-12 | Sony Corp | 半導体装置 |
| JP2002118235A (ja) * | 2000-10-10 | 2002-04-19 | Mitsubishi Electric Corp | 半導体装置、半導体製造方法、および半導体製造用マスク |
-
2000
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-
2003
- 2003-05-23 US US10/444,552 patent/US7288786B2/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101617319B (zh) * | 2007-02-20 | 2012-09-26 | Nxp股份有限公司 | 具有背面破坏防护的半导体装置 |
| CN102184270A (zh) * | 2010-11-24 | 2011-09-14 | 天津蓝海微科技有限公司 | 安全芯片的版图保护电路自动生成方法 |
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