TWI750568B - 電磁波衰減體及電子裝置 - Google Patents

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TWI750568B
TWI750568B TW109102438A TW109102438A TWI750568B TW I750568 B TWI750568 B TW I750568B TW 109102438 A TW109102438 A TW 109102438A TW 109102438 A TW109102438 A TW 109102438A TW I750568 B TWI750568 B TW I750568B
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黒崎義成
山田健一郎
松中繁樹
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Abstract

根據實施形態，電磁波衰減體包含多層構件及磁性構件。上述多層構件包含複數層磁性層、及導電性之複數層非磁性層。上述複數層磁性層之1者朝向上述複數層磁性層之另1者之方向，係沿著自上述多層構件朝向上述磁性構件之第1方向。上述複數層非磁性層之1者，位於上述複數層磁性層之上述1者與上述複數層磁性層之上述另1者之間。上述磁性構件之沿上述第1方向之厚度，為上述多層構件之沿上述第1方向之厚度之1/2以上。

Description

電磁波衰減體及電子裝置
本發明之實施形態一般關於一種電磁波衰減體及電子裝置。
例如，提案有一種電磁屏蔽膜等之電磁波衰減體。存在包含電磁波衰減體及半導體元件之電子裝置。於電磁波衰減體中，期望提高電磁波之衰減特性。
根據本發明之實施形態，電磁波衰減體包含多層構件及磁性構件。上述多層構件包含複數層磁性層、及導電性之複數層非磁性層。自上述複數層磁性層之1朝向上述複數層磁性層之另1者之方向沿自上述多層構件朝向上述磁性構件之第1方向。上述複數層非磁性層之1者位於上述複數層磁性層之上述1者、與上述複數層磁性層之上述另1者之間。上述磁性構件之沿上述第1方向之厚度為上述多層構件之沿上述第1方向之厚度之1/2以上。
以下，對本發明之各實施形態，參照圖式且說明。 圖式為模式性或概念性者，各部分之厚度與寬度之關係、部分間之大小比例等未必與實際情況相同。即便為表示相同之部分之情形時，亦有根據圖式不同地顯示彼此之尺寸或比例之情形。 本申請案說明書與各圖中，對與既出之圖所述者同樣之要素，附註同一符號並適當省略詳細說明。
(第1實施形態) 圖1(a)～圖1(c)係例示第1實施形態之電磁波衰減體之模式圖。 圖1(c)中，為便於觀察圖式，使複數層之位置移位而描繪。
如圖1(a) ～圖1(c)所示，實施形態之電磁波衰減體10包含多層構件10M及磁性構件15。
自多層構件10M朝向磁性構件15之方向沿第1方向。將第1方向設為Z軸方向。將相對於Z軸方向垂直之1個方向設為X軸方向。將相對於Z軸方向及X軸方向垂直之方向設為Y軸方向。
多層構件10M包含複數層磁性層11、及導電性之複數層非磁性層12。自複數層磁性層11之1者朝向複數層磁性層11之另1者之方向沿第1方向(Z軸方向)。複數層非磁性層12之1者位於複數層磁性層11之上述1者、與複數層磁性層11之上述另1者之間。
例如，複數層磁性層11及複數層非磁性層12沿第1方向交替設置。例如，複數層磁性層11沿第1方向排列。例如，複數層非磁性層12沿第1方向排列。複數層磁性層11之1者位於複數層非磁性層12之1者、與複數層非磁性層12之另1者之間。
複數層磁性層11之至少一部分例如相對於X-Y平面平行。複數層非磁性層12之至少一部分例如相對於X-Y平面平行。磁性構件15例如相對於X-Y平面平行。
如圖1(a)～圖1(c)所示，電磁波衰減體10亦可包含基體10s。例如，於基體10s上，交替形成複數層磁性層11及複數層非磁性層12。
於實施形態之1例中，基體10s為鑄模樹脂等。於另一例中，基體10s亦可為樹脂層等。樹脂層設置於例如塑膠薄膜上。於實施形態中，基體10s之表面可具有凹凸。於該情形時，如後所述，複數層磁性層11及複數層非磁性層12亦可為如依循該凹凸之凹凸狀。
如圖1(c)所示，對包含多層構件10M及磁性構件15之電磁波衰減體10入射電磁波81。入射至電磁波衰減體10之電磁波81藉由電磁波衰減體10而衰減。電磁波衰減體10可作為例如電磁波屏蔽體使用。例如，複數層磁性層11及複數層非磁性層12之至少1者接地(參照圖1(a))。
如圖1(a)所述，例如，磁性構件15與多層構件10M相接。於圖1(a)之例中，複數層非磁性層12之1者(另1者)與磁性構件15相接。於圖1(b)所示之例中，複數層磁性層11之1者與磁性構件15相接。複數層磁性層11之1者與磁性構件15間之邊界可不明確。於該情形時，與磁性構件15相接之磁性層11亦可視為包含於磁性構件15。
將複數層磁性層11之1者之沿第1方向之厚度設為厚度t1。厚度t1為例如20 nm以上且500 nm以下。
將複數層非磁性層12之1者之沿第1方向之厚度設為厚度t2。厚度t2為例如2 nm以上且500 nm以下。
將磁性構件15之沿第1方向之厚度設為厚度t5。厚度t5厚於厚度t1。厚度t5厚於厚度t2。厚度t5為例如1 μm以上。厚度t5亦可為例如1 μm以上。厚度t5又可為例如4 μm以上。厚度t5為例如厚度t1之5倍以上。
於實施形態中，例如，於包含交替積層之較薄之磁性層及較薄之非磁性層之多層構件10M，積層有較厚之磁性構件15。例如，磁性構件15之沿第1方向之厚度t5為多層構件10M之沿第1方向之厚度t0之1/2以上。
藉由此種構成，知道可獲得超出自使用多層構件10M或磁性構件15之各者時之衰減特性能推定之程度之衰減特性。
以下，對本申請案之發明者所進行之實驗進行說明。於實驗中，製作試料SP01、SP02、SP03、SP04及SP05。
於試料SP01中，設置一組磁性層11及非磁性層12。於1組中，磁性層11係厚度(第1厚度t1)為100 nm之NiFeCuMo層。於1組中，非磁性層12係厚度(第2厚度t2)為100 nm之Cu層。包含1層磁性層11及1層非磁性層12之組之數目Ns為10。試料SP01對應於多層構件10M。
於試料SP02中，設置一組磁性層11及非磁性層12。於1組中，磁性層11係厚度(第1厚度t1)為50 nm之NiFeCuMo層。於1組中，非磁性層12係厚度(第2厚度t2)為5 nm之Ta層。包含1個磁性層11及1個非磁性層12之組之數目Ns為37。試料SP02對應於多層構件10M。
於試料SP03中，作為電磁波衰減體，使用厚度為2 μm之NiFeCuMo層。於試料SP03中，僅設置磁性層，而未設置非磁性層。試料SP03對應於磁性構件15。
於試料SP04中，於上述試料SP01所對應之多層構件10M上，進而設置有與試料SP03對應之磁性構件15(厚度為2 μm之NiFeCuMo層)。試料SP01所含之非磁性層12(厚度為100 nm之Cu層)與磁性構件15之NiFeCuMo層相接。
於試料SP05中，與上述試料SP02對應之多層構件10M上，進而設置有與試料SP03對應之磁性構件15(厚度為2 μm之NiFeCuMo層)。試料SP02所含之非磁性層12(厚度為5 nm之Ta層)與磁性構件15之NiFeCuMo層相接。
電磁波81入射至該等試料時，測定自試料出射之電磁波81之強度。
圖2及圖3係例示電磁波衰減體之特性之圖表。 該等圖之縱軸係入射之電磁波81之頻率為100 MHz時之透射特性T1(dB)。透射特性T1較低(絕對值較大)與入射至電磁波衰減體之電磁波81之衰減程度較大對應。期望透射特性T1較低(絕對值較大)。
如圖2所述，於多層構件10M所對應之試料SP01中，透射特性T1為-16.2 dB。於磁性構件15所對應之試料SP03中，透射特性T1為-0.1 dB。於包含多層構件10M及磁性構件15之試料SP04中，透射特性T1為-17.6 dB。
於圖2中，亦記載有藉由僅將試料SP01之透射特性T1、及試料SP03之透射特性T1相加之計算而導出之計算結果CP13。於計算時，未考慮多層構件10M與磁性構件15間之相互作用等。於計算結果CP13中，透射特性T1為-16.2 dB。
如既說明般，試料SP04中之透射特性T1為-17.6 dB，明顯低於計算結果CP13中之-16.2 dB低(絕對值較大)。
如圖3所示，與多層構件10M對應之試料SP02中，透射特性T1為-3.5 dB。如既說明般，與磁性構件15對應之試料SP03中，透射特性T1為-0.1 dB。於包含多層構件10M及磁性構件15之試料SP05中，透射特性T1為-8.3 dB。
於圖3中，亦記載有藉由僅將試料SP02之透射特性T1、及試料SP03之透射特性T1相加之計算而導出之計算結果CP23。於計算時，未考慮多層構件10M與磁性構件15間之相互作用等。於計算結果CP23中，透射特性T1為-3.8 dB。
如既說明般，試料SP05中之透射特性T1為-8.3 dB，明顯低於計算結果CP23中之-3.8 dB低(絕對值較大)。
於實施形態中，採用試料SP04或SP05等之構成。藉此，可獲得較低(絕對值較大)之透射特性T1。根據實施形態，可提供能夠提高電磁波之衰減特性之電磁波衰減體。
根據圖2及圖3所示之結果，認為於包含多層構件10M及磁性構件15之構成中，產生了自多層構件10M對磁性構件15之影響、或自磁性構件15對多層構件10M之影響。
圖4(a)及圖4(b)係例示第1實施形態之電磁波衰減體之模式性剖視圖。 如圖4(a)所示，於包含薄的磁性層11及薄的非磁性層12之多層構件10M上，設置有厚的磁性構件15。複數層磁性層11之1者包含第3晶粒gr3。由於磁性層11薄，故第3晶粒gr3之尺寸d3(例如粒徑)相對較小。尺寸為沿X-Y平面之長度。例如，第3晶粒gr3之尺寸d3之平均值為40 nm以下。
於此種多層構件10M上，設置有磁性構件15。磁性構件15由於厚的關係，在堆積磁性構件15之膜之同時，磁性構件15所含之晶粒之尺寸變大。
例如，磁性構件15包含第1構件區域15ra及第2構件區域15rb。第1構件區域15ra於第1方向(Z軸方向)上，位於第2構件區域15rb與多層構件10M之間。第1構件區域15ra為多層構件10M側之區域(下側區域)。第2構件區域15rb為相反側之區域(上側區域)。
第1構件區域15ra包含複數個第1晶粒gr1。第2構件區域15rb包含複數個第2晶粒gr2。複數個第1晶粒gr1之尺寸d1之平均值，小於複數個第2晶粒gr2之尺寸d2之平均值。
例如，磁性構件15包含第1構件面15fa及第2構件面15fb。第1構件面15fa於第1方向(Z軸方向)上，位於第2構件面15fb與多層構件10M之間。第1構件面15fa包含複數個第1晶粒gr1。第2構件面15fb包含複數個第2晶粒gr2。複數個第1晶粒gr1之尺寸d1之平均值，小於複數個第2晶粒gr2之尺寸d2之平均值。
認為藉由於包含薄的磁性層11之多層構件10M上設置磁性構件15，來使磁性構件15所含之第3晶粒gr3之尺寸d3，於多層構件10M之附近(例如第1構件區域15ra)變得特別小。
認為於多層構件10M之附近，若第3晶粒gr3之尺寸d3小，則於第3晶粒gr3與磁性層11間產生之層間之靜磁相互作用會變大。
一般而言，交換耦合相互作用使強磁性體中之旋轉方向一致。於磁性體為多晶體之情形時，該交換耦合相互作用於晶界處變小或變為零。因此，將交流磁場施加於多晶體之磁性體時，實質上旋轉皆以晶粒為1個單位進行歲差運動。由於晶粒之尺寸小，進行該動態行為之單位便會變小，例如，靜磁相互作用等會變得更強。藉此，認為例如易於提高電磁波之衰減特性。
再者，如圖4(b)所示，於磁性層11包含凹凸之情形時，認為例如於凸部與第3晶粒gr3間產生之靜磁相互作用會變大。
例如，複數層磁性層11之1者包含與複數層非磁性層12之1者對向之第1磁性層面11fa。第1磁性層面11fa包含第1頂部11pp及第1底部11dp。第1頂部11pp與第1底部11dp間之沿第1方向(Z軸方向)之距離dz為10 nm以上。距離dz對應於凹凸之高度(深度)。距離dz亦可為50 nm以上。
例如，第1磁性層面11fa包含第1頂部11pp、第2頂部11pq及第1底部11dp。第1底部11dp在與第1方向(Z軸方向)交叉之第2方向De2之位置位於第1頂部11pp在第2方向De之位置、與第2頂部11pq在第2方向De2之位置之間。複數層非磁性層12之1者之至少一部分於第2方向De2上，位於第1頂部11pp與第2頂部11pq之間。
認為藉由使磁性層11包含此種凹凸，而於例如凸部(包含第1頂部11pp之部分)之磁化11pm、與磁性構件15之磁化15pm間產生較大之靜磁相互作用。
認為藉由使磁性構件15之裸晶(例如第1裸晶gr1)之尺寸d1較小，可使磁化11pm與磁化15pm間之靜磁相互作用更大。
認為此種相互作用產生於多層構件10M與磁性構件15之間。藉此，如圖2及圖3所說明，認為於試料SP04及試料SP05中，可獲得較低(絕對值較大)之透射特性T1。
圖5(a)及圖5(b)係例示參考例之電磁波衰減體之模式性剖視圖。如圖5(a)所示，於參考例之電磁波衰減體19中，於非磁性層13之上設置有磁性構件15。非磁性層13為例如較厚之Cu層。非磁性層13為通常之基底層。如圖5(a)所示，非磁性層13之裸晶gr4較大。因此，磁性構件15之裸晶gr5亦相對較大。認為由於裸晶較大，故電磁波81之衰減特性之提高不夠充分。
如圖5(b)所示，於非磁性層13具有凹凸之情形，靜磁相互作用可能於磁性構件15之非磁性層13之附近區域r1發揮作用。然而，認為由於裸晶gr5較大，故靜磁相互作用被平均化，使得靜磁相互作用變小。與自非磁性層13離開之區域r2中，靜磁相互作用實質上消失。因此，認為電磁波之衰減特性之提高不夠充分。
先前不知道將多層構件10M與磁性構件15組合時可獲得之特別特性(參照圖2及圖3)。例如，認為藉由圖5(a)及圖5(b)所說明之效果，可獲得此種特性。
於實施形態中，磁性層11之厚度t1較佳與磁性構件15之厚度t5相比足夠薄。例如，複數層磁性層11之1者之沿第1方向之厚度t1為磁性構件15之沿第1方向之厚度t5之1/5以下。
於實施形態中，非磁性層12之厚度t2較佳與磁性構件15之厚度t5相比足夠薄。例如，複數層非磁性層12之1者之沿第1方向之厚度t2為磁性構件15之沿第1方向之厚度t5之1/5以下。
圖6係例示第1實施形態之電磁波衰減體之模式性俯視圖。 圖6中，為便於觀察圖式，使複數層之位置移位而描繪。如圖6所示，複數層磁性層11之各者之至少一部分具有磁化11pm(易磁化軸)。複數層磁性層11之1者之至少一部分中之磁化方向可與複數層磁性層11之另1者之至少一部分中之磁化方向交叉。藉此，可使具有各種振動面之電磁波有效地衰減。
例如，亦可以施加有磁場之狀態形成複數層磁性層11。藉由將形成複數層磁性層11之1者時施加之磁場方向變更為形成複數個磁性層11之另1者時施加之磁場方向，可獲得複數個方向之易磁化軸。
於實施形態中，如圖6所例示之磁化構造可藉由例如偏光顯微鏡等觀測。
圖7係例示第1實施形態之電磁波衰減體之模式性剖視圖。 圖7係例示有複數層磁性層11之1者。如圖7所示，複數層磁性層11之至少1者可包含複數層磁性膜11f、及複數層非磁性膜12f。複數層磁性膜11f及複數層非磁性膜12f沿第1方向(Z軸方向)交替設置。複數層非磁性膜12f例如可為絕緣性亦可為導電性。例如，自複數層磁性膜11f之1者朝向複數層磁性膜11f之另1者之方向沿第1方向(Z軸方向)。複數層非磁性膜12f之1者位於複數層磁性膜11f之1者、及複數層磁性膜11f之另1者之間。例如，複數層磁性膜11f沿第1方向排列。例如，複數層非磁性膜12f沿第1方向排列。
複數層磁性膜11f之1者之沿第1方向之厚度t3厚於複數層非磁性膜12f之1者之沿第1方向之厚度t4。厚度t4為例如0.5 nm以上且7 nm以下。
複數層非磁性膜12f作為例如基底層發揮功能。藉由於複數層非磁性膜12f之1者上形成複數層磁性膜11f之1者，可於例如複數層磁性膜11f之1者獲得良好之軟磁性特性。例如，於複數層磁性膜11f中，容易形成適當之磁區或適當之磁壁區域。例如，可容易獲得較高之衰減效果。
複數層磁性膜11f之至少1者之至少一部分包含選自由Co、Ni及Fe組成之群之至少1者。例如，複數層磁性膜11f之1者為軟磁性膜。
複數層非磁性膜12f之至少1者之至少一部分包含選自由Cu、Ta、Ti、W、Mo、Nb及Hf組成之群之至少1者。複數層非磁性膜12f之至少1者為例如Cu膜。
複數層磁性層11之至少1者之至少一部分包含選自由Co、Ni及Fe組成之群之至少1者。複數層磁性層11之1者為例如軟磁性層。複數層磁性層11之至少1者之至少一部分亦可進而包含選自由Cu、Mo及Cr組成之群之至少1者。
複數層磁性層11之至少1者之至少一部分亦可包含Fe100-x1-x2 αx1 Nx2 。α包含例如選自由Zr、Hf、Ta、Nb、Ti、Si及Al組成之群之至少1者。組成比x1為例如0.5原子百分比以上且10原子百分比以下。組成比x2為例如0.5原子百分比以上且8原子百分比以下。
複數層磁性層11之至少1者之至少一部分亦可包含例如NiFe、CoFe、FeSi、FeZrN、或FeCo等。複數層磁性層11之至少1者之至少一部分亦可包含例如非晶合金。
複數層非磁性層12之至少1者之至少一部分亦可包含選自由Cu、Al、Ni、Cr、Mn、Mo、Zr及Si組成之群之至少1者。
(第2實施形態) 圖8(a)～圖8(d)係例示第2實施形態之電子裝置之模式圖。圖8(a)係立體圖。圖8(b)係圖8(a)之A1-A2線剖視圖。圖8(c)係圖8(a)之B1-B2線剖視圖。圖8(d)係自圖8(a)之箭頭AA觀察之俯視圖。圖1(a)或圖1(b)對應於圖8(b)之C1-C2線剖面。
如圖8(a)所示，第2實施形態之電子裝置110包含電子元件50及電磁波衰減體10。於該例中，進而設置有基板60。電磁波衰減體10覆蓋電子元件50之至少一部分。電子元件50為例如半導體元件。
如圖8(b)所示，於該例中，電子元件50包含半導體晶片50c、絕緣部50i及配線50w。於該例中，於基板60中，設置有電極50e、基板連接部50f及連接部58。配線50w將半導體晶片50c之一部分與電極50e電性連接。藉由基板連接部50f將電極50e與連接部58電性連接。基板連接部50f貫通基板60。連接部58作為半導體晶片50c之輸入輸出部發揮功能。連接部58亦可為例如端子。於半導體晶片50c之周圍設置有絕緣部50i。絕緣部50i包含例如樹脂及陶瓷等之至少任一者。藉由絕緣部50i保護半導體晶片50c。
電子元件50包含例如運算電路、控制電路、記憶電路、開關電路、信號處理電路及高頻電路之至少任一者。
電磁波衰減體10之基體10s(參照圖1(a))可為例如電子元件50。電磁波衰減體10之基體10s亦可為例如絕緣部50i。
如圖8(b)所例示，於該例中，電磁波衰減體10與設置於基板60之端子50t電性連接。電磁波衰減體10經由端子50t被設定為固定之電位(例如接地電位)。電磁波衰減體10使例如自電子元件50放射之電磁波衰減。電磁波衰減體10作為例如屏蔽件發揮功能。
如圖8(a) ～圖8(c)所示，電磁波衰減體10包含面狀部分10p、及第1～第4側面部分10a～10d。自電子元件50朝向電磁波衰減體10之面狀部分10p之方向沿第1方向D1(例如Z軸方向)。
如圖8(b)及圖8(c)所示，於第1方向D1上，電子元件50位於面狀部分10p與基板60之間。
如圖8(c)及圖8(d)所示，於X軸方向上，電子元件50位於第1側面部分10a與第3側面部分10c之間。
如圖8(b)及圖8(d)所示，於Y軸方向上，電子元件50位於第2側面部分10b與第4側面部分10d之間。
藉由使用第1實施形態所說明之電磁波衰減體10，可有效地衰減例如200 MHz以下之低頻率區域之電磁波。可提供一種能夠提高電磁波之衰減特性之電子裝置。
例如，可抑制電子元件50中產生之電磁波出射至外部。可抑制來自外部之電磁波到達電子元件50。於電子元件50中，容易獲得穩定之動作。
面狀部分10p亦可為例如實質性之四邊形(包含平行四邊形、長方形或正方形)。
圖9(a)～圖9(d)係例示第2實施形態之電子裝置之一部分之模式性剖視圖。 如圖9(a)所示，電磁波衰減體10之第1側面部分10a包含複數層磁性層11及複數層非磁性層12。第1側面部分10a中之複數層磁性層11及複數層非磁性層12之積層方向為第3方向D3。
如圖9(b)所示，電磁波衰減體10之第2側面部分10b包含複數層磁性層11及複數層非磁性層12。第2側面部分10b中之複數層磁性層11及複數層非磁性層12之積層方向為第2方向D2。
如圖9(c)所示，電磁波衰減體10之第3側面部分10c包含複數層磁性層11及複數層非磁性層12。第3側面部分10c中之複數層磁性層11及複數層非磁性層12之積層方向為第3方向D3。
如圖9(d)所示，電磁波衰減體10之第4側面部分10d包含複數層磁性層11及複數層非磁性層12。第4側面部分10d中之複數層磁性層11及複數層非磁性層12之積層方向為第2方向D2。
第1～第4側面部分10a～10d各自所含之磁性層11亦可與面狀部分10p所含之磁性層11連接。第1～第4側面部分10a～10d各自所含之非磁性層12亦可與面狀部分10p所含之非磁性層12連接。
如此，實施形態之電子裝置110包含第1實施形態之電磁波衰減體10、及電子元件50。例如，自電子元件50朝向電磁波衰減體10之方向為第1方向(Z軸方向)。
例如，電磁波衰減體10包含複數個區域(或複數個部分)。電子元件50之至少一部分設置於複數個區域之間。亦可設置有複數個電磁波衰減體10。複數個電磁波衰減體10對應於例如面狀部分10p及第1～第4側面部分10a～10d。例如，電子元件50之至少一部分亦可設置於複數個電磁波衰減體10之間。
圖10～圖15係例示第2實施形態之電子裝置之模式性剖視圖。 如圖10所示，實施形態之電子裝置111包含電磁波衰減體10、及複數個電子元件(電子元件51、51B、52、53、53B及53C等)。
於電磁波衰減體10之複數個區域之間，設置有電子元件。亦可於電子元件與電磁波衰減體10之複數個區域之1者之間，設置有絕緣區域(絕緣部41及42等)。亦可於電子元件、與絕緣區域(絕緣部41及42等)之間，設置有樹脂部(樹脂部51I、52I及53I等)。亦可於複數個電子元件之各者，設置有連接構件(連接構件51N、52N及53N等)。例如，亦可藉由連接構件，將電子元件與連接部58電性連接。
亦可如圖11所示之電子裝置112，將連接構件51N埋入至基板55。
亦可如圖12所示之電子裝置113，設置有安裝構件220。安裝構件220包含基板55與電磁波衰減體10。於安裝構件220、與其他之電磁波衰減體10之間，設置有電子元件(電子元件51及51B)。
亦可如圖13所示之電子裝置114，於電子元件51之側面設置電磁波衰減體10。側面與X-Y平面交叉。
亦可如圖14所示之電子裝置115，以連續包圍複數個電子元件(電子元件51及52)之方式，設置電磁波衰減體10。
如圖15所示之電子裝置116，複數個電子元件之1者(電子元件51)，設置於電磁波衰減體10之複數個區域之間。複數個電子元件之另1者(電子元件52)，亦可不設置於電磁波衰減體10之複數個區域之間。
藉由電子裝置111～116，亦可提供一種能夠提高電磁波之衰減特性之電子裝置。
實施形態亦可應用於例如EMC(ElectroMagnetic Compatibility：電磁相容)用之電磁波衰減體及電子裝置。
實施形態可包含以下之構成(例如技術方案)。 (構成1) 一種電磁波衰減體，其具備： 多層構件；及 磁性構件；且 上述多層構件包含複數層磁性層、及導電性之複數層非磁性層， 自上述複數層磁性層之1者朝向上述複數層磁性層之另1者之方向，係沿著自上述多層構件朝向上述磁性構件之第1方向， 上述複數層非磁性層之1者，位於上述複數層磁性層之上述1者、與上述複數層磁性層之上述另1者之間， 上述磁性構件之沿上述第1方向之厚度，為上述多層構件之沿上述第1方向之厚度之1/2以上。
(構成2) 如構成1記載之電磁波衰減體，其中上述磁性構件與上述多層構件相接。
(構成3) 如構成1或2記載之電磁波衰減體，其中上述複數層非磁性層之另1者與上述磁性構件相接。
(構成4) 如構成1或2記載之電磁波衰減體，其中上述複數層磁性層之上述1者與上述磁性構件相接。
(構成5) 如構成1～4中任1者記載之電磁波衰減體，其中上述磁性構件之沿上述第1方向之上述厚度為上述複數層磁性層之上述1者之沿上述第1方向之厚度之5倍以上。
(構成6) 如構成1～5中任1者記載之電磁波衰減體，其中上述複數層非磁性層之上述1者之沿上述第1方向之厚度為上述磁性構件之沿上述第1方向之上述厚度之1/5以下。
(構成7) 如構成1～6中任1者記載之電磁波衰減體，其中上述磁性構件包含第1構件區域及第2構件區域，且上述第1構件區域於上述第1方向上位於上述第2構件區域與上述多層構件之間， 上述第1構件區域包含複數個第1裸晶， 上述第2構件區域包含複數個第2裸晶， 上述複數個第1裸晶之尺寸之平均值小於上述複數個第2裸晶之尺寸之平均值。
(構成8) 如構成1～6中任1者記載之電磁波衰減體，其中上述磁性構件包含第1構件面及第2構件面，上述第1構件面於上述第1方向上位於上述第2構件面與上述多層構件之間，且 上述第1構件面包含複數個第1裸晶， 上述第2構件面包含複數個第2裸晶， 上述複數個第1裸晶之尺寸之平均值小於上述複數個第2裸晶之尺寸之平均值。
(構成9) 如構成1～8中任1者記載之電磁波衰減體，其中上述複數層磁性層之上述1者包含第3裸晶，且 上述第3裸晶之尺寸之平均值為40 nm以下。
(構成10) 如構成1～9中任1者記載之電磁波衰減體，其中上述複數層磁性層之上述1者包含與上述複數層非磁性層之上述1者對向之第1磁性層面，且 上述第1磁性層面包含第1頂部與第1底部， 上述第1頂部與上述第1底部間之沿上述第1方向之距離為10 nm以上。
(構成11) 如構成1～9中任1者記載之電磁波衰減體，其中上述複數層磁性層之上述1者包含與上述複數層非磁性層之上述1者對向之第1磁性層面，且 上述第1磁性層面包含第1頂部、第2頂部及第1底部， 上述第1底部在與上述第1方向交叉之第2方向之位置位於上述第1頂部在上述第2方向之位置、與上述第2頂部在上述第2方向之位置之間，上述複數層非磁性層之上述1者之至少一部分於上述第2方向上位於上述第1頂部與上述第2頂部之間。
(構成12) 如構成1～5中任1者記載之電磁波衰減體，其中上述複數層磁性層之上述1者包含複數層磁性膜、及複數層非磁性膜，且 自上述複數層磁性膜之1者朝向上述複數層磁性膜之另1者之方向沿上述第1方向， 上述複數層非磁性膜之1者位於上述複數層磁性膜之上述1者、與上述複數層磁性膜之上述另1者之間， 上述複數層磁性膜之上述1者之沿上述第1方向之厚度厚於上述複數層非磁性膜之上述1者之沿上述第1方向之厚度， 上述厚度為0.5 nm以上且7 nm以下。
(構成13) 如構成12記載之電磁波衰減體，其中上述複數層非磁性膜之上述至少1者之至少一部分包含選自由Cu、Ta、Ti、W、Mo、Nb及Hf組成之群中至少1者。
(構成14) 如構成12或13記載之電磁波衰減體，其中上述複數層磁性膜之上述至少1者之至少一部分包含選自由Co、Ni及Fe組成之群之至少1者。
(構成15) 如構成1～14中任1者記載之電磁波衰減體，其中上述複數層磁性層之上述1者之至少一部分包含選自由Co、Ni及Fe組成之群之至少1者。
(構成16) 如構成15記載之電磁波衰減體，其中上述複數層磁性層之上述1者之上述至少一部分進而包含選自由Cu、Mo及Cr組成之群之至少1者。
(構成17) 如構成1～14中任1者記載之電磁波衰減體，其中上述複數層磁性層之上述1者之至少一部分包含Fe100-x1-x2 αx1 Nx2 ，且 上述α包含選自由Zr、Hf、Ta、Nb、Ti、Si及Al組成之群之至少1者。
(構成18) 如構成1～17中任1者記載之電磁波衰減體，其中上述複數層非磁性層之上述1者之至少一部分進而包含選自由Cu、Al、Ni、Cr、Mn、Mo、Zr、及Si組成之群之至少1者。
(構成19) 如構成1～18中任1者記載之電磁波衰減體，其中上述複數層磁性層之上述1者之至少一部分中之磁化方向與上述複數層磁性層之上述另1者之至少一部分中之磁化方向交叉。
(構成20) 一種電子裝置，其具備： 如構成1～19中任1者記載之電磁波衰減體；及 電子元件。
根據實施形態，可提供一種能夠提高電磁波之衰減特性之電磁波衰減體及電子裝置。
以上，已參照具體例且對本發明之實施形態進行說明。然而，本發明並非限定於該等具體例者。例如，關於電磁波衰減體所含之多層構件、磁性層、非磁性層及磁性構件、以及電子裝置所含之電子元件及半導體晶片等之各要素之具體構成，只要可藉由業者自習知之範圍內適當選擇並同樣地實施本發明，而獲得同樣之效果，皆包含於本發明之範圍內。
又，於技術上可行之範圍內組合各具體例之任意2個以上之要素者，只要包含本發明之主旨，則亦包含於本發明之範圍內。
此外，基於作為本發明之實施形態之上述之電磁波衰減體及電子裝置，業者可適當設計變更並實施而獲得之所有電磁波衰減體及電子裝置，只要包含本發明之主旨，則亦屬於本發明之範圍內。
此外，於本發明之思想範疇內，若為業者，則當可想到各種變更例及修正例，應瞭解該等變更例及修正例亦屬於本發明之範圍內者。
已說明本發明之若干個實施形態，但該等實施形態係作為例而提示者，並未意欲限定發明之範圍。該等新穎之實施形態可以其他各種形態實施，於未脫離發明主旨之範圍內，可進行各種省略、置換、變更。該等實施形態或其等之變化包含於發明之範圍或主旨且包含於專利申請範圍所記載之發明及與其均等之範圍內。
[相關申請案之交叉參考] 本申請案基於2019年1月28日申請之日本專利申請案第2019-012148號而主張優先權，該案之全部內容以引用之方式併入於本文中。
10:電磁波衰減體 10a:第1側面部分 10b:第2側面部分 10c:第3側面部分 10d:第4側面部分 10M:多層構件 10p:面狀部分 10s:基體 11:磁性層 11dp:第1底部 11f:磁性膜 11fa:第1磁性層面 11pm:磁化 11pp:第1頂部 11pq:第2頂部 12:非磁性層 12f:非磁性膜 13:非磁性層 15:磁性構件 15fa:第1構件面 15fb:第2構件面 15pm:磁化 15ra:第1構件區域 15rb:第2構件區域 19:電磁波衰減體 41:絕緣部 42:絕緣部 50:電子元件 50c:半導體晶片 50e:電極 50f:基板連接部 50i:絕緣部 50t:端子 50w:配線 51:電子元件 51B:電子元件 51I:樹脂部 51N:連接構件 52:電子元件 52I:樹脂部 52N:連接構件 53:電子元件 53B:電子元件 53C:電子元件 53I:樹脂部 53N:連接構件 55:基板 58:連接部 60:基板 81:電磁波 110:電子裝置 111:電子裝置 112:電子裝置 113:電子裝置 114:電子裝置 115:電子裝置 116:電子裝置 220:安裝構件 AA:箭頭 A1-A2:線 B1-B2:線 C1-C2:線 CP13:計算結果 CP23:計算結果 D1:第1方向 D2:第2方向 D3:第3方向 d1:尺寸 d2:尺寸 d3:尺寸 De2:第2方向 dz:距離 gr1:第1裸晶 gr2:第2裸晶 gr3:第3裸晶 gr4:裸晶 gr5:裸晶 r1:附近區域 r2:離開之區域 SP01:試料 SP02:試料 SP03:試料 SP04:試料 SP05:試料 T1:透射特性 t0:厚度 t1:厚度 t2:厚度 t3:厚度 t4:厚度 t5:厚度 X:方向 Y:方向 Z:方向
圖1(a)～圖1(c)係例示第1實施形態之電磁波衰減體之模式圖。 圖2係例示電磁波衰減體之特性之圖表。 圖3係例示電磁波衰減體之特性之圖表。 圖4(a)及圖4(b)係例示第1實施形態之電磁波衰減體之模式性剖視圖。 圖5(a)及圖5(b)係例示參考例之電磁波衰減體之模式性剖視圖。 圖6係例示第1實施形態之電磁波衰減體之模式性俯視圖。 圖7係例示第1實施形態之電磁波衰減體之模式性剖視圖。 圖8(a) ～圖8(d)係例示第2實施形態之電子裝置之模式圖。 圖9(a) ～圖9(d)係例示第2實施形態之電子裝置之一部分之模式性剖視圖。 圖10係例示第2實施形態之電子裝置之模式性剖視圖。 圖11係例示第2實施形態之電子裝置之模式性剖視圖。 圖12係例示第2實施形態之電子裝置之模式性剖視圖。 圖13係例示第2實施形態之電子裝置之模式性剖視圖。 圖14係例示第2實施形態之電子裝置之模式性剖視圖。 圖15係例示第2實施形態之電子裝置之模式性剖視圖。
10:電磁波衰減體
10M:多層構件
10s:基體
11:磁性層
12:非磁性層
15:磁性構件
81:電磁波
t0:厚度
t1:厚度
t2:厚度
t5:厚度
X:方向
Y:方向
Z:方向

Claims (19)

  1. 一種電磁波衰減體，其包含：多層構件；及磁性構件；且上述多層構件包含複數層磁性層、及導電性之複數層非磁性層，自上述複數層磁性層之1者朝向上述複數層磁性層之另1者之方向，係沿著自上述多層構件朝向上述磁性構件之第1方向，上述複數層非磁性層之1者，位於上述複數層磁性層之上述1者、與上述複數層磁性層之上述另1者之間，上述磁性構件之沿上述第1方向之厚度，為上述多層構件之沿上述第1方向之厚度之1/2以上，上述磁性構件與上述多層構件相接。
  2. 如請求項1之電磁波衰減體，其中上述複數層非磁性層之另1者與上述磁性構件相接。
  3. 如請求項1之電磁波衰減體，其中上述複數層磁性層之上述1者與上述磁性構件相接。
  4. 如請求項1之電磁波衰減體，其中上述磁性構件之沿上述第1方向之上述厚度，為上述複數層磁性層之上述1者之沿上述第1方向之厚度之5倍以上。
  5. 如請求項1之電磁波衰減體，其中上述複數層非磁性層之上述1者之沿上述第1方向之厚度，為上述磁性構件之沿上述第1方向之上述厚度之1/5以下。
  6. 如請求項1之電磁波衰減體，其中上述磁性構件包含第1構件區域及第2構件區域，且上述第1構件區域於上述第1方向上位於上述第2構件區域與上述多層構件間，上述第1構件區域包含複數個第1晶粒，上述第2構件區域包含複數個第2晶粒，上述複數個第1晶粒之尺寸之平均值，小於上述複數個第2晶粒之尺寸之平均值。
  7. 如請求項1之電磁波衰減體，其中上述磁性構件包含第1構件面及第2構件面，上述第1構件面於上述第1方向上位於上述第2構件面與上述多層構件間；且上述第1構件面包含複數個第1晶粒；上述第2構件面包含複數個第2晶粒；上述複數個第1晶粒之尺寸之平均值，小於上述複數個第2晶粒之尺寸之平均值。
  8. 如請求項1之電磁波衰減體，其中上述複數層磁性層之上述1者包含第3晶粒，且 上述第3晶粒之尺寸之平均值為40nm以下。
  9. 如請求項1之電磁波衰減體，其中上述複數層磁性層之上述1者，包含與上述複數層非磁性層之上述1者對向之第1磁性層面，且上述第1磁性層面包含第1頂部與第1底部，上述第1頂部與上述第1底部間之沿上述第1方向之距離為10nm以上。
  10. 如請求項1之電磁波衰減體，其中上述複數層磁性層之上述1者，包含與上述複數層非磁性層之上述1者對向之第1磁性層面，且上述第1磁性層面包含第1頂部、第2頂部及第1底部，上述第1底部在與上述第1方向交叉之第2方向之位置，位於上述第1頂部在上述第2方向之位置、與上述第2頂部在上述第2方向之位置之間，上述複數層非磁性層之上述1者之至少一部分，於上述第2方向上，位於上述第1頂部與上述第2頂部之間。
  11. 如請求項1之電磁波衰減體，其中上述複數層磁性層之上述1者包含複數層磁性膜、及複數層非磁性膜，且自上述複數層磁性膜之1者朝向上述複數層磁性膜之另1者之方向，係沿著上述第1方向，上述複數層非磁性膜之1者，位於上述複數層磁性膜之上述1者、與上述複數層磁性膜之上述另1者之間，上述複數層磁性膜之上述1者之沿上述第1方向之厚度，厚於上述複 數層非磁性膜之上述1者之沿上述第1方向之厚度，上述厚度為0.5nm以上且7nm以下。
  12. 如請求項11之電磁波衰減體，其中上述複數層非磁性膜之上述1者之至少一部分，包含選自由Cu、Ta、Ti、W、Mo、Nb及Hf組成之群之至少1者。
  13. 如請求項11之電磁波衰減體，其中上述複數層磁性膜之上述1者之至少一部分，包含選自由Co、Ni及Fe組成之群之至少1者。
  14. 如請求項1之電磁波衰減體，其中上述複數層磁性層之上述1者之至少一部分，包含選自由Co、Ni及Fe組成之群之至少1者。
  15. 如請求項14之電磁波衰減體，其中上述複數層磁性層之上述1者之上述至少一部分，進而包含選自由Cu及Mo組成之群之至少1者。
  16. 如請求項1之電磁波衰減體，其中上述複數層磁性層之上述1者之至少一部分包含Fe100-x1-x2αx1Nx2，且上述α包含選自由Zr、Hf、Ta、Nb、Ti、Si及Al組成之群之至少1者。
  17. 如請求項1之電磁波衰減體，其中上述複數層非磁性層之上述1者之至少一部分，進而包含選自由Cu、Al、Ni、Cr、Mn、Mo、Zr、及Si組 成之群之至少1者。
  18. 如請求項1之電磁波衰減體，其中上述複數層磁性層之上述1者之至少一部分中之磁化方向，與上述複數層磁性層之上述另1者之至少一部分中之磁化方向交叉。
  19. 一種電子裝置，其包含：如請求項1之電磁波衰減體；及電子元件。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7325964B2 (ja) * 2019-01-11 2023-08-15 株式会社東芝 電磁波減衰体及び電子装置
US11710707B2 (en) 2020-03-26 2023-07-25 Shibaura Mechatronics Corporation Electromagnetic wave attenuator, electronic device, film formation apparatus, and film formation method
CN112768859A (zh) * 2020-12-14 2021-05-07 北京无线电计量测试研究所 一种衰减器

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI340623B (en) * 2003-03-17 2011-04-11 Kajima Corp A magnetic shield structure having openings and a magnetic material frame therefor
CN104253209A (zh) * 2013-06-25 2014-12-31 瑞萨电子株式会社 磁屏蔽、半导体器件和半导体封装
TWI480672B (zh) * 2009-03-30 2015-04-11 Carestream Health Inc 可攜式偵測器之磁場屏蔽
CN108182958A (zh) * 2012-10-11 2018-06-19 海德威科技公司 用于多层磁性材料的改良式晶种层

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61237500A (ja) 1985-04-13 1986-10-22 日立金属株式会社 電磁シ−ルド材料
JPS62256498A (ja) 1986-04-30 1987-11-09 川崎製鉄株式会社 電磁波シ−ルド効果に優れた複合金属薄帯
JPH02172299A (ja) 1988-12-23 1990-07-03 Mitsubishi Rayon Co Ltd シールド装置の製造方法
JPH06125190A (ja) * 1992-10-13 1994-05-06 Hitachi Metals Ltd 磁気シールドケース及びその中に収納された電子装置
KR950034083A (ko) * 1994-02-10 1995-12-26 오가 노리오 자기헤드
JPH0836717A (ja) 1994-07-26 1996-02-06 Nec Corp 磁気抵抗効果ヘッド
JP2001344713A (ja) * 2000-05-29 2001-12-14 Fujitsu Ltd 薄膜磁気ヘッドの製造方法と薄膜磁気ヘッド
JP2003023286A (ja) 2001-07-05 2003-01-24 Showa Electric Wire & Cable Co Ltd 電波吸収材料
FI20020025A0 (fi) 2002-01-08 2002-01-08 4 D Neuroimaging Oy Komposiittiseinõrakenne parannetun magneettisuojauksen aikaansaamiseksi
JP2004303825A (ja) * 2003-03-28 2004-10-28 Tdk Corp 積層軟磁性部材、電子機器
JP2007317304A (ja) * 2006-05-25 2007-12-06 Fujitsu Ltd 磁気記録媒体および磁気記憶装置
JP2008287829A (ja) * 2007-05-21 2008-11-27 Toshiba Corp 垂直磁気記録媒体
JP5377015B2 (ja) * 2009-03-19 2013-12-25 昭和電工株式会社 磁気記録媒体
SG165294A1 (en) * 2009-03-30 2010-10-28 Wd Media Singapore Pte Ltd Perpendicular magnetic recording medium and method of manufacturing the same
JP5546895B2 (ja) * 2009-04-30 2014-07-09 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2012033764A (ja) 2010-07-30 2012-02-16 Toshiba Corp 電磁シールドシートとその製造方法
JP2012038807A (ja) 2010-08-04 2012-02-23 Toshiba Corp 電磁シールドシート
JP2013153041A (ja) 2012-01-25 2013-08-08 Nec Tokin Corp ノイズ抑制構造体
JP5829562B2 (ja) 2012-03-28 2015-12-09 ルネサスエレクトロニクス株式会社 半導体装置
US9142226B2 (en) * 2012-06-29 2015-09-22 Seagate Technology Llc Thin film with tuned grain size
JP6125190B2 (ja) 2012-10-22 2017-05-10 ドーエイ外装有限会社 床用目地装置
JP2017143210A (ja) 2016-02-12 2017-08-17 住友ベークライト株式会社 電子部品封止体の製造方法、電子装置の製造方法
KR101772871B1 (ko) * 2016-07-11 2017-08-30 주식회사 두산 안테나 모듈 형성용 복합기판 및 이의 제조방법
JP6839985B2 (ja) * 2017-01-11 2021-03-10 株式会社オータマ 磁気シールド部材、磁気シールド部材の製造方法及び磁気シールドパネル
JP6767922B2 (ja) 2017-05-16 2020-10-14 株式会社東芝 半導体装置
JP6921691B2 (ja) 2017-09-13 2021-08-18 株式会社東芝 半導体装置
JP7325964B2 (ja) * 2019-01-11 2023-08-15 株式会社東芝 電磁波減衰体及び電子装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI340623B (en) * 2003-03-17 2011-04-11 Kajima Corp A magnetic shield structure having openings and a magnetic material frame therefor
TWI480672B (zh) * 2009-03-30 2015-04-11 Carestream Health Inc 可攜式偵測器之磁場屏蔽
CN108182958A (zh) * 2012-10-11 2018-06-19 海德威科技公司 用于多层磁性材料的改良式晶种层
CN104253209A (zh) * 2013-06-25 2014-12-31 瑞萨电子株式会社 磁屏蔽、半导体器件和半导体封装

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