KR20210002325A - 자기 차폐 층을 가진 디바이스 및 방법 - Google Patents

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Abstract

MRAM(magnetoresistive random-access memory) 칩과 같은 자기 감응 반도체 칩이 자기 차폐 층에 의해 자기 간섭으로부터 차폐되는 디바이스 및 방법이 제공된다. 디바이스는 외주 표면을 규정하는 하우징을 포함한다. 반도체 칩은 하우징 내에 배치되고, 반도체 칩은 하우징의 외부 표면으로부터 이격되어 있다. 자기 차폐 층은 5 mm 미만의 거리만큼 반도체 칩으로부터 이격되어 있다.

Description

자기 차폐 층을 가진 디바이스 및 방법{DEVICES AND METHODS HAVING MAGNETIC SHIELDING LAYER}
자석 등에 의해 발생될 수 있는 자기장이 존재하는 경우, 일부 전기 디바이스는 작동 문제 및 일부 경우 고장을 경험할 수 있다. 예를 들어, 외부 자기장은 판독 또는 기록 실패를 초래할 수 있는 자성 감응 칩 또는 디바이스에서의 동작 윈도우 시프트 또는 스토리지 데이터 에러를 초래할 수 있다.
본 개시의 양태는 첨부 도면을 참조하여 이하의 상세한 설명으로부터 가장 잘 이해된다. 이 산업에서의 표준 관행(standard practice)에 따라 다양한 피쳐(feature)들은 비례적으로 도시되어 있지 않다는 것을 언급한다. 실제로, 다양한 피쳐의 치수는 논의의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1a는, 일부 실시형태에 따른, 자기 차폐 층을 가진 디바이스를 개략적으로 예시하는 단면도이다.
도 1b는, 일부 실시형태에 따른, 도 1a에 도시된 디바이스의 자기 차폐 층 및 반도체 칩의 상대적 위치 결정을 개략적으로 예시하는 상면도이다.
도 2a는, 일부 실시형태에 따른, 3층 구조체를 가진 자기 차폐 층을 예시하는 단면도이다.
도 2b는, 일부 실시형태에 따른, 다층 구조체를 가진 자기 차폐 층을 예시하는 단면도이다.
도 3은, 일부 실시형태에 따른, 자기 차폐 층의 투자율(magnetic permeability)이 변할 때, 자속 밀도의 변화를 예시하는 그래프이다.
도 4는, 일부 실시형태에 따른, 자기 차폐 층을 가진 전자 디바이스를 개략적으로 예시하는 단면도이다.
도 5 내지 도 10은, 일부 실시형태에 따른, 다수의 상이한 위치 또는 어레인지먼트로 배치된 자기 차폐 층을 가진 전자 디바이스를 개략적으로 예시하는 단면도이다.
도 11은, 일부 실시형태에 따른, 비차폐 디바이스 및 자기 차폐 층을 포함하는 디바이스에 대한 자기장으로 인한 비트 에러율의 실험 결과를 예시하는 그래프이다.
도 12는, 일부 실시형태에 따른, 자기 차폐 층을 가진 전자 디바이스를 제조하는 방법을 예시하는 플로우차트이다.
이하의 설명은 제공된 본 발명의 주제(subject matter)의 상이한 피쳐를 구현하기 위한 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 개시를 간략화하기 위해 콤포넌트 및 어레인지먼트의 특정 실시예가 이하 개시된다. 물론, 이것은 단지 예시이며, 한정을 의도하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피쳐 상에서 또는 그 위에서의 제1 피쳐의 형성은, 제1 및 제2 피쳐가 형성되어 직접 접촉하는 실시형태를 포함할 수 있고, 제1 및 제2 피쳐가 직접 접촉하지 않도록 제1 및 제2 피쳐 사이에 추가 피쳐가 형성될 수 있는 실시형태를 포함할 수도 있다. 또한, 본 개시는 다양한 실시예에서 도면부호 및/또는 문자가 반복될 수 있다. 이러한 반복은 간략함 및 명확함을 위한 것이고, 그 자체가 다양한 실시형태 및/또는 논의되는 구성 사이의 관계를 나타내는 것은 아니다.
또한, 여기서 "아래", "밑에", "낮은", "높은", "상부의" 등의 공간 관련 용어는 도면에 예시된 바와 같이, 하나의 엘리먼트 또는 다른 엘리먼트에 대한 피쳐(feature)의 관계를 나타내기 위한 설명의 편의를 위해 사용될 수 있다. 공간 관련 용어는 도면에 도시된 배향(orientation)에 대한 사용 또는 동작에 있어서 디바이스의 상이한 배향을 포함하는 것을 의도하고 있다. 장치는 다르게 배향(90도 회전 또는 다른 배향)될 수 있고, 이에 따라 여기서 사용되는 공간 관련 기술어(descriptor)도 마찬가지로 해석될 수 있다.
본 출원은, 자기 차폐 층을 가진 반도체 디바이스, 칩, 또는 패키지 등의 디바이스 및 이러한 디바이스들을 형성하는 방법에 관한 것이다.
다수의 실시형태에서, 본 개시는, 자기장으로 인한 손상으로부터, 반도체 칩과 같은 전기 회로를 보호하기 위해 자기 차폐 층이 제공되는 디바이스 및 방법을 제공한다. 자기 차폐 층은 반도체 칩에 대하여 특히 공간적 배열로 제공될 수 있고, 자기 차폐 층은 외부 자기장에 의해 야기되는 반도체 칩에서의 간섭을 감소시킬 수 있다.
도 1a는, 본 개시의 하나 이상의 실시형태에 따른, 디바이스(10)를 개략적으로 예시하는 단면도이다.
디바이스(10)는 반도체 디바이스 패키지(12) 및 기판(14)을 포함한다. 반도체 디바이스 패키지(12)는 적어도 하나의 반도체 칩(16)을 포함한다. 반도체 칩(16)은, 단결정 실리콘(Si), 비정질 Si, 갈륨 비소(GaAs), 또는 임의의 다른 반도체 물질 등의 반도체 물질 또는 반도체 기판 상에 또는 그 내부에 형성될 수 있는 임의의 전기 회로, 콤포넌트들, 피쳐들 등이 되거나 이것들을 포함할 수 있다.
일부 실시형태에서, 반도체 칩(16)은 자기장에 민감한 자성 감응 칩이다. 예를 들어, 일부 실시형태에서, 반도체 칩(16)은, 자기장이 디바이스(10)에 근접하게 될 때 존재할 수 있는 것과 같이 자기장에 의해 동작에 관하여 영향을 받을 수 있는, 하나 이상의 전기 회로, 콤포넌트, 피쳐 등을 포함한다. 일부 실시형태에서, 반도체 칩(16)은 MRAM(magnetoresistive random-access memory) 칩과 같은 자성 감응 메모리 칩이다. 종래의 랜덤 액세스 메모리(RAM) 칩 기술과 달리, MRAM의 데이터는 전하 또는 전류 흐름으로서의 저장과는 반대로 자기 저장 엘리먼트에 의해 저장된다. 자기 저장 엘리먼트는 얇은 절연 층에 의해 분리된 자화를 유지할 수 있는 2개의 강자성 플레이트로 형성된다. 2개의 플레이트 중 하나는 특정 극성으로 설정된 영구 자석일 수 있고, 다른 플레이트는 데이터를 저장하기 위해 외부 자기장의 적용에 기초하여 변경될 수 있는 가변 자화를 가질 수 있다. MRAM 칩에 자기 저장 엘리먼트를 사용하기 때문에, 이러한 MRAM 칩은 예를 들어 자기가 MRAM 칩에 근접하게 됨으로써 야기되는 외부 자기장의 존재로 인해 의도하지 않은 효과에 특히 민감하다.
일부 실시형태에서, 반도체 칩(16)은 반도체 디바이스 패키지(12) 내에 배치된다. 예를 들어, 반도체 칩 (16)은 봉지재(encapsulant)(18)에 의해 반도체 디바이스 패키지(12) 내에 봉지될 수 있다. 봉지재(18)는 반도체 칩(16) 및 선택적으로 반도체 디바이스 패키지(12) 내의 추가 콤포넌트들을 봉지하기에 적합한 임의의 봉지 물질이 될 수 있다. 일부 실시형태에서, 봉지재(18)는 에폭시 몰드 콤파운드(epoxy mold compound; EPC)가 될 수 있다. 일부 실시형태에서, 봉지재(18)는 전기적 절연 물질 또는 열적 절연 물질로 형성될 수 있다.
다수의 실시형태에서, 기판(14)은 반도체 디바이스 패키지(12)를 지지하기에 적합한 임의의 기판일 수 있다. 예를 들어, 일부 실시형태에서, 반도체 디바이스 패키지(12)는 기판(14)에 기계적으로 커플링된다. 일부 실시형태에서, 기판(14)은 반도체 디바이스 패키지(12)에 예를 들어 반도체 디바이스 패키지(12) 내에 포함된 반도체 칩(16)에 전기적으로 커플링된다. 일부 실시형태에서, 기판(14)은, 반도체 디바이스 패키지(12)의 하나 이상의 대응하는 전기적 콘택트 또는 리드(lead)(미도시)에 기판을 전기적으로 커플링하는 하나 이상의 전기적 콘택트 또는 리드를 가진 인쇄 회로 보드(printed circuit board; PCB)이다. 기판(14)은, 일부 실시형태에서, 기판(14)을 통해 반도체 디바이스 패키지(12)에 전기적으로 커플링될 수 있는 추가 전기 디바이스, 패키지 등에 전기적으로 커플링될 수 있다.
반도체 디바이스 패키지(12)는, 예를 들어 InFO(integrated fan out) 패키지, CoWoS(chip-on-substrate) 패키지, 와이어 본드 패키지, 볼 그리드 어레이 패키지, 플립 칩 패키지, 또는 임의의 다른 타입의 반도체 디바이스 패키지를 포함하는 임의의 타입의 반도체 디바이스 패키지일 수 있다.
자기 차폐 층(20)은 반도체 칩(16)에 근접하여 배치된다. 일부 실시형태에서, 자기 차폐 층(20)은 반도체 디바이스 패키지(12)에 부착된다. 예를 들어, 일부 실시형태에서, 자기 차폐 층(20)은, 도 1a에 도시된 바와 같이, 반도체 디바이스 패키지(12)의 표면(예를 들어, 상부 표면)에 부착될 수 있다. 일부 실시형태에서, 자기 차폐 층(20)은 반도체 디바이스 패키지(12)의 부분(part)으로서 형성될 수 있다. 예를 들어, 자기 차폐 층(20)은, 봉지재(18) 내에 적어도 부분적으로 매립되거나 그렇지 않으면 봉지재(18)에 의해 둘러싸이는 등의 방식으로, 반도체 디바이스 패키지(12) 내에 적어도 부분적으로 형성될 수 있다. 일부 실시형태에서, 자기 차폐 층(20)은 봉지재(18) 자체에 의해 봉지재(18)에 부착될 수 있으며, 예를 들어, 봉지재(18)는 자기 차폐 층(20)을 원하는 위치에 고정 및 유지할 수 있다. 다른 실시형태에서, 자기 차폐 층(20)은 접착 물질 등에 의해 봉지재에 부착될 수 있다.
자기 차폐 층(20)은 예를 들어 디바이스(10)에 근접한 자석에 의해 야기될 수 있는 자기 간섭 등으로부터 반도체 칩(16)을 차폐하는 역할을 한다. 보다 구체적으로, 일부 실시형태에서, 자기 차폐 층(20)은 (예를 들어, 디바이스(10) 근처에 위치된 자석 또는 자기 구조체로부터) 자속을 재지향시키고 반도체 칩(16)과 같은 자기 감지 디바이스들에 대한 자기 간섭을 상당히 감소시키는 역할을 한다.
도 1a에 디바이스(10)가 단일 자기 차폐 층(20)을 갖는 것으로 도시되어 있지만, 일부 실시형태에서, 디바이스(10)는 복수의 자기 차폐 층(20)을 포함할 수 있다. 예를 들어, 반도체 디바이스 패키지(12)의 다수의 표면들 상에 다수의 상이한 방향으로부터 반도체 칩(16)의 향상된 자기 차폐를 제공하는 자기 차폐 층(20)이 제공될 수 있다.
도 1b는, 자기 차폐 층(20) 및 반도체 칩(16)의 상대적 위치 결정을 개략적으로 예시하는 상면도이다. 일부 실시형태에서, 자기 차폐 층(20)은 반도체 칩(16)과 완전히 오버랩된다. 도 1b에 도시된 바와 같이, 자기 차폐 층(20)은 반도체 칩(16)의 면적(예를 들어, 반도체 칩(16)의 표면적 또는 상부 표면에서의 면적)보다 큰 면적(예를 들어, 자기 차폐 층(20)의 표면적 또는 상부 표면에서의 면적)을 가질 수 있다. 예를 들어, 자기 차폐 층(20)의 폭(W1)은 반도체 칩(16)의 폭(W2)보다 클 수 있다. 마찬가지로, 자기 차폐 층(20)의 길이(L1)는 반도체 칩(16)의 길이(L2)보다 클 수 있다.
일부 실시형태에서, 자기 차폐 층(20)의 일부는 도 1b에 도시된 바와 같이 반도체 칩(16)의 외주를 넘어 연장될 수 있다. 도시된 바와 같이, 자기 차폐 층(20)은 반도체 칩(16)의 하나 이상의 측면을 넘어 측방 외측으로 연장될 수 있고, 일부 실시형태에서, 자기 차폐 층(20)은 반도체 칩(16)의 4개의 측면 각각을 넘어 측방 외측으로 연장될 수 있다. 일부 실시형태에서, 자기 차폐 층(20)은 1 mm 이상의 거리만큼 반도체 칩(16)의 외주를 넘어 연장된다. 일부 실시형태에서, 자기 차폐 층(20)은, 화살표(22)로 표시된 바와 같이, 반도체 칩(16)의 외주를 넘어 약 1 mm 내지 약 300 mm 연장된다. 반도체 칩(16)의 외주를 넘어 자기 차폐 층(20)이 연장되는 거리는 원하는 자기 차폐 효과를 제공하기 위해 원하는 바에 빠라 선택될 수 있다. 예를 들어, 반도체 칩(16)의 외주를 넘어 자기 차폐 층(20)이 연장되는 거리를 증가시킴으로써, 자기 차폐 층(20)에 의해 제공되는 자기 차폐 효과가 증가될 수 있다. 이것은, 자기 차폐 층(20)의 연장 거리를 추가로 증가시키는 것이 자기 차폐 효과의 추가적인 증가를 제공하지 않는 실제적인 한계까지도 가능하다.
자기 차폐 층(20)은 자속을 재지향시키고 자기 감지 디바이스(예를 들어, 반도체 칩 (16)) 상의 자기 간섭을 감소시키기에 적합한 임의의 물질로 형성될 수 있다. 일부 실시형태에서, 자기 차폐 층(20)은 철(Fe), 코발트(Co), 니켈(Ni), NiFe, CoFe, 또는 이들의 임의의 조합 중 적어도 하나를 포함하는 제1 물질(예를 들어, 자성 물질)을 포함한다. 자기 차폐 층(20)은, 탄소(C), 몰리브덴(Mo), 크롬(Cr), 구리(Cu), 니오븀(Nb), 티타늄(Ti), 망간 (Mn), 알루미늄(Al), 실리콘(Si), 텅스텐(W), 또는 바나듐(V) 중 적어도 하나를 포함하는 제2 물질(예를 들어, 도핑 물질)을 더 포함할 수 있다. 일부 실시형태에서, 자기 차폐 층(20)은 80% 내지 100%의 제1 물질 및 0% 내지 20%의 제2 물질로 형성된다.
일부 실시형태에서, 자기 차폐 층(20)은 도펀트 엘리먼트가 될 수 있는 80% 내지 100%의 CoFe 및 0% 내지 20%의 Si를 포함한다. 일부 실시형태에서, 자기 차폐 층은 실리콘-강(silicon-steel)(또는, 전기 강(electrical steel))이다.
자기 차폐 층(20)은 자속을 재지향시키고 자기 감지 디바이스(예를 들어, 반도체 칩 (16)) 상의 자기 간섭을 감소시키기에 적합한 임의의 두께를 가질 수 있다. 일부 실시형태에서, 자기 차폐 층(20)은 5 mm 미만의 두께를 갖고, 일부 실시형태에서, 자기 차폐 층(20)의 두께는 1 mm 미만이다. 일부 실시형태에서, 자기 차폐 층(20)의 두께는 0.1 mm 내지 1 mm의 범위 내에 있다. 이 범위 내의 두께는 반도체 디바이스 패키지(12) 또는 디바이스(10)의 두께를 크게 증가시키지 않으면서, 예를 들어 자기장에 의해 (예를 들어, 근접 자석의 존재에 의해) 간섭을 감소시키는 방식으로 양호한 결과를 제공한다.
일부 실시형태에서, 자기 차폐 층(20)은 복수의 물질 층으로 형성될 수 있다. 도 2a는 3층 구조를 갖는 자기 차폐 층(220)을 예시하는 단면도이고, 도 2b는 다층 구조를 갖는 자기 차폐 층(320)을 예시하는 단면도이다.
도 2a에 도시된 바와 같이, 일부 실시형태에서, 자기 차폐 층(20)은 3층 구조를 가질 수 있다. 3층 구조는 2개의 자성 층들(221) 및 자성 층들(221) 사이에 위치 결정된 절연 층(222)을 포함할 수 있다. 절연 층(222)은 임의의 전기적 절연 물질로 형성될 수 있다. 일부 실시형태에서, 절연 층(222)은 유리, 폴리머, 또는 세라믹 물질 중 적어도 하나로 형성될 수 있다.
자성 층들(221)은, 전술한 자기 차폐 층(20)과 동일 또는 실질적으로 동일할 수 있고 자기 차폐 층(20)과 동일 물질로 형성될 수 있다. 예를 들어, 일부 실시형태에서, 자기 차폐 층(220)의 자성 층들(221)은 약 80 %의 CoFe 및 약 20 %의 Si로 형성된다. 일부 실시형태에서, 자성 층들(221)은 1 mm 미만의 두께를 갖고, 일부 실시형태에서, 자성 층들(221) 각각의 두께는 약 0.1 mm 내지 1 mm이다.
절연 층(222)은 예를 들어 교류(AC) 전자기장의 존재 하에서 자기 차폐 층(220)을 통한 와전류(eddy current)(예를 들어, 유도 전류)로 인한 전기 손실을 감소시키는 역할을 한다. 즉, 2개의 자성 층들(221) 사이에 샌드위치된 절연 층(222)의 존재는 자기 차폐 층(220)을 통해 유도 전류 또는 와전류가 흐르는 것을 감소 시키거나 방지하며, 유도 전류의 감소는 이러한 전류에 의해 야기되는 가열 효과를 감소시킨다. 따라서, 자기 차폐 층(220)에 절연 층(222)을 포함시킴으로써 AC 전자기장으로 인한 자기 차폐 층(220)의 가열이 감소된다.
일부 실시형태에서, 절연 층(222)은 1 mm 미만의 두께를 갖고, 일부 실시형태에서, 절연 층(222)의 두께는 약 0.1 μm 내지 1 mm이다. 자기 차폐 층(220)의 전체 두께는 일부 실시형태에서, 5 mm 미만이다.
도 2b에 도시된 바와 같이, 자기 차폐 층(320)은 복수의 절연 층(322)과 복수의 자성 층(321)이 교대로 배치된 적층 구조(stacked arrangement)를 가질 수 있다. 예를 들어, 자성 층들(321) 중 인접한 자성 층들은 적어도 하나의 절연 층(322)에 의해 이격되고, 절연 층들(322) 중 인접한 절연 층들은 적어도 하나의 자성 층(321)에 의해 이격된다. 자기 차폐 층(320)이 3개의 자성 층들(321) 및 2개의 절연 층들(322)을 갖는 것으로 도 2b에 도시되어 있지만, 다수의 실시형태에서 예를 들어 자성 층들(321) 및 절연 층들(322)의 교번 구조를 반복함으로써, 임의의 수의 자성 층들(321) 및 절연 층들(322)이 포함될 수 있다는 것이 용이하게 인식될 것이다.
절연 층들(322)은 전술한 절연 층들(222)과 동일하거나 실질적으로 동일할 수 있다. 마찬가지로, 자성 층들(321)은 전술한 자성 층들(221)과 동일하거나 실질적으로 동일할 수 있고, 일부 실시형태에서, 자성 층들(321)은 전술한 자기 차폐 층(20)과 동일하거나 실질적으로 동일할 수 있다.
예를 들어, 일부 실시형태에서, 자기 차폐 층(320)의 자성 층들(321)은 약 80 %의 CoFe 및 약 20 %의 Si로 형성된다. 일부 실시형태에서, 자성 층들(321)은 1 mm 미만의 두께를 갖고, 일부 실시형태에서, 자성 층들(321) 각각의 두께는 약 0.1 mm 내지 1 mm이다.
절연 층들(322)은, 도 2a에 도시된 자기 차폐 층(220)의 절연 층(222)에 관하여 전술한 바와 같이, 예를 들어, 자시 차폐 층(320)을 통한 와전류(예를 들어, 유도 전류)로 인한 전기 손실을 감소시키는 역할을 한다.
일부 실시형태에서, 절연 층들(322)은 1 mm 미만의 두께를 갖고, 일부 실시형태에서, 절연 층들(322)의 두께는 약 0.1 μm 내지 1 mm이다. 자기 차폐 층(320)의 전체 두께는 일부 실시형태에서, 5 mm 미만이다.
다수의 실시형태에서, 도 2a에 도시된 바와 같은 3층 구조를 갖는 자기 차폐 층(220) 또는 도 2b에 도시된 바와 같은 다층 구조를 갖는 자기 차폐 층(320)은 여기에 개시된 자기 차폐 층(20)으로서 사용될 수 있다.
도 3은, 자기 차폐 층(20)의 투자율(magnetic permeability)이 변할 때, 자속 밀도의 변화를 예시하는 그래프이다.
자속 밀도(B)는 하기 식에 의해 자기장 강도(H)와 관련된다.
B = μH = μ0μrH
여기서, μr은 상대 투자율(relative permeability)이며, 이는 자유 공간(μ0)의 투자율에 대한 특정 매체(μ)의 투자율(예를 들어, 자기 차폐 층(20)의 투자율)의 비이다. 자유 공간(μ0)의 투자율은 대략 4π×10-7NㆍA-2와 같다.
도 3에 도시된 그래프에서, y 축은 밀리미터(mm) 단위의 거리를 나타내고, x 축은 자속 밀도를 나타낸다. 도 3의 그래프에 반영된 실험에서, 자석(302)은 y 축을 따라 0 위치에 정렬된 전방 엣지를 가지며, 예를 들어 자석(302)의 전면은 0 mm 위치에 있다. 자석(302)의 전면을 마주보는 자기 차폐 층(20)의 표면이 자석(302)의 전면으로부터 약 3 mm 이격되도록, 자기 차폐 층(20)은 자석(302)의 전면으로부터 약 3 mm 이격된다.
도 3에 도시된 실시예에서의 자기 차폐 층(20)은 약 1 mm의 두께를 갖는다. 반도체 칩(16)은 약 2 mm의 거리만큼 자기 차폐 층(20)으로부터 이격된다. 즉, 반도체 칩(16)을 마주하는 자기 차폐 층(20)의 표면은 반도체 칩(16)으로부터 약 2 mm 이격되어 있다.
도 3의 그래프는 4개의 라인을 포함하며, 각각의 라인은 자기 차폐 층(20)에 대한 상이한 상대 투자율(μr)에 대응한다. 특히, 제1 라인(331)은 1의 상대 투자율에 대응하고, 제2 라인(332)은 10의 상대 투자율에 대응하고, 제3 라인(333)은 100의 상대 투자율에 대응하고, 제4 라인(334)은 1000의 상대 투자율에 대응한다.
도 3의 그래프에서 볼 수 있는 바와 같이, 자기 차폐 층(20)의 상대 투자율이 (예를 들어, 제1 라인(331)으로부터 제4 라인(334)으로) 증가되었고, 반도체 칩(16)의 위치에서의 자속 밀도는 감소된다. 이것은, 더 높은 상대 투자율을 갖는 물질이 자석의 자속을 재지향시키기 위한 더 큰 능력을 갖기 때문이다. 따라서, 자기 차폐 층(20)의 상대 투자율을 증가시킴으로써, 자석(302)의 자속은 예를 들어 반도체 칩(16)으로부터 멀리 재지향될 수 있고, 이에 따라 반도체 칩(16)에서의 자속 밀도가 감소된다. 이것은 반도체 칩(16)에서의 자기 간섭을 감소시킨다.
일부 실시형태에서, 자기 차폐 층(20)은 100보다 큰 상대 투자율을 가질 수 있고, 일부 실시형태에서, 자기 차폐 층(20)의 상대 투자율은 약 100 내지 약 1000의 범위 내에 있을 수 있다.
도 4는, 본 개시의 하나 이상의 실시형태에 따른, 전자 디바이스(410)를 개략적으로 예시하는 단면도이다.
일부 실시형태에서, 전자 디바이스(410)는 전자 디바이스(410)의 외부 표면을 규정하는 하우징(402)을 포함한다. 전자 디바이스(410)는 예를 들어, 스마트 폰, 디스플레이 디바이스, 태블릿 컴퓨터 등을 포함하는 임의의 전자 디바이스일 수 있다. 전자 디바이스(410)의 외부 표면을 규정하는 하우징(402)은 임의의 적합한 물질로 형성될 수 있고, 일부 실시형태에서, 하우징(402)은 유리, 폴리머, 금속, 세라믹 등을 포함할 수 있다.
전자 디바이스(410)는 전술한 바와 같은 디바이스(10)를 포함할 수 있다. 예를 들어, 디바이스(10)는 전자 디바이스(410)의 하우징(402) 내에 적어도 부분적으로 배치될 수 있다. 디바이스(10)는 PCT 등의 기판(14) 및 패키지(12)를 포함할 수 있다. 패키지(12)는 MRAM 칩 등의 자기 감응 칩일 수 있는 적어도 하나의 반도체 칩(16)을 포함한다.
자기 차폐 층(20)은 반도체 칩(16)에 근접하여 배치된다. 일부 실시형태에서, 자기 차폐 층(20)은 반도체 디바이스 패키지(12)에 부착된다. 예를 들어, 일부 실시형태에서, 자기 차폐 층(20)은, 도 4에 도시된 바와 같이, 반도체 디바이스 패키지(12)의 표면(예를 들어, 상부 표면)에 부착될 수 있다.
자기 차폐 층(20)은 하우징(402)의 표면에 인접하여 배치될 수 있다. 예를 들어, 자기 차폐 층(20)은 하우징(402)의 내부 표면에 인접하여 배치될 수 있고 일부 실시형태에서는 이 내부 표면과 접촉할 수 있다. 일부 실시형태에서, 자기 차폐 층(20)이 하우징(402)의 외부 표면과 실질적으로 동일 평면이 되도록, 자기 차폐 층(20)은 하우징(402)의 표면에 배치될 수 있다. 하우징(402)은 (예를 들어, 전면 및 후면일 수 있는) 반대편의 제1 및 제2 표면(402a, 402b) 및 (예를 들어, 측방 또는 측면일 수 있는) 반대편의 제3 및 제4 표면(402c, 402d)을 갖는 것으로 도 4에 도시되어 있다. 그러나, 임의의 수의 표면이 하우징(402)에 포함될 수 있고 임의의 기하학적 형태로 배열될 수 있음이 쉽게 이해될 것이다.
자기 차폐 층(20)은 (예를 들어, 디바이스(410)의 하우징(402) 근처에 위치된 자석 또는 자기 구조체로부터) 자속을 재지향시키고 반도체 칩(16)과 같은 자기 감지 디바이스들에 대한 자기 간섭을 상당히 감소시키는 역할을 한다.
일부 실시형태에서, 자기 차폐 층(20)은 반도체 칩(16)과 하우징(402)의 외부 표면과의 사이에 배치된다.
전자 디바이스(410)의 하우징(402) 내에서 디바이스(10)의 위치는 반도체 칩(16)의 개선된 자기 내성(예를 들어, 개선된 자기 차폐)을 제공하도록 선택될 수 있다. 특히, 반도체 칩(16)과 전자 디바이스(410)의 하우징 (402)의 제1 표면(402a)(예를 들어, 외부 표면)(즉, 자기 층(20)이 접촉하거나 인접하게 배치되는 표면(402a))과의 사이의 거리(441)는 0.1 mm보다 클 수 있다. 일부 실시형태에서, 거리(441)는 5 mm 미만이다. 일부 실시형태에서, 거리(441)는 3 mm 미만이다. 일부 실시형태에서, 거리(441)는 약 0.1 mm 내지 약 5 mm의 범위 내에 있다. 자기 차폐 층(20)이 하우징(402)의 표면(402a)에 접촉하거나 인접하여 배치되기 때문에, 거리(441)는 반도체 칩(16)과 자기 차폐 층(20)과의 사이의 거리에 실질적으로 대응한다. 거리(441)는, 반도체 칩(16)에 가장 가까운 하우징(402)의 표면과 반도체 칩(16)과의 사이의 거리가 될 수 있다. 즉, 하우징(402)의 제1 표면(402a)이 반도체 칩(16)에 가장 가까운 표면이 될 수 있다.
하우징(402)의 제2 표면(예를 들어, 후면)(402b)과 반도체 칩(16)과의 사이의 거리(442)는 일부 실시형태에서 3 mm보다 클 수 있다. 일부 실시형태에서, 거리(442)는 10 mm보다 크고, 일부 실시형태에서, 거리(442)는 약 3 mm 내지 약 300 mm의 범위 내에 있다. 일부 실시형태에서, 자기 차폐 층(20)은 제2 표면(402b)과 반도체 칩(16)과의 사이에 배치되지 않기 때문에, 자석이 하우징(402)의 제2 표면(402b)과 근접하게 되면, 거리(442)는 자기 간섭의 현저한 효과를 회피하기에 충분해야 한다. 자속이 거리에 따라 감쇠하기 때문에, 거리(442)는 자석이 있을 때 자기 간섭을 적절하게 피하도록 선택될 수 있다. 일부 실시형태에서, 거리(442)가 3 mm보다 큰 것이 적합하고, 다른 실시형태에서는, 10 mm보다 크거나 100 mm보다 큰 거리가 더 큰 자기 간섭의 회피를 제공하도록 선택될 수 있다.
제3 및 제4 표면(402c, 402d)과 반도체 칩(16)의 각각의 측면과의 사이의 거리(443, 444)(예를 들어, 측방향 거리)는 일부 실시형태에서 1 mm보다 클 수 있다. 일부 실시형태에서, 거리(443, 444)는 10 mm보다 크다. 일부 실시형태에서, 거리(443, 444)는 약 1 mm 내지 약 300 mm의 범위 내에 있다.
반도체 칩(16)과 전자 디바이스(410)의 표면과의 사이의 거리(예를 들어, 거리(441, 442, 443, 444))의 제어를 통해 그리고 자기 차폐 층(20)의 포함을 통해, 반도체 칩(16)은 실질적으로 자기 간섭의 부정적 효과 또는 원하지 않는 효과를 실질적으로 회피할 수 있다.
디바이스(10)는 하우징(402) 내에 배치되고, 임의의 적합한 기술에 의해 하우징(402) 내의 임의의 원하는 위치에 고정될 수 있다. 예를 들어, 다수의 실시형태에서, 디바이스(10)는 임의의 장착 브래킷, 패스너, 접착제 물질 등에 의해 하우징(402) 내의 선택된 또는 원하는 위치에 고정될 수 있다.
도 5 내지 도 10은, 본 개시의 실시형태에 따른, 다수의 전자 디바이스(410)를 개략적으로 예시하는 단면도이다. 도 5 내지 도 10에 도시된 전자 디바이스는 후술될 차이점을 제외하고 도 4에 관하여 예시하고 설명한 전자 디바이스(410)와 많은 측면에서 실질적으로 동일할 수 있다.
도 5는 본 개시의 하나 이상의 실시형태에 따른, 전자 디바이스(510)를 예시한다. 전자 디바이스(510)는, 자기 차폐 층(20)이 전자 디바이스(510)의 하우징(402)의 외부 표면(402a) 상에 배치되는 것을 제외하고, 도 4와 관련하여 도시되고 설명된 전자 디바이스(410)와 실질적으로 동일하다.
자기 차폐 층(20), 반도체 칩(16), 및 하우징(402)의 다수의 표면들 사이의 거리는 도 4에 도시된 전자 디바이스(410)에 관하여 전술한 바와 실질적으로 동일할 수 있다. 예를 들어, 자기 차폐 층(20)과 반도체 칩(16)과의 사이의 거리는 일부 실시형태에서, 약 0.1 mm 내지 약 5 mm의 범위 내에 있을 수 있다.
자기 차폐 층(20)은 예를 들어 접착제 물질 등의 사용을 포함하는 임의의 적합한 기술에 의해 하우징(402)의 표면(402a)의 외부에 부착될 수 있다. 반도체 칩(16)은 봉지재(18) 내에 배치될 수 있고, 일부 실시형태에서 PCB가 될 수 있는 기판(14)에 기계적으로 그리고 전기적으로 커플링될 수 있다. 반도체 칩(16)은 예를 들어 도 1b에 관하여 도시되고 설명된 바와 같이, 반도체 칩(16)과 완전히 오버랩되는 자기 차폐 층(20)과 함께 하우징(402) 내에 배치될 수 있다.
도 5에 도시된 전자 디바이스(510)에서, 자기 차폐 층(20)은 반도체 칩(16) 및 봉지재(18)가 형성된 반도체 디바이스 패키지로부터 분리될 수 있다.
도 6은 본 개시의 하나 이상의 실시형태에 따른, 전자 디바이스(610)를 예시한다. 전자 디바이스(610)는, 자기 차폐 층(20)이 하우징(402) 내에 매립되는 것을 제외하고, 도 4와 관련하여 도시되고 설명된 전자 디바이스(410)와 실질적으로 동일하다. 예를 들어, 자기 차폐 층(20)은 전자 디바이스(610)의 하우징(402)의 표면(402a) 내에 매립될 수 있다.
자기 차폐 층(20), 반도체 칩(16), 및 하우징(402)의 다수의 표면들 사이의 거리는 도 4에 도시된 전자 디바이스(410)에 관하여 전술한 바와 실질적으로 동일할 수 있다. 예를 들어, 자기 차폐 층(20)과 반도체 칩(16)과의 사이의 거리는 일부 실시형태에서, 약 0.1 mm 내지 약 5 mm의 범위 내에 있을 수 있다.
자기 차폐 층(20)은 임의의 적합한 기술에 의해 하우징(402)의 표면(402a) 내에 매립될 수 있다. 일부 실시형태에서, 자기 차폐 층(20)은 하우징의 표면(402a) 내에 형성된 구멍 또는 개구 내로 삽입될 수 있고, 자기 차폐 층(20)은 실링 물질, 접착제, 패스너 등에 의해 구멍 또는 개구 내에 고정될 수 있다.
반도체 칩(16)은 봉지재(18) 내에 배치될 수 있고, 일부 실시형태에서 PCB가 될 수 있는 기판(14)에 기계적으로 그리고 전기적으로 커플링될 수 있다. 반도체 칩(16)은 예를 들어 도 1b에 관하여 도시되고 설명된 바와 같이, 반도체 칩(16)과 완전히 오버랩되는 자기 차폐 층(20)과 함께 하우징(402) 내에 배치될 수 있다.
도 6에 도시된 전자 디바이스(610)에서, 자기 차폐 층(20)은 반도체 칩(16) 및 봉지재(18)가 형성된 반도체 디바이스 패키지로부터 분리될 수 있다.
도 7은 본 개시의 하나 이상의 실시형태에 따른, 전자 디바이스(710)를 예시한다. 자기 차폐 층(20)이 전자 디바이스(710)의 하우징(402)의 표면(402a)의 내부에 배치되고, 반도체 칩(16) 및 봉지재(18)가 형성된 반도체 디바이스 패키지로부터 자기 차폐 층(20)이 이격되어 있는 것을 제외하고, 전자 디바이스(710)는 도 4와 관련하여 도시되고 설명된 전자 디바이스(410)와 실질적으로 동일하다.
자기 차폐 층(20), 반도체 칩(16), 및 하우징(402)의 다수의 표면들 사이의 거리는 도 4에 도시된 전자 디바이스(410)에 관하여 전술한 바와 실질적으로 동일할 수 있다. 예를 들어, 자기 차폐 층(20)과 반도체 칩(16)과의 사이의 거리는 일부 실시형태에서, 약 0.1 mm 내지 약 5 mm의 범위 내에 있을 수 있다.
자기 차폐 층(20)은 예를 들어 접착제 물질 등의 사용을 포함하는 임의의 적합한 기술에 의해 하우징(402)의 표면(402a)의 내부에 부착될 수 있다. 반도체 칩(16)은 봉지재(18) 내에 배치될 수 있고, 일부 실시형태에서 PCB가 될 수 있는 기판(14)에 기계적으로 그리고 전기적으로 커플링될 수 있다. 반도체 칩(16)은 예를 들어 도 1b에 관하여 도시되고 설명된 바와 같이, 반도체 칩(16)과 완전히 오버랩되는 자기 차폐 층(20)과 함께 하우징(402) 내에 배치될 수 있다.
도 8은 본 개시의 하나 이상의 실시형태에 따른, 전자 디바이스(810)를 예시한다. 자기 차폐 층(20)이 반도체 칩(16)과 전자 디바이스(810)의 하우징(402)의 표면(402a)의 내부와의 사이에 배치되고, 표면(402a)의 내부로부터 그리고 반도체 칩(16)과 봉지재(18)가 형성된 반도체 디바이스 패키지로부터 자기 차폐 층(20)이 이격되어 있는 것을 제외하고, 전자 디바이스(810)는 도 4와 관련하여 도시되고 설명된 전자 디바이스(410)와 실질적으로 동일하다.
자기 차폐 층(20), 반도체 칩(16), 및 하우징(402)의 다수의 표면들 사이의 거리는 도 4에 도시된 전자 디바이스(410)에 관하여 전술한 바와 실질적으로 동일할 수 있다. 예를 들어, 자기 차폐 층(20)과 반도체 칩(16)과의 사이의 거리는 일부 실시형태에서, 약 0.1 mm 내지 약 5 mm의 범위 내에 있을 수 있다.
자기 차폐 층(20)은 예를 들어 접착제 물질, 장착 브래킷, 패스너 등의 사용을 포함하는 임의의 적합한 기술에 의해 하우징(402)의 표면(402a)의 내부와 반도체 칩(16)과의 사이의 원하는 위치에 고정될 수 있다. 반도체 칩(16)은 봉지재(18) 내에 배치될 수 있고, 일부 실시형태에서 PCB가 될 수 있는 기판(14)에 기계적으로 그리고 전기적으로 커플링될 수 있다. 반도체 칩(16)은 예를 들어 도 1b에 관하여 도시되고 설명된 바와 같이, 반도체 칩(16)과 완전히 오버랩되는 자기 차폐 층(20)과 함께 하우징(402) 내에 배치될 수 있다.
도 9는 본 개시의 하나 이상의 실시형태에 따른, 전자 디바이스(910)를 예시한다. 디바이스(10)가 전자 디바이스(910)의 하우징(402)의 표면(402a)의 내부로부터 이격되어 있는 것을 제외하고, 전자 디바이스(910)는 도 4와 관련하여 도시되고 설명된 전자 디바이스(410)와 실질적으로 동일하다.
전자 디바이스(910)의 디바이스(10)는 전술한 디바이스(10)와 실질적으로 동일할 수 있다. 예를 들어, 자기 차폐 층(20)은 반도체 디바이스 패키지(12)의 일부로서 형성되거나 예를 들어 반도체 디바이스 패키지(12)의 상부 표면에서 반도체 디바이스 패키지(12)에 부착될 수 있다. 자기 차폐 층(20)은 전자 디바이스(910)의 하우징(402)의 표면(402a)의 내부로부터 이격되어 있다.
자기 차폐 층(20), 반도체 칩(16), 및 하우징(402)의 다수의 표면들 사이의 거리는 도 4에 도시된 전자 디바이스(410)에 관하여 전술한 바와 실질적으로 동일할 수 있다. 예를 들어, 자기 차폐 층(20)과 반도체 칩(16)과의 사이의 거리는 일부 실시형태에서, 약 0.1 mm 내지 약 5 mm의 범위 내에 있을 수 있다.
디바이스(10)는, 예를 들어, 접착제 물질, 장착 브래킷, 패스너 등의 사용을 포함하는 임의의 적합한 기술에 의해 하우징(402) 내의 원하는 위치에 고정될 수 있다. 반도체 칩(16)은 봉지재(18) 내에 배치될 수 있고, 일부 실시형태에서 PCB가 될 수 있는 기판(14)에 기계적으로 그리고 전기적으로 커플링될 수 있다. 자기 차폐 층(20)은 도 1b에 관하여 도시되고 설명된 바와 같이, 반도체 칩(16)과 완전히 오버랩될 수 있다.
도 10은 본 개시의 하나 이상의 실시형태에 따른, 전자 디바이스(1010)를 예시한다. 디바이스(110)가 전자 디바이스(1010)의 하우징(402)의 표면(402a)의 내부로부터 이격되어 있고 자기 차폐 층(20)이 반도체 디바이스 패키지(12) 내에 매립되어 있는 것을 제외하고, 전자 디바이스(1010)는 도 4와 관련하여 도시되고 설명된 전자 디바이스(410)와 실질적으로 동일하다.
자기 차폐 층(20)이 반도체 디바이스 패키지(12)의 표면에 부착되는 대신 반도체 디바이스 패키지(12) 내에 매립되는 것을 제외하고, 전자 디바이스(910)의 디바이스(110)는 전술한 디바이스(10)와 실질적으로 동일할 수 있다. 자기 차폐 층(20)이 예를 들어 자기 차폐 층(20)이 원하는 위치에 배치될 때 자기 차폐 층(20)을 적어도 부분적으로 둘러싸도록 봉지재(18)를 형성하는 것을 포함하는 임의의 적합한 기술에 의해 자기 차폐 층(20)은 반도체 디바이스 패키지(12) 내에 매립될 수 있다. 예를 들어, 봉지재(18)는 자기 차폐 층(20)의 상부 및 하부 표면에 인접하여 형성될 수 있다. 일부 실시형태에서, 자기 차폐 층(20)은 봉지재(18), 예를 들어 자기 차폐 층(20)의 측면 표면뿐만 아니라 상부 및 하부 표면에 인접한 봉지재(18)에 의해 완전히 둘러싸일 수 있다. 자기 차폐 층(20)은 전자 다비이스(910)의 하우징(402)의 표면(402a)의 내부로부터 이격되어 있다.
자기 차폐 층(20), 반도체 칩(16), 및 하우징(402)의 다수의 표면들 사이의 거리는 도 4에 도시된 전자 디바이스(410)에 관하여 전술한 바와 실질적으로 동일할 수 있다. 예를 들어, 자기 차폐 층(20)과 반도체 칩(16)과의 사이의 거리는 일부 실시형태에서, 약 0.1 mm 내지 약 5 mm의 범위 내에 있을 수 있다.
디바이스(110)는, 예를 들어, 접착제 물질, 장착 브래킷, 패스너 등의 사용을 포함하는 임의의 적합한 기술에 의해 하우징(402) 내의 원하는 위치에 고정될 수 있다. 반도체 칩(16)은 봉지재(18) 내에 배치될 수 있고, 일부 실시형태에서 PCB가 될 수 있는 기판(14)에 기계적으로 그리고 전기적으로 커플링될 수 있다. 자기 차폐 층(20)은 도 1b에 관하여 도시되고 설명된 바와 같이, 반도체 칩(16)과 완전히 오버랩될 수 있다.
전자 디바이스가 단일의 자기 차폐 층(20)을 갖는 것으로 도시되고 설명되었지만, 일부 실시형태에서 전자 디바이스는 복수의 자기 차폐 층(20)을 포함할 수 있다. 예를 들어, 전자 디바이스의 하우징의 다수의 표면 상에, 반도체 디바이스 패키지의 다수의 표면 상에,다수의 상이한 방향으로부터 반도체 칩(16)의 향상된 자기 차폐를 제공하는, 자기 차폐 층(20)이 제공될 수 있다.
도 11은, 비차폐 디바이스 및 도 1a에 도시된 디바이스(10)와 같은 자기 차폐 층을 포함하는 디바이스에 대한 자기장으로 인한 비트 에러율(bit error rate)의 실험적 결과를 예시하는 그래프이다.
도 11의 그래프에 의해 반영된 실험에서, 데이터 포인트(1101)는 비 차폐 디바이스에 대한 비트 에러율을 나타내고, 데이터 포인트(1102)는 본 개시의 실시형태에 따른 자기 차폐 층을 포함하는 디바이스에 대한 비트 에러율을 나타낸다. 보다 구체적으로, 실험에서, 자기장 강도 3500 Oersted(Oe)를 갖는 자석은 100 시간 이상의 기간 동안 MRAM 칩으로부터 1.5 mm의 거리에 위치되었다.
데이터 포인트(1101)에 도시된 바와 같이, 비차폐 디바이스는 자석의 자기장이 존재할 때 거의 즉시 상당한 비트 에러율을 경험했다. 100 시간 노출 후, 비차폐 디바이스의 비트 에러율은 거의 1,000,000 ppm(parts per million)(예를 들어, 비트 에러/백만)이었다.
자기 차폐 층을 갖는 디바이스는 두께가 약 0.3 mm인 자기 차폐 층을 포함하였다. 자기 차폐 층은 실리콘 강(silicon steel)으로 형성되었다. 동일한 자석이 MRAM 칩으로부터 약 1.5 mm의 거리에 위치하고, 자기 차폐 층이 MRAM 칩과 자석과의 사이에 위치되었다. 100 시간 노출 후, 데이터 포인트(1102)에 도시된 바와 같이, 자기 차폐 층을 갖는 디바이스의 비트 에러율은 약 1 ppm(part per million)이었다. 이것은 비차폐 디바이스에 대해 약 6 오더(order)의 크기 감소(예를 들어, 106 내지 1 ppm)를 반영한다.
도 12는, 본 개시의 하나 이상의 실시형태에 따른, 자기 차폐 층을 가진 전자 디바이스를 제조하는 방법을 예시하는 플로우차트(1200)이다.
1202에서, 방법은, 인쇄 회로 보드(PCB)에 반도체 디바이스 패키지(12)를 커플링하는 단계를 포함한다. 반도체 디바이스 패키지(12)는 PCB에 전기적으로 그리고 기계적으로 커플링될 수 있다. 반도체 디바이스 패키지(12)는 봉지재(18)에 의해 적어도 부분적으로 둘러싸인 반도체 칩(16)을 포함한다. 일부 실시형태에서, 봉지재는 에폭시 몰드 콤파운드(EPC)가 될 수 있다.
1204에서, 방법은, 전자 디바이스의 하우징(402) 내에 반도체 디바이스 패키지(12)를 고정시키는 단계를 포함한다. 전자 디바이스는 전술한 임의의 전자 디바이스일 수 있는 일부 실시형태에서의 임의의 전자 디바이스일 수 있다. 일부 실시형태에서, 전자 디바이스는 스마트 폰, 디스플레이 디바이스, 또는 태블릿 컴퓨터 디바이스 중 적어도 하나일 수 있다.
1206에서, 방법은 반도체 디바이스 패키지(12) 또는 하우징(402) 중 하나에 자기 차폐 층(20)을 부착하는 단계를 포함한다. 자기 차폐 층(20)은 5 mm 미만의 거리만큼 반도체 칩(16)으로부터 이격되어 있다. 일부 실시형태에서, 자기 차폐 층(20)은 반도체 디바이스 패키지(12)의 표면에 부착되고, 자기 차폐 층(20)은 반도체 칩(16)과 전자 디바이스의 하우징(402)과의 사이에 배치된다.
본 개시의 일부 실시형태는 몇가지 장점을 제공한다. 예를 들어, 여기에 제공된 실시형태는 외부 자기장으로부터의 간섭에 의해 야기되는 유해한 영향으로부터 자기 감지 디바이스(예를 들어, 반도체 칩)를 보호할 수 있다. 이것은 판독 또는 기록 실패 등을 포함하는 이러한 자기 감지 디바이스의 동작 장애의 방지 또는 감소를 초래할 수 있다. 본 개시의 실시형태는 다수의 상이한 타입의 반도체 패키지와 함께 제공되거나 이를 포함할 수 있다. 다른 장점들이 여기에 개시되어 있으며, 또 다른 장점들이 본 개시 내용을 고려하여 명백해질 것이다.
일 실시형태에 따르면, 디바이스는 외부 표면을 규정하는 하우징을 포함한다. 반도체 칩은 하우징 내에 있고, 반도체 칩은 하우징의 외부 표면으로부터 이격되어 있다. 자기 차폐 층은 5 mm 미만의 거리만큼 반도체 칩으로부터 이격되어 있다.
다른 실시형태에 따르면, 디바이스는 기판을 포함한다. 반도체 디바이스 패키지는 기판 상에 배치되고, 반도체 디바이스 패키지는 봉지재에 의해 적어도 부분적으로 둘러싸인 MRAM(magnetoresistive random-access memory) 칩을 포함한다. 자기 차폐 층은 반도체 디바이스 패키지 상에 배치된다.
또 다른 실시형태에 따르면, 인쇄 회로 보드(PCB)에 반도체 디바이스 패키지를 전기적으로 그리고 기계적으로 커플링하는 단계를 포함하는 방법이 제공되고, 반도체 디바이스 패키지는 봉지재에 의해 적어도 부분적으로 둘러싸인 반도체 칩을 포함한다. 반도체 디바이스 패키지는 전자 디바이스의 하우징 내에 고정된다. 자기 차폐 층은 반도체 디바이스 패키지 또는 하우징 중 하나에 부착되고, 자기 차폐 층은 5 mm 미만의 거리만큼 반도체 칩으로부터 이격되어 있다.
1) 본 개시의 실시형태에 따른 디바이스는, 외부 표면을 규정하는 하우징; 상기 하우징 내에 있고, 상기 하우징의 외부 표면으로부터 이격되어 있는 반도체 칩; 및 5 mm 미만의 거리만큼 상기 반도체 칩으로부터 이격되어 있는 자기 차폐 층을 포함한다.
2) 본 개시의 실시형태에 따른 디바이스는, 반도체 패키지를 더 포함하고, 상기 반도체 패키지 내에 상기 반도체 칩이 배치되고, 상기 반도체 패키지는 적어도 부분적으로 상기 하우징 내에 위치된다.
3) 본 개시의 실시형태에 따른 디바이스에 있어서, 상기 자기 차폐 층은 상기 반도체 패키지 내에 적어도 부분적으로 매립되어 있다.
4) 본 개시의 실시형태에 따른 디바이스에 있어서, 상기 자기 차폐 층은 상기 반도체 패키지의 외부 표면과 상기 하우징의 외부 표면 사이에 배치된다.
5) 본 개시의 실시형태에 따른 디바이스에 있어서, 상기 자기 차폐 층은 상기 반도체 패키지의 외부 표면 상에 배치된다.
6) 본 개시의 실시형태에 따른 디바이스는, 상기 하우징 내에 위치된 인쇄 회로 보드(printed circuit board; PCB)를 더 포함하고, 상기 반도체 패키지는 상기 PCB에 전기적으로 그리고 기계적으로 커플링된다.
7) 본 개시의 실시형태에 따른 디바이스에 있어서, 상기 자기 차폐 층은 상기 하우징에 접속된다.
8) 본 개시의 실시형태에 따른 디바이스에 있어서, 상기 자기 차폐 층은 상기 반도체 칩의 표면적보다 큰 표면적을 갖는다.
9) 본 개시의 실시형태에 따른 디바이스에 있어서, 상기 자기 차폐 층은 1 mm 내지 300 mm 범위 내의 거리만큼 상기 반도체 칩의 측면들을 넘어서 측방 외측으로 연장된다.
10) 본 개시의 실시형태에 따른 디바이스에 있어서, 상기 자기 차폐 층은, 철(Fe), 코발트(Co), 니켈(Ni), NiFe, 또는 CoFe 중 적어도 하나를 포함하는 제1 물질을 포함한다.
11) 본 개시의 실시형태에 따른 디바이스에 있어서, 상기 자기 차폐 층은, 탄소(C), 몰리브덴(Mo), 크롬(Cr), 구리(Cu), 니오븀(Nb), 티타늄(Ti), 망간 (Mn), 알루미늄(Al), 실리콘(Si), 텅스텐(W), 또는 바나듐(V) 중 적어도 하나를 포함하는 제2 물질을 포함한다.
12) 본 개시의 실시형태에 따른 디바이스에 있어서, 상기 자기 차폐 층은, 80 % 내지 100 %의 상기 제1 물질 및 0 % 내지 20 %의 상기 제2 물질로 형성된다.
13) 본 개시의 실시형태에 따른 디바이스에 있어서, 상기 자기 차폐 층은 1 mm 미만의 두께를 갖는다.
14) 본 개시의 실시형태에 따른 디바이스에 있어서, 상기 자기 차폐 층은 복수의 자기 물질 층 및 적어도 하나의 절연 층을 포함하는 다층 구조이다.
15) 본 개시의 다른 실시형태에 따른 디바이스는, 기판; 상기 기판 상에 있고, 봉지재(encapsulant)에 의해 적어도 부분적으로 둘러싸인 MRAM(magnetoresistive random-access memory) 칩을 포함하는 반도체 디바이스 패키지; 및 상기 반도체 디바이스 패키지 상의 자기 차폐 층을 포함한다.
16) 본 개시의 다른 실시형태에 따른 디바이스에 있어서, 상기 자기 차폐 층은 5 mm 미만의 거리만큼 상기 MRAM 칩으로부터 이격되어 있다.
17) 본 개시의 다른 실시형태에 따른 디바이스에 있어서, 상기 자기 차폐 층은 0.1 mm 내지 1 mm 범위 내의 두께를 갖는다.
18) 본 개시의 또 다른 실시형태에 따른 방법은, 인쇄 회로 보드(PCB)에 반도체 디바이스 패키지를 전기적으로 그리고 기계적으로 커플링하는 단계 - 상기 반도체 디바이스 패키지는 봉지재에 의해 적어도 부분적으로 둘러싸인 반도체 칩을 포함함 - ; 전자 디바이스의 하우징 내에 상기 반도체 디바이스 패키지를 고정시키는 단계; 및 상기 하우징 또는 상기 반도체 디바이스 패키지 중 하나에 자기 차폐 층을 부착하는 단계를 포함한다.
19) 본 개시의 또 다른 실시형태에 따른 방법에 있어서, 상기 자기 차폐 층을 부착하는 단계는, 상기 반도체 디바이스 패키지의 표면에 상기 자기 차폐 층을 부착하는 단계를 포함하고, 상기 자기 차폐 층은 상기 반도체 칩과 상기 전자 디바이스의 하우징과의 사이에 배치된다.
20) 본 개시의 또 다른 실시형태에 따른 방법에 있어서, 상기 전자 디바이스는 스마트 폰, 디스플레이 디바이스, 또는 태블릿 컴퓨터 디바이스 중 적어도 하나를 포함한다.
상기 내용은 당업자가 본 개시의 상세한 내용을 더 잘 이해할 수 있도록 몇가지 실시형태의 특징의 개요를 설명한 것이다. 여기 개시된 실시형태의 동일 목적을 수행하는 것 및/또는 동일 장점을 달성하는 것을 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 사용할 수 있다는 것을 통상의 기술자는 인식해야 한다. 또한, 이러한 동등물은 본 개시의 사상 및 범위로부터 벗어나지 않는다는 것과 본 개시의 사상 및 범위로부터 벗어나지 않는 다양한 변경, 대체, 및 개조가 이루어질 수 있다는 것을 통상의 기술자는 인식해야 한다.
여기에 개시된 다수의 실시형태는 추가 실시형태를 제공하기 위해 결합될 수 있다. 이러한 변경 및 다른 변경이 상기 상세한 설명에 비추어 실시형태에 이루어질 수 있다. 일반적으로, 다음의 청구범위에서, 사용된 용어는 청구범위를 본 명세서 및 청구범위에 개시된 특정 실시형태로 제한하는 것으로 해석되어서는 안되며, 그와 동등한 등가물의 전체 범위와 함께 모든 가능한 실시형태를 포함하는 것으로 해석되어야 한다. 따라서, 청구범위는 본 개시에 의해 제한되지 않는다.

Claims (10)

  1. 디바이스로서,
    외부 표면을 규정하는 하우징;
    상기 하우징 내에 있고, 상기 하우징의 외부 표면으로부터 이격되어 있는 반도체 칩; 및
    5 mm 미만의 거리만큼 상기 반도체 칩으로부터 이격되어 있는 자기 차폐 층
    을 포함하는, 디바이스.
  2. 제1항에 있어서,
    반도체 패키지를 더 포함하고, 상기 반도체 패키지 내에 상기 반도체 칩이 배치되고, 상기 반도체 패키지는 적어도 부분적으로 상기 하우징 내에 위치되는 것인, 디바이스.
  3. 제2항에 있어서,
    상기 자기 차폐 층은 상기 반도체 패키지 내에 적어도 부분적으로 매립되어 있는 것인, 디바이스.
  4. 제2항에 있어서,
    상기 자기 차폐 층은 상기 반도체 패키지의 외부 표면과 상기 하우징의 외부 표면 사이에 배치되는 것인, 디바이스.
  5. 제4항에 있어서,
    상기 자기 차폐 층은 상기 반도체 패키지의 외부 표면 상에 배치되는 것인, 디바이스.
  6. 제2항에 있어서,
    상기 하우징 내에 위치된 인쇄 회로 보드(printed circuit board; PCB)를 더 포함하고, 상기 반도체 패키지는 상기 PCB에 전기적으로 그리고 기계적으로 커플링되는 것인, 디바이스.
  7. 제1항에 있어서,
    상기 자기 차폐 층은 상기 하우징에 접속되는 것인, 디바이스.
  8. 제1항에 있어서,
    상기 자기 차폐 층은 상기 반도체 칩의 표면적보다 큰 표면적을 갖는 것인, 디바이스.
  9. 디바이스로서,
    기판;
    상기 기판 상에 있고, 봉지재(encapsulant)에 의해 적어도 부분적으로 둘러싸인 MRAM(magnetoresistive random-access memory) 칩을 포함하는 반도체 디바이스 패키지; 및
    상기 반도체 디바이스 패키지 상의 자기 차폐 층
    을 포함하는, 디바이스.
  10. 방법으로서,
    인쇄 회로 보드(PCB)에 반도체 디바이스 패키지를 전기적으로 그리고 기계적으로 커플링하는 단계 - 상기 반도체 디바이스 패키지는 봉지재에 의해 적어도 부분적으로 둘러싸인 반도체 칩을 포함함 - ;
    전자 디바이스의 하우징 내에 상기 반도체 디바이스 패키지를 고정시키는 단계; 및
    상기 하우징 또는 상기 반도체 디바이스 패키지 중 하나에 자기 차폐 층을 부착하는 단계
    를 포함하는, 방법.
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