CN112151668A - 半导体器件及其形成方法 - Google Patents

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江典蔚
陈家庠
施孟君
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Abstract

提供了器件和方法，其中通过磁屏蔽层使诸如磁阻随机存取存储器(MRAM)芯片的磁敏半导体芯片被屏蔽以免受磁干扰。器件包括限定外表面的壳体。半导体芯片设置在壳体内，并且半导体芯片与壳体的外表面间隔开。磁屏蔽层与半导体芯片间隔开小于5mm的距离。本发明的实施例还涉及半导体器件及其形成方法。

Description

半导体器件及其形成方法
技术领域
本发明的实施例涉及半导体器件及其形成方法。
背景技术
在存在诸如可以由磁体等生成的磁场的情况下，一些电子器件可能经历操作问题，并且有时出现故障。例如，外部磁场可能导致操作窗口偏移或磁敏芯片或器件中的存储数据错误，这会导致读取或写入故障。
发明内容
本发明的实施例提供了一种半导体器件，包括：壳体，限定外表面；半导体芯片，位于所述壳体内，并且所述半导体芯片与所述壳体的所述外表面间隔开；以及磁屏蔽层，所述磁屏蔽层与所述半导体芯片间隔开小于5mm的距离。
本发明的另一实施例提供了一种半导体器件，包括：衬底；半导体器件封装件，位于所述衬底上，所述半导体器件封装件包括至少部分地由密封剂围绕的磁阻随机存取存储器(MRAM)芯片；以及磁屏蔽层，位于所述半导体器件封装件上。
本发明的又一实施例提供了一种形成半导体器件的方法，包括：将半导体器件封装件电和机械地耦合至印刷电路板(PCB)，所述半导体器件封装件包括至少部分地由密封剂围绕的半导体芯片；将所述半导体器件封装件固定在电子器件的壳体内；以及将磁屏蔽层附接至所述壳体或所述半导体器件封装件中的一个。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A是根据一些实施例的示意性地示出具有磁屏蔽层的器件的截面图。
图1B是根据一些实施例的示意性地示出半导体芯片和图1A中所示的器件的磁屏蔽层的相对定位的顶视平面图。
图2A是根据一些实施例的示出具有三层结构的磁屏蔽层的截面图。
图2B是根据一些实施例的示出具有多层结构的磁屏蔽层的截面图。
图3是根据一些实施例的示出当磁屏蔽层的磁导率改变时的磁通密度的变化的图。
图4是根据一些实施例的示意性地示出具有磁屏蔽层的电子器件的截面图。
图5至图10是根据一些实施例的示意性地示出具有设置在各种不同位置或布置中的磁屏蔽层的电子器件的截面图。
图11是根据一些实施例的示出针对未屏蔽器件和针对包括磁屏蔽层的器件的由于磁场的误码率的实验结果的图。
图12是根据一些实施例的示出制造具有磁屏蔽层的电子器件的方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个实例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。
本申请涉及具有磁屏蔽层的器件(诸如半导体器件、芯片或封装件)以及形成这种器件的方法。
在各个实施例中，本发明提供了器件和方法，其中提供了磁屏蔽层以保护诸如半导体芯片的电路免受由于磁场造成的损坏。可以相对于半导体芯片以特定的空间布置来提供磁屏蔽层，并且磁屏蔽层可以减少由外部磁场引起的半导体芯片处的干扰。
图1A是根据本发明的一个或多个实施例的示意性地示出器件10的截面图。
器件10包括半导体器件封装件12和衬底14。半导体器件封装件12包括至少一个半导体芯片16。半导体芯片16可以是或包括可以形成在在半导体材料(诸如单晶硅(Si)、非晶硅、砷化镓(GaAs)或任何其他半导体材料或半导体衬底)上或中的任何电路、组件、部件等。
在一些实施例中，半导体芯片16是对磁场敏感的磁敏芯片。例如，在一些实施例中，半导体芯片16包括一个或多个电路、组件、部件等，这些电路、组件、部件等的操作可能受到磁场影响，诸如当将磁体带到器件10附近时可能存在磁场。在一些实施例中，半导体芯片16是磁敏存储器芯片，诸如磁阻随机存取存储器(MRAM)芯片。与传统的随机存取存储器(RAM)芯片技术相比，MRAM中的数据是由磁存储元件存储的，与电荷或电流流动时的存储相反。磁存储元件由通过薄的绝缘层分隔开的两个铁磁板形成，每个铁磁板可以保持磁化强度。两个板中的一个可以是设置为特定极性的永磁体，而另一个板可以具有可变的磁化强度，该磁化强度可以基于施加外部磁场而改变以存储数据。由于在MRAM芯片中使用磁存储元件，这种MRAM芯片特别容易受到意想不到的影响，这是由于外部磁场的存在，例如，由于磁体被带到MRAM芯片附近。
在一些实施例中，半导体芯片16设置在半导体器件封装件12内。例如，半导体芯片16可以通过密封剂18密封在半导体器件封装件12内。密封剂18可以是适合于将半导体芯片16和可选的附加组件密封在半导体器件封装件12内的任何密封剂材料。在一些实施例中，密封剂18可以是环氧模塑料(EPC)。在一些实施例中，密封剂18可以由电绝缘材料或热绝缘材料形成。
在各个实施例中，衬底14可以是适合于支撑半导体器件封装件12的任何衬底。例如，在一些实施例中，半导体器件封装件12机械地耦合至衬底14。在一些实施例中，衬底14电耦合至半导体器件封装件12，例如电耦合至包括在半导体器件封装件12内的半导体芯片16。在一些实施例中，衬底14是具有一个或多个电接触件或引线(未示出)的印刷电路板(PCB)，电接触件或引线将衬底电耦合至半导体器件封装件12的一个或多个对应的电接触件或引线(未示出)。衬底14可以电耦合至附加电子器件、封装件等，在一些实施例中，附加电子器件、封装件等可以经由衬底14电耦合至半导体器件封装件12。
半导体器件封装件12可以是任何类型的半导体器件封装件，包括，例如，集成扇出(InFO)封装件、衬底上晶圆上芯片(CoWoS)封装件、线接合封装件、球栅阵列封装件、倒装芯片封装件或任何其他类型的半导体器件封装件。
磁屏蔽层20设置为靠近半导体芯片16。在一些实施例中，磁屏蔽层20附接至半导体器件封装件12。例如，如图1A所示，在一些实施例中，磁屏蔽层20可以附接至半导体器件封装件12的表面(例如，上表面)。在一些实施例中，磁屏蔽层20可以形成为半导体器件封装件12的一部分。例如，磁屏蔽层20可以至少部分地形成在半导体器件封装件12内，诸如至少部分地嵌入到密封剂18中或由密封剂18围绕。在一些实施例中，磁屏蔽层20可以通过密封剂18自身附接至密封剂18，例如，密封剂18可以将磁屏蔽层20固定并保持在期望的位置。在其他实施例中，磁屏蔽层20可以通过粘合材料等附接至密封剂。
磁屏蔽层20用于屏蔽半导体芯片16免受电磁干扰等，例如，这可能是由带到器件10附近的磁体引起的电磁干扰。更具体地，在一些实施例中，磁屏蔽层20用于重新定向磁通量(例如，来自位于器件10附近的磁体或磁性结构)，并且显著减小对诸如半导体芯片16的磁敏器件的磁干扰。
尽管在图1A中将器件10示出为具有单个磁屏蔽层20，但是在一些实施例中，器件10可以包括多个磁屏蔽层20。例如，可以在半导体器件封装件12的多个表面上提供磁屏蔽层20，这从多个不同方向增强了半导体芯片16的磁屏蔽。
图1B是示意性地示出半导体芯片16和磁屏蔽层20的相对位置的顶视平面图。在一些实施例中，磁屏蔽层20完全与半导体芯片16重叠。如图1B所示，磁屏蔽层20的面积(例如，磁屏蔽层20的表面积或磁屏蔽层20的上表面处的面积)可以大于半导体芯片16的面积(例如，半导体芯片16的表面积或半导体芯片16的上表面处的面积)。例如，磁屏蔽层20的宽度W1可以大于半导体芯片16的宽度W2。类似地，磁屏蔽层20的长度L1可以大于半导体芯片16的长度L2。
在一些实施例中，磁屏蔽层20的部分可以延伸超过半导体芯片16的外围，如图1B所示。磁屏蔽层20可以横向向外延伸超过半导体芯片16的一侧或多侧，并且如图所示，在一些实施例中，磁屏蔽层20可以横向向外延伸超过半导体芯片16的四个侧中的每个。在一些实施例中，磁屏蔽层20延伸超过半导体芯片16的外围等于或大于1mm的距离。在一些实施例中，如箭头22所示，磁屏蔽层20延伸超过半导体芯片16的外围约1mm至约300mm之间。磁屏蔽层20延伸超过半导体芯片16的外围的距离可以根据需要选择，以提供期望的磁屏蔽效果。例如，通过增加磁屏蔽层20延伸超过半导体芯片16的外周的距离，可以增加由磁屏蔽层20提供的磁屏蔽效果。这可以达到某个实际极限，超过该极限，进一步增加磁屏蔽层20的延伸距离不会提供磁屏蔽效果的额外增加。
磁屏蔽层20可以由适合于重新定向磁通量并且减小对磁敏器件(例如，半导体芯片16)的磁干扰的任何材料形成。在一些实施例中，磁屏蔽层20包括第一材料(例如，磁性材料)，该第一材料包括铁(Fe)、钴(Co)、镍(Ni)、NiFe、CoFe或它们的任意组合中的至少一种。磁屏蔽层20还可以包括第二材料(例如，掺杂材料)，第二材料包括以下中的至少一种：碳(C)、钼(Mo)、铬(Cr)、铜(Cu)、铌(Nb)、钛(Ti)、锰(Mn)、铝(Al)、硅(Si)、钨(W)或钒(V)。在一些实施例中，磁屏蔽层20由80％至100％的第一材料和0％至20％的第二材料形成。
在一些实施例中，磁屏蔽层20包括80％至100％的CoFe和0％至20％的Si，Si可以是掺杂元素。在一些实施例中，磁屏蔽层是硅钢(或电工钢)。
磁屏蔽层20可以具有适合于重新定向磁通量并且减小对磁敏器件(例如，半导体芯片16)的磁干扰的任何厚度。在一些实施例中，磁屏蔽层20的厚度小于5mm，并且在一些实施例中，磁屏蔽层20的厚度小于1mm。在一些实施例中，磁屏蔽层20的厚度在0.1mm至1mm的范围内。该范围内的厚度例如在减小由磁场(例如，由于存在邻近的磁体)引起的干扰的方式中提供了良好的结果，而没有显著增加半导体器件封装件12或器件10的厚度。
在一些实施例中，磁屏蔽层20可以由多个材料层形成。图2A是示出具有三层结构的磁屏蔽层220的截面图，而图2B是示出具有多层结构的磁屏蔽层320的截面图。
如图2A所示，在一些实施例中，磁屏蔽层220可以具有三层结构。三层结构可以包括两个磁性层221以及位于磁性层221之间的绝缘层222。绝缘层222可以由任何电绝缘材料形成。在一些实施例中，绝缘层222可以由玻璃、聚合物或陶瓷材料中的至少一种形成。
磁性层221可以与本文先前描述的磁屏蔽层20相同或基本相同，并且可以由与磁屏蔽层20相同的材料形成。例如，在一些实施例中，磁屏蔽层20的磁性层221可以由约80％的CoFe和约20％的Si形成。在一些实施例中，每个磁性层221具有小于1mm的厚度，并且在一些实施例中，每个磁性层221的厚度在约0.1mm与1mm之间。
绝缘层222用于减小由于流过磁屏蔽层220的涡电流(例如，感应电流)而引起的电损耗，例如在交流电(AC)电磁场的存在下。即，夹在两个磁性层221之间的绝缘层222的存在减小或防止了感应或涡电流流过磁屏蔽层220，并且感应电流的这种减小使得由这种电流引起的加热效果的降低。因此，通过在磁屏蔽层220中包括绝缘层222，减少了由于AC电磁场而引起的磁屏蔽层220的发热。
在一些实施例中，绝缘层222的厚度小于1mm，并且在一些实施例中，绝缘层222的厚度在约0.1μm与1mm之间。在一些实施例中，磁屏蔽层220的总厚度小于5mm。
如图2B所示，磁屏蔽层320可以具有多层结构，其中多个绝缘层322和多个磁性层321以堆叠布置交替地设置。例如，相邻的磁性层321由至少一个绝缘层322间隔开，并且相邻的绝缘层322由至少一个磁性层321间隔开。虽然在图2B中将磁屏蔽层320示出为具有三个磁性层321和两个绝缘层322，但是容易理解，在各个实施例中，例如，通过重复磁性层321和绝缘层322的交替结构，可以包括任何数量的磁性层321和绝缘层322。
绝缘层322可以与本文先前描述的绝缘层222相同或基本相同。类似地，磁性层321可以与本文先前描述的磁性层221相同或基本相同，并且在一些实施例中，磁性层321可以与本文先前描述的磁屏蔽层20相同或基本相同。
例如，在一些实施例中，磁屏蔽层320的磁性层321由约80％的CoFe和约20％的Si形成。在一些实施例中，每个磁性层321具有小于1mm的厚度，并且在一些实施例中，每个磁性层321的厚度在约0.1mm与1mm之间。
绝缘层322用于减小由于流过磁屏蔽层320的涡电流(例如，感应电流)引起的电损耗，例如，如本文先前关于图2A所示的磁屏蔽层220的绝缘层222所描述的那样。
在一些实施例中，绝缘层322的厚度小于1mm，并且在一些实施例中，绝缘层322的厚度在约0.1μm与1mm之间。在一些实施例中，磁屏蔽层320的总厚度小于5mm。
在各个实施例中，具有如图2A所示的三层结构的磁屏蔽层220或具有如图2B所示的多层结构的磁屏蔽层320可以用作本文所述的磁屏蔽层20。
图3是示出当磁屏蔽层20的磁导率改变时磁通密度的变化的图。
磁通密度(B)与磁场强度(H)的关系式如下：
B＝μH＝μ0μrH，
式中，μr是相对磁导率，是相对于特定介质的磁导率(μ)(例如，磁屏蔽层20的磁导率)与自由空间的磁导率(μ0)的比率。自由空间的磁导率(μ0)约等于：4π×10-7N·A-2。
在图3所示的图中，y轴表示以毫米(mm)计的距离，而x轴表示磁通密度。在图3的图中反映的实验中，磁体302具有沿着y轴与0位置对准的前边缘，例如，磁体302的前表面在0mm位置。磁屏蔽层20与磁体302的前表面间隔开约3mm，使得磁屏蔽层20的面向磁体302的前表面的表面与磁体302的前表面相距约3mm。
图3所示示例中的磁屏蔽层20具有约1mm的厚度。半导体芯片16与磁屏蔽层20间隔开约2mm的距离。即，磁屏蔽层20的面向半导体芯片16的表面与半导体芯片16相距约2mm。
图3的图包括四条线，每条线对应于磁屏蔽层20的不同的相对磁导率(μr)。更具体地，第一线331对应于相对磁导率1，第二线332对应于相对磁导率10，第三线333对应于相对磁导率100，并且第四线334对应于相对磁导率1000。
从图3的图中可以看出，随着磁屏蔽层20的相对磁导率增加(例如，从第一线331到第四线334)，在半导体芯片16的位置处的磁通密度减小。这是因为具有较高相对磁导率的材料具有更大的重新定向磁体302的磁通量的能力。因此，通过增加磁屏蔽层20的相对磁导率，磁体302的磁通量可以被重新定向，例如，远离半导体芯片16，从而减小半导体芯片16处的磁通密度。这使得减小半导体芯片16处的磁干扰。
在一些实施例中，磁屏蔽层20可以具有大于100的相对磁导率，并且在一些实施例中，磁屏蔽层20的相对磁导率可在约100至约1000的范围内。
图4是根据本发明的一个或多个实施例的示意性地示出电子器件410的截面图。
在一些实施例中，电子器件410包括限定电子器件410的外表面的壳体402。电子器件410可以是任何电子器件，包括例如智能电话、显示设备、平板计算机等。限定电子器件410的外表面的壳体402可以由任何合适的材料形成，并且在一些实施例中，壳体402可以包括玻璃、聚合物、金属、陶瓷等。
电子器件410可以包括如本文先前所描述的器件10。例如，器件10可以至少部分地设置在电子器件410的壳体402内。器件10可以包括诸如PCB的衬底14和封装件12。封装件12包括至少一个半导体芯片16，半导体芯片16可以是磁敏芯片，诸如MRAM芯片。
磁屏蔽层20设置为靠近半导体芯片16。在一些实施例中，磁屏蔽层20附接至半导体器件封装件12。例如，在一些实施例中，磁屏蔽层20可以附接至半导体器件封装件12的表面(例如，上表面)(如图4所示)。
磁屏蔽层20可以定位为邻近壳体402的表面。例如，磁屏蔽层20可以定位为邻近壳体402的内表面，并且在一些实施例中与壳体402的内表面接触。在一些实施例中，磁屏蔽层20可以定位在壳体402的表面处，使得磁屏蔽层20与壳体402的外表面基本共面。在图4中将壳体402示出为具有相对的第一表面402a和第二表面402b(例如可以是前表面和后表面)以及相对的第三表面402c和第四表面402d(可以是例如横向表面或侧面)。然而，将容易理解的是，壳体402中可以包括任何数量的表面，并且可以以任何几何形状布置这些表面。
磁屏蔽层20用于重新定向磁通量(例如，来自位于电子器件410的壳体402附近的磁体或磁性结构)，并且显著减小对诸如半导体芯片16的磁敏器件的磁干扰。
在一些实施例中，磁屏蔽层20位于半导体芯片16和壳体402的外表面之间。
可以选择器件10在电子器件410的壳体402内的定位，以提供半导体芯片16的改善的抗磁性(例如，改善的磁屏蔽)。特别地，半导体芯片16与电子器件410的壳体402的第一表面402a(例如，外表面)(即，磁屏蔽层20设置为与之接触或相邻的表面402a)之间的距离441可以大于0.1mm。在一些实施例中，距离441小于5mm。在一些实施例中，距离441小于3mm。在一些实施例中，距离441在约0.1mm至约5mm的范围内。由于磁屏蔽层20设置为与壳体402的表面402a接触或相邻，因此距离441基本上对应于磁屏蔽层20与半导体芯片16之间的距离。距离441可以是半导体芯片16与壳体402的最靠近半导体芯片16的表面之间的距离。也就是说，壳体402的第一表面402a可以是最靠近半导体芯片16的表面。
在一些实施例中，半导体芯片16与壳体402的第二表面(例如，后表面)402b之间的距离442可以大于3mm。在一些实施例中，距离442大于10mm。在一些实施例中，距离442在从约3mm到约300mm的范围内。在一些实施例中，由于磁屏蔽层20未设置在半导体芯片16与第二表面402b之间，因此如果使磁体与壳体402的第二表面402b紧密接近，则距离442应足以避免显著的磁干扰效应。由于磁通量随距离衰减，因此可以选择距离442以适当地避免在磁体存在下的磁干扰。在一些实施例中，距离442大于3mm是合适的，而在其他实施例中，可以选择大于10mm或大于100mm的距离以提供更大的磁干扰避免。
在一些实施例中，半导体芯片16的相应侧面与第三和第四表面402c、402d之间的距离443、444(例如，横向距离)可以大于1mm。在一些实施例中，距离443、444大于10mm。在一些实施例中，距离443、444在约1mm至约300mm的范围内。
通过控制半导体芯片16与电子器件410的表面之间的距离(例如，距离441、442、443、444)，并且通过包括磁屏蔽层20，半导体芯片16可以基本上避免磁干扰的负面影响或不期望的影响。
器件10可以通过任何合适的技术定位在壳体402内，并且固定在壳体402内的任何期望位置。例如，在各个实施例中，可以通过任何安装支架、紧固件、粘合材料等将器件10固定在壳体402内的选定位置或期望位置。
图5至图10是根据本发明的实施例的示意性地示出各个电子器件的截面图。除了下面将要讨论的差异之外，图5至图10所示的电子器件在许多方面可以与关于图4所示和描述的电子器件410基本相同。
图5示出了根据本发明的一个或多个实施例的电子器件510。除了磁屏蔽层20设置在电子器件510的壳体402的外表面402a上之外，电子器件510与关于图4示出和描述的电子器件410基本相同。
磁屏蔽层20、半导体芯片16和壳体402的各个表面之间的距离可以与本文先前关于图4所示的电子器件410所描述的基本相同。例如，在一些实施例中，磁屏蔽层20和半导体芯片16之间的距离可以在约0.1mm至约5mm的范围内。
可以通过任何合适的技术将磁屏蔽层20附接至壳体402的表面402a的外部，包括例如使用粘合材料等。半导体芯片16可以设置在密封剂18内，并且可以机械地和电气地耦合至衬底14，衬底14在一些实施例中可以是PCB。半导体芯片16可以定位在壳体402内，其中磁屏蔽层20与半导体芯片16完全重叠，例如，如关于图1B所示和所述的。
在图5所示的电子器件510中，磁屏蔽层20可以与其中形成有半导体芯片16和密封剂18的半导体器件封装件分隔开。
图6示出了根据本发明的一个或多个实施例的电子器件610。除了磁屏蔽层20嵌入在壳体402中之外，电子器件610与关于图4示出和描述的电子器件410基本相同。例如，磁屏蔽层20可以嵌入电子器件610的壳体402的表面402a中。
磁屏蔽层20、半导体芯片16和壳体402的各个表面之间的距离可以与本文先前关于图4所示的电子器件410所描述的基本相同。例如，在一些实施例中，磁屏蔽层20和半导体芯片16之间的距离可以在约0.1mm至约5mm的范围内。
磁屏蔽层20可以通过任何合适的技术嵌入在壳体402的表面402a中。在一些实施例中，磁屏蔽层20可以插入到形成在壳体的表面402a中的开口或孔中，并且磁屏蔽层20可以通过密封材料、粘合剂、紧固件等固定在开口或孔内。
半导体芯片16可以设置在密封剂18内，并且可以机械地和电气地耦合至衬底14，衬底14在一些实施例中可以是PCB。半导体芯片16可以定位在壳体402内，其中磁屏蔽层20与半导体芯片16完全重叠，例如，如关于图1B所示和所述的。
在图6所示的电子器件610中，磁屏蔽层20可以与其中形成有半导体芯片16和密封剂18的半导体器件封装件分隔开。
图7示出了根据本发明的一个或多个实施例的电子器件710。除了磁屏蔽层20设置在电子器件710的壳体402的表面402a的内部，并且磁屏蔽层20与其中形成有半导体芯片16和密封剂18的半导体器件封装件间隔开，电子器件710与关于图4示出和描述的电子器件410基本相同。
磁屏蔽层20、半导体芯片16和壳体402的各个表面之间的距离可以与本文先前关于图4所示的电子器件410所描述的基本相同。例如，在一些实施例中，磁屏蔽层20和半导体芯片16之间的距离可以在约0.1mm至约5mm的范围内。
可以通过任何合适的技术将磁屏蔽层20附接至壳体402的表面402a的内部，包括例如通过使用粘合材料等。半导体芯片16可以设置在密封剂18内，并且可以机械地和电气地耦合至衬底14，衬底14在一些实施例中可以是PCB。半导体芯片16可以定位在壳体402内，其中磁屏蔽层20与半导体芯片16完全重叠，例如，如关于图1B所示和所述的。
图8示出了根据本发明的一个或多个实施例的电子器件810。除了磁屏蔽层20设置在电子器件810的壳体402的表面402a的内部与半导体芯片16之间，并且磁屏蔽层20与表面402a的内部以及形成有半导体芯片16和密封剂18的半导体器件封装件间隔开，电子器件810与关于图4示出和描述的电子器件410基本相同。
磁屏蔽层20、半导体芯片16和壳体402的各个表面之间的距离可以与本文先前关于图4所示的电子器件410所描述的基本相同。例如，在一些实施例中，磁屏蔽层20和半导体芯片16之间的距离可以在约0.1mm至约5mm的范围内。
可以通过任何合适的技术将磁屏蔽层20固定在壳体402的表面402a的内部与半导体芯片16之间的期望位置，包括例如通过使用粘合材料、安装支架、紧固件等。半导体芯片16可以设置在密封剂18内，并且可以机械地和电气地耦合至衬底14，衬底14在一些实施例中可以是PCB。半导体芯片16可以定位在壳体402内，其中磁屏蔽层20与半导体芯片16完全重叠，例如，如关于图1B所示和所述的。
图9示出了根据本发明的一个或多个实施例的电子器件910。除了器件10与电子器件910的壳体402的表面402a的内部间隔开之外，电子器件910与关于图4示出和描述的电子器件410基本相同。
电子器件910的器件10可以与本文先前描述的器件10基本相同。例如，磁屏蔽层20可以形成为半导体器件封装件12的一部分，或者可以附接至半导体器件封装件12，例如，附接至半导体器件封装件12的上表面处。磁屏蔽层20与电子器件910的壳体402的表面402a的内部间隔开。
磁屏蔽层20、半导体芯片16和壳体402的各个表面之间的距离可以与本文先前关于图4所示的电子器件410所描述的基本相同。例如，在一些实施例中，磁屏蔽层20和半导体芯片16之间的距离可以在约0.1mm至约5mm的范围内。
可以通过任何适当的技术将器件10固定在壳体402内的期望位置，包括例如通过使用粘合材料、安装支架、紧固件等。半导体芯片16可以设置在密封剂18内，并且可以机械地和电气地耦合至衬底14，衬底14在一些实施例中可以是PCB。例如，如关于图1B所示和所述的，磁屏蔽层20可以与半导体芯片16完全重叠。
图10示出了根据本发明的一个或多个实施例的电子器件1010。除了器件10与电子器件1010的壳体402的表面402a的内部间隔开并且磁屏蔽层20嵌入在半导体器件封装件12内之外，电子器件1010与关于图4示出和描述的电子器件410基本相同。
电子器件1010的设备10可以与本文先前描述的器件10基本相同，除了磁屏蔽层20嵌入在半导体器件封装件件12内，而不是附接至半导体器件封装件件12的表面。磁屏蔽层20可以通过任何合适的技术嵌入在半导体器件封装件12内，包括例如当磁屏蔽层20位于期望位置时，通过形成密封剂18以至少部分地围绕磁屏蔽层20。例如，密封剂18可以形成为邻接磁屏蔽层20的上表面和下表面。在一些实施例中，磁屏蔽层20可以由密封剂18完全围绕，例如，密封剂18邻接磁屏蔽层20的上、下表面以及侧面。磁屏蔽层20与电子器件1010的壳体402的表面402a的内部间隔开。
磁屏蔽层20、半导体芯片16和壳体402的各个表面之间的距离可以与本文先前关于图4所示的电子器件410所描述的基本相同。例如，在一些实施例中，磁屏蔽层20和半导体芯片16之间的距离可以在约0.1mm至约5mm的范围内。
器件10可以通过任何合适的技术固定在壳体402内的期望位置，包括例如通过使用粘合材料、安装支架、紧固件等。半导体芯片16可以设置在密封剂18内，并且可以机械地和电气地耦合至衬底14，衬底14在一些实施例中可以是PCB。例如，如关于图1B所示和所述的，磁屏蔽层20可以与半导体芯片16完全重叠。
尽管本文将电子器件示出和描述为具有单个磁屏蔽层20，但是在一些实施例中，电子器件可以包括多个磁屏蔽层20。例如，磁屏蔽层20可以提供在电子器件的壳体的多个表面上、半导体器件封装件的多个表面上等，这提供了从各个不同方向对半导体芯片16的增强的磁屏蔽。
图11是示出针对非屏蔽器件以及诸如图1A所示的器件10的包括磁屏蔽层的器件的由于磁场引起的误码率的实验结果的图。
根据本发明的实施例，在由图11的图反映的实验中，数据点1101指示未屏蔽器件的误码率，而数据点1102指示包括磁屏蔽层的器件的误码率。更具体地，在该实验中，将具有3500奥斯特(Oe)的磁场强度的磁体定位在距MRAM芯片1.5mm的距离处超过100小时的时间。
如数据点1101所示，未屏蔽器件几乎在存在磁体的磁场的情况下立即经历显著的误码率。在暴露100小时后，未屏蔽器件的误码率接近百万分之1000000(例如，每百万的误码率)。
具有磁屏蔽层的器件包括厚度为约0.3mm的磁屏蔽层。磁屏蔽层由硅钢形成。将相同的磁体定位在距MRAM芯片约1.5mm的距离处，并且将磁屏蔽层定位在MRAM芯片和磁体之间。在暴露100小时后，具有磁屏蔽层的器件的误码率为约百万分之一，如数据点1102所示。这反映了相对于未屏蔽器件减少了约6个数量级(例如，从106到1ppm)。
图12是示出根据本发明的一个或多个实施例的制造具有磁屏蔽层的电子器件的方法的流程图1200。
在1202处，该方法包括将半导体器件封装件12耦合至印刷电路板(PCB)。半导体器件封装件12可以电和机械地耦合至PCB。半导体器件封装件12包括至少部分地由密封剂18围绕的半导体芯片16。在一些实施例中，密封剂可以是环氧模塑料(EPC)。
在1204处，该方法包括将半导体器件封装件12固定在电子器件的壳体402内。该电子器件可以是任何电子器件，并且在一些实施例中，可以是本文先前描述的任何电子器件。在一些实施例中，电子器件可以是以下至少之一：智能电话、显示设备或平板计算机设备。
在1206处，该方法包括将磁屏蔽层20附接至壳体402或半导体器件封装件12中的一个。磁屏蔽层20与半导体芯片16间隔开小于5mm的距离。在一些实施例中，磁屏蔽层20附接至半导体器件封装件12的表面，并且磁屏蔽层20设置在电子器件的壳体402与半导体芯片16之间。
本发明的实施例提供了几个优点。例如，本文提供的实施例可以保护磁敏器件(例如，半导体芯片)免受由外部磁场的干扰引起的有害影响。这可以使得防止或减少这种磁敏器件的操作故障，包括读取或写入故障等。本发明的实施例可以结合各种不同类型的半导体封装件来提供，或者可以包括各种不同类型的半导体封装件。本文描述了其他优点，并且鉴于本发明，其他优点将是显而易见的。
根据一个实施例，一种器件包括限定外表面的壳体。半导体芯片位于壳体内，并且半导体芯片与壳体的外表面间隔开。磁屏蔽层与半导体芯片间隔开小于5mm的距离。
在上述器件中，还包括半导体封装件，所述半导体芯片设置在所述半导体封装件内，所述半导体封装件至少部分地位于所述壳体内。
在上述器件中，还包括半导体封装件，所述半导体芯片设置在所述半导体封装件内，所述半导体封装件至少部分地位于所述壳体内，其中，所述磁屏蔽层至少部分地嵌入在所述半导体封装件中。
在上述器件中，还包括半导体封装件，所述半导体芯片设置在所述半导体封装件内，所述半导体封装件至少部分地位于所述壳体内，所述磁屏蔽层设置在所述半导体封装件的外表面与所述壳体的所述外表面之间。
在上述器件中，还包括半导体封装件，所述半导体芯片设置在所述半导体封装件内，所述半导体封装件至少部分地位于所述壳体内，所述磁屏蔽层设置在所述半导体封装件的外表面与所述壳体的所述外表面之间，其中，所述磁屏蔽层设置在所述半导体封装件的所述外表面上。
在上述器件中，还包括半导体封装件，所述半导体芯片设置在所述半导体封装件内，所述半导体封装件至少部分地位于所述壳体内，还包括位于所述壳体内的印刷电路板(PCB)，所述半导体封装件电和机械地耦合至所述印刷电路板。
在上述器件中，其中，所述磁屏蔽层连接至所述壳体。
在上述器件中，其中，所述磁屏蔽层的表面积大于所述半导体芯片的表面积。
在上述器件中，其中，所述磁屏蔽层的表面积大于所述半导体芯片的表面积，其中，所述磁屏蔽层横向向外延伸超过所述半导体芯片的侧面的距离在1mm至300mm的范围内。
在上述器件中，其中，所述磁屏蔽层包括第一材料，所述第一材料包括铁(Fe)、钴(Co)、镍(Ni)、NiFe或CoFe中的至少一种。
在上述器件中，其中，所述磁屏蔽层包括第一材料，所述第一材料包括铁(Fe)、钴(Co)、镍(Ni)、NiFe或CoFe中的至少一种，其中，所述磁屏蔽层包括第二材料，所述第二材料包括碳(C)、钼(Mo)、铬(Cr)、铜(Cu)、铌(Nb)、钛(Ti)、锰(Mn)、铝(Al)、硅(Si)、钨(W)或钒(V)中的至少一种。
在上述器件中，其中，所述磁屏蔽层包括第一材料，所述第一材料包括铁(Fe)、钴(Co)、镍(Ni)、NiFe或CoFe中的至少一种，其中，所述磁屏蔽层包括第二材料，所述第二材料包括碳(C)、钼(Mo)、铬(Cr)、铜(Cu)、铌(Nb)、钛(Ti)、锰(Mn)、铝(Al)、硅(Si)、钨(W)或钒(V)中的至少一种，其中，所述磁屏蔽层由80％至100％的所述第一材料和0％至20％的所述第二材料形成。
在上述器件中，其中，所述磁屏蔽层的厚度小于1mm。
在上述器件中，其中，所述磁屏蔽层是包括多个磁性材料层和至少一个绝缘体层的多层结构。
根据另一个实施例，一种器件包括衬底。半导体器件封装件设置在衬底上，并且半导体器件封装件包括磁阻随机存取存储器(MRAM)芯片，磁阻随机存取存储器芯片至少部分地由密封剂围绕。磁屏蔽层设置在半导体器件封装件上。
在上述器件中，其中，所述磁屏蔽层与所述磁阻随机存取存储器芯片间隔开小于5mm的距离。
在上述器件中，其中，所述磁屏蔽层的厚度在0.1mm至1mm的范围内。
根据又一个实施例，提供了一种方法，该方法包括将半导体器件封装件电和机械地耦合至印刷电路板(PCB)，该半导体器件封装件包括至少部分地由密封剂围绕的半导体芯片。半导体器件封装件固定在电子器件的壳体内。磁屏蔽层附接至壳体或半导体器件封装件中的一个，并且磁屏蔽层与半导体芯片间隔开小于5mm的距离。
在上述方法中，其中，附接所述磁屏蔽层包括将所述磁屏蔽层附接至所述半导体器件封装件的表面，所述磁屏蔽层设置在所述电子器件的所述壳体与所述半导体芯片之间。
在上述方法中，其中，所述电子器件包括智能电话、显示设备或平板计算机设备中的至少一种。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同配置并且不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。
可以将上述各个实施例组合以提供其他实施例。可以根据以上详细描述对实施例进行这些和其他改变。通常，在以下权利要求书中，所使用的术语不应解释为将权利要求书限制为说明书和权利要求书中公开的特定实施例，而是应解释为包括所有可能的实施例以及这种权利要求请求保护的等同物的全部范围。因此，权利要求不受公开内容的限制。

Claims (10)

1.一种半导体器件，包括：
壳体，限定外表面；
半导体芯片，位于所述壳体内，并且所述半导体芯片与所述壳体的所述外表面间隔开；以及
磁屏蔽层，所述磁屏蔽层与所述半导体芯片间隔开小于5mm的距离。
2.根据权利要求1所述的半导体器件，还包括半导体封装件，所述半导体芯片设置在所述半导体封装件内，所述半导体封装件至少部分地位于所述壳体内。
3.根据权利要求2所述的半导体器件，其中，所述磁屏蔽层至少部分地嵌入在所述半导体封装件中。
4.根据权利要求2所述的半导体器件，其中，所述磁屏蔽层设置在所述半导体封装件的外表面与所述壳体的所述外表面之间。
5.根据权利要求4所述的半导体器件，其中，所述磁屏蔽层设置在所述半导体封装件的所述外表面上。
6.根据权利要求2所述的半导体器件，还包括位于所述壳体内的印刷电路板(PCB)，所述半导体封装件电和机械地耦合至所述印刷电路板。
7.根据权利要求1所述的半导体器件，其中，所述磁屏蔽层连接至所述壳体。
8.根据权利要求1所述的半导体器件，其中，所述磁屏蔽层的表面积大于所述半导体芯片的表面积。
9.一种半导体器件，包括：
衬底；
半导体器件封装件，位于所述衬底上，所述半导体器件封装件包括至少部分地由密封剂围绕的磁阻随机存取存储器(MRAM)芯片；以及
磁屏蔽层，位于所述半导体器件封装件上。
10.一种形成半导体器件的方法，包括：
将半导体器件封装件电和机械地耦合至印刷电路板(PCB)，所述半导体器件封装件包括至少部分地由密封剂围绕的半导体芯片；
将所述半导体器件封装件固定在电子器件的壳体内；以及
将磁屏蔽层附接至所述壳体或所述半导体器件封装件中的一个。
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