JP2022526888A - 電子アセンブリ、電子アセンブリを含む電子装置、及び電子アセンブリの製造方法 - Google Patents

Abstract

一実施形態による電子アセンブリは、第１のエッジ表面と導電性を有するトレースとを含む回路基板と、第１のエッジ表面から空間的に間隔を空けて配置された横方向エッジを含み、回路基板上に取り付けられ、トレースに電気的に接続された電子要素と、第２のエッジ表面を含み、電子要素を実質的に覆うように電子要素上に配置された保護層と、第３のエッジ表面を含み、保護層上に配置された磁場遮蔽フィルムと、第１の金属層と、を含む。第１のエッジ表面は、回路基板の主上面と回路基板の主底面とを接続し、第２のエッジ表面は、保護層の主上面と保護層の主底面とを接続し、第３のエッジ表面は、磁場遮蔽フィルムの主上面と磁場遮蔽フィルムの主底面とを接続し、第１のエッジ表面、第２のエッジ表面、及び第３のエッジ表面は、実質的に平面である連結エッジ表面を形成するように互いに実質的に整列される。加えて、第１の金属層は、磁場遮蔽フィルム上に配置され、磁場遮蔽フィルムの主上面と連結エッジ表面とを覆っている。

Description

本開示は、電子アセンブリ、電子アセンブリを含む電子装置、及び電子アセンブリの製造方法に関する。

電子製品では通常、電磁波が発生する。電磁波は、電界と磁場とが組み合わされた波の伝搬を指す。

電磁波を構成する電界は、導体を使用して容易に遮断され得る。例えば、電界は、建物の屋根、壁面、床を接地点に接地することによって、又は接地されたアルミニウムなどの遮蔽材料を使用することによって遮断され得る。

しかしながら、電磁波を構成する磁場の場合には、高い透磁率を有する特殊材料を使用して遮断する必要がある。このような磁場は人体に有害であり、産業用デバイス及び家庭用デバイスにノイズ又は誤動作を引き起こす場合がある。

したがって、電磁波の有害性が認識されており、電磁波によって引き起こされるデバイスの誤動作を防止し、電磁干渉（ＥＭＩ）及び電磁感受性（ＥＭＳ）の標準を設定することにより、有害な環境からユーザを保護するために、世界中の全ての国で多大な努力が払われている。

韓国登録特許第１０－１９３９６５３号（２０１９年１月１１日発行）。

技術的な問題
本開示によって達成される目的は、電磁場から遮蔽する能力を有する電子アセンブリ、及びその電子アセンブリを含む電子装置を提供することである。

加えて、本開示の目的は、上述した電子アセンブリを製造する方法を提供することである。

本開示によって達成される目的は上述したものに限定されず、当業者は、上述していない他の目的を、後述する説明に基づいて明確に理解し得る。

技術的解決策
第１の実施形態による電子アセンブリは、第１のエッジ表面と導電性を有するトレースとを含む回路基板と、第１のエッジ表面から空間的に間隔を空けて配置された横方向エッジを含み、回路基板上に取り付けられ、トレースに電気的に接続された電子要素と、第２のエッジ表面を含み、電子要素を実質的に覆うように電子要素上に配置された保護層と、第３のエッジ表面を含み、保護層上に配置された磁場遮蔽フィルムと、第１の金属層と、を含む。本明細書では、第１のエッジ表面は、回路基板の主上面と回路基板の主底面とを接続し、第２のエッジ表面は、保護層の主上面と保護層の主底面とを接続し、第３のエッジ表面は、磁場遮蔽フィルムの主上面と磁場遮蔽フィルムの主底面とを接続し、第１のエッジ表面、第２のエッジ表面、及び第３のエッジ表面は、実質的に平面である連結エッジ表面を形成するように互いに実質的に整列される。加えて、第１の金属層は、磁場遮蔽フィルム上に配置され、磁場遮蔽フィルムの主上面と連結エッジ表面とを覆っている。

第２の実施形態による電子アセンブリは、基板と、互いに空間的に間隔を空けて配置され、基板上に取り付けられた複数の半導体集積回路と、集積回路を遮蔽するためのナノ結晶性軟磁性フィルムと、ナノ結晶性軟磁性フィルムの主上面と電子アセンブリの主底面とを接続し、実質的に平面である第１の金属エッジ表面と、を含み、第１の金属エッジ表面は、互いに実質的に平行である第１のフィーチャを含む第１の規則的パターンを含む。

第３の実施形態による電子アセンブリは、基板と、基板上に取り付けられた少なくとも１つの半導体集積回路と、少なくとも１つの集積回路を遮蔽するナノ結晶性軟磁性フィルムと、ナノ結晶性軟磁性フィルムの主上面と電子アセンブリの主底面とを、それぞれが接続し、実質的に平面である、第１の金属エッジ表面及び第２の金属エッジ表面と、を含み、第１の金属エッジ表面及び第２の金属エッジ表面の各々は、第１のパターン及び第２のパターンのいずれか１つを含み、第１のパターンは、第１のピークを有する第１のフーリエ変換を有し、第２のパターンは、第２のピークを有する第２のフーリエ変換を有する。

第４の実施形態による電子アセンブリは、導電性を有する複数のトレースを含む基板と、互いに空間的に間隔を空けて配置され、基板の第１の主面上に取り付けられ、複数のトレースに電気的に接続された複数の半導体集積回路と、複数の集積回路上に配置された第１の金属フィルムと、第１の金属フィルムと複数の集積回路との間に配置された磁場遮蔽層と、を含み、磁場遮蔽層及び第１の金属フィルムは、複数の集積回路をそれぞれ覆い、第１の金属フィルムは、複数の集積回路を少なくとも部分的に覆うように電子アセンブリのエッジ上を基板の第１の主面に向かって延び、基板の第１の主面の横方向エッジに物理的に接触している。

第５の実施形態による電子アセンブリの製造方法は、導電性を有する複数のトレースを含む基板と、基板の第１の主面上に取り付けられ、複数のトレースに電気的に接続された、空間的に間隔を空けて配置された少なくとも２つの半導体集積回路と、を提供することと、空間的に間隔を空けて配置された少なくとも２つの集積回路上に保護層を配置することと、保護層の主上面上に磁場遮蔽フィルムを配置することにより多層物品を形成することと、空間的に間隔を空けて配置された少なくとも２つの集積回路の間の所定の切断点において、多層物品を多層物品の厚さ方向に沿って切断することにより、少なくとも２つの切断多層物品を生産することであって、切断多層物品の各々は、所定の切断点において、基板、保護層、及び磁場遮蔽フィルムの露出したエッジを含む切断多層エッジ表面を含む、生産することと、切断多層物品のうちの少なくとも１つに対して、少なくとも１つの切断多層物品の少なくとも主上面上及び切断多層エッジ表面上に第１の金属層を配置することによって、電子アセンブリを製造することと、を含む。

第６の実施形態による電子アセンブリは、回路基板であって、回路基板内には導電性を有する接地層が配置され、導電性を有するトレースを含む、回路基板と；回路基板上に取り付けられ、トレースに電気的に接続された半導体集積回路と、集積回路基板上に配置され、集積回路を実質的に覆う保護層と、保護層上に配置され、集積回路を実質的に覆う第１の金属フィルムと、第１の金属フィルムと保護層との間に配置された、磁場遮蔽フィルムと、を含み、第１の金属フィルムは、電子アセンブリのエッジ上を回路基板の第１の主面に向かって延び、接地層の横方向エッジに物理的に接触している。

第７の実施形態による電子アセンブリは、導電性を有するトレースを含む回路基板と；回路基板上に取り付けられ、トレースに電気的に接続された半導体集積回路と；実質的に電気絶縁性であり、集積回路上に配置された、保護層と；保護層上に配置された第１の金属フィルムと；第１の金属フィルムと保護層との間に配置された磁場遮蔽フィルムと；光学的観点で実質的に不透明であり、レーザー書き込み可能であり、第１の金属フィルムと磁場遮蔽フィルムとの間に配置されたポリマー層と、を含み、保護層、第１の金属フィルム、磁場遮蔽フィルム、及びポリマー層は、長さ及び幅において回路基板と同一の広がりを有する。

有利な効果
一実施形態によれば、電子アセンブリにおける電界遮蔽効果を強化できる。加えて、電子アセンブリの製造ステップにおける、特にソーイングステップにおける電子アセンブリの破壊現象を抑制でき、したがって、電子アセンブリの製造歩留りを向上させることができる。加えて、電子アセンブリを構成するそれぞれの電子要素を外側から容易に識別できる。

一実施形態による電子アセンブリの概略断面図を示す。 図１に示す電子アセンブリの断面の拡大キャプチャ画像の図である。 図１に示す磁場遮蔽フィルムの概略断面図である。 図３に示す磁場遮蔽フィルムを用いる電子アセンブリの概略断面図である。 ２つの連結エッジ表面を示す電子アセンブリの部分斜視図である。 連結エッジ表面の一部分に関する例示的なキャプチャ画像の図である。 連結エッジ表面の一部分に関する別の一部分の例示的なキャプチャ画像の図である。 連結エッジ表面の一部分のフーリエ変換の結果を示す図である。 図８に示すフーリエ変換の結果の追加分析の結果を示す図である。 連結エッジ表面の別の一部分のフーリエ変換の結果を示す図である。 図１０に示すフーリエ変換の結果の追加分析の結果を示す図である。 一実施形態による電子アセンブリを用いる電子装置の概略概念図である。 それぞれ、一実施形態による電子アセンブリの製造プロセスで得られる電子アセンブリの断面図である。 それぞれ、一実施形態による電子アセンブリの製造プロセスで得られる電子アセンブリの断面図である。 それぞれ、一実施形態による電子アセンブリの製造プロセスで得られる電子アセンブリの断面図である。 それぞれ、一実施形態による電子アセンブリの製造プロセスで得られる電子アセンブリの断面図である。 それぞれ、一実施形態による電子アセンブリの製造プロセスで得られる電子アセンブリの断面図である。 それぞれ、一実施形態による電子アセンブリの製造プロセスで得られる電子アセンブリの断面図である。

本開示の利点及び特徴、並びにそれを達成するための方法が、添付図面と共に以下に詳細に記載される実施形態を参照することによって明らかになるであろう。しかしながら、本開示は、本明細書で記述される例示的な実施形態に限定されるものではなく、多くの異なる形態で具現化されてもよい。むしろ、例示的な実施形態は、本開示が十分かつ完全となるように、そして本開示の範囲を当業者に完全に伝達するように提供され、本開示は、特許請求の範囲によって規定される。

更に、本開示の実施形態を説明する際に、本開示の要旨を不明瞭にすると考えられる周知の関連する機能又は構成に関する具体的な説明は、いずれも省略されることになる。また、本明細書で使用される用語は、本開示の実施形態の機能に応じて定義される。したがって、用語は、ユーザ又はオペレータの意図又は慣行に応じて変動し得る。したがって、本明細書で使用される用語は、本明細書の記載に基づいて理解されるべきである。

図１は、一実施形態による電子アセンブリ１００の概略断面図であり、図２は、図１に示す電子アセンブリ１００の断面の拡大キャプチャ画像の図である。

図１及び図２を参照すると、電子アセンブリ１００は、構成要素として、回路基板１０と、トレース２０と、電子要素３０と、保護層４０と、磁場遮蔽フィルム５０と、第１の金属層７０とを含む。加えて、一実施形態によれば、電子アセンブリ１００は、接地層８０、又は言及されていない様々な構成要素を選択的に含んでもよい。本明細書では、図１に示す電子アセンブリ１００の断面図は、単なる例である。

回路基板１０は、その上に取り付けられた様々な種類の構成要素を有するように構成され、一実施形態によれば基板１０と呼ぶ場合がある。回路基板１０は、例えば、プリント回路基板などを含んでもよい。回路基板１０には、主上面１２と、主底面１３と、これらを接続する第１のエッジ表面１１とが設けられている。加えて、主上面１２と第１のエッジ表面１１との間に、横方向エッジ１２ａが設けられている。

トレース２０は、導電性を有するように構成されている。少なくとも１つのトレース２０は、上述した回路基板１０の内側に又は回路基板１０の表面１１～１３上に含まれても、又は配置されてもよい。回路基板１０内に配置された（又は取り付けられた）構成要素は、回路基板１０に含まれる又は回路基板１０内に配置されたトレース２０を介して、互いに信号を交換してもよい。

電子要素３０は、様々な機能を実行するように設計及び構成されている。例えば、電子要素３０は、半導体集積回路（半導体ＩＣ）、又は相補型金属酸化物半導体（ＣＭＯＳ）画像センサなどを含んでもよい。

電子要素３０は、トレース２０に電気的に接続され、回路基板１０の主上面１２上に配置され（取り付けられ）ている。この場合、電子要素３０は、その横方向エッジ３１と、回路基板１０の第１のエッジ表面１１との間に空間を有するように、すなわち、第１のエッジ表面１１から空間的に間隔を空けて配置されている。複数の電子要素３０が回路基板１０の主上面１２上に配置される場合、複数の電子要素３０は、それらの間にそれぞれの空間を有するように、すなわち、互いに空間的に間隔を空けて配置されてもよい。

電子要素３０が回路基板１０の主上面１２上に配置されていると想定される場合、保護層４０は、このように配置された電子要素３０を覆うように電子要素３０上に配置される。本明細書では、保護層４０が電子要素３０を「覆うように配置される」とは、保護層４０が、回路基板１０に接触する表面を除いて、電子要素３０の他の表面の一部又は全部を取り囲むように配置されていることを意味する。

保護層４０には、主上面４２と、主底面４３と、これらを接続する第２のエッジ表面４１とが設けられている。本明細書では、保護層４０の主上面４２は、図１に示すように実質的に平面であってもよい。

これに対して、保護層４０の主底面４３は、実質的に平面でなくてもよい。本明細書では、「平面ではない」は、以下の場合を意味する：
「保護層４０の主底面４３は、回路基板１０の主上面１２に直接接触する第１の表面と、電子要素３０に直接接触する第２の表面とを含み、第１の表面及び第２の表面のそれぞれの高さ（回路基板１０の主上面１２から測定される高さ）は、図１に示すように互いに異なっており、したがって、第１の表面及び第２の表面を含む保護層４０の主底面４３は、実質的に平面ではない」。

保護層４０は、エポキシ樹脂内に分散された複数のシリカ粒子を含んでもよい。

磁場遮蔽フィルム５０は、保護層４０上に配置され、電子要素３０から放出される磁場、又は外側から電子要素３０に向けて放出される磁場を遮断するように構成されている。磁場遮蔽フィルム５０には、主上面５２と、主底面５３と、これらを接続する第３のエッジ表面５１とが設けられている。以下では、磁場遮蔽フィルム５０の電磁特性について説明する。

最初に、磁場遮蔽フィルム５０は、一実施形態によると、様々な範囲内の比透磁率を有してもよい。例えば、磁場遮蔽フィルム５０は、２を超える、１０を超える、５０を超える、又は１００を超える比透磁率を有してもよい。

加えて、磁場遮蔽フィルム５０は、一実施形態によると、様々な範囲内の電気抵抗を有してもよい。例えば、磁場遮蔽フィルム５０は、２００μΩｃｍ未満、１００μΩｃｍ未満、５０μΩｃｍ未満、２０μΩｃｍ未満、又は１０μΩｃｍ未満の電気抵抗を有してもよい。代替として、磁場遮蔽フィルム５０は、一実施形態によると、１０００μΩｃｍを超える電気抵抗を有してもよい。

磁場遮蔽フィルム５０の詳細な構成については、図３及び図４を説明する部分で詳細に説明される。

第１の金属層７０は、電子要素３０から放出される電界、又は外側から電子要素３０に向けて放出される電界を遮断するように構成されている。第１の金属層７０は、導電性インクを含んでもよい。本明細書では、導電性インクは、金、パラジウム、銅、インジウム、亜鉛、チタン、鉄、クロム、アルミニウム、スズ、コバルト、白金、及びニッケル粒子のうちの少なくとも１種のそれぞれからなる複数の材料を含むように構成されてもよい。

第１の金属層７０は、磁場遮蔽フィルム５０上に配置され、具体的には、磁場遮蔽フィルム５０の主上面５２と連結エッジ表面６０とを覆うように構成されている。

本明細書では、「連結エッジ表面６０」は、回路基板１０の第１のエッジ表面１１と、保護層４０の第２のエッジ表面４１と、磁場遮蔽フィルム５０の第３のエッジ表面５１とを互いに実質的に整列させることにより形成され、実質的に平面の仮想「表面」を指す。この場合、連結エッジ表面６０は、回路基板１０の主上面１２に直交し得る。加えて、連結エッジ表面６０には所定の規則的なパターンが含まれてもよく、この規則的なパターンについては、図５～図１２を説明する部分で詳細に説明される。

接地層８０は、導電性を有するように構成され、回路基板１０の内側に挿入されてもよい。

接地層８０には、横方向エッジ８１が設けられている。接地層８０の横方向エッジ８１は、連結エッジ表面６０を覆う第１の金属層７０の一部分に物理的に接触してもよい。具体的には、磁場遮蔽フィルム５０上に配置された第１の金属層７０は、電子アセンブリ１００の後エッジ１１０上を通過してもよく、回路基板１０の主上面１２に向かって延びてもよく、接地層８０の横方向エッジ８１に物理的に接触してもよい。

上述したような物理的接触により、接地層８０は、電子アセンブリ１００内の電界又は磁場を遮断するための接地として機能し得る。

一実施形態では、磁場遮蔽フィルム５０は、様々な形態で構成されてもよく、したがって、様々な効果を実現できる。例えば、磁場遮蔽フィルム５０は、電子アセンブリ１００における電界遮蔽効果を強化するように構成され得る。加えて、磁場遮蔽フィルム５０は、電子アセンブリ１００の製造ステップにおいて、特にソーイングステップにおいて、電子アセンブリ１００の破壊現象を抑制するように構成され得る。加えて、磁場遮蔽フィルム５０は、レーザー書き込み可能であるように構成され得る。以下では、磁場遮蔽フィルム５０の構成について詳細に説明する。

図３は、一実施形態による磁場遮蔽フィルム５０の概略断面図である。図３を参照すると、磁場遮蔽フィルム５０は、磁場遮蔽層５４を含んでもよく、一実施形態によれば、第１の接着剤層５５、第２の接着剤層５６、第２の金属層５７、及び第３の接着剤層５８のうちの少なくとも１つを選択的に含んでもよい。ここで、図３に示す磁場遮蔽フィルム５０の断面図は単なる例であり、磁場遮蔽フィルム５０に含まれるものとして上述した構成要素も単なる例である。しかしながら、以下では、磁場遮蔽フィルム５０が、磁場遮蔽層５４、第１の接着剤層５５、第２の接着剤層５６、第２の金属層５７、及び第３の接着剤層５８の全てを含む場合について説明する。

磁場遮蔽フィルム５０に含まれるものとして述べた構成要素の中から、磁場遮蔽層５４について最初に説明する。磁場遮蔽層５４は、磁場を遮断するための材料を含んでもよい。例えば、磁場遮蔽層５４は、軟磁性導電性フェライト、磁性導電性金属、磁性導電性結晶合金、磁性導電性ナノ結晶合金、磁性導電性アモルファス合金、及び磁性導電性化合物のうちの少なくとも１つを含んでもよい。以下では、磁場遮蔽層５４に含まれるものとして上述した材料の各々について説明する。

軟磁性導電性フェライトは、マンガン－亜鉛フェライト及びニッケル－亜鉛フェライトのうちの少なくとも１つを含んでもよい。加えて、軟磁性導電性フェライトは、１０００Ａ／ｍ未満、１００Ａ／ｍ未満、５０Ａ／ｍ未満、又は２０Ａ／ｍ未満の保磁力を有し得る。

磁性導電性金属は、鉄を含む合金を含んでもよい。この場合、鉄を含む合金は、ケイ素、アルミニウム、ホウ素、ニオブ、銅、コバルト、ニッケル、クロム、及びモリブデンのうちの少なくとも１つを含み得る。

磁性導電性結晶合金は、鉄、コバルト、及びニッケルのうちの少なくとも２つを含んでもよい。

磁性導電性ナノ結晶合金は、鉄、ケイ素、ホウ素、ニオブ、及び銅を含んでもよい。

磁性導電性アモルファス合金は、コバルト及び鉄のうちの少なくとも１つを含んでもよく、これと共に、ケイ素及びホウ素のうちの少なくとも１つを含んでもよい。

磁性導電性化合物は、バインダ中に分散された粒子を含んでもよい。このような粒子は、金属粒子を含んでもよい。加えて、金属粒子は、鉄－アルミニウム－ケイ素合金を含んでもよい。

第２の金属層５７は、銅（Ｃｕ）を含んでもよい。横方向エッジ５７ａは、第２の金属層５７上に設けられ、この場合、横方向エッジ５７ａは、連結エッジ表面６０に物理的に接触してもよい。

第１の接着剤層５５、第２の接着剤層５６、及び第３の接着剤層５８の各々が、接着剤として機能し得る。例えば、保護層４０、第２の接着剤層５６、磁場遮蔽層５４、第１の接着剤層５５、第２の金属層５７、第３の接着剤層５８、及び第１の金属層７０は、図１及び図３に示すように順番に配置されていると想定される。この場合、第２の接着剤層５６は、磁場遮蔽層５４と保護層４０とを互いに接合してもよく、第３の接着剤層５８は、第２の金属層５８と第１の金属層７０とを互いに接合してもよく、第１の接着剤層５５は、第２の金属層５７と磁場遮蔽層５４を互いに接合してもよい。

本明細書では、第１の接着剤層５５は、光学的観点で実質的に不透明であってもよく、第２の接着剤層５４は、光学的観点で実質的に透明であってもよい。更に、第３の接着剤層５８は、光学的観点で実質的に不透明であってもよく、レーザー書き込み可能であってもよく、第３の接着剤層５８はポリマー層と呼ばれる場合がある。

別の実施形態では、磁場遮蔽フィルム５０は、磁場遮蔽層５４、第１の接着剤層５５、及び第２の接着剤層５６のみを含んでもよく、この場合、第２の接着剤層５６は、磁場遮蔽層５４と保護層４０とを互いに接合してもよく、第１の接着剤層５５は、第１の金属層７０と磁場遮蔽層５４とを互いに接合してもよい。

図４は、ここまでに説明された磁場遮蔽フィルム５０を含む電子アセンブリ１００の概略断面図である。図４を参照すると、電子アセンブリ１００に含まれる磁場遮蔽フィルム５０は、磁場遮蔽層５４、第１の接着剤層５５、第２の接着剤層５６、第２の金属層５７、及び第３の接着剤層５８を含み得る。加えて、図４に示すように、保護層４０、磁場遮蔽フィルム５０、第１の金属層７０、及び第３の接着剤層５８は、長さ及び幅において回路基板１０と同一の広がりを有し得る。

以下では、電子アセンブリ１００が図４に示すように構成された場合の動作又は効果について説明する。

磁場遮蔽フィルム５０に含まれる第２の金属層５８は、電界を遮断するように機能し得る。すなわち、電子アセンブリ１００における電界遮蔽効果は、磁場遮蔽フィルム５０に含まれる第２の金属層５８により強化できる。

加えて、第２の金属層５８は、電子アセンブリ１００の製造ステップにおいて、特にソーイングステップにおいて、電子アセンブリ１００の破壊現象を抑制し得る。すなわち、第２の金属層５８に含まれる金属（延性又は展性）の性質により、電子アセンブリ１００の破壊現象を抑制できる。したがって、電子アセンブリ１００の歩留りを向上させることができ、これについては、図１３～図１８を説明する部分でより詳細に説明する。

加えて、磁場遮蔽フィルム５０に含まれる第３の接着剤層５８は、レーザー書き込み可能であるように構成されている。電子アセンブリ１００を構成するそれぞれの電子要素３０は、レーザー書き込みにより第３の接着剤層５８上に表示された識別子によって、外側から容易に識別できる。

本明細書では、上述したように、連結エッジ表面６０は、回路基板１０の第１のエッジ表面１１と、保護層４０の第２のエッジ表面４１と、磁場遮蔽フィルム５０の第３のエッジ表面５１とを互いに実質的に整列させることにより形成される、実質的に平面の仮想「表面」を指す。本明細書では、電子アセンブリ１００が多面体形状（例えば、直方体形状）を有する場合、連結エッジ表面は、図５（参照番号６０及び６１）に示すように、多面体電子アセンブリ１００のあらゆる側面上に存在してもよい。以下では、参照番号６０に対応する連結エッジ表面を第１の連結エッジ表面６０と呼び、参照番号６１に対応する連結エッジ表面を第２の連結エッジ表面６１と呼ぶ。加えて、第１の連結エッジ表面６０及び第２の連結エッジ表面６１について、図６及び図７を参照して以下で説明する。

図６は、第１の連結エッジ表面６０の一部分を示す。図６を参照すると、第１の連結エッジ表面６０は、第１の規則的パターン２００を含んでもよい。本明細書では、第１の規則的パターン２００は、回路基板１０の主上面１２に対して第１の角度θ１を形成し、互いに実質的に平行である、複数の第１のフィーチャ２１０を含み得る。この場合、複数の第１のフィーチャ２１０の各々は溝であってもよい。加えて、第１の角度θ１は、４５度未満又は３０度未満であってもよい。

図７は、第２の連結エッジ表面６１の一部分を示す。図７を参照すると、第２の連結エッジ表面６１は、第２の規則的パターン４００を含んでもよい。本明細書では、第２の規則的パターン４００は、回路基板１０の主上面１２に対して第２の角度θ２を形成し、互いに実質的に平行である、複数の第２のフィーチャ４１０を含み得る。この場合、複数の第２のフィーチャ４１０の各々は溝であってもよい。加えて、第２の角度θ２は、第１の角度θ１とは異なる値を有してもよい。

本明細書では、第１の規則的パターン２００のフーリエ変換と第２の規則的パターン４００のフーリエ変換とは異なる特性を有してもよく、これは、第１の規則的パターン２００の第１の角度θ１と第２の規則的パターン４００の第２の角度θ２とが互いに異なるからである。

そのようなフーリエ変換特性を図８～図１１に示す。具体的には、図８及び図９は、第１の規則的パターン２００に対するフーリエ変換の結果を示し、図１０及び図１１は、第２の規則的パターン４００に対するフーリエ変換の結果を示す。

図８～図１１を参照すると、第１の規則的パターン２００は、１０（１／ｍｍ）～３０（１／ｍｍ）の範囲内に存在する空間周波数においてピーク値３１０を有してもよい。すなわち、第１の連結エッジ表面６０は、フーリエ変換がピーク値３１０を有する第１の規則的パターン２００を含んでもよい。

加えて、第２の規則的パターン４００のフーリエ変換は、第１の規則的パターン２００とは異なる範囲内に存在する空間周波数においてピーク値５１０を有してもよい。すなわち、第２の連結エッジ表面６１は、フーリエ変換がピーク値５１０を有する第２の規則的パターン４００を含んでもよい。この場合、ピーク値５１０を有する空間周波数の範囲は、第１の規則的パターン２００と第２の規則的パターン４００とで互いに異なっていてもよい。

ここまで説明してきた電子アセンブリ１００は、図１２に示すような電子装置１９０に適用されてもよい。

以下では、一実施形態による電子アセンブリ１００を製造するプロセスについて説明する。

最初に、回路基板１０が提供され、少なくとも２つの電子要素３０が提供されると、回路基板１０の主上面１２０上に少なくとも２つの電子要素３０を配置する（取り付ける）ステップ（Ｓ１）がそれぞれ実行される。このように設けられた回路基板１０は、導電性を有する複数のトレース２０を含んでもよく、上述した少なくとも２つの電子要素３０は、それぞれ、複数のトレース４０のうちの少なくともいくつかに電気的に接続され、基板１０の主上面１２上に配置される（取り付けられる）。

図１３は、少なくとも２つの電子要素３０が、複数のトレース４０のうちの少なくともいくつかに接続され、回路基板１０上に配置されている状態の断面図を示す。図１３を参照すると、少なくとも２つの電子要素３０の各々の横方向エッジ３１は、基板１０の第１のエッジ表面１１から空間的に間隔を空けて配置されている。加えて、それぞれの電子要素３０は、互いに空間的に間隔を空けて配置されている。

電子要素１２が配置されていない回路基板１０の上面１２の領域と、回路基板１０上に配置された電子要素１２の横方向エッジの領域と、電子要素１２の上面の領域とを接続する仮想表面を「構造化表面１４」と定義する。図１３は、破線によって構造化表面１４を示す。構造化表面１４を参照すると、構造化表面１４上に存在するそれぞれの点における高さが互いに異なっていてもよい。例えば、電子要素１２が配置されている領域に対応する構造化表面１４０の点における高さは、電子要素１２が配置されていない領域に対応する点の高さとは異なっていてもよい。

次に、上述したステップＳ１に従って、少なくとも２つの電子要素３０が回路基板１０の主上面１２上に取り付けられた後、その上に保護層４０が追加配置されるステップ（Ｓ２）が実行される。

図１４に基づいてより詳細に説明すると、保護層４０は、少なくとも２つの電子要素３０を覆うように配置される。本明細書では、「覆うように配置される」は、保護層４０が、回路基板１０に接触する表面を除いて、電子要素３０の他の表面の一部又は全部を取り囲むように配置されていることを意味する。

ここで、保護層４０の主底面４３が上述した構造化表面１４に接触する表面と定義される場合、保護層４０の主底面４３は、実質的に平面でなくてもよい。これに対して、保護層４０の主上面４２は、実質的に平面であってもよい。すなわち、保護層４０は、実質的に平面の、保護層４０の主上面４２が、構造化表面１４の上方に存在するように、構造化表面１４上に配置される。

以下では、保護層４０を図１４に示すように配置する具体的な手順について説明する。

最初に、エポキシ樹脂を少なくとも２つの電子要素３０に適用するステップが実行される。本明細書では、「エポキシ樹脂を電子要素３０に適用する」は、電子要素３０が配置されている回路基板１０上にエポキシ樹脂をコーティングすることを意味し得るが、これに限定されない。

次に、少なくとも２つの電子要素３０に適用されたエポキシ樹脂を硬化させるステップが実行される。この場合、エポキシ樹脂を硬化させた結果の生成物が保護層４０である。すなわち、エポキシ樹脂は硬化され、その主上面４２が平面であり、その主底面４３が平面ではない保護層４０が形成される。

次に、上述したステップＳ２に従って保護層４０が配置されると、図１５に示すように、その上に磁場遮蔽フィルム５０を配置するステップ（Ｓ３）が実行される。この場合、ステップＳ３において配置された磁場遮蔽フィルム５０は、図１５に示すように、磁場遮蔽層５４、第１の接着剤層５５、第２の接着剤層５６、第２の金属層５７、及び第３の接着剤層５８を含むように構成されてもよい。磁場遮蔽フィルム５０に含まれる構成要素に関しては、図３の説明を参照する。加えて、ステップＳ３を実行するプロセスでは、磁場遮蔽フィルム５０に対して積層（laminating）プロセスを実行してもよい。以下では、ステップＳ３に従って磁場遮蔽フィルム５０を配置した物品を「多層物品１５０と呼ぶ。

次に、上述したステップＳ３に従って生産された多層物品１５０に対して、磁場遮蔽フィルム５０の主上面５２及び連結エッジ表面６０の少なくとも一部を覆うように第１の金属層７０を磁場遮蔽フィルム５０上に配置することによって、電子アセンブリ１００を製造するステップ（Ｓ４）が実行される。図４に示す断面図は、上述したステップＳ４に従って製造された電子アセンブリ１００に関連する。

この場合、ステップＳ４における第１の金属層７０を配置するプロセスでは、スパッタリング、物理蒸着、化学蒸着、プラズマ蒸着、スピンコーティング、プラズマ促進化学蒸着、電子ビーム蒸着、熱蒸着、低圧化学蒸着、及び原子層堆積、のうちの少なくとも１つが使用されてもよい。代替として、第１の金属層７０を配置するために直接堆積を使用してもよい。

一実施形態によれば、ステップＳ４は実行されなくてもよく、上述したステップＳ３において上述した多層物品１５０を切断することにより、「切断多層物品」を生産するステップが実行されてもよい。以下では、図１５～図１９を参照して、これについて詳細に説明する。

最初に、図１５に示す多層物品１５０を所定の切断方向に沿って切断することにより、少なくとも２つの切断多層物品を生産するステップ（Ｓ５）が実行される。本明細書では、切断方向は、多層物品１５０の厚さ方向と一致してもよく、切断方向は、図１５の参照番号１５１によって示される。

この場合、多層物品１５０を切断する方法は、鋸切断、レーザー切断、エッチング、ダイヤモンド切断、及びウォータジェットのうちの少なくとも１つであってもよい。

図１６及び図１７はそれぞれ、ステップＳ５に従って多層物品１５０を切断することにより生産された切断多層物品１６０、１７０を示す断面図である。図１６及び図１７を参照すると、少なくとも１つの電子要素３０が、切断多層物品１６０、１７０の各々に含まれてもよい。

次に、切断多層物品１６０、１７０のうちの少なくとも１つに対して、切断多層物品の主上面５２及び切断多層エッジ表面６１上に第１の金属層７０を配置することによって、電子アセンブリを製造するステップ（Ｓ６）が実行される。図１８は、ステップＳ６に従って製造された電子アセンブリ１８０の断面図を示す。本明細書では、切断多層エッジ表面６１は、回路基板１０の第１のエッジ表面１１と、保護層４０の第２のエッジ表面４１と、磁場遮蔽フィルム５０の第３のエッジ表面５１とから形成され、例えば、これらのエッジ表面１１、４１、５１を互いに実質的に整列させることによって形成される仮想「表面」を指す。

上述した製造方法によって製造された電子アセンブリ１００、及び電子アセンブリ１００に含まれるそれぞれの構成要素について、上述した説明を参照する。

以下では、本開示の別の態様の実施形態について説明する。

本開示の別の態様の実施形態による電子アセンブリ１００について図１～図４を参照して説明するが、電子アセンブリ１００には保護層４０が含まれないという点で図１～図４に示すものとは異なる。

図１～図４を参照して別の態様の電子アセンブリ１００について説明すると、電子アセンブリ１００は、基板１０、複数の半導体集積回路３０、ナノ結晶性軟磁性フィルム５０、及び第１の金属エッジ表面７０を含む。状況に応じて、電子アセンブリ１００は、第２の金属エッジ表面（図１には図示せず）を更に含んでもよい。しかしながら、電子アセンブリ１００に含まれるものとして上述した構成要素は単なる例である。

基板１０は、その上に取り付けられた様々な種類の構成要素を有するように構成されている。基板１０は、例えば、プリント回路基板などを含んでもよい。基板１０には、主上面１２と、主底面１３と、これらを接続するエッジ表面１１とが設けられている。

半導体集積回路３０は、上述した一実施形態で述べた電子要素３０の一例である。基板１０の主上面１２には、複数の半導体集積回路３０が取り付けられ（配置され）てもよい。

ナノ結晶性軟磁性フィルム５０は、半導体集積回路３０が取り付けられた基板１０上に配置され、半導体集積回路３０から放出された磁場、又は外側から半導体集積回路３０に向けて放出された磁場を遮断するように構成されている。ナノ結晶性軟磁性フィルム５０には、主上面５２と、主底面５３と、これらを接続するエッジ表面５１とが設けられている。

第１の金属エッジ表面７０は、ナノ結晶性軟磁性フィルム５０の主上面５２と電子アセンブリ１００の主底面１３とを接続するように配置されている。より詳細な説明が提供される。第１の金属エッジ表面７０は、電子アセンブリ１００のエッジ表面１１、５１全体を実質的に覆ってもよく、この場合、基板１０のエッジ表面１１及びナノ結晶性軟磁性フィルム５０のエッジ表面５１にそれぞれ物理的に接触してもよい。本明細書では、「覆う」とは、電子アセンブリ１００のエッジ表面１１、５１を取り囲む第１の金属エッジ表面７０が、電子アセンブリ１００のエッジ表面１１、５１を外側に露出させないことを指す。

加えて、第１の金属エッジ表面７０は、実質的に平面であるように構成される。

加えて、第１の金属エッジ表面７０は、銀、金、パラジウム、銅、インジウム、亜鉛、チタン、鉄、クロム、アルミニウム、スズ、コバルト、白金、及びニッケル粒子のうちの少なくとも１つの複数の材料を含む導電性インクを含んでもよい。

加えて、第１の金属エッジ表面７０は、互いに実質的に平行である第１のフィーチャ２１０を含む第１の規則的パターン２００を含む。本明細書では、第１のフィーチャ２１０の各々は溝であってもよい。加えて、互いに実質的に平行である第１のフィーチャ２１０は、基板１０の主上面１２に対して第１の角度θ１を形成してもよく、第１の角度θ１は、４５°未満、又は３０°未満であってもよいが、これに限定されない。

第１の金属エッジ表面７０の第１の規則的パターン２００の場合、フーリエ変換はピーク値を有し得る。例えば、第１の規則的パターン２００のフーリエ変換は、１０（１／ｍｍ）～３０（１／ｍｍ）の範囲内の空間周波数においてピーク値を有してもよい。

第２の金属エッジ表面は、ナノ結晶性軟磁性フィルム５０の主上面５２と電子アセンブリ１００の主底面１３とを接続するように配置されている。より詳細な説明が提供される。第２の金属エッジ表面は、電子アセンブリ１００のエッジ表面１１、５１全体を実質的に覆ってもよく、この場合、基板１０のエッジ表面１１及びナノ結晶性軟磁性フィルム５０のエッジ表面５１にそれぞれ物理的に接触してもよい。本明細書では、「覆う」とは、電子アセンブリ１００のエッジ表面１１、５１を取り囲む第２の金属エッジ表面が、電子アセンブリ１００のエッジ表面１１、５１を外側に露出させないことを指す。

加えて、第２の金属エッジ表面は、実質的に平面であるように構成される。

加えて、第２の金属エッジ表面は、銀、金、パラジウム、銅、インジウム、亜鉛、チタン、鉄、クロム、アルミニウム、スズ、コバルト、白金、及びニッケル粒子のうちの少なくとも１つの複数の材料を含む導電性インクを含んでもよい。

加えて、第２の金属エッジ表面は、互いに実質的に平行である第２のフィーチャ４１０を含む第２の規則的パターン４００を含んでもよい。本明細書では、第２のフィーチャ４１０の各々は溝であってもよい。加えて、互いに実質的に平行である第２のフィーチャ４１０は、基板１０の主上面１２に対して、第１の角度θ１とは異なる第２の角度θ２を形成してもよい。

第２の規則的パターン４００の場合、フーリエ変換はピーク値を有し得る。例えば、第２の規則的パターン４００のフーリエ変換は、第１の規則的パターン２００とは異なる範囲内に存在する空間周波数においてピーク値を有してもよい。

基板１０は、導電性を有する接地層８０を含んでもよい。この場合、第１の金属エッジ表面７０の一部分が、接地層８０の横方向エッジ８１に物理的に接触してもよい。上述したような物理的接触により、接地層８０は、電子アセンブリ１００内の電界又は磁場を遮断するための接地として機能し得る。

以下では、電子アセンブリ１００を上述したように構成された場合の動作又は効果について説明する。

ナノ結晶性軟磁性フィルム５０は、磁場を遮断するように機能し得る。加えて、第１の金属エッジ表面７０は、電界を遮断するように機能し得る。

上述の一実施形態による電子アセンブリ１００のそれぞれの構成要素について言及した事項は、別の態様の実施形態による電子アセンブリ１００のそれぞれの構成要素に適用され得る。例えば、上述した一実施形態による電子アセンブリ１００の回路基板１０、磁場遮蔽フィルム５０、電子要素３０、及び第１の金属層７０について言及した事項は、別の態様の実施形態に含まれる電子アセンブリ１００の基板１０、ナノ結晶性軟磁性フィルム５０、半導体集積回路３０、及び第１の金属エッジ表面７０にそれぞれ適用され得る。

本開示の更に別の態様の実施形態による電子アセンブリ１００について図１～図４を参照して説明するが、更に別の態様の電子アセンブリ１００には保護層４０が含まれないという点で図１～図４に示すものとは異なる。

図１～図４を参照して、更に別の態様の電子アセンブリ１００について説明すると、電子アセンブリ１００は、基板１０、複数の半導体集積回路３０、磁場遮蔽層５４、及び第１の金属フィルム７０を含む。状況に応じて、電子アセンブリ１００は、第２の金属フィルム５７を更に含んでもよい。しかしながら、電子アセンブリ１００に含まれるものとして上述した構成要素は単なる例である。

基板１０は、その上に取り付けられた様々な種類の構成要素を有するように構成されている。基板１０は、例えば、プリント回路基板などを含んでもよい。基板１０には、第１の主面１２と、主底面１３と、これらを接続する第１のエッジ表面１１とが設けられている。

半導体集積回路３０は、上述した一実施形態で述べた電子要素３０の一例である。基板１０の第１の主面１２に、複数の半導体集積回路３０が配置され（取り付けられ）てもよい。

磁場遮蔽層５４は、複数の半導体集積回路３０が取り付けられた基板１０上に配置され、半導体集積回路３０からそれぞれ放出された磁場、又は外側から半導体集積回路３０に向けて放出された磁場を遮断するように構成されている。すなわち、磁場遮蔽層５４は、複数の集積回路３０を覆うように構成されている。加えて、磁場遮蔽層５４は、基板１０の第１の主面１２全体を覆うように構成されてもよい。ここで、「覆う」とは、覆うべきオブジェクトを取り囲む磁場遮蔽層５４が、覆うべきオブジェクトの表面を外側に露出させないことを指す。磁場遮蔽層５４には、主上面５２と、主底面５３と、これらを接続するエッジ表面５１とが設けられている。

第１の金属フィルム７０は、半導体集積回路３０から放出される電界、又は外側から半導体集積回路３０に向けて放出される電界を遮断するように構成されている。第１の金属フィルム７０は、銀、金、パラジウム、銅、インジウム、亜鉛、チタン、鉄、クロム、アルミニウム、スズ、コバルト、白金、及びニッケル粒子のうちの少なくとも１つの複数の材料を含む導電性インクを含んでもよい。

第１の金属フィルム７０は、磁場遮蔽層５４上に配置される。すなわち、上述したように磁場遮蔽層５４が複数の集積回路３０上に配置される場合、第１の金属フィルム７０は磁場遮蔽層５４上に配置される。以下では、第１の金属フィルム７０の配置についてより詳細に説明する。

最初に、第１の金属フィルム７０が、複数の半導体集積回路３０を少なくとも部分的に覆うように複数の半導体集積回路３０上に配置される。一実施形態によれば、第１の金属フィルム７０は、基板１０の第１の主面１２全体を実質的に覆うように配置され得る。すなわち、第１の金属フィルム７０は、複数の半導体集積回路３０の表面、又は基板１０の第１の主面１２全体を外側に露出させないように配置されてもよい。

加えて、第１の金属フィルム７０は、複数の半導体集積回路３０を部分的に覆い、基板１０の第１の主面１２の横方向エッジに物理的に接触するように配置される。加えて、第１の金属フィルム７０は、第１の金属フィルム７０と基板１０の第１の主面１２との間に配置された、それぞれの層の横方向エッジに物理的に接触するように配置されてもよい。

加えて、導電性を有する接地層８０が基板１０の内側に含まれる場合、第１の金属フィルム７０は、接地層８０の横方向エッジ８１に物理的に接触するように配置されてもよい。

第２の金属フィルム５７は、第１の金属フィルム７０と磁場遮蔽層５４との間に配置されてもよい。本明細書では、複数の集積回路３０が磁場遮蔽層５４の下に配置されているので、第２の金属フィルム５７は、第１の金属フィルム５０と複数の集積回路３０との間に配置されていると言ってよい。

加えて、第２の金属フィルム５７は、基板１０の第１の主面１２全体を実質的に覆うように配置され得る。すなわち、第２の金属フィルム５７は、複数の半導体集積回路３０の表面、又は基板１０の第１の主面１２全体を外側に露出させないように配置されてもよい。

加えて、第２の金属フィルム５７の横方向エッジ５７ａは、第１の金属フィルム７０の一部分に物理的に接触してもよい。

以下では、更に別の態様の実施形態により電子アセンブリが構成された場合の動作又は効果について説明する。

磁場遮蔽層５４は、磁場を遮断するように機能し得る。第１の金属フィルム７０は、電界を遮断するように機能し得る。この場合、第２の金属フィルム５７はまた、第１の金属フィルム７０と共に電界を遮断するように機能してもよい。すなわち、電子アセンブリ１００が第２の金属フィルム５７を含むと、電界遮蔽効果を強化できる。

加えて、第２の金属フィルム５７の金属（延性又は展性）の性質により、電子アセンブリ１００の破壊現象を抑制できる。したがって、電子アセンブリ１００の歩留りを向上させることができる。

上述の一実施形態による電子アセンブリ１００のそれぞれの構成要素について言及した事項は、電子アセンブリ１００のそれぞれの構成要素に適用され得る。例えば、上述した一実施形態による電子アセンブリ１００の回路基板１０、磁場遮蔽フィルム５０、電子要素３０、及び第１の金属層７０について言及した事項は、電子アセンブリ１００の基板１０、磁場遮蔽層５４、半導体集積回路３０、及び第１の金属フィルム７０にそれぞれ適用され得る。

上述した実施形態は、本開示の技術的概念の単なる例であり、本開示の本質的な品質から逸脱することなく、当業者によって様々な修正及び変更を行うことができる。したがって、本開示に開示される実施形態は、本開示の技術的概念を限定することを意図するものではなく、本開示の技術的概念を説明するだけのものであり、本開示の技術的概念の範囲は実施形態によって限定されるものではない。本開示の範囲は以下に提示される特許請求の範囲によって規定されるべきであり、本開示の範囲と等価な範囲内の全ての技術的概念は、本開示の範囲に含まれるものと解釈すべきである。

符号の説明
１００ 電子アセンブリ
１０ 回路基板
３０ 電子要素
４０ 保護層
５０ 磁場遮蔽フィルム

Claims (10)

1. 電子アセンブリであって、
   第１のエッジ表面と導電性を有するトレースとを備える回路基板と、
   前記第１のエッジ表面から空間的に間隔を空けて配置された横方向エッジを備え、前記回路基板上に取り付けられ、前記トレースに電気的に接続された電子要素と、
   第２のエッジ表面を備え、前記電子要素を実質的に覆うように前記電子要素上に配置された保護層と、
   第３のエッジ表面を備え、前記保護層上に配置された磁場遮蔽フィルムと、
   第１の金属層と、
   を備え、
   前記第１のエッジ表面は、前記回路基板の主上面と前記回路基板の主底面とを接続するように構成され、前記第２のエッジ表面は、前記保護層の主上面と前記保護層の主底面とを接続するように構成され、前記第３のエッジ表面は、前記磁場遮蔽フィルムの主上面と前記磁場遮蔽フィルムの主底面とを接続するように構成され、前記第１のエッジ表面、前記第２のエッジ表面、及び前記第３のエッジ表面は、実質的に平面である連結エッジ表面を形成するように互いに実質的に整列され、
   前記第１の金属層は、前記磁場遮蔽フィルム上に配置され、前記磁場遮蔽フィルムの前記主上面と前記連結エッジ表面とを覆うように構成されている、
   電子アセンブリ。
2. 前記保護層の前記主底面は実質的に平面ではなく、前記保護層の前記主上面は実質的に平面である、
   請求項１に記載の電子アセンブリ。
3. 電子アセンブリであって、
   基板と、
   互いに空間的に間隔を空けて配置され、前記基板上に取り付けられた複数の半導体集積回路と、
   前記集積回路を遮蔽するように構成されたナノ結晶性軟磁性フィルムと、
   前記ナノ結晶性軟磁性フィルムの主上面と前記電子アセンブリの主底面とを接続するように構成され、実質的に平面である第１の金属エッジ表面と、
   を備え、
   前記第１の金属エッジ表面は、
   互いに実質的に平行である第１のフィーチャを含む第１の規則的パターンを備える、
   電子アセンブリ。
4. 電子アセンブリであって、
   基板と、
   前記基板上に取り付けられた少なくとも１つの半導体集積回路と、
   前記少なくとも１つの集積回路を遮蔽するように構成されたナノ結晶性軟磁性フィルムと、
   前記ナノ結晶性軟磁性フィルムの主上面と前記電子アセンブリの主底面とを、それぞれ接続するように構成され、実質的に平面である、第１の金属エッジ表面及び第２の金属エッジ表面と、
   を備え、
   前記第１の金属エッジ表面及び前記第２の金属エッジ表面の各々は、第１のパターン及び第２のパターンのうちのいずれか１つを備え、
   前記第１のパターンは、第１のピークを有する第１のフーリエ変換を有し、前記第２のパターンは、第２のピークを有する第２のフーリエ変換を有する、
   電子アセンブリ。
5. 電子アセンブリであって、
   導電性を有する複数のトレースを備える基板と、
   互いに空間的に間隔を空けて配置され、前記基板の第１の主面上に取り付けられ、前記複数のトレースに電気的に接続された複数の半導体集積回路と、
   前記複数の集積回路上に配置された第１の金属フィルムと、
   前記第１の金属フィルムと前記複数の集積回路との間に配置された磁場遮蔽層と、
   を備え、
   前記磁場遮蔽層及び前記第１の金属フィルムは、前記複数の集積回路を覆うようにそれぞれ構成され、
   前記第１の金属フィルムは、
   前記複数の集積回路を少なくとも部分的に覆うように前記電子アセンブリのエッジ上を前記基板の前記第１の主面に向かって延び、前記基板の前記第１の主面の横方向エッジに物理的に接触している、
   電子アセンブリ。
6. 電子アセンブリを製造するための方法であって、前記方法は、
   導電性を有する複数のトレースを備える基板と、前記基板の第１の主面上に取り付けられ、前記複数のトレースに電気的に接続された、空間的に間隔を空けて配置された少なくとも２つの半導体集積回路と、を提供することと、
   空間的に間隔を空けて配置された前記少なくとも２つの集積回路上に保護層を配置することと、
   前記保護層の主上面上に磁場遮蔽フィルムを配置することにより多層物品を形成することと、
   空間的に間隔を空けて配置された前記少なくとも２つの集積回路の間の所定の切断点において、前記多層物品を前記多層物品の厚さ方向に沿って切断することにより、少なくとも２つの切断多層物品を生産することであって、前記切断多層物品の各々は、前記所定の切断点において、前記基板、前記保護層、及び前記磁場遮蔽フィルムの露出したエッジを備える切断多層エッジ表面を備える、生産することと、
   前記切断多層物品のうちの少なくとも１つに対して、前記少なくとも１つの切断多層物品の少なくとも主上面及び前記切断多層エッジ表面上に第１の金属層を配置することによって、前記電子アセンブリを製造することと、
   を含む、方法。
7. 電子アセンブリであって、
   回路基板であって、前記回路基板内に配置された導電性を有する接地層を備え、導電性を有するトレースを備えた、回路基板と、
   前記回路基板上に取り付けられ、前記トレースに電気的に接続された、半導体集積回路と、
   前記集積回路上に配置され、前記集積回路を実質的に覆うように構成された、保護層と、
   前記保護層上に配置され、前記集積回路を実質的に覆うように構成された、第１の金属フィルムと、
   前記第１の金属フィルムと前記保護層との間に配置された、磁場遮蔽フィルムと、
   を備え、
   前記第１の金属フィルムは、
   前記電子アセンブリのエッジ上を前記回路基板の第１の主面に向かって延び、前記接地層の横方向エッジに物理的に接触している、
   電子アセンブリ。
8. 電子アセンブリであって、
   導電性を有するトレースを備える回路基板と、
   前記回路基板上に取り付けられ、前記トレースに電気的に接続された、半導体集積回路と、
   実質的に電気絶縁性であり、前記集積回路上に配置された、保護層と、
   前記保護層上に配置された第１の金属フィルムと、
   前記第１の金属フィルムと前記保護層との間に配置された磁場遮蔽フィルムと、
   光学的観点で実質的に不透明であり、レーザー書き込み可能であり、前記第１の金属フィルムと前記磁場遮蔽フィルムとの間に配置された、ポリマー層と、
   を備え、
   前記保護層、前記第１の金属フィルム、前記磁場遮蔽フィルム、及び前記ポリマー層は、長さ及び幅において前記回路基板と同一の広がりを有する、
   電子アセンブリ。
9. 前記磁場遮蔽フィルムは、
   磁場遮蔽層と、第１の接着剤層と、前記第１の接着剤層上に配置された第２の金属層と、前記第２の金属層を隣接層に接合するように前記第２の金属層上に配置された第３の接着剤層と、を備える多層フィルムである、
   請求項８に記載の電子アセンブリ。
10. 前記磁場遮蔽フィルムは、
    軟磁性導電性フェライト、磁性導電性金属、磁性導電性結晶合金、磁性導電性ナノ結晶合金、磁性導電性アモルファス合金、及び磁性導電性化合物のうちの少なくとも１つを含む、
    請求項８に記載の電子アセンブリ。

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