JP2017174947A - 電子回路パッケージ - Google Patents

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Abstract

【課題】高い複合シールド効果と低背化を両立可能な電子回路パッケージを提供する。【解決手段】電源パターン２５Ｇを有する基板２０と、基板２０の表面２１に搭載された電子部品３１，３２と、電子部品３１，３２を埋め込むよう、基板２０の表面２１を覆うモールド樹脂４０と、モールド樹脂４０の少なくとも上面４１に接して設けられた磁性膜５０と、電源パターン２５Ｇに接続されるとともに、磁性膜５０を介してモールド樹脂４０を覆う金属膜６０とを備える。本発明によれば、モールド樹脂４０の上面４１に磁性膜５０及び金属膜６０がこの順に形成されていることから、高い複合シールド特性を得ることができる。しかも、磁性膜５０がモールド樹脂４０の上面４１に直接形成されており、両者間に接着剤などが介在しないことから、製品の低背化に有利である。【選択図】図１

Description

本発明は電子回路パッケージに関し、特に、電磁気シールド機能と磁気シールド機能を併せ持つ複合シールド機能を有する電子回路パッケージに関する。
近年、スマートフォンなどの電子機器は、高性能な無線通信回路及びデジタルチップが採用され、使用する半導体ＩＣの動作周波数も上昇する傾向にある。さらに複数の半導体ＩＣを最短配線で接続する２．５Ｄ構造や３Ｄ構造をもったシステムインパッケージ（ＳＩＰ）化が加速し、電源系回路のモジュール化も今後増加していくと予測される。さらに多数の電子部品（インダクタ、コンデンサ、抵抗、フィルターなどの受動部品、トランジスタ、ダイオードなどの能動部品、半導体ＩＣなどの集積回路部品、並びに、その他電子回路構成に必要な部品の総称）がモジュール化された電子回路モジュールも今後益々増加していくことが予測され、これらを総称した電子回路パッケージがスマートフォンなどの電子機器の高機能化および小型化、薄型化により高密度実装される傾向にある。これらの傾向は、一方でノイズによる誤動作及び電波障害が顕著となることを示し、従来のノイズ対策では誤動作や電波障害を防止することが困難である。このため、近年においては、電子回路パッケージのセルフシールド化が進み、導電性ペーストもしくはメッキやスパッタ法による電磁気シールドの提案及び実用化がなされているが、今後はさらに高いシールド特性が要求される。
これを実現すべく、近年においては電磁気シールド機能と磁気シールド機能を併せ持つ複合シールド構造の提案がなされている。複合シールド構造を得るためには、導電膜（金属膜）による電磁気シールドと磁性膜による磁気シールドを電子回路パッケージに形成する必要がある。
例えば、特許文献１に記載された電子回路モジュールは、モールド樹脂の表面に金属膜と磁性層をこの順に積層した構成を有している。また、特許文献２に記載された半導体パッケージは、磁性層と金属膜が積層されてなるシールドケース（シールドカン）を接着剤によってモールド樹脂に接着した構成を有している。
特開２０１０−０８７０５８号公報 米国特許公開第２０１１／０３０４０１５号明細書
しかしながら、本発明者らの研究によれば、特許文献１のようにモールド樹脂の表面に金属膜と磁性層をこの順に積層する構成では、今後益々高シールド化が要求される移動体通信機器用の電子回路パッケージとしては、シールド効果が十分に得られないことが判明した。一方、特許文献２のように接着剤を用いてシールドケースを貼り付ける構成では、低背化に不利であるばかりでなく、金属膜を基板上のグランドパターンに接続することが困難となる。
したがって、本発明は、高い複合シールド効果と低背化を両立可能な電子回路パッケージを提供することを目的とする。
本発明による電子回路パッケージは、電源パターンを有する基板と、前記基板の表面に搭載された電子部品と、前記電子部品を埋め込むよう、前記基板の前記表面を覆うモールド樹脂と、前記モールド樹脂の少なくとも上面に接して設けられた磁性膜と、前記電源パターンに接続されるとともに、前記磁性膜を介して前記モールド樹脂を覆う金属膜と、を備えることを特徴とする。
本発明によれば、モールド樹脂の上面に磁性膜及び金属膜がこの順に形成されていることから、高い複合シールド特性を得ることができる。しかも、磁性膜がモールド樹脂の上面に直接形成されており、両者間に接着剤などが介在しないことから、製品の低背化に有利である。
本発明において、前記磁性膜は、前記モールド樹脂の側面にさらに接していることが好ましい。これによれば、側面方向における複合シールド特性を高めることができる。この場合、前記磁性膜は、前記基板の側面の一部を覆っていることが好ましい。
本発明において、前記磁性膜は、熱硬化性樹脂材料に磁性フィラーが分散された複合磁性材料からなる膜であっても構わないし、軟磁性材料からなる薄膜もしくは箔であっても構わないし、フェライトなどからなる薄膜、バルクシートであっても構わない。複合磁性材料からなる膜を用いる場合、前記磁性フィラーは、フェライト又は軟磁性金属からなることが好ましく、前記磁性フィラーの表面が絶縁コートされていることがより好ましい。
本発明において、前記金属膜は、Ａｕ、Ａｇ、Ｃｕ及びＡｌからなる群から選ばれた少なくとも１つの金属を主成分とすることが好ましく、前記金属膜の表面が酸化防止被覆で覆われていることが好ましい。
本発明において、前記電源パターンは前記基板の側面に露出しており、前記金属膜は前記基板の前記側面に露出した前記電源パターンと接していることが好ましい。これによれば、金属膜を電源パターンに容易かつ確実に接続することが可能となる。
このように、本発明によれば、高い複合シールド効果と低背化を両立することが可能となる。
図１は、本発明の第１の実施形態による電子回路パッケージ１１Ａの構成を示す断面図である。 図２は、第１の実施形態の変形例による電子回路パッケージ１１Ｂの構成を示す断面図である。 図３は、電子回路パッケージ１１Ａの製造方法を説明するための工程図である。 図４は、電子回路パッケージ１１Ａの製造方法を説明するための工程図である。 図５は、電子回路パッケージ１１Ａの製造方法を説明するための工程図である。 図６は、電子回路パッケージ１１Ａの製造方法を説明するための工程図である。 図７は、本発明の第２の実施形態による電子回路パッケージ１２Ａの構成を示す断面図である。 図８は、第２の実施形態の変形例による電子回路パッケージ１２Ｂの構成を示す断面図である。 図９は、電子回路パッケージ１２Ａの製造方法を説明するための工程図である。 図１０は、電子回路パッケージ１２Ａの製造方法を説明するための工程図である。 図１１は、本発明の第３の実施形態による電子回路パッケージ１３Ａの構成を示す断面図である。 図１２は、第３の実施形態の変形例による電子回路パッケージ１３Ｂの構成を示す断面図である。 図１３は、第３の実施形態の変形例による電子回路パッケージ１３Ｃの構成を示す断面図である。 図１４は、第３の実施形態の変形例による電子回路パッケージ１３Ｄの構成を示す断面図である。 図１５は、第３の実施形態の変形例による電子回路パッケージ１３Ｅの構成を示す断面図である。 図１６は、電子回路パッケージ１３Ａの製造方法を説明するための工程図である。 図１７は、電子回路パッケージ１３Ａの製造方法を説明するための工程図である。 図１８は、電子回路パッケージ１３Ａの製造方法を説明するための工程図である。 図１９は、本発明の第４の実施形態による電子回路パッケージ１４Ａの構成を示す断面図である。 図２０は、第４の実施形態の変形例による電子回路パッケージ１４Ｂの構成を示す断面図である。 図２１は、電子回路パッケージ１４Ａの製造方法を説明するための工程図である。 図２２は、電子回路パッケージ１４Ａの製造方法を説明するための工程図である。 図２３は、本発明の第５の実施形態による電子回路パッケージ１５Ａの構成を示す断面図である。 図２４は、第５の実施形態の変形例による電子回路パッケージ１５Ｂの構成を示す断面図である。 図２５は、第５の実施形態の変形例による電子回路パッケージ１５Ｃの構成を示す断面図である。 図２６は、第５の実施形態の変形例による電子回路パッケージ１５Ｄの構成を示す断面図である。
以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。
＜第１の実施形態＞
図１は、本発明の第１の実施形態による電子回路パッケージ１１Ａの構成を示す断面図である。
図１に示すように、本実施形態による電子回路パッケージ１１Ａは、基板２０と、基板２０に搭載された複数の電子部品３１，３２と、電子部品３１，３２を埋め込むよう基板２０の表面２１を覆うモールド樹脂４０と、モールド樹脂４０を覆う磁性膜５０と、磁性膜５０及びモールド樹脂４０を覆う金属膜６０とを備えている。
本実施形態による電子回路パッケージ１１Ａの種類については特に限定されないが、例えば、高周波信号を取り扱う高周波モジュールや、電源制御を行う電源モジュール、２．５Ｄ構造や３Ｄ構造をもったシステムインパッケージ（ＳＩＰ）、無線通信用またはデジタル回路用半導体パッケージなどが挙げられる。図１においては、２つの電子部品３１，３２のみを図示しているが、実際にはより多くの電子部品が内蔵されている。
基板２０は、内部に多数の配線が埋め込まれた両面および多層配線構造を有しており、ＦＲ−４、ＦＲ−５、ＢＴ、シアネートエステル、フェノール、イミドなど熱硬化性樹脂ベースの有機基板、液晶ポリマーなど熱可塑性樹脂ベースの有機基板、ＬＴＣＣ基板、ＨＴＣＣ基板、フレキシブル基板など種類は問わない。本実施形態では基板２０が４層構造であり、基板２０の表面２１及び裏面２２に形成された配線層と、内部に埋め込まれた２層の配線層を有している。基板２０の表面２１には、複数のランドパターン２３が形成されている。ランドパターン２３は、電子部品３１，３２と接続するための内部電極であり、両者はハンダ２４（或いは導電性ペースト）を介して電気的且つ機械的に接続される。一例として、電子回路３１はコントローラなどの半導体チップであり、電子回路３２はキャパシタやコイルなどの受動部品である。電子部品の一部（例えば薄型化された半導体チップなど）は、基板２０に埋め込まれていても構わない。
ランドパターン２３は、基板２０の内部に形成された内部配線２５を介して、基板２０の裏面２２に形成された外部端子２６に接続される。実使用時においては、電子回路パッケージ１１Ａが図示しないマザーボードなどに実装され、マザーボード上のランドパターンと電子回路パッケージ１１Ａの外部端子２６が電気的に接続される。ランドパターン２３、内部配線２５及び外部端子２６を構成する導体の材料としては、銅、銀、金、ニッケル、クロム、アルミニウム、パラジウム、インジウムなどの金属もしくはその金属合金であっても構わないし、樹脂やガラスをバインダーとした導電材料であっても構わないが、基板２０が有機基板またはフレキシブル基板である場合は、コストや導電率などの観点より銅、銀を用いることが好ましい。これら導電材料の形成方法としては、印刷、メッキ、箔ラミネート、スパッタ、蒸着、インクジェットなどの方法を用いることができる。
尚、図１において、符号の末尾にＧが付された内部配線２５は、電源パターンであることを意味する。電源パターン２５Ｇは、典型的には、接地電位が与えられるグランドパターンであるが、固定電位が与えられるパターンであればグランドパターンに限定されるものではない。
モールド樹脂４０は、電子部品３１，３２を埋め込むよう基板２０の表面２１を覆って設けられている。本実施形態においては、モールド樹脂４０の側面４２と基板２０の側面２７が同一平面を構成している。モールド樹脂４０の材料としては、熱硬化性もしくは熱可塑性材料をベースとし、熱膨張係数を合わせるためのフィラーを配合した材料を用いることができる。
モールド樹脂４０の上面４１は磁性膜５０で覆われており、両者は接着剤などを介在することなく直接接触している。磁性膜５０は、熱硬化性樹脂材料に磁性フィラーが分散された複合磁性材料からなる膜、軟磁性材料やフェライトからなる薄膜、或いは、箔またはバルクシートからなり、磁気シールドとして機能する。
磁性膜５０として複合磁性材料からなる膜を選択する場合、熱硬化性樹脂材料としては、エポキシ樹脂、フェノール樹脂、シリコーン樹脂、ジアリルフタレート樹脂、ポリイミド樹脂、ウレタン樹脂等を用いることができ、印刷法、成型法、スリットノズル塗布法、スプレー法、ディスペンス法、インジェクション法、トランスファー法、コンプレッション成型法、未硬化のシート状樹脂を用いたラミネート法などの厚膜工法を用いて形成することができる。熱硬化性材料を使用することで、耐熱性、絶縁性、耐衝撃性、落下強度など、電子回路パッケージに要求される信頼性が高められる。
また、磁性フィラーとしては、フェライト又は軟磁性金属を用いることが好ましく、バルクでの透磁率が高い軟磁性金属を用いることが特に好ましい。フェライト又は軟磁性金属としては、Ｆｅ，Ｎｉ，Ｚｎ，Ｍｎ，Ｃｏ，Ｃｒ，Ｍｇ，Ａｌ，Ｓｉからなる群から選ばれた１又は２以上の金属、或いはその酸化物が挙げられる。具体例としては、Ｎｉ−Ｚｎ系、Ｍｎ−Ｚｎ、Ｎｉ−Ｃｕ−Ｚｎ系などのフェライト、パーマロイ（Ｆｅ−Ｎｉ合金）、スーパーパーマロイ（Ｆｅ−Ｎｉ−Ｍｏ合金）、センダスト（Ｆｅ−Ｓｉ−Ａｌ合金）、Ｆｅ−Ｓｉ合金、Ｆｅ−Ｃｏ合金、Ｆｅ−Ｃｒ合金、Ｆｅ−Ｃｒ−Ｓｉ合金、Ｆｅ等を挙げることができる。磁性フィラーの形状については特に限定されないが、高充填化するためには球状とし、最密充填となるように複数の粒度分布のフィラーをブレンド、配合してもよい。透磁率実数成分の遮蔽効果と透磁率虚数成分のロスの熱変換効果を最大限に引き出すためには、アスペクト５以上の扁平粉を配向させて形成することがさらに好ましい。
磁性フィラーの表面は、流動性、密着性、絶縁性向上のために、Ｓｉ，Ａｌ，Ｔｉ，Ｍｇなどの金属の酸化物、或いは、有機材料によって絶縁コートされていることが好ましい。絶縁コートは、磁性フィラーの表面に熱硬化性材料をコート処理、もしくは、金属アルコキシドの脱水反応によって酸化膜を形成してもよく、酸化ケイ素のコート被膜形成が最も好ましい。さらにその上に有機官能性カップリング処理を施すとさらに好適である。
複合磁性材料は、印刷法、成型法、スリットノズル塗布法、スプレー法、ディスペンス法、未硬化のシート状樹脂を用いたラミネート法などの公知の方法を用いてモールド樹脂４０の上面４１に形成することができる。
また、磁性膜５０として軟磁性材料もしくはフェライトからなる薄膜を選択する場合、その材料としては、Ｆｅ，Ｎｉ，Ｚｎ，Ｍｎ，Ｃｏ，Ｃｒ，Ｍｇ，Ａｌ，Ｓｉからなる群から選ばれた１又は２以上の金属、或いはその酸化物を用いることができ、スパッタリング法、蒸着法などの薄膜工法の他、メッキ法、スプレー法、ＡＤ法、溶射法などを用いてモールド樹脂４０の上面４１に形成することができる。この場合、磁性膜５０の材料は、必要とされる透磁率と周波数から適時選択すればよいが、低周波（ｋＨｚ〜１００ＭＨｚ）側のシールド効果を上げるためには、Ｆｅ−Ｃｏ、Ｆｅ−Ｎｉ、Ｆｅ−Ａｌ、Ｆｅ−Ｓｉ系の合金が最も好ましい。一方、高周波（５０〜数百ＭＨｚ）のシールド効果を上げるためには、ＮｉＺｎ、ＭｎＺｎ、ＮｉＣｕＺｎなどのフェライト膜もしくはＦｅが最も好ましい。
さらに、磁性膜５０として箔またはバルクシートを用いる場合には、モールド樹脂４０を形成する際の金型にあらかじめ箔またはバルクシートを設置しておけば、モールド樹脂４０の上面４１に箔またはバルクシートからなる磁性膜５０を直接形成することができる。
磁性膜５０の上面５１及び側面５２、モールド樹脂４０の側面４２、並びに、基板２０の側面２７は、金属膜６０で覆われている。金属膜６０は電磁気シールドであり、Ａｕ、Ａｇ、Ｃｕ及びＡｌからなる群から選ばれた少なくとも１つの金属を主成分とすることが好ましい。金属膜６０はできるだけ低抵抗であることが好ましく、コストなどを鑑みるとＣｕを用いることが最も好ましい。また、金属膜６０の外側表面は、ＳＵＳ，Ｎｉ，Ｃｒ，Ｔｉ，黄銅などの防食性の金属、或いは、エポキシ、フェノール、イミド、ウレタン、シリコーンなどの樹脂からなる酸化防止被覆で覆われていることが好ましい。これは、金属膜６０は熱、湿度などの外部環境で酸化劣化するため、これを抑制及び防止するために上記処理を施すことが好ましい。金属膜６０の形成方法は、スパッタリング法、蒸着法、無電解メッキ法、電解メッキ法など公知の方法より適時選択すればよく、金属膜６０を形成する前に密着性向上前処理であるプラズマ処理、カップリング処理、ブラスト処理、エッチング処理などを施しても良い。さらに、金属膜６０の下地として、チタンやクロム、ＳＵＳなどの高密着性金属膜を事前に薄く形成しても構わない。
図１に示すように、基板２０の側面２７には電源パターン２５Ｇが露出しており、金属膜６０は基板２０の側面２７を覆うことによって電源パターン２５Ｇと接続されている。
特に限定されるものではないが、金属膜６０と磁性膜５０の界面における抵抗値は、１０６Ω以上であることが好ましい。これによれば、電磁波ノイズが金属膜６０に入射されることにより生じる渦電流がほとんど磁性膜５０に流れ込まないことから、渦電流の流入による磁性膜５０の磁気特性の低下を防止することが可能となる。金属膜６０と磁性膜５０の界面における抵抗値とは、両者が直接接している場合には磁性膜５０の表面抵抗を指し、両者間に絶縁膜が存在する場合には、絶縁膜の表面抵抗を指す。
金属膜６０と磁性膜５０の界面における抵抗値を１０６Ω以上とする方法としては、磁性膜５０の材料として十分に表面抵抗の高い材料を用いるか、或いは、磁性膜５０の上面５１に薄い絶縁材料を形成する方法が挙げられる。図２は、変形例による電子回路パッケージ１１Ｂの構成を示す断面図であり、磁性膜５０と金属膜６０の間に薄い絶縁膜７０が介在している点において、図１に示した電子回路パッケージ１１Ａと相違している。このような絶縁膜７０を介在させれば、磁性膜５０の材料として比較的抵抗値の低い材料を用いた場合であっても、金属膜６０と磁性膜５０の界面における抵抗値を１０６Ω以上とすることが可能となり、渦電流による磁気特性の低下を防止することが可能となる。
このように、本実施形態による電子回路パッケージ１１Ａ（及び１１Ｂ）は、モールド樹脂４０の上面４１に磁性膜５０及び金属膜６０がこの順に積層されている。これにより、磁性膜５０と金属膜６０の形成位置が逆である場合と比べ、電子部品３１，３２から放射される電磁波ノイズがより効果的に遮蔽される。これは、電子部品３１，３２から発生した電磁波ノイズが磁性膜５０を通過する際にその一部が吸収され、吸収されなかった電磁波ノイズの一部が金属膜６０で反射し、磁性膜５０を再び通過するからである。このように、磁性膜５０は入射した電磁波ノイズに対して２度作用するので、電子部品３１，３２から放射される電磁波ノイズを効果的に遮蔽することができる。
また、本実施形態による電子回路パッケージ１１Ａ（及び１１Ｂ）は、磁性膜５０がモールド樹脂４０の上面４１に直接形成されており、両者間に接着剤などが介在しないことから、製品の低背化に有利である。しかも、本実施形態においては、磁性膜５０がモールド樹脂４０の上面４１にのみ形成されていることから、金属膜６０を電源パターン２５Ｇに容易に接続することが可能となる。
次に、本実施形態による電子回路パッケージ１１Ａの製造方法について説明する。
図３〜図６は、電子回路パッケージ１１Ａの製造方法を説明するための工程図である。
まず、図３に示すように、多層配線構造を有する集合基板２０Ａを用意する。集合基板２０Ａの表面２１には複数のランドパターン２３が形成されており、集合基板２０Ａの裏面２２には複数の外部端子２６が形成されている。また、集合基板２０Ａの内層には、電源パターン２５Ｇを含む複数の内部配線２５が形成されている。なお、図３に示す破線ａは、その後のダイシング工程において切断されるべき部分を指している。図３に示すように、電源パターン２５Ｇは、平面視で破線ａと重なる位置に設けられている。
次に、図３に示すように、ランドパターン２３に接続されるよう、集合基板２０Ａの表面２１に複数の電子部品３１，３２を搭載する。具体的には、ランドパターン２３上にハンダ２４を供給した後、電子部品３１，３２を搭載し、リフローを行うことによって電子部品３１，３２をランドパターン２３に接続すればよい。
次に、図４に示すように、電子部品３１，３２を埋め込むよう、集合基板２０Ａの表面２１をモールド樹脂４０で覆う。モールド樹脂４０の形成方法としては、コンプレッション、インジェクション、印刷、ディスペンス、ノズル塗付プロセスなどを用いることができる。
次に、図５に示すように、モールド樹脂４０の上面４１に磁性膜５０を直接形成する。この場合、モールド樹脂４０と磁性膜５０の密着性を向上させるために、モールド樹脂４０の上面４１をブラスト、エッチングなどの手法で物理的な凹凸を形成したり、プラズマや短波長ＵＶなどで表面改質したり、有機官能性カップリング処理などを施しても構わない。
ここで、磁性膜５０として複合磁性材料からなる膜を用いる場合は、印刷法、成型法、スリットノズル塗布法、スプレー法、ディスペンス法、インジェクション法、トランスファー法、コンプレッション成型法、未硬化のシート状樹脂を用いたラミネート法などの厚膜工法を用いることができる。印刷法、スリットノズル塗付法、スプレー法、ディスペンス法などによる形成時においては、必要に応じて複合磁性材料の粘度を調整することが好ましい。粘度の調整は、沸点が５０〜３００℃である１又は２種類以上の溶剤を用いて希釈すればよい。熱硬化性材料は、主剤、硬化剤、硬化促進剤を基本とするが、主剤、硬化剤は２種以上を要求特性に応じてブレンドしてもよい。また、必要に応じ、溶剤を混合してもよく、密着性、流動性向上のためのカップリング剤、難燃化のための難燃剤、着色のための染料、顔料、可とう性付与などの非反応性樹脂材料、熱膨張係数調整などの目的で非磁性のフィラーをブレンド、配合してもよい。材料はニーダーやミキサー、真空脱泡撹拌装置、３本ロールなどの既知の方法で混錬、分散すればよい。
また、磁性膜５０として軟磁性材料やフェライトからなる薄膜を用いる場合は、スパッタリング法、蒸着法などの薄膜工法の他、メッキ法、スプレー法、ＡＤ法、溶射法などを用いることができる。さらに、磁性膜５０として箔またはバルクシートを用いる場合には、モールド樹脂４０を形成する際の金型にあらかじめ箔またはバルクシートを設置しておけば、モールド樹脂４０の上面４１に箔またはバルクシートからなる磁性膜５０を直接形成することができる。
また、図２に示した変形例のように、磁性膜５０と金属膜６０との間に絶縁膜７０を介在させる場合には、磁性膜５０を形成した後、その上面５１に熱硬化性材料や耐熱性熱可塑性材料、Ｓｉの酸化物、低融点ガラスなどの絶縁材料を薄く形成すればよい。
次に、図６に示すように、破線ａに沿って集合基板２０Ａを切断することにより基板２０を個片化する。本実施形態においては、電源パターン２５Ｇがダイシング位置である破線ａを横切っているため、破線ａに沿って集合基板２０Ａを切断すると、基板２０の側面２７からは電源パターン２５Ｇが露出する。
そして、磁性膜５０の上面５１及び側面５２、モールド樹脂４０の側面４２、並びに、基板２０の側面２７を覆うよう、金属膜６０を形成すれば、本実施形態による電子回路パッケージ１１Ａが完成する。金属膜６０の形成方法としては、スパッタリング法、蒸着法、無電解メッキ法、電解メッキ法などを用いることができる。また、金属膜６０を形成する前に、密着性向上前処理であるプラズマ処理、カップリング処理、ブラスト処理、エッチング処理などを施しても良い。さらに、金属膜６０の下地として、チタンやクロムなどの高密着性金属膜を事前に薄く形成しても構わない。
このように、本実施形態による電子回路パッケージ１１Ａの製造方法によれば、モールド樹脂４０の上面４１に磁性膜５０を直接形成していることから、接着剤などを用いる必要が無く、低背化に有利である。しかも、集合基板２０Ａを切断することによって電源パターン２５Ｇを露出させていることから、金属膜６０を電源パターン２５Ｇに容易かつ確実に接続することが可能となる。
＜第２の実施形態＞
図７は、本発明の第２の実施形態による電子回路パッケージ１２Ａの構成を示す断面図である。
図７に示すように、本実施形態による電子回路パッケージ１２Ａは、基板２０及び金属膜６０の形状が相違する点を除き、図１に示した第１の実施形態による電子回路パッケージ１１Ａと同一である。このため、同一の要素には同一の符号を付し、重複する説明は省略する。
本実施形態においては、基板２０の側面２７が階段状となっている。具体的には、側面上部２７ａよりも側面下部２７ｂが突出した形状を有している。そして、金属膜６０は、基板２０の側面全体に形成されているのではなく、側面上部２７ａと段差部分２７ｃを覆うように設けられており、側面下部２７ｂは金属膜６０で覆われていない。本実施形態においても、基板２０の側面上部２７ａにて電源パターン２５Ｇが露出していることから、この部分を介して金属膜６０が電源パターン２５Ｇに接続される。尚、磁性膜５０の材料として比較的抵抗値の低い材料を用いる場合には、図８に示す変形例による電子回路パッケージ１２Ｂのように、磁性膜５０と金属膜６０の間に薄い絶縁膜７０を介在させることが好ましい。
図９及び図１０は、電子回路パッケージ１２Ａの製造方法を説明するための工程図である。
まず、図３〜図５を用いて説明した方法により、モールド樹脂４０の上面４１に磁性膜５０を形成した後、図９に示すように、ダイシング位置を示す破線ａに沿って溝４３を形成する。溝４３は、モールド樹脂４０を完全に切断し、且つ、基板２０を完全には切断しない深さとする。これにより、溝４３の内部にモールド樹脂４０の側面４２と、基板２０の側面上部２７ａ及び段差部分２７ｃが露出することになる。ここで、側面上部２７ａの深さとしては、少なくとも電源パターン２５Ｇが露出する深さに設定する必要がある。また、図８に示した変形例のように、磁性膜５０と金属膜６０との間に絶縁膜７０を介在させる場合には、溝４３を形成する前に、磁性膜５０の上面５１に熱硬化性材料や耐熱性熱可塑性材料、Ｓｉの酸化物、低融点ガラスなどの絶縁材料を薄く形成すればよい。
次に、図１０に示すように、スパッタリング法、蒸着法、無電解メッキ法、電解メッキ法などを用いて金属膜６０を形成する。これにより、磁性膜５０の上面５１及び溝４３の内部が金属膜６０によって覆われる。この時、基板２０の側面上部２７ａに露出する電源パターン２５Ｇは、金属膜６０に接続されることになる。
そして、破線ａに沿って集合基板２０Ａを切断することにより基板２０を個片化すれば、本実施形態による電子回路パッケージ１２Ａが完成する。
このように、本実施形態による電子回路パッケージ１２Ａの製造方法によれば、溝４３を形成していることから、集合基板２０Ａを個片化する前に金属膜６０を形成することができ、金属膜６０の形成が容易かつ確実となる。
＜第３の実施形態＞
図１１は、本発明の第３の実施形態による電子回路パッケージ１３Ａの構成を示す断面図である。
図１１に示すように、本実施形態による電子回路パッケージ１３Ａは、磁性膜５０がモールド樹脂４０の上面４１だけでなく、側面４２を覆っている点において、図１に示した第１の実施形態による電子回路パッケージ１１Ａと相違している。その他の構成は、第１の実施形態による電子回路パッケージ１１Ａと同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
本実施形態においては、モールド樹脂４０の側面４２が磁性膜５０によって完全に覆われており、したがって、モールド樹脂４０と金属膜６０が接する部分は実質的に存在しない。このような構成によれば、モールド樹脂４０の側面における複合シールド効果が高められる。特に、モールド樹脂４０の側面方向に放射される電磁波ノイズが効果的にシールドされる。
また、磁性膜５０の材料として比較的抵抗値の低い材料を用いる場合には、図１２に示す変形例による電子回路パッケージ１３Ｂのように、磁性膜５０の上面５１と金属膜６０の間に薄い絶縁膜７０を介在させることが好ましく、図１３に示す別の変形例による電子回路パッケージ１３Ｃのように、磁性膜５０の上面５１及び側面５２と金属膜６０の間に薄い絶縁膜７０を介在させることがより好ましい。
尚、図１１〜図１３に示す例では、磁性膜５０の側面５２と基板２０の側面２７が実質的に同一平面を構成しているが、本発明においてこの点は必須でない。例えば、図１４に示す変形例による電子回路パッケージ１３Ｄのように、モールド樹脂４０の側面４２と基板２０の側面２７が同一平面を構成しつつ、モールド樹脂４０の側面４２を磁性膜５０が覆う構成であっても構わない。さらに、図１５に示す変形例による電子回路パッケージ１３Ｅのように、基板２０の表面２１に形成された配線パターン２８の側面を磁性膜５０が覆う構成であっても構わない。
図１６〜図１８は、電子回路パッケージ１３Ａの製造方法を説明するための工程図である。
まず、図３及び図４を用いて説明した方法によりモールド樹脂４０を形成した後、図１６に示すように、ダイシング位置を示す破線ａに沿って幅Ｗ１の溝４４を形成する。溝４４は、モールド樹脂４０をほぼ完全に切断し、且つ、基板２０に形成された内部配線２５に達しない深さとする。これにより、溝４４の内部には、モールド樹脂４０の側面４２と、基板２０の表面２１が露出することになる。
次に、図１７に示すように、溝４４の内部を埋めるよう磁性膜５０を形成する。この時、溝４４の内部を磁性膜５０で完全に埋めることは必須でないが、溝４４の内部を磁性膜５０で埋める場合には、磁性膜５０にある程度の膜厚が必要となることから、磁性膜５０としては複合磁性材料を用いる必要がある。これにより、モールド樹脂４０の上面４１及び側面４２に磁性膜５０が直接形成されるとともに、溝４４の底部に露出する基板２０の表面２１も磁性膜５０で覆われることになる。また、図１２に示した変形例のように、磁性膜５０の上面５１と金属膜６０との間に絶縁膜７０を介在させる場合には、磁性膜５０を形成した後、その上面５１に熱硬化性材料や耐熱性熱可塑性材料、Ｓｉの酸化物、低融点ガラスなどの絶縁材料を薄く形成すればよい。
次に、図１８に示すように、破線ａに沿って幅Ｗ２の溝４５を形成することによって集合基板２０Ａを切断し、複数の基板２０に個片化する。この時、溝４５の幅Ｗ２は、溝４４の幅Ｗ１よりも細くする必要がある。これにより、溝４４の内部に形成された磁性膜５０を残存させたまま、基板２０が個片化される。また、図１３に示した変形例のように、磁性膜５０の上面５１及び側面５２と金属膜６０との間に絶縁膜７０を介在させる場合には、溝４５によって基板２０を個片化することなく磁性膜５０の側面５２を露出させた後、磁性膜５０の上面５１及び側面５２に熱硬化性材料や耐熱性熱可塑性材料、Ｓｉの酸化物、低融点ガラスなどの絶縁材料を薄く形成し、その後、基板２０を切断すればよい。
そして、磁性膜５０の上面５１及び側面５２、並びに、基板２０の側面２７を覆うよう、金属膜６０を形成すれば、本実施形態による電子回路パッケージ１３Ａが完成する。
このように、本実施形態による電子回路パッケージ１３Ａの製造方法は、幅の異なる２つの溝４３，４４を順次形成していることから、複雑な工程を用いることなく、モールド樹脂４０の側面４２を磁性膜５０で覆うことが可能となる。
＜第４の実施形態＞
図１９は、本発明の第４の実施形態による電子回路パッケージ１４Ａの構成を示す断面図である。
図１９に示すように、本実施形態による電子回路パッケージ１４Ａは、基板２０及び金属膜６０の形状が相違する点を除き、図１１に示した第３の実施形態による電子回路パッケージ１３Ａと同一である。このため、同一の要素には同一の符号を付し、重複する説明は省略する。
本実施形態は、第２の実施形態と同様、基板２０の側面上部２７ａよりも側面下部２７ｂが突出した形状を有しており、金属膜６０が側面上部２７ａと段差部分２７ｃを覆うように設けられている。本実施形態においても、基板２０の側面上部２７ａに電源パターン２５Ｇが露出していることから、この部分を介して金属膜６０が電源パターン２５Ｇに接続される。尚、磁性膜５０の材料として比較的抵抗値の低い材料を用いる場合には、図２０に示す変形例による電子回路パッケージ１４Ｂのように、磁性膜５０の上面５１（及び側面５２）と金属膜６０の間に薄い絶縁膜７０を介在させることが好ましい。
図２１及び図２２は、電子回路パッケージ１４Ａの製造方法を説明するための工程図である。
まず、図３、図４、図１６及び図１７を用いて説明した方法により、モールド樹脂４０の上面４１及び溝４４の内部に磁性膜５０を形成した後、図２１に示すように、ダイシング位置を示す破線ａに沿って幅Ｗ３の溝４６を形成する。溝４６は、モールド樹脂４０を完全に切断し、且つ、基板２０を完全には切断しない深さとするとともに、幅Ｗ３を図１６に示した溝４４の幅Ｗ１よりも細くする。これにより、溝４６の内部に磁性膜５０の側面５２と、基板２０の側面上部２７ａ及び段差部分２７ｃが露出することになる。ここで、側面上部２７ａの深さとしては、少なくとも電源パターン２５Ｇが露出する深さに設定する必要がある。
次に、図２２に示すように、スパッタリング法、蒸着法、無電解メッキ法、電解メッキ法などを用いて金属膜６０を形成する。これにより、金属膜６０は、磁性膜５０の上面５１及び溝４６の内部が金属膜６０によって覆われる。この時、基板２０の側面上部２７ａに露出する電源パターン２５Ｇは、金属膜６０に接続されることになる。
そして、破線ａに沿って集合基板２０Ａを切断することにより基板２０を個片化すれば、本実施形態による電子回路パッケージ１４Ａが完成する。
このように、本実施形態による電子回路パッケージ１４Ａの製造方法によれば、第２の実施形態と同様、個片化する前に金属膜６０を形成することができることから、金属膜６０の形成が容易となる。
＜第５の実施形態＞
図２３は、本発明の第５の実施形態による電子回路パッケージ１５Ａの構成を示す断面図である。
図２３に示すように、本実施形態による電子回路パッケージ１５Ａは、磁性膜５０が基板２０の側面２７の一部を覆っている点において、図１１に示した第３の実施形態による電子回路パッケージ１３Ａと相違している。その他の構成は、第３の実施形態による電子回路パッケージ１３Ａと同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
本実施形態においては、基板２０の側面２７が階段状である。具体的には、側面上部２７ｄよりも側面下部２７ｅが突出した形状を有している。そして、磁性膜５０は、モールド樹脂４０の上面４１及び側面４２を覆うとともに、基板２０の側面上部２７ｄと段差部分２７ｆを覆うように設けられている。基板２０の側面下部２７ｅは磁性膜５０で覆われておらず、側面下部２７ｅに露出する電源パターン２５Ｇは、金属膜６０と接触している。
このような構成によれば、基板２０の表面２１とモールド樹脂４０との界面が磁性膜５０で覆われることになる。一般に、基板２０の表面２１にはソルダーレジストが形成されており、基板２０やモールド樹脂４０に含まれる水分がリフロー時に膨張すると、膨張した水分によって基板とソルダーレジストの間、モールド材とソルダーレジストの間に剥がれが生じたり、ソルダーレジストやモールド材、基板へのクラック、電磁気シールド膜として形成した金属膜６０の膨れ、剥がれ等が発生してしまうことがある。さらに電子部品を接合、固定しているハンダ２４がリフローのＭＡＸ温度付近では溶融してしまうため、その体積膨張による応力発生もあることから、上記の現象をさらに加速してしまうことがある。しかしながら、本実施形態においては、基板２０の表面２１とモールド樹脂４０との界面が磁性膜５０によって高い密着力にて押さえられていることから、このような剥離が生じにくくなる。特に、磁性膜５０の材料として複合磁性材料を用いれば、基板２０とモールド樹脂４０の界面が高い密着力にて物理的に押さえられるだけでなく、基板２０とモールド樹脂４０の界面に達した水分が磁性膜５０の材料である複合磁性材料を介して移動可能となるため、基板とソルダーレジストの間、モールド材とソルダーレジストの間の剥がれやソルダーレジストやモールド材、基板へのクラック、電磁気シールド膜として形成した金属膜６０の膨れ、剥がれをより効果的に防止することが可能となり、信頼性が高められる。
本実施形態による電子回路パッケージ１５Ａは、図１６に示した工程を行う際に、溝４４をより深く形成することによって作製することができる。
尚、本実施形態においても、磁性膜５０の材料として比較的抵抗値の低い材料を用いる場合には、図２４に示す変形例による電子回路パッケージ１５Ｂのように、磁性膜５０の上面５１（及び側面５２）と金属膜６０の間に薄い絶縁膜７０を介在させることが好ましい。
図２５は、変形例による電子回路パッケージ１５Ｃの構成を示す断面図である。
図２５に示す電子回路パッケージ１５Ｃは、磁性膜５０が基板２０の側面２７に露出する配線パターン２９を覆っている点において、図２３に示した電子回路パッケージ１５Ａと相違している。その他の構成は、電子回路パッケージ１５Ａと同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
磁性膜５０と接する配線パターン２９は、グランドなどの電源パターンであっても構わないし、信号配線であっても構わない。但し、磁性膜５０の材料として導電性の高い材料を用いる場合には、金属膜６０が接する電源パターン２５Ｇと同電位が与えられる配線パターン２９である必要がある。
このような構成によれば、基板とソルダーレジストの間、モールド材とソルダーレジストの間の剥がれやソルダーレジストやモールド材、基板へのクラック、電磁気シールド膜として形成した金属膜６０の膨れ、剥がれ等を防止する効果に加え、水分の膨張による基板２０と配線パターン２９の界面の剥離を防止することも可能となることから、より高い信頼性を確保することが可能となる。この場合も、磁性膜５０の材料として複合磁性材料を用いることにより、配線パターン２９の剥離をより効果的に防止することが可能となる。
この場合も、磁性膜５０の材料として比較的抵抗値の低い材料を用いる場合には、図２６に示す変形例による電子回路パッケージ１５Ｄのように、磁性膜５０の上面５１（及び側面５２）と金属膜６０の間に薄い絶縁膜７０を介在させることが好ましい。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
図１に示した電子回路パッケージ１１Ａと同じ構造を有する実施例サンプル１を実際に作製した。基板２０としては、平面サイズが８．５ｍｍ×８．５ｍｍであり、厚みが０．３ｍｍである多層樹脂基板を用いた。磁性膜５０としては、Ｆｅ系の組成からなる球状の磁性フィラーを熱硬化性樹脂に分散混合した透磁率μ＝２５の複合磁性材料を用い、モールド樹脂４０の上面４１にスクリーン印刷にて約５０μｍ厚で形成した後、所定条件でポストキュアを行った。金属膜６０としては、Ｃｕ（膜厚１μｍ）とＮｉ（膜厚２μｍ）の積層膜を用いた。
また、比較例として、実施例サンプル１から磁性膜５０を削除した比較例サンプル１と、実施例サンプル１から金属膜６０を削除した比較例サンプル２を作製した。したがって、比較例サンプル１のシールドは金属膜６０からなる電磁気シールドのみであり、比較例サンプル２のシールドは磁性膜５０からなる磁気シールドのみである。
次に、各サンプルをシールド特性評価用基板にリフロー実装し、近傍磁界測定装置にてノイズ減衰量を測定することによりシールド特性を評価した。結果を表１に示す。数値の単位はｄＢμＶである。
Figure 2017174947
表１に示すように、実施例サンプル１は、比較例サンプル１，２よりもノイズ減衰量が大きいことが確認された。また、シールドが金属膜６０のみである比較例サンプル１のノイズ減衰量（Ａ）と、シールドが磁性膜５０のみである比較例サンプル２のノイズ減衰量（Ｂ）の和を算出したが、実施例サンプル１は、その計算値（Ａ＋Ｂ）よりも大きいノイズ減衰量が得られることが分かった。つまり、磁性膜５０と金属膜６０をこの順に積層した構造を有する複合シールドは、金属膜６０のみの電磁気シールドによるシールド効果と、磁性膜５０のみの磁気シールドによるシールド効果を単純に足した場合よりも高い複合シールド効果が得られることが確認された。
次に、図１に示した電子回路パッケージ１１Ａと同じ構造を有する別の実施例サンプル２と、実施例サンプル２の磁性膜５０と金属膜６０の積層順序を逆にした比較例サンプル３を作製し、シールド特性評価用基板に実装した状態で近傍磁界測定装置にてノイズ減衰量を測定した。結果を表２に示す。数値の単位はｄＢμＶである。
Figure 2017174947
表２に示すように、磁性膜５０と金属膜６０の積層順序を逆にした比較例サンプル３は、実施例サンプル２よりもノイズ減衰量が少なかった。これにより、磁性膜５０と金属膜６０をこの順に積層することにより高い複合シールド効果が得られることが確認された。また、実施例サンプル２と比較例サンプル３との差（Ｅ−Ｄ）は、低周波領域でより顕著にあらわれることが確認された。
１１Ａ，１１Ｂ，１２Ａ，１２Ｂ，１３Ａ〜１３Ｅ，１４Ａ，１４Ｂ，１５Ａ〜１５Ｄ 電子回路パッケージ
２０ 基板
２０Ａ 集合基板
２１ 基板の表面
２２ 基板の裏面
２３ ランドパターン
２４ ハンダ
２５ 内部配線
２５Ｇ 電源パターン
２６ 外部端子
２７ 基板の側面
２７ａ，２７ｄ 側面上部
２７ｂ，２７ｅ 側面下部
２７ｃ，２７ｆ 段差部分
２８，２９ 配線パターン
３１，３２ 電子部品
４０ モールド樹脂
４１ モールド樹脂の上面
４２ モールド樹脂の側面
４３〜４６ 溝
５０ 磁性膜
５１ 磁性膜の上面
５２ 磁性膜の側面
６０ 金属膜
７０ 絶縁膜

Claims (10)

  1. 電源パターンを有する基板と、
    前記基板の表面に搭載された電子部品と、
    前記電子部品を埋め込むよう、前記基板の前記表面を覆うモールド樹脂と、
    前記モールド樹脂の少なくとも上面に接して設けられた磁性膜と、
    前記電源パターンに接続されるとともに、前記磁性膜を介して前記モールド樹脂を覆う金属膜と、を備えることを特徴とする電子回路パッケージ。
  2. 前記磁性膜は、前記モールド樹脂の側面にさらに接していることを特徴とする請求項１に記載の電子回路パッケージ。
  3. 前記磁性膜は、前記基板の側面の一部を覆っていることを特徴とする請求項２に記載の電子回路モジュール。
  4. 前記磁性膜は、熱硬化性樹脂材料に磁性フィラーが分散された複合磁性材料からなる膜であることを特徴とする請求項１乃至３のいずれか一項に記載の電子回路パッケージ。
  5. 前記磁性フィラーは、フェライト又は軟磁性金属からなることを特徴とする請求項４に記載の電子回路パッケージ。
  6. 前記磁性フィラーの表面が絶縁コートされていることを特徴とする請求項５に記載の電子回路パッケージ。
  7. 前記磁性膜は、軟磁性材料もしくはフェライトからなる薄膜、箔又はバルクシートであることを特徴とする請求項１乃至３のいずれか一項に記載の電子回路パッケージ。
  8. 前記金属膜は、Ａｕ、Ａｇ、Ｃｕ及びＡｌからなる群から選ばれた少なくとも１つの金属を主成分とすることを特徴とする請求項１乃至７のいずれか一項に記載の電子回路パッケージ。
  9. 前記金属膜の表面が酸化防止被覆で覆われていることを特徴とする請求項１乃至８のいずれか一項に記載の電子回路パッケージ。
  10. 前記電源パターンは前記基板の側面に露出しており、前記金属膜は前記基板の前記側面に露出した前記電源パターンと接していることを特徴とする請求項１乃至９のいずれか一項に記載の電子回路パッケージ。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020085380A1 (ja) * 2018-10-25 2020-04-30 株式会社村田製作所 電子部品モジュール及び電子部品モジュールの製造方法
KR20200084302A (ko) * 2019-01-01 2020-07-10 차이 시안-총 패키지 내 구획 차폐물 및 능동 전자기 적합성 차폐물을 갖는 반도체 패키지
KR20200142764A (ko) * 2019-06-13 2020-12-23 삼성전기주식회사 전자 소자 모듈
WO2021054334A1 (ja) * 2019-09-19 2021-03-25 株式会社村田製作所 モジュール
WO2021124805A1 (ja) * 2019-12-20 2021-06-24 株式会社村田製作所 電子部品モジュール
US11211340B2 (en) 2018-11-28 2021-12-28 Shiann-Tsong Tsai Semiconductor package with in-package compartmental shielding and active electro-magnetic compatibility shielding
US11239179B2 (en) 2018-11-28 2022-02-01 Shiann-Tsong Tsai Semiconductor package and fabrication method thereof
JP2022526888A (ja) * 2019-03-22 2022-05-27 スリーエム イノベイティブ プロパティズ カンパニー 電子アセンブリ、電子アセンブリを含む電子装置、及び電子アセンブリの製造方法

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6107998B1 (ja) * 2016-03-23 2017-04-05 Tdk株式会社 電子回路パッケージ
US20190035744A1 (en) * 2016-03-31 2019-01-31 Tdk Corporation Electronic circuit package using composite magnetic sealing material
US9972579B1 (en) * 2016-11-16 2018-05-15 Tdk Corporation Composite magnetic sealing material and electronic circuit package using the same
US10242954B2 (en) * 2016-12-01 2019-03-26 Tdk Corporation Electronic circuit package having high composite shielding effect
WO2018051858A1 (ja) * 2016-09-16 2018-03-22 株式会社村田製作所 電子部品
US10068854B2 (en) * 2016-10-24 2018-09-04 Advanced Semiconductor Engineering, Inc. Semiconductor package device and method of manufacturing the same
KR101896435B1 (ko) * 2016-11-09 2018-09-07 엔트리움 주식회사 전자파차폐용 전자부품 패키지 및 그의 제조방법
CN209658154U (zh) 2016-12-05 2019-11-19 株式会社村田制作所 电子元件
WO2018116974A1 (ja) * 2016-12-21 2018-06-28 三菱電機株式会社 半導体装置
WO2018135555A1 (ja) * 2017-01-18 2018-07-26 株式会社村田製作所 モジュール
JP6683289B2 (ja) 2017-02-28 2020-04-15 株式会社村田製作所 薄膜シールド層付き電子部品
JP6965928B2 (ja) * 2017-06-29 2021-11-10 株式会社村田製作所 高周波モジュール
KR20190006359A (ko) * 2017-07-10 2019-01-18 엘지전자 주식회사 전자장치
JP6624351B2 (ja) * 2017-09-07 2019-12-25 株式会社村田製作所 モジュール部品
US10373917B2 (en) * 2017-12-05 2019-08-06 Tdk Corporation Electronic circuit package using conductive sealing material
JP6504302B1 (ja) * 2018-06-12 2019-04-24 東洋インキＳｃホールディングス株式会社 電磁波シールドシート、部品搭載基板、および電子機器
EP3830869A4 (en) * 2018-07-27 2022-07-13 Qualcomm Incorporated INTEGRATED CIRCUIT PACKAGE WITH IMPROVED ELECTROMAGNETIC SHIELDING
US10438901B1 (en) 2018-08-21 2019-10-08 Qualcomm Incorporated Integrated circuit package comprising an enhanced electromagnetic shield
JP6497477B1 (ja) * 2018-10-03 2019-04-10 東洋インキＳｃホールディングス株式会社 電磁波シールドシート、および電子部品搭載基板
KR102626315B1 (ko) * 2018-11-13 2024-01-17 삼성전자주식회사 반도체 패키지
US10923435B2 (en) 2018-11-28 2021-02-16 Shiann-Tsong Tsai Semiconductor package with in-package compartmental shielding and improved heat-dissipation performance
TWI744572B (zh) 2018-11-28 2021-11-01 蔡憲聰 具有封裝內隔室屏蔽的半導體封裝及其製作方法
US10896880B2 (en) 2018-11-28 2021-01-19 Shiann-Tsong Tsai Semiconductor package with in-package compartmental shielding and fabrication method thereof
KR20200116570A (ko) * 2019-04-01 2020-10-13 삼성전자주식회사 반도체 패키지
KR20210143586A (ko) * 2020-05-20 2021-11-29 쓰리엠 이노베이티브 프로퍼티즈 캄파니 복수의 자성 금속 입자들을 포함하는 다층 테이프 및 전자 어셈블리

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3925835B2 (ja) * 2000-04-10 2007-06-06 株式会社日立製作所 電磁波吸収材とその製造法及びそれを用いた各種用途
JP2003218249A (ja) * 2002-01-18 2003-07-31 Mitsui Chemicals Inc 半導体中空パッケージ
JP2004193246A (ja) * 2002-12-10 2004-07-08 Sony Corp 磁気メモリ装置
US7129422B2 (en) * 2003-06-19 2006-10-31 Wavezero, Inc. EMI absorbing shielding for a printed circuit board
JP2008252054A (ja) * 2007-03-06 2008-10-16 Matsushita Electric Ind Co Ltd 半導体装置および半導体装置の製造方法
US7989947B2 (en) * 2007-03-06 2011-08-02 Panasonic Corporation Semiconductor device and method of manufacturing the same
JP2010087058A (ja) * 2008-09-30 2010-04-15 Sanyo Electric Co Ltd 高周波モジュール
WO2010146863A1 (ja) * 2009-06-17 2010-12-23 日本電気株式会社 Ｉｃパッケージ
CN102550140B (zh) * 2009-10-01 2015-05-27 松下电器产业株式会社 组件及其制造方法
JP5402482B2 (ja) * 2009-10-01 2014-01-29 パナソニック株式会社 モジュールとモジュールの製造方法
CN102194769A (zh) * 2010-03-11 2011-09-21 国碁电子(中山)有限公司 芯片封装结构及方法
JP2011198866A (ja) * 2010-03-18 2011-10-06 Renesas Electronics Corp 半導体装置およびその製造方法
US9484279B2 (en) * 2010-06-02 2016-11-01 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming EMI shielding layer with conductive material around semiconductor die
KR101798571B1 (ko) * 2012-02-16 2017-11-16 삼성전자주식회사 반도체 패키지
JP5829562B2 (ja) * 2012-03-28 2015-12-09 ルネサスエレクトロニクス株式会社 半導体装置
US9484313B2 (en) * 2013-02-27 2016-11-01 Advanced Semiconductor Engineering, Inc. Semiconductor packages with thermal-enhanced conformal shielding and related methods

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11744005B2 (en) 2018-10-25 2023-08-29 Murata Manufacturing Co., Ltd. Electronic component module and manufacturing method of electronic component module
WO2020085380A1 (ja) * 2018-10-25 2020-04-30 株式会社村田製作所 電子部品モジュール及び電子部品モジュールの製造方法
JP7131626B2 (ja) 2018-10-25 2022-09-06 株式会社村田製作所 電子部品モジュール及び電子部品モジュールの製造方法
JPWO2020085380A1 (ja) * 2018-10-25 2021-09-24 株式会社村田製作所 電子部品モジュール及び電子部品モジュールの製造方法
US11239179B2 (en) 2018-11-28 2022-02-01 Shiann-Tsong Tsai Semiconductor package and fabrication method thereof
US11211340B2 (en) 2018-11-28 2021-12-28 Shiann-Tsong Tsai Semiconductor package with in-package compartmental shielding and active electro-magnetic compatibility shielding
KR20200084302A (ko) * 2019-01-01 2020-07-10 차이 시안-총 패키지 내 구획 차폐물 및 능동 전자기 적합성 차폐물을 갖는 반도체 패키지
KR102378155B1 (ko) * 2019-01-01 2022-03-23 차이 시안-총 패키지 내 구획 차폐물 및 능동 전자기 적합성 차폐물을 갖는 반도체 패키지
JP2022526888A (ja) * 2019-03-22 2022-05-27 スリーエム イノベイティブ プロパティズ カンパニー 電子アセンブリ、電子アセンブリを含む電子装置、及び電子アセンブリの製造方法
US10937710B2 (en) 2019-06-13 2021-03-02 Samsung Electro-Mechanics Co., Ltd. Electronic component module
KR102297902B1 (ko) * 2019-06-13 2021-09-02 삼성전기주식회사 전자 소자 모듈
KR20200142764A (ko) * 2019-06-13 2020-12-23 삼성전기주식회사 전자 소자 모듈
WO2021054334A1 (ja) * 2019-09-19 2021-03-25 株式会社村田製作所 モジュール
WO2021124805A1 (ja) * 2019-12-20 2021-06-24 株式会社村田製作所 電子部品モジュール

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