KR20210013749A

KR20210013749A - 전자 어셈블리, 이를 포함하는 전자 장치 및 전자 어셈블리를 제작하는 방법

Info

Publication number: KR20210013749A
Application number: KR1020210012136A
Authority: KR
Inventors: 공지웅; 서정주; 우성우
Original assignee: 쓰리엠 이노베이티브 프로퍼티즈 캄파니
Priority date: 2021-01-28
Filing date: 2021-01-28
Publication date: 2021-02-05

Abstract

일 실시예에 따른 전자 어셈블리는 제1 에지 표면 및 전기 전도성을 갖는 연결부(trace)를 포함하는 회로 기판, 상기 제1 에지 표면으로부터 공간적으로 이격된 모서리(lateral edge)를 포함하며, 상기 회로 기판 상에 실장되고 상기 연결부에 전기적으로 연결되는 전자 소자, 제2 에지 표면을 포함하고, 상기 전자 소자를 실질적으로 커버하도록 상기 전자 소자 상에 배치되는 보호층, 제3 에지 표면을 포함하고, 상기 보호층 상에 배치되는 자기장 차폐 필름 및 제1 금속층을 포함한다. 여기서 상기 제1 에지 표면은 상기 회로 기판의 주된 상면(main top surface)과 상기 회로 기판의 주된 하면(main bottom surface)을 연결하고, 상기 제2 에지 표면은 상기 보호층의 주된 상면과 상기 보호층의 주된 하면을 연결하며, 상기 제3 에지 표면은 상기 자기장 차폐 필름의 주된 상면과 상기 자기장 차폐 필름의 주된 하면을 연결하되, 상기 제1 에지 표면, 상기 제2 에지 표면 및 상기 제3 에지 표면은 서로 간에 실질적으로 정렬되어서 실질적으로 편평한(planar) 결합 에지 표면을 형성한다. 또한, 상기 제1 금속층은 상기 자기장 차폐 필름 상에 배치되되, 상기 자기장 차폐 필름의 상기 주된 상면과 상기 결합 에지 표면을 커버(covering)한다.

Description

전자 어셈블리, 이를 포함하는 전자 장치 및 전자 어셈블리를 제작하는 방법 {ELECTRONIC ASSEMBLY, ELECTRONIC APPARATUS INCLUDING THE SAME AND METHOD FOR FABRICATING ELECTRONIC ASSEMBLY}

본 발명은 전자 어셈블리, 이를 포함하는 전자 장치 및 전자 어셈블리를 제작하는 방법에 관한 것이다.

전자 제품에서는 일반적으로 전자기파가 발생한다. 전자기파란 전기장과 자기장이 합성된 파동이 공간으로 퍼져 나가는 것을 지칭한다.

전자기파를 구성하는 전기장은 도체를 이용하면 쉽게 차폐될 수 있다. 예컨대 전기장은, 건물의 지붕이나, 벽면, 바닥 등을 땅에 접지시키거나 접지된 알루미늄 같은 차폐 물질을 이용하면 차폐될 수 있다.

다만, 전자기파를 구성하는 자기장의 경우 투자율이 높은 특수 소재를 사용하여야만이 차폐가 가능하다. 이러한 자기장은 인체에 특히 유해하며, 산업 및 가정용 기기에 노이즈 또는 오동작을 유발할 수 있다.

따라서, 세계 각국에서는 이러한 전자기파의 유해성을 인식하여 전자파 장애(EMI)와 전자파 내성(EMS) 규격을 정하여 실시함으로써 전자파에 의한 기기의 오동작 방지 및 유해 환경으로부터 사용자들을 보호하기 위하여 노력하고 있다.

한국특허등록공보, 제10-1939653호 (2019.01.11. 공개)

본 발명의 해결하고자 하는 과제는 전자기장에 대한 차폐력을 갖는 전자 어셈블리 및 이러한 전자 어셈블리를 포함하는 전자 장치를 제공하는 것이다.

또한 전술한 전자 어셈블리의 제작 방법을 제공하는 것이다.

다만, 본 발명의 해결하고자 하는 과제는 이상에서 언급한 것으로 제한되지 않으며, 언급되지 않은 또 다른 해결하고자 하는 과제는 아래의 기재로부터 본 발명이 속하는 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.

제1 실시예에 따른 전자 어셈블리는 제1 에지 표면 및 전기 전도성을 갖는 연결부(trace)를 포함하는 회로 기판, 상기 제1 에지 표면으로부터 공간적으로 이격된 모서리(lateral edge)를 포함하며, 상기 회로 기판 상에 실장되고 상기 연결부에 전기적으로 연결되는 전자 소자, 제2 에지 표면을 포함하고, 상기 전자 소자를 실질적으로 커버하도록 상기 전자 소자 상에 배치되는 보호층, 제3 에지 표면을 포함하고, 상기 보호층 상에 배치되는 자기장 차폐 필름 및 제1 금속층을 포함한다. 여기서, 상기 제1 에지 표면은 상기 회로 기판의 주된 상면(main top surface)과 상기 회로 기판의 주된 하면(main bottom surface)을 연결하고, 상기 제2 에지 표면은 상기 보호층의 주된 상면과 상기 보호층의 주된 하면을 연결하며, 상기 제3 에지 표면은 상기 자기장 차폐 필름의 주된 상면과 상기 자기장 차폐 필름의 주된 하면을 연결하되, 상기 제1 에지 표면, 상기 제2 에지 표면 및 상기 제3 에지 표면은 서로 간에 실질적으로 정렬되어서 실질적으로 편평한(planar) 결합 에지 표면을 형성한다. 또한, 상기 제1 금속층은 상기 자기장 차폐 필름 상에 배치되되, 상기 자기장 차폐 필름의 상기 주된 상면과 상기 결합 에지 표면을 커버(covering)한다.

제2 실시예에 따른 전자 어셈블리는 기판, 상기 기판 상에 공간적으로 이격되어서 실장되는 복수 개의 반도체 집적 회로(semi-conductor integrated circuit)들, 상기 집적 회로들을 차폐시키는 나노결정질 연자성 필름 및 상기 나노결정질 연자성 필름의 주된 상면과 상기 전자 어셈블리의 주된 하면을 연결시키는 실질적으로 편평한 제1 금속 에지 표면을 포함하되, 상기 제1 금속 에지 표면은 실질적으로 평행한 제1 피처들을 포함하는 제1 규칙적 패턴을 포함한다.

제3 실시예에 따른 전자 어셈블리는 기판, 상기 기판 상에 실장되는 적어도 하나의 반도체 집적 회로들, 상기 적어도 하나의 집적 회로들을 차폐시키는 나노결정질 연자성 필름 및 각각이 상기 나노결정질 연자성 필름의 주된 상면과 상기 전자 어셈블리의 주된 하면을 연결시키면서 실질적으로 편평한 제1 금속 에지 표면과 제2 금속 에지 표면을 포함하고, 상기 제1 금속 에지 표면과 상기 제2 금속 에지 표면은 각각 제1 패턴과 제2 패턴 중 어느 하나를 포함하되, 상기 제1 패턴은 제1 피크를 갖는 제1 푸리에 변환을 갖고, 상기 제2 패턴은 제2 피크를 갖는 제2 푸리에 변환을 갖는다.

제4 실시예에 따른 전자 어셈블리는 전기 전도성을 갖는 연결부를 복수 개 포함하는 기판, 상기 기판의 제1 주된 표면 상에 공간적으로 이격되어 실장되며, 상기 복수 개의 연결부들과 전기적으로 연결되는 복수 개의 반도체 집적 회로들, 상기 복수 개의 집적 회로들 상에 배치되는 제1 금속 필름 및 상기 제1 금속 필름과 상기 복수 개의 집적 회로들 사이에 배치되는 자기장 차폐층을 포함하며, 상기 자기창 차폐층과 상기 제1 금속 필름은 각각 상기 복수 개의 집적 회로들을 커버하되, 상기 제1 금속 필름은 상기 기판의 상기 제1 주된 표면을 향하는 방향으로 상기 전자 어셈블리의 에지들 위로 연장되어 상기 복수 개의 집적 회로들을 적어도 부분적으로 커버하고 상기 기판의 상기 제1 주된 표면의 모서리들(lateral edges)에 물리적으로 접촉된다.

제5 실시예에 따른 전자 어셈블리의 제작 방법은 전기 전도성을 갖는 복수 개의 연결부들을 포함하는 기판 및 상기 기판의 제1 주된 표면 상에 실장되고 상기 복수 개의 연결부들과 전기적으로 연결되는 적어도 두 개의 공간적으로 이격된 반도체 집적 회로들을 제공하는 단계와, 상기 적어도 두 개의 공간적으로 이격된 집적 회로들 상에 보호층을 배치하는 단계와, 상기 보호층의 주된 상면 상에 자기장 차폐 필름을 배치해서 다층 물품을 형성하는 단계와, 상기 적어도 두 개의 공간적으로 이격된 집적 회로들 사이의 소정의 절단 지점에서 상기 다층 물품의 두께 방향을 따라 상기 다층 물품을 절단하여 적어도 2개의 절단된 다층 물품들을 생성하는 단계 ― 상기 절단된 다층 물품들의 각각은, 상기 소정의 절단 지점에서 상기 기판, 상기 보호층 및 상기 자기장 차폐 필름의 노출된 에지들을 포함하는 절단 다층 에지 표면을 포함함; 및 상기 절단된 다층 물품들 중 적어도 하나에 대해, 적어도 상기 적어도 하나의 절단된 다층 물품의 주된 상면과 상기 절단 다층 에지 표면 상에 제1 금속층을 배치하여 상기 전자 어셈블리를 제작하는 단계를 포함하여서 수행된다.

제6 실시예에 따른 전자 어셈블리는 전기 전도성을 갖는 접지층을 내부에 포함하며, 전기 전도성을 갖는 연결부를 포함하는 회로 기판, 상기 회로 기판 상에 실장되고 상기 연결부에 전기적으로 연결되는 반도체 집적 회로, 상기 집적 회로 상에 배치되고 상기 집적 회로를 실질적으로 커버하는 보호층, 상기 보호층 상에 배치되면서 상기 집적 회로를 실질적으로 커버하는 제1 금속 필름 및 상기 제1 금속 필름과 상기 보호층 사이에 배치되는 자기장 차폐 필름을 포함하며, 상기 제1 금속 필름은 상기 회로 기판의 제1 주된 표면을 향하는 방향으로 상기 전자 어셈블리의 에지 위로 연장되어 상기 접지층의 모서리와 물리적으로 접촉된다.

제7 실시예에 따른 전자 어셈블리는 전기 전도성을 갖는 연결부를 포함하는 회로 기판, 상기 회로 기판 상에 실장되고 상기 연결부에 전기적으로 연결되는 반도체 집적 회로, 실질적으로 전기적 절연이면서 상기 집적 회로 상에 배치되는 보호층, 상기 보호층 상에 배치되는 제1 금속 필름, 상기 제1 금속 필름과 상기 보호층 사이에 배치되는 자기장 차폐 필름 및 광학적인 관점에서 실질적으로 불투명하면서 레이저-마킹 가능하고, 상기 제1 금속 필름 및 상기 자기장 차폐 필름 사이에 배치되는 폴리머층(polymeric layer)을 포함하고, 상기 보호층, 상기 제1 금속 필름, 상기 자기장 차폐 필름 및 상기 폴리머 층은 길이 및 너비에 있어 상기 회로 기판과 동일한 공간을 차지한다.

일 실시예에 따르면 전자 어셈블리에서의 전기장 차폐 효과가 보강될 수 있다. 또한 전자 어셈블리를 제작하는 단계, 특히 소잉(sawing) 단계에서 전자 어셈블리의 깨짐 현상이 억제될 수 있으며, 이로써 전자 어셈블리에　대한　제작 수율이 향상될 수 있다. 뿐만 아니라 외부에서는 전자 어셈블리를 구성하는 각각의 전자 소자를 용이하게 식별할 수 있게 된다.

도 1은 일 실시예에 따른 전자 어셈블리에 대한 개략적인 단면도이다.
도 2는 도 1에 도시된 전자 어셈블리의 단면에 대한 예시적인 확대 촬영 이미지이다.
도 3은 도 1에 도시된 자기장 차폐 필름에 대한 개략적인 단면도이다.
도 4는 도 3에 도시된 자기장 차폐 필름을 채용하는 전자 어셈블리에 대한 개략적인 단면도이다.
도 5는 두 개의 결합 에지 표면이 표시되어 있는 전자 어셈블리에 대한 부분 사시도이다.
도 6은 결합 에지 표면 중 일부에 대한 예시적인 촬영 이미지이다.
도 7은 결합 에지 표면 중 또 다른 일부에 대한 예시적인 촬영 이미지이다.
도 8은 결합 에지 표면 중 일부에 대한 푸리에 변환의 결과를 나타내고 있다.
도 9는 도 8에 도시된 푸리에 변환의 결과에 대한 추가적인 분석 결과이다.
도 10은 결합 에지 표면 중 또 다른 일부에 대한 푸리에 변환의 결과를 나타내고 있다.
도 11은 도 10에 도시된 푸리에 변환의 결과에 대한 추가적인 분석 결과이다.
도 12는 일 실시예에 따른 전자 어셈블리를 채용하는 전자 장치에 대한 개략적인 개념도이다.
도 13 내지 18의 각각은 일 실시예에 따라 전자 어셈블리를 제작하는 과정에서 획득된, 전자 어셈블리에 대한 단면도이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

본 발명의 실시예들을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명의 실시예에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.

도 1은 일 실시예에 따른 전자 어셈블리(100)에 대한 개략적인 단면도이고, 도 2는 도 1에 도시된 전자 어셈블리(100)의 단면에 대한 확대 촬영 이미지의 예시이다.

도 1과 2를 참조하면, 전자 어셈블리(100)는 구성으로서 회로 기판(10), 연결부(trace)(20), 전자 소자(30), 보호층(40), 자기장 차폐 필름(50), 제1 금속층(70)을 포함한다. 아울러, 전자 어셈블리(100)는 실시예에 따라 선택적으로 접지층(80) 또는 언급되지 않은 다양한 구성을 포함할 수 있다. 여기서, 도 1에 도시된 전자 어셈블리(100)의 단면도는 예시적인 것에 불과하다.

회로 기판(10)이란 다양한 종류의 구성들이 실장될 수 있도록 마련된 구성이며, 실시예에 따라 기판(10)으로 지칭될 수도 있다. 이러한 회로 기판(10)은 예컨대 인쇄 회로 기판(printed circuit board) 등을 포함할 수 있다. 회로 기판(10)에는 주된 상면(12)과 주된 하면(13) 및 이들을 연결시키는 제1 에지 표면(11)이 마련된다. 또한, 주된 상면(12)과 제1 에지 표면(11) 사이에는 모서리(12a)가 마련된다.

연결부(20)는 전기 전도성을 갖는 구성이다. 연결부(20)는 회로 기판(10) 내부 또는 전술한 회로 기판(10)의 표면(11 내지 13) 상에 적어도 한 개가 포함 내지 배치될 수 있다. 회로 기판(10)에 배치(실장)되는 구성들은 회로 기판(10)에 포함 내지 배치되는 이러한 연결부(20)를 통해 서로 간에 신호를 주고받을 수 있다.

전자 소자(30)는 다양한 기능을 수행하도록 고안된 구성이다. 예컨대 전자 소자(30)는 반도체 집적 회로(semi-conductor integrated circuit, 반도체 IC) 또는 CMOS 이미지 센서 등을 포함할 수 있다.

전자 소자(30)는 연결부(20)에 전기적으로 연결되며, 회로 기판(10)의 주된 상면(12)에 배치(실장)된다. 이 때 전자 소자(30)는 자신의 모서리(31)와 회로 기판(10)의 제1 에지 표면(11) 사이에 공간이 존재하도록, 즉 공간 상에서 이격되도록 배치된다. 만약 전자 소자(30)가 회로 기판(10)의 주된 상면(12)에 복수 개가 배치되는 경우라면, 복수 개의 전자 소자(30) 각각은 전자 소자(30) 서로 간에 공간이 존재하도록, 즉 공간 상에서 이격되도록 배치될 수 있다.

회로 기판(10)의 주된 상면(12)에 전자 소자(30)가 배치된 경우를 상정해보았을 때, 보호층(40)은 이렇게 배치된 전자 소자(30)를 커버(cover)하도록 전자 소자(30) 상에 배치된다. 여기서 보호층(40)이 전자 소자(30)를 '커버하도록 배치된다'는 것의 의미는, 보호층(40)이 전자 소자(30)의 표면 중 회로 기판(10)과 맞닿는 표면을 제외한 나머지 표면 중 일부 또는 전부를 감싸도록(surrounding) 배치된다는 것을 의미한다.

보호층(40)에는 주된 상면(42), 주된 하면(43) 및 이들을 연결시키는 제2 에지 표면(41)이 마련된다. 여기서 보호층(40)의 주된 상면(42)은 도 1에 도시된 것과 같이 실질적으로 편평할 수 있다.

이와 달리, 보호층(40)의 주된 하면(43)은 실질적으로 편평하지 않을 수 있다. 여기서 '편평하지 않다'라는 의미는 다음과 같다.

'보호층(40)의 주된 하면(43)은 회로 기판(10)의 주된 상면(12)과 직접 맞닿는 제1 면　그리고 전자 소자(30)와 직접 맞닿는 제2 면으로 구성된다. 도 1에 도시된 바와 같이 이러한 제1 면과 제2 면 각각의 높이(회로 기판(10)의 주된 상면(12)을 기준으로 측정된 높이)는 서로 상이하다. 따라서 이러한 제1 면과 제2 면으로 구성된 보호층(40)의 주된 하면(43)은 실질적으로 편평하지 않다'

한편, 이러한 보호층(40)은 에폭시 수지 내에 분산되어 있는 실리카(silica) 입자들을 복수 개 포함할 수 있다.

자기장 차폐 필름(50)은 보호층(40) 상에 배치되어서, 전자 소자(30)로부터 방사되는 또는 외부로부터 전자 소자(30)를 향해 방사되는 자기장을 차폐시키는 구성이다. 자기장 차폐 필름(50)에는 주된 상면(52), 주된 하면(53) 및 이들을 연결시키는 제3 에지 표면(51)이 마련된다. 이하에서는 이러한 자기장 차폐 필름(50)의 전자기적 특성에 대해 살펴보도록 한다.

먼저, 자기장 차폐 필름(50)은 실시예에 따라 다양한 범위에서 비투자율(relative permeability)을 가질 수 있다. 예컨대 자기장 차폐 필름(50)은 2보다 크거나, 10보다 크거나, 50보다 크거나 또는 100보다 큰 비투자율을 가질 수 있다.

또한, 자기장 차폐 필름(50)은 실시예에 따라 다양한 범위에서 전기 저항을 가질 수 있다. 예컨대 자기장 차폐 필름(50)은 200 μΩ cm 미만이거나, 100 μΩ cm 미만이거나, 50 μΩ cm 미만이거나, 20 μΩ cm 미만이거나 또는 10 μΩ cm 미만인 전기 저항을 가질 수 있다. 또는 실시예에 따라 자기장 차폐 필름(50)은 1000 μΩ cm 보다 큰 전기 저항을 가질 수도 있다.

한편, 자기장 차폐 필름(50)의 구체적인 구성에 대해서는 도 3과 4를 설명하는 부분에서 보다 자세하게 살펴보기로 한다.

제1 금속층(70)은 전자 소자(30)로부터 방사되는 또는 외부로부터 전자 소자(30)를 향해 방사되는 전기장을 차폐시키는 구성이다. 이러한 제1 금속층(70)은 전도성 잉크(conductive ink)를 포함할 수 있다. 여기서 전도성 잉크는, 금, 팔라듐, 구리, 인듐, 아연, 티타늄, 철, 크롬, 알루미늄, 주석, 코발트, 백금, 및 니켈 입자 중 적어도 하나 이상의 종류를 각각 복수 개 포함하도록 구성될 수 있다.

제1 금속층(70)은 자기장 차폐 필름(50) 상에 배치되되, 구체적으로는 자기장 차폐 필름(50)의 주된 상면(52) 및 결합 에지 표면(60)을 커버(cover)하도록 구성된다.

여기서 '결합 에지 표면(60)'이란, 회로 기판(10)의 제1 에지 표면(11), 보호층(40)의 제2 에지 표면(41) 및 자기장 차폐 필름(50)의 제3 에지 표면(51)이 서로 간에 실질적으로 정렬됨으로써 형성되는, 실질적으로 편평한 가상의 '면'을 지칭한다. 이 때 결합 에지 표면(60)은 회로 기판(10)의 주된 상면(12)과 직각(orthogonal)을 이룰 수 있다. 아울러, 이러한 결합 에지 표면(60)에는 소정의 규칙적 패턴이 포함될 수 있는데, 규칙적 패턴에 대해서는 도 5 내지 12를 설명하는 부분에서 보다 자세하게 살펴보기로 한다.

접지층(80)은 전기 전도성을 갖는 구성으로서, 회로 기판(10)의 내부에 삽입될 수 있다.

접지층(80)에는 모서리(lateral edge)(81)가 마련된다. 접지층(80)의 이러한 모서리(81)는, 결합 에지 표면(60)을 커버하는 제1 금속층(70) 중의 일부와 물리적으로 접촉할 수 있다. 구체적으로는, 자기장 차폐 필름(50) 상에 배치된 제1 금속층(70)은 전자 어셈블리(100)의 모서리(110) 위를 지나 회로 기판(10)의 주된 상면(12)을 향하는 방향으로 연장되어서 접지층(80)의 모서리(81)와 물리적으로 접촉할 수 있다.

이와 같은 물리적 접촉에 의해, 접지층(80)은 전자 어셈블리(100)에서 전기장 또는 자기장이 차폐되도록 하기 위한 접지(ground)로서의 역할을 수행할 수 있다.

한편, 일 실시예에서 자기장 차폐 필름(50)은 다양한 형태로 구성될 수 있으며 이에 따라 다양한 효과가 발현될 수 있다. 예컨대 자기장 차폐 필름(50)은 전자 어셈블리(100)에서의 전기장 차폐 효과가 보강되도록 구성될 수 있다. 뿐만 아니라 자기장 차폐 필름(50)은 전자 어셈블리(100)를 제작하는 단계, 특히 소잉(sawing) 단계에서 전자 어셈블리(100)의 깨짐 현상이 억제되도록 구성될 수 있다. 또한 자기장 차폐 필름(50)은 레이저-마킹이 가능하도록(laser-writable) 구성될 수 있다. 이하에서는 이러한 자기장 차폐 필름(50)의 구성에 대해 보다 자세하게 살펴보도록 한다.

도 3은 일 실시예에 따른 자기장 차폐 필름(50)에 대한 개략적인 단면도이다. 도 3을 참조하면, 자기장 차폐 필름(50)은 자기장 차폐층(54)을 포함하고, 실시예에 따라 선택적으로 제1 접착층(55), 제2 접착층(56), 제2 금속층(57) 및 제3 접착층(58) 중 적어도 하나를 포함할 수 있다. 여기서, 도 3에 도시된 자기장 차폐 필름(50)에 대한 단면도는 예시적인 것에 불과하며 또한 자기장 차폐 필름(50)에 포함된다고 위에서 언급된 구성 또한 예시적인 것에 불과하다. 다만 이하에서는 자기장 차폐 필름(50)이 자기장 차폐층(54), 제1 접착층(55), 제2 접착층(56), 제2 금속층(57) 및 제3 접착층(58)을 모두 포함하는 경우에 대하여 설명한다.

자기장 차폐 필름(50)에 포함된다고 언급된 구성들 중 자기장 차폐층(54)에 대해 먼저 살펴보기로 한다. 자기장 차폐층(54)은 자기장을 차폐시키기 위한 물질을 포함할 수 있다. 예컨대 자기장 차폐층(54)는 연자성의 전도성 페라이트, 자기 전도성 금속, 자기 전도성 결정질 합금, 자기 전도성 나노결정질 합금, 자기 전도성 비정질 합금 및 자기 전도성 합성물 중 적어도 하나를 포함할 수 있다. 이하에서는 자기장 차폐층(54)에 포함될 수 있다고 위에서 언급된 물질들 각각에 대해 살펴보기로 한다.

연자성의 전도성 페라이트는 망간-아연 페라이트 및 니켈-아연 페라이트 중 적어도 하나를 포함할 수 있다. 또한 연자성의 전도성 페라이트는 1000 A/m 미만, 100 A/m 미만, 50 A/m 미만 또는 20 A/m 미만의 보자력을 가질 수 있다.

자기 전도성 금속은 철을 포함하는 합금을 포함할 수 있다. 이 때 철을 포함하는 합금은 실리콘, 알루미늄, 보론, 니오븀, 구리, 코발트, 니켈, 크롬 및 몰리브덴 중 적어도 하나를 포함할 수 있다.

자기 전도성 결정질 합금은 철, 코발트 및 니켈 중 적어도 두 개를 포함할 수 있다.

자기 전도성 나노결정질 합금은 철, 실리콘, 보론, 니오븀 및 구리를 포함할 수 있다.

자기 전도성 비정질 합금은 코발트와 철 중 적어도 하나를 포함할 수 있고 이와 함께 실리콘과 보론 중 적어도 하나를 포함할 수 있다.

자기 전도성 합성물은 바인더(binder)에 분산되어 있는 입자들을 포함할 수 있다. 이러한 입자들은 금속 입자들을 포함할 수 있다. 아울러, 이러한 금속 입자들은 철-알루미늄-실리콘 합금을 포함할 수 있다.

제2 금속층(57)은 구리(Cu)를 포함할 수 있다. 제2 금속층(57)에는 모서리(57a)가 마련되는데, 이 때 이러한 모서리(57a)는 결합 에지 표면(60)과 물리적으로 접촉될 수 있다.

제1 접착층(55)과 제2 접착층(56) 및 제3 접착층(58) 각각은 접착제로서 역할을 수행한다. 예컨대 도 1 및 도 3에 도시되어 있는 것과 같이 보호층(40), 제2 접착층(56), 자기장 차폐층(54), 제1 접착층(55), 제2 금속층(57), 제3 접착층(58) 및 제1 금속층(70)이 순차적으로 배치되었다고 가정해 보자. 이 경우 제2 접착층(56)은 자기장 차폐층(54)과 보호층(40)을 서로 접착시킬 수 있고, 제3 접착층(58)은 제2 금속층(58)과 제1 금속층(70)을 서로 접착시킬 수 있으며, 제1 접착층(55)은 제2 금속층(57)과 자기장 차폐층(54)을 서로 접착시킬 수 있다.

여기서 제1 접착층(55)은 광학적인 측면에서 실질적으로 불투명할 수 있고, 제2 접착층(54)은 광학적인 관점에서 실질적으로 투명할 수 있다. 또한 제3 접착층(58)은 광학적인 관점에서 실질적으로 불투명할 수 있고 레이저-마킹이 가능할 수 있는데, 이러한 제3 접착층(58)은 폴리머층(polymeric layer)이라고 지칭될 수도 있다.

한편, 다른 실시예에서 자기장 차폐 필름(50)은 자기장 차폐층(54), 제1 접착층(55) 및 제2 접착층(56)만을 포함할 수 있는데, 이 경우 제2 접착층(56)은 자기장 차폐층(54)과 보호층(40)을 서로 접착시킬 수 있고, 제1 접착층(55)은 제1 금속층(70)과 자기장 차폐층(54)을 서로 접착시킬 수 있다.

도 4는 지금까지 설명된 이러한 자기장 차폐 필름(50)을 포함하는 전자 어셈블리(100)에 대한 개략적인 단면도이다. 도 4를 참조하면, 전자 어셈블리(100)에 포함된 자기장 차폐 필름(50)은 자기장 차폐층(54), 제1 접착층(55), 제2 접착층(56), 제2 금속층(57) 및 제3 접착층(58)을 포함한다. 또한, 도 4에 도시된 바와 같이, 보호층(40), 자기장 차폐 필름(50), 제1 금속층(70) 및 제3 접착층(58)은 길이와 너비에 있어서 회로 기판(10)과 동일한 공간을 차지할 수 있다(co-extensive).

이하에서는 도 4에 도시된 것과 같이 전자 어셈블리(100)가 구성되었을 때의 작용 내지 효과에 대해 살펴보도록 한다.

자기장 차폐 필름(50)에 포함된 제2 금속층(58)은 전기장을 차폐시키는 역할을 수행할 수 있다. 즉, 자기장 차폐 필름(50)에 포함된 제2 금속층(58)에 의해, 전자 어셈블리(100)에서의 전기장 차폐 효과가 보강될 수 있다.

또한 이러한 제2 금속층(58)은 전자 어셈블리(100)를 제작하는 단계, 특히 소잉(sawing) 단계에서 전자 어셈블리(100)의 깨짐 현상이 억제되게 할 수 있다. 즉, 제2 금속층(58)이 갖는 금속의 성질(연성 또는 전성)으로 인해, 전자 어셈블리(100)의 깨짐 현상이 억제될 수 있다. 이로써 전자 어셈블리(100)의 수율이 향상될 수 있는데, 이에 대해서는 도 13 내지 18을 설명하는 부분에서 보다 자세하게 살펴보기로 한다.

뿐만 아니라 자기장 차폐 필름(50)에 포함된 제3 접착층(58)은 레이저-마킹 가능한 구성이다. 외부에서는, 이러한 제3 접착층(58)에 레이저-마킹을 통해 표시된 식별자를 통해 전자 어셈블리(100)를 구성하는 각각의 전자 소자(30)를 용이하게 식별할 수 있게 된다.

한편, 전술한 바와 같이 결합 에지 표면(60)이란 회로 기판(10)의 제1 에지 표면(11), 보호층(40)의 제2 에지 표면(41) 및 자기장 차폐 필름(50)의 제3 에지 표면(51)이 서로 간에 실질적으로 정렬됨으로써 형성되는, 실질적으로 편평한 가상의 '면'을 지칭한다. 여기서 전자 어셈블리(100)가 다면체(예컨대 직육면체) 형상을 갖는다면, 결합 에지 표면은 도 5에 도시된 것과 같이 다면체인 전자 어셈블리(100)의 각각의 측면마다 존재(식별번호 60 및 식별번호 61)할 수 있다. 이하에서는 식별번호 60에 해당하는 결합 에지 표면을 제1 결합 에지 표면(60)이라고 지칭하고, 식별번호 61에 해당하는 결합 에지 표면을 제2 결합 에지 표면(61)이라고 지칭하기로 한다. 아울러, 이러한 제1 결합 에지 표면(60)과 제2 결합 에지 표면(61)에 대해서는 이하에서 도 6과 7을 참조하여 살펴보기로 한다.

도 6은 제1 결합 에지 표면(60) 중 일부를 예시적으로 도시하고 있다. 도 6을 참조하면, 제1 결합 에지 표면(60)은 제1 규칙적 패턴(200)을 포함할 수 있다. 여기서 제1 규칙적 패턴(200)은 회로 기판(10)의 주된 상면(12)에 대해 제1 각도(θ1)를 이루는, 실질적으로 평행한 복수 개의 제1 피처들(210)(features)을 포함할 수 있다. 이 때 복수 개의 제1 피처들(210) 각각은 홈(groove)일 수 있다. 또한 제1 각도(θ1)는 45도 미만이거나 30도 미만일 수 있다.

한편, 도 7은 제2 결합 에지 표면(61) 중 일부를 예시적으로 도시하고 있다. 도 7을 참조하면, 제2 결합 에지 표면(61)은 제2 규칙적 패턴(400)을 포함할 수 있다. 여기서 제2 규칙적 패턴(400)은 회로 기판(10)의 주된 상면(12)에 대해 제2 각도(θ2)를 이루는, 실질적으로 평행한 복수 개의 제2 피처들(410)(features)들을 포함할 수 있다. 이 때 복수 개의 제2 피처들(410) 각각 역시 홈일 수 있다. 아울러, 제2 각도(θ2)는 제1 각도(θ1)와 상이한 값을 가질 수 있다.

여기서, 제1 규칙적 패턴(200)의 푸리에 변환과 제2 규칙적 패턴(400)의 푸리에 변환은 서로 상이한 특성을 가질 수 있는데, 이는 제1 규칙적 패턴(200)에 대한 제1 각도(θ1)과 제2 규칙적 패턴(400)의 제2 각도(θ2)가 상이하기 때문이다.

이러한 푸리에 변환의 특성은 도 8 내지 11에 도시되어 있다. 구체적으로 살펴보면, 도 8과 9는 제1 규칙적 패턴(200)에 대한 푸리에 변환 결과를 나타낸 것이고, 도 10과 11은 제2 규칙적 패턴(400)에 대한 푸리에 변환 결과를 나타낸 것이다.

도 8 내지 11을 참조하면, 제1 규칙적 패턴(200)은 10(1/mm)부터 30(1/mm)의 범위 내에 있는 공간 주파수에서 피크값(310)을 가질 수 있다. 즉, 제1 결합 에지 표면(60)은 푸리에 변환이 피크값(310)을 갖는 제1 규칙적 패턴(200)을 포함할 수 있다.

또한, 제2 규칙적 패턴(400)의 푸리에 변환은 제1 규칙적 패턴(２00)과 상이한 범위 내에 있는 공간 주파수에서 피크값(510)을 가질 수 있다. 즉, 제2 결합 에지 표면(61)은 푸리에 변환이 피크값(510)을 갖는 제2 규칙적 패턴(400)을 포함할 수 있는데, 이 때 피크값(510)을 갖게 되는 공간 주파수의 범위는 제1 규칙적 패턴(200)과 제2 규칙적 패턴(400)에서 서로 상이할 수 있다.

한편 지금까지 설명된 전자 어셈블리(100)는 도 12에 도시된 것과 같이 전자 장치(190)에 적용될 수 있다.

이하에서는 일 실시예에 따른 전자 어셈블리(100)를 제작하는 과정에 대해 살펴보기로 한다.

먼저, 회로 기판(10)이 제공되고 적어도 두 개의 전자 소자(30)들이 제공되면, 이렇게 제공된 적어도 두 개의 전자 소자(30)들 각각을 회로 기판(10)의 주된 상면(120)에 배치(실장)하는 단계(S1)가 수행된다. 이렇게 제공된 회로 기판(10)에는 복수 개의 전기 전도성을 갖는 연결부(20)들이 포함될 수 있는데, 전술한 적어도 두 개의 전자 소자(30)들 각각은 이러한 복수 개의 연결부(40)들 중 적어도 일부와 전기적으로 연결되어서 기판(10)의 주된 상면(12)에 배치(실장)된다.

도 13에는 이렇게 적어도 두 개의 전자 소자(30)들이 복수 개의 연결부(40) 중 적어도 일부와 연결되어서 회로 기판(10)에 배치된 상태에 대한 단면도가 예시적으로 도시되어 있다. 도 13을 참조하면, 적어도 두 개의 전자 소자(30)들 각각의 모서리(31)는 기판(10)의 제1 에지 표면(11)과 공간적으로 이격되어서 배치된다. 또한 각각의 전자 소자(30)는 서로 간에 공간적으로 이격되어서 배치된다.

한편, 회로 기판(10)의 상면(12) 중 전자 소자(12)가 배치되어 있지 않은 영역, 회로 기판(10)에 배치된 전자 소자(12)의 모서리(lateral edge) 그리고 전자 소자(12)의 상면(top surface)이 연결된 가상의 표면을 '구조화된 표면(14)'이라고 정의해보자. 도 13에는 이러한 구조화된 표면(14)이 점선으로서 도시되어 있다. 구조화된 표면(14)을 살펴보면, 구조화된 표면(14) 상에 존재하는 각 지점의 높이는 서로 상이할 수 있다. 예컨대 구조화된 표면(140) 중에서 전자 소자(12)가 배치되어 있는 영역에 대응되는 지점의 높이는 전자 소자(12)가 배치되어 있지 않은 영역에 대응되는 지점의 높이와 상이할 수 있다.

다음으로, 전술한 단계 S1에 따라 회로 기판(10)의 주된 상면(12) 상에 적어도 두 개의 전자 소자(30)가 실장되고 나면, 그 위에 보호층(40)을 추가로 배치하는 단계(S2)가 수행된다.

도 14를 기초로 보다 자세하게 살펴보면, 보호층(40)은 적어도 두 개의 전자 소자(30)를 커버하도록 배치된다. 여기서 '커버하도록 배치된다'는 것의 의미는, 보호층(40)이 전자 소자(30)의 표면 중 회로 기판(10)과 맞닿는 표면을 제외한 나머지 표면 중 일부 또는 전부를 감싸도록(surrounding) 배치된다는 것을 의미한다.

여기서, 보호층(40)의 주된 하면(43)을 전술한 구조화된 표면(14)과 맞닿는 면으로 정의한다면, 보호층(40)의 주된 하면(43)은 실질적으로 편평하지 않을 수 있다. 이와 달리 보호층(40)의 주된 상면(42)은 실질적으로 편평할 수 있다. 즉, 구조화된 표면(14) 상에 보호층(40)이 배치됨으로써, 구조화된 표면(14)의 위쪽에 실질적으로 편평한 보호층(40)의 주된 상면(42)이 존재하게 된다.

이하에서는 도 14에 도시된 것과 같이 보호층(40)을 배치시키는 구체적인 절차에 대해 살펴보도록 한다.

먼저 적어도 두 개의 전자 소자(30)에게 에폭시 수지를 적용(applying)하는 단계가 수행된다. 여기서 '전자 소자(30)에게 에폭시 수지를 적용한다'는 것은 전자 소자(30)가 배치된 회로 기판(10) 상에 에폭시 수지를 도포한다는 의미일 수 있으나 이에 한정되는 것은 아니다.

다음으로 적어도 두 개의 전자 소자(30)에게 적용된 이러한 에폭시 수지를 경화(curing)시키는 단계가 수행된다. 이 때 에폭시 수지가 경화된 결과물이 보호층(40)이다. 즉, 에폭시 수지는 경화되어서 주된 상면(42)은 편평하지만 주된 하면(43)은 편평하지 않은 보호층(40)을 형성하게 된다.

다음으로 전술한 단계 S2에 따라 보호층(40)이 배치되면, 도 15에 도시된 바와 같이 그 위에 자기장 차폐 필름(50)을 배치하는 단계(S3)가 수행된다. 이 때 단계 S3에서 배치되는 자기장 차폐 필름(50)은 도 15에 도시된 것과 같이 자기장 차폐층(54), 제1 접착층(55), 제2 접착층(56), 제2 금속층(57) 및 제3 접착층(58)을 포함하도록 구성될 수 있는데, 자기장 차폐 필름(50)에 포함되는 구성에 대해서는 도 3에서 설명된 것을 원용하기로 한다. 아울러 단계 S3가 수행되는 과정에서 자기장 차폐 필름(50)에 대한 라미네이팅 과정이 수행될 수도 있다. 이하에서는 단계 S3에 따라 자기장 차폐 필름(50)이 배치된 물품에 대해, '다층 물품(multilayer article)(150)이라고 지칭하기로 한다.

다음으로 전술한 단계 S3에 따라 생성된 다층 물품(150)에 대해, 자기장 차폐 필름(50)의 주된 상면(52) 및 결합 에지 표면(60) 중 적어도 일부를 커버하도록 자기장 차폐 필름(50) 상에 제1 금속층(70)을 배치하여서 전자 어셈블리(100)를 제작하는 단계(S4)가 수행된다. 도 4에 도시된 단면도는, 이러한 단계 S4에 따라 제작된 전자 어셈블리(100)에 대한 것이다.

이 때 단계 S4에서 제1 금속층(70)을 배치하는 과정에서는, 스퍼터링, 물리적 기상 증착, 화학적 기상 증착, 플라즈마 증착, 스핀 코팅, 플라즈마 강화 화학 기상 증착, 전자 빔 기상 증착, 열적 증발, 저압 화학적 기상 증착 및 원자층 증착 중 적어도 하나가 이용될 수 있다. 또는 직접 증착(directly depositing)이 제1 금속층(70)의 배치에 이용될 수도 있다.

한편, 실시예에 따라서는 단계 S4가 수행되지　않고, 전술한 단계 S3에서 언급된 다층 물품(150)을 절단하여서 '절단된 다층 물품'을 생성하는 단계가 수행될 수도 있는데, 이하에서는 도 15 내지 19를 참조하여서 이에 대해 보다 자세하게 살펴보기로 한다.

먼저, 도 15에 도시된 다층 물품(150)을 소정의 절단 방향에 따라 절단해서 적어도 2개의 절단된 다층 물품을 생성하는 단계(S5)가 수행된다. 여기서 절단 방향은 다층 물품(150)의 두께 방향과 일치할 수 있는데, 도 15에는 이러한 절단 방향이 식별번호 151로서 도시되어 있다.

또한 이　때　다층　물품（１５０）에　대한　절단 방식은 소우(saw) 절단, 레이저 절단, 에칭, 다이아몬드 커팅 및 워터제팅(water-jetting) 중 적어도 하나일 수 있다.

도 16과 17에는 단계 S5에 따라 다층 물품(150)이 절단되어서 생성된 절단된 다층 물품(160,170) 각각에 대한 단면도가 도시되어 있다. 도 16과 17을 각각 참조하면, 절단된 다층 물품(160,170) 각각에는 적어도 하나의 전자 소자(30)가 포함될 수 있다.

다음으로, 절단된 다층 물품(160,170) 중 적어도 하나에 대해, 절단된 다층 물품의 주된 상면(52)과 절단 다층 에지 표면(61) 상에 제1 금속층(70)을 배치하여서 전자 어셈블리를 제작하는 단계(S6)가 수행된다. 도 18에는 단계 S6에 따라 제작된 전자 어셈블리(180)에 대한 단면도가 도시되어 있다. 여기서, 절단 다층 에지 표면(61)이란 회로 기판(10)의 제1 에지 표면(11), 보호층(40)의 제2 에지 표면(41) 및 자기장 차폐 필름(50)의 제3 에지 표면(51)으로 이루어진, 예컨대 이들 에지 표면들(11,41,51)이 서로 간에 실질적으로 정렬됨으로써 형성되는 가상의 '면'을 지칭한다.

한편, 전술한 제작 방법에 의해 제작된 전자 어셈블리(100) 그 자체, 그리고 이러한 전자 어셈블리(100)에 포함된 각 구성들에 대해서는 앞서 설명된 것들을 원용하기로 한다.

이하에서는 본 발명에 대한 다른 측면의　실시예들에 대해 살펴보기로 한다.

본 발명의 다른 측면의 실시예에 따른 전자 어셈블리(100)에 대해서는 도 1　내지　４를 참조하여서 살펴보기로 하되, 도 1　내지　４에 도시된 것과는 달리 보호층(40)은 이러한 전자 어셈블리(100)에 포함되지 않는 것을 전제하기로 한다.

도 1　내지　４를 참조하여서 이러한 다른 측면의 전자 어셈블리(100)에 대해 살펴보면, 전자 어셈블리(100)는 기판(10), 복수 개의 반도체 집적 회로들(30), 나노 결정질 연자성 필름(５0) 및 제1 금속 에지 표면(70)을 포함한다. 경우에 따라 이러한 전자 어셈블리(100)는 제2 금속 에지 표면(도 1에는 도시되어 있지 않음)을 더 포함할 수도 있다. 다만, 이러한 전자 어셈블리(100)에 포함된다고 위에서 언급된 구성은 예시적인 것에 불과하다.

기판(10)이란 다양한 종류의 구성들이 실장될 수 있도록 마련된 구성이다. 기판(10)은 예컨대 인쇄 회로 기판(printed circuit board) 등을 포함할 수 있다. 기판(10)에는 주된 상면(12)과 주된 하면(13) 및 이들을 연결시키는 에지 표면(11)이 마련된다.

반도체 집적 회로(30)는 전술한 일 실시예에서 언급된 전자 소자(30)의 일 예이다. 이러한 반도체 집적 회로(30)는 기판(10)의 주된 상면(12)에 복수 개가 실장(배치)된다.

나노결정질 연자성 필름(50)은 반도체 집적 회로(30)가 실장된 기판(10) 상에 배치되어서, 이러한 반도체 집적 회로(30)로부터 방사되는 또는 외부로부터 반도체 집적 회로(30)를 향해 방사되는 자기장을 차폐시키는 구성이다. 나노결정질 연자성 필름(50)에는 주된 상면(52), 주된 하면(53) 및 이들을 연결시키는 에지 표면(51)이 마련된다.

제1 금속 에지 표면(70)은 나노결정질 연자성 필름(50)의 주된 상면(52)과 전자 어셈블리(100)의 주된 하면(13)을 연결시키도록 배치된다. 보다 구체적으로 살펴보도록 한다. 제1 금속 에지 표면(70)은　전자 어셈블리(100)의 에지 표면(11,51)을 실질적으로는 전체적으로 커버할 수 있으며, 이 경우 기판(10)의 에지 표면(11)　및 나노결정질 연자성 필름(50)의 에지 표면(51) 각각과 물리적으로 접촉될 수 있다. 여기서의 '커버'란, 전자 어셈블리(100)의 에지 표면(11,51)이 외부로 노출되지 않도록 제1 금속 에지 표면(70)이 전자 어셈블리(100)의 에지 표면(11,51)을 둘러싸는 것을 지칭한다.

또한, 제1 금속 에지 표면(70)은 실질적으로 편평하도록 구성된다.

또한, 제1 금속 에지 표면(70)은 은, 금, 팔라듐, 구리, 인듐, 아연, 티타늄, 철, 크롬, 알루미늄, 주석, 코발트, 백금, 및 니켈 입자 중 적어도 하나 이상을 복수 개 포함하는 전도성 잉크를 포함할 수 있다.

또한, 제1 금속 에지 표면(70)은 실질적으로 평행한 제1 피처들(210)을 포함하는 제1 규칙적 패턴(200)을 포함한다. 여기서 제1 피처들(210) 각각은 홈(groove)일 수 있다. 아울러, 이렇게 실질적으로 평행한 제1 피처들(210)은 기판(10)의 주된 상면(12)에 대해 제1 각도(θ1)를 이룰 수 있는데, 이러한 제1 각도(θ1)는 45도 미만이거나 30도 미만일 수 있으며 다만 이에 한정되는 것은 아니다.

제1 금속 에지 표면(70)의 제1 규칙적 패턴(200)의 경우, 푸리에 변환이 피크값을 가질 수 있다. 예컨대 제1 규칙적 패턴(200)의 푸리에 변환은 10(1/mm)부터 30(1/mm)의 범위 내에 있는 공간 주파수에서 피크값을 갖질 수 있다.

한편, 제2 금속 에지 표면은 나노결정질 연자성 필름(50)의 주된 상면(52)과 전자 어셈블리(100)의 주된 하면(13)을 연결시키도록 배치된다. 보다 구체적으로 살펴보도록 한다. 제2 금속 에지 표면은 전자 어셈블리(100)의 에지 표면(11,51)을 실질적으로는 전체적으로 커버할 수 있으며, 이 경우 기판(10)의 에지 표면(11)　및 나노결정질 연자성 필름(50)의 에지 표면(51) 각각과 물리적으로 접촉될 수 있다. 여기서의 '커버'란, 전자 어셈블리(100)의 에지 표면(11,51)이 외부로 노출되지 않도록 제2 금속 에지 표면이 전자 어셈블리(100)의 에지 표면(11,51)을 둘러싸는 것을 지칭한다.

또한, 제2 금속 에지 표면은 실질적으로 편평하도록 구성된다.

또한, 제2 금속 에지 표면은 은, 금, 팔라듐, 구리, 인듐, 아연, 티타늄, 철, 크롬, 알루미늄, 주석, 코발트, 백금, 및 니켈 입자 중 적어도 하나 이상을 복수 개 포함하는 전도성 잉크를 포함할 수 있다.

또한, 제2 금속 에지 표면은 실질적으로 평행한 제2 피처들(410)을 포함하는 제2 규칙적 패턴(400)을 포함한다. 여기서 제2 피처들(410) 각각은 홈(groove)일 수 있다. 아울러, 실질적으로 평행한 제2 피처들(410)은 기판(10)의 주된 상면(12)에 대해 제1 각도(θ1)와는 상이한 제2 각도(θ2)를 이룰 수 있다.

한편, 제2 규칙적 패턴(400)의 경우 푸리에 변환이 피크값을 가질 수 있다. 예컨대 제2 규칙적 패턴(400)의 푸리에 변환은 제1 규칙적 패턴(200)과는 상이한 범위 내에 있는 공간 주파수에서 피크값을 갖질 수 있다.

한편, 기판(10)에는 전기 전도성을 갖는 접지층(80)이 포함될 수 있다. 이 경우 제1 금속 에지 표면(70)의 일부는 접지층(80)의 모서리(81)와 물리적으로 접촉될 수 있다. 이와 같은 물리적 접촉에 의해, 접지층(80)은 전자 어셈블리(100)에서 전기장 또는 자기장이 차폐되도록 하기 위한 접지(ground)로서의 역할을 수행할 수 있다.

이하에서는 이와 같이 전자 어셈블리(100)가 구성되었을 때의 작용 내지 효과에 대해 살펴보도록 한다.

나노결정질 연자성 필름(50)은 자기장을 차폐시키는 역할을 수행할 수 있다. 아울러 제1 금속 에지 표면(70)은 전기장을 차폐시키는 역할을 수행할 수 있다.

한편, 다른 측면의 실시예에 따른 전자 어셈블리(100)의 각 구성들에 대해서는, 전술한 일 실시예에 따른 전자 어셈블리(100)의 각 구성들에 대해 언급된 사항이 적용될 수 있을 것이다. 예컨대 다른 측면의 실시예에 포함된 전자 어셈블리(100)의 기판(10), 나노결정질 연자성 필름(50), 반도체 집적 회로(30) 및 제1 금속 에지 표면(70)은 각각 전술한 일 실시예에 따른 전자 어셈블리(100)의 회로 기판(10), 자기장 차폐 필름(50), 전자 소자(30) 및 제1 금속층(70)에 대해 언급된 사항이 적용될 수 있다.

이하에서는 본 발명의 또 다른 측면의 실시예에 따른 전자 어셈블리(100)에 대해서 도 １　내지　４를 참조하여서 살펴보기로 하되, 도 １　내지　４에 도시된 것과는 달리 보호층(40)은 또 다른 측면의 전자 어셈블리(100)에 포함되지 않는 것을 전제하기로 한다.

도 １　내지　４를 참조하여서 이러한 또 다른 측면의 전자 어셈블리(100)에 대해 살펴보면, 전자 어셈블리(100)는 기판(10), 복수 개의 반도체 집적 회로들(30), 자기장 차폐층(5４) 및 제1 금속 필름(70)을 포함한다. 경우에 따라 전자 어셈블리(100)는 제2 금속 필름(５７)을 더 포함할 수도 있다. 다만, 이와 같이 전자 어셈블리에 포함된다고 위에서 언급된 구성은 예시적인 것에 불과하다.

기판(10)이란 다양한 종류의 구성들이 실장될 수 있도록 마련된 구성이다. 기판(10)은 예컨대 인쇄 회로 기판(printed circuit board) 등을 포함할 수 있다. 기판(10)에는 제1 주된 표면(12)과 주된 하면(13) 및 이들을 연결시키는 제1 에지 표면(11)이 마련된다.

반도체 집적 회로(30)는 전술한 일 실시예에서 언급된 전자 소자(30)의 일 예이다. 이러한 반도체 집적 회로(30)는 기판(10)의 제1 주된 표면(12)에 복수 개가 배치(실장)된다.

자기장 차폐층(5４)은 복수 개의 반도체 집적 회로(30)가 실장된 기판(10) 상에 배치되어서, 이러한 반도체 집적 회로(30) 각각으로부터 방사되는 또는 외부로부터 반도체 집적 회로(30)를 향해 방사되는 자기장을 차폐시키는 구성이다. 즉, 자기장 차폐층(5４)은 복수 개의 집적 회로들(30)을 커버(cover)하도록 구성된다. 또한 자기장 차폐층(5４)은 기판(10)의 제1 주된 표면(12) 전체까지도 커버하도록 구성될 수 있다. 여기서의 '커버'란, 커버되는 대상의 표면이 외부로 노출되지 않도록, 자기장 차폐층(5４)이 커버되는 대상을 둘러싸는 것을 지칭한다. 이러한 자기장 차폐층(5４)에는 주된 상면(52), 주된 하면(53) 및 이들을 연결시키는 에지 표면(51)이 마련된다.

제1 금속 필름(70)은 반도체 집적 회로(30) 각각으로부터 방사되는 또는 외부로부터 반도체 집적 회로(30)를 향해 방사되는 전기장을 차폐시키는 구성이다. 이러한 제1 금속 필름(70)은 은, 금, 팔라듐, 구리, 인듐, 아연, 티타늄, 철, 크롬, 알루미늄, 주석, 코발트, 백금, 및 니켈 입자 중 적어도 하나 이상을 복수 개 포함하는 전도성 잉크를 포함할 수 있다.

제1 금속 필름(70)은 자기장 차폐층(5４) 상에 배치된다. 즉, 전술한 바와 같이 복수 개의 집적 회로들(30) 상에 자기장 차폐층(5４)이 배치되면, 제1 금속 필름(70)은 이러한 자기장 차폐층(5４) 상에 배치된다. 이하에서는 제1 금속 필름(70)의 배치 형태에 대해 보다 구체적으로 살펴보기로 한다.

우선, 제1 금속 필름(70)은 복수 개의 반도체 집적 회로들(30)을 적어도 부분적으로 커버하도록 복수 개의 반도체 집적 회로들(30) 상에 배치된다. 실시예에 따라 제1 금속 필름(70)은 기판(10)의 제1 주된 표면(12) 전체를 실질적으로 커버하도록 배치될 수 있다. 즉, 제1 금속 필름(70)은 복수 개의 반도체 집적 회로들(30)의 표면 또는 기판(10)의 제1 주된 표면(12) 전체가 외부에 노출되지 않도록 둘러싸면서 배치될 수 있다.

또한, 제1 금속 필름(70)은 복수 개의 반도체 집적 회로들(30)을 부분적으로 커버할 뿐만 아니라 기판(10)의 제1 주된 표면(12)의 모서리들(lateral edges)과 물리적으로 접촉되도록 배치된다. 또한 제1 금속 필름(70)은, 제1 금속 필름(70)과 기판(10)의 제1 주된 표면(12) 사이에 배치되는 각각의 층(layer)의 모서리와 물리적으로 접촉되도록 배치될 수 있다.

또한, 기판(10) 내부에 전기 전도성을 갖는 접지층(80)이 포함되는 경우, 제1 금속 필름(70)은 이러한 접지층(80)의 모서리(81)와 물리적으로 접촉되도록 배치될 수 있다.

제2 금속 필름(57)은 제1 금속 필름(70)과 자기장 차폐층(5４) 사이에 배치될 수 있다. 여기서, 복수 개의 집적 회로들(30)은 자기장 차폐층(5４) 아래에 배치된다는 점에서, 제2 금속 필름(57)은 제1 금속 필름(50)과 복수 개의 집적 회로들(30) 사이에 배치된다고도 할 수 있다.

또한, 제2 금속 필름(57)은 기판(10)의 제1 주된 표면(12) 전체를 실질적으로 커버하도록 배치될 수 있다. 즉, 제2 금속 필름(57)은 복수 개의 반도체 집적 회로들(30)의 표면 또는 기판(10)의 제1 주된 표면(12) 전체가 외부에 노출되지 않도록 이들을 둘러싸면서 배치될 수 있다.

또한　제２　금속　필름（５７）의　모서리（５７ａ）는　제１　금속　필름（７０）의　일부와　물리적으로　접촉될　수　있다

이하에서는 또 다른 측면의 실시예에 따라 전자 어셈블리가 구성되었을 때의 작용 내지 효과에 대해 살펴보도록 한다.

자기장 차폐층(5４)은 자기장을 차폐시키는 역할을 수행할 수 있다. 제1 금속 필름(70)은 전기장을 차폐시키는 역할을 수행할 수 있다. 이 때 제2 금속 필름(57) 역시 제1 금속 필름(７0)과 함께 전기장을 차폐시키는 역할을 수행할 수 있다. 즉, 전자 어셈블리(100)가 제2 금속 필름(57)을 포함할 경우, 전기장 차폐 효과가 보강될 수 있다.

또한 이러한 제2 금속 필름(57)이 갖는 금속의 성질(연성 또는 전성)으로 인해, 전자 어셈블리(100)의 깨짐 현상이 억제될 수 있다. 이로써 전자 어셈블리(100)의 수율이 향상될 수 있다.

한편, 전자 어셈블리(100)의 각 구성들에 대해서는, 전술한 일 실시예에 따른 전자 어셈블리(100)의 각 구성들에 대해 언급된 사항이 적용될 수 있을 것이다. 예컨대 전자 어셈블리(100)의 기판(10), 자기장 차폐층(5４), 반도체 집적 회로(30) 및 제1 금속 필름(７0)은 각각 전술한 일 실시예에 따른 전자 어셈블리(100)의 회로 기판(10), 자기장 차폐 필름(50), 전자 소자(30) 및 제1 금속층(70)에 대해 언급된 사항이 적용될 수 있다.

이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 품질에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 균등한 범위 내에 있는 모든 기술사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

100: 전자 어셈블리
10: 회로 기판
30: 전자 소자
40: 보호층
５０：　자기장　차폐　필름

Claims

전자 어셈블리로서,
복수의 전기 전도성을 갖는 연결부(trace)를 포함하는 기판;
상기 기판의 제 1 주된 표면 상에 실장되고 상기 복수의 전기 전도성을 갖는 연결부에 전기적으로 연결되는 복수의 공간적으로 이격된 반도체 집적 회로;
상기 집적 회로상에 배치되는 제 1 금속 필름; 및
상기 제 1 금속 필름과 상기 집적 회로 사이에 배치되는 자기 차폐층을 포함하며,
상기 자기 차폐층 및 상기 제 1 금속 필름은 상기 집적 회로를 커버(cover)하고,
상기 제 1 금속 필름은 상기 전자 어셈블리의 에지들 위에서 상기 기판의 상기 제 1 주된 표면을 향해 연장하여 상기 제 1 주된 표면의 모서리들(lateral edges)을 적어도 부분적으로 커버하고 상기 제 1 주된 표면의 모서리들과 물리적으로 접촉하는
전자 어셈블리.
제 1 항에 있어서,
상기 제 1 금속 필름 및 상기 자기 차폐층 사이에 배치되는 제 2 금속 필름을 더 포함하는
전자 어셈블리.
제 2 항에 있어서,
상기 전자 어셈블리의 상기 에지들 위에서 상기 기판의 상기 제 1 주된 표면을 향해 연장하는 상기 제 1 금속 필름의 부분은 상기 제 2 금속 필름의 모서리와 물리적으로 접촉하는
전자 어셈블리.
제 2 항에 있어서,
상기 제 2 금속 필름은 상기 제 1 주된 표면의 실질적으로 전체를 커버하는
전자 어셈블리.
제 1 항에 있어서,
상기 제 1 금속 필름과 상기 집적 회로 사이에 배치되는 제 2 금속 필름을 더 포함하는
전자 어셈블리.
제 5 항에 있어서,
상기 전자 어셈블리의 상기 에지들 위에서 상기 기판의 상기 제 1 주된 표면을 향해 연장하는 상기 제 1 금속 필름의 부분은 상기 제 2 금속 필름의 모서리와 물리적으로 접촉하는
전자 어셈블리.
제 5 항에 있어서,
상기 제 2 금속 필름은 상기 제 1 주된 표면의 실질적으로 전체를 커버하는
전자 어셈블리.
제 1 항에 있어서,
상기 자기 차폐층 및 상기 제 1 금속 필름의 각각은 상기 제 1 주된 표면의 실질적으로 전체를 커버하는
전자 어셈블리.
제 1 항에 있어서,
상기 전자 어셈블리의 상기 에지들 위에서 상기 기판의 상기 제 1 주된 표면을 향해 연장하는 상기 제 1 금속 필름의 부분은 상기 제 1 금속 필름 및 상기 제 1 주된 표면 사이에 배치되는 각 층의 모서리와 물리적으로 접촉하는
전자 어셈블리.
제 1 항에 있어서,
상기 회로 기판은 내부에 전기 전도성을 갖는 접지층을 포함하고, 상기 전자 어셈블리의 상기 에지들 위에서 상기 기판의 상기 제 1 주된 표면을 향해 연장하는 상기 제 1 금속 필름의 부분은 상기 접지층의 모서리와 물리적으로 접촉하는
전자 어셈블리.
전자 어셈블리 제작 방법으로서,
복수의 전기 전도성을 갖는 연결부를 포함하는 기판과, 상기 기판의 제 1 주된 표면 상에 실장되고 상기 복수의 전기 전도성을 갖는 연결부에 전기적으로 연결되는 적어도 두 개의 공간적으로 이격된 반도체 집적 회로를 제공하는 단계;
상기 적어도 두 개의 공간적으로 이격된 반도체 집적 회로 상에 보호층을 배치하는 단계;
상기 보호층의 주된 상면 상에 자기 차폐 필름을 배치하여 다층 물품(multilayer article) 형성하는 단계;
상기 적어도 두 개의 공간적으로 이격된 반도체 집적 회로 사이의 절단 위치에서 상기 다층 물품을 상기 다층 물품의 두께 방향을 따라 절단하여 적어도 두 개의 절단된 다층 물품들을 생성하는 단계 - 각각의 절단된 다층 구조는 상기 절단 위치에 절단된 다층 에지 표면을 포함하며 상기 절단된 다층 에지 표면은 상기 기판의 노출된 에지들, 상기 보호층 및 상기 자기 차폐 필름을 포함함 - ; 및
상기 절단된 다층 물품들 중 적어도 하나에 대하여, 상기 절단된 다층 물품들 중 상기 적어도 하나의 적어도 상부 주면 및 상기 절단된 다층 에지 표면 상에 제 1 금속층을 배치하여 상기 전자 어셈블리를 형성하는 단계를 포함하는
전자 어셈블리 제작 방법.
제 11 항에 있어서,
상기 기판은 인쇄 회로 기판을 포함하는
전자 어셈블리 제작 방법.
제 11 항에 있어서,
상기 적어도 두 개의 공간적으로 이격된 반도체 집적 회로 상에 상기 보호층을 배치하는 단계는, 상기 적어도 두 개의 공간적으로 이격된 반도체 집적 회로에 에폭시 수지를 적용하는 단계 및 상기 적용된 에폭시 수지를 경화(cure)하는 단계를 포함하고, 상기 경화된 에폭시 수지는 실질적으로 편평한 주된 상면을 포함하는
전자 어셈블리 제작 방법.
제 11 항에 있어서,
상기 적어도 두 개의 공간적으로 이격된 반도체 집적 회로는 상기 기판의 구조화된 표면을 형성하고, 상기 보호층은 상기 구조화된 표면을 실질적으로 편평하게 하는
전자 어셈블리 제작 방법.
제 11 항에 있어서,
상기 보호층의 상기 주된 상면은 실질적으로 편평한
전자 어셈블리 제작 방법.
제 11 항에 있어서,
상기 보호층은 에폭시 수지를 포함하는
전자 어셈블리 제작 방법.
제 11 항에 있어서,
상기 보호층의 주된 상면 상에 상기 자기 차폐 필름을 배치하는 것은, 상기 보호층의 상기 주된 상면 상에 상기 자기 차폐 필름을 라미네이팅하는 것을 포함하는
전자 어셈블리 제작 방법.
제 11 항에 있어서,
상기 다층 물품을 절단하는 단계는, 소우(saw) 절단, 레이저 절단, 에칭, 다이아몬드 커팅 및 워터제팅(water-jetting) 중 하나 이상을 포함하는
전자 어셈블리 제작 방법.
제 11 항에 있어서,
상기 절단된 다층 물품들 중 상기 적어도 하나의 적어도 상기 상부 주면 및 상기 절단된 다층 에지 표면 상에 제 1 금속층을 배치하는 것은, 상기 절단된 다층 물품들 중 상기 적어도 하나의 적어도 상기 주된 상면 및 상기 절단된 다층 에지면 상에 상기 제 1 금속층을, 스퍼터링, 물리적 기상 증착, 화학적 기상 증착, 플라즈마 증착, 스핀 코팅, 플라즈마 강화 화학 기상 증착, 전자 빔 기상 증착, 열적 증발, 저압 화학적 기상 증착 및 원자층 증착 중 하나 이상을 하는 것을 포함하는
전자 어셈블리 제작 방법.
제 11 항에 있어서,
상기 절단된 다층 물품들 중 상기 적어도 하나의 적어도 상기 상부 주면 및 상기 절단된 다층 에지 표면 상에 제 1 금속층을 배치하는 것은, 상기 절단된 다층 물품들 중 상기 적어도 하나의 적어도 상기 주된 상면 및 상기 절단된 다층 에지 표면 상에 상기 제 1 금속층을 직접 증착하는 것을 포함하는
전자 어셈블리 제작 방법.