CN104253209A - 磁屏蔽、半导体器件和半导体封装 - Google Patents

磁屏蔽、半导体器件和半导体封装 Download PDF

Info

Publication number
CN104253209A
CN104253209A CN201410291292.9A CN201410291292A CN104253209A CN 104253209 A CN104253209 A CN 104253209A CN 201410291292 A CN201410291292 A CN 201410291292A CN 104253209 A CN104253209 A CN 104253209A
Authority
CN
China
Prior art keywords
magnetic
magnetic screen
magnetization
screen
magnetosphere
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201410291292.9A
Other languages
English (en)
Other versions
CN104253209B (zh
Inventor
铃木哲广
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to CN201810744219.0A priority Critical patent/CN109004086B/zh
Publication of CN104253209A publication Critical patent/CN104253209A/zh
Application granted granted Critical
Publication of CN104253209B publication Critical patent/CN104253209B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/11—Magnetic recording head
    • Y10T428/1107—Magnetoresistive

Landscapes

  • Physics & Mathematics (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)
  • Thin Magnetic Films (AREA)

Abstract

本发明涉及磁屏蔽、半导体器件和半导体封装。提供一种提高了对外部磁场的屏蔽特性的磁屏蔽。磁屏蔽MS1具有面内磁化作为剩余磁化，并适于通过在磁场垂直方向上向磁屏蔽施加磁场以产生磁化方向上的垂直分量。

Description

磁屏蔽、半导体器件和半导体封装
相关申请的交叉引用
2013年6月25日提交的日本专利申请No.2013-132750，包括说明书、附图和摘要，通关引用整体并入本文中。
技术领域
本发明涉及磁屏蔽、半导体器件和半导体封装，更具体地，涉及一种包括磁阻存储器的半导体器件和在其中的半导体封装。
背景技术
当前，磁阻存储器(MRAM(磁阻随机存取存储器))日益发展。关于磁阻存储器的技术，例如，包括专利文献1至3中公开的技术。
专利文献1和2涉及关于磁阻存储器的技术，其中利用自旋注入来反转自由层的磁化方向。如上述专利文献任意一个所公开的，垂直各向异性应用于自由层。专利文献3公开了一种非易失性固态磁性存储器件，其具有磁屏蔽结构，用来屏蔽MRAM芯片免受外部散射磁场的影响。
相关技术文献
专利文献
[专利文献1]日本未审查专利申请公布(PCT申请翻译)No.2007-525847
[专利文献2]美国专利申请No.2005/0104101
[专利文献3]日本未审查专利公布No.2003-115578
发明内容
一些磁阻存储器被磁屏蔽覆盖，以抑制外部磁场对磁阻存储器的影响。然而，在这种磁屏蔽中，在其垂直方向上磁化的变化受到作用于磁屏蔽厚度方向上的反磁场的影响而中断，这使得很难实现垂直方向上相对外部磁场的充足的磁导率。在这种情况下，磁屏蔽几乎不能实现对垂直外部磁场的充分的屏蔽特性。
结合附图，在下面的详细描述中将澄清本发明的其它问题和新特征。
根据本发明的一个实施例，磁屏蔽具有面内磁化作为剩余磁化，并且将垂直磁各向异性赋予磁屏蔽。
在本发明的一个实施例中，磁屏蔽能够提高其对外部磁场的屏蔽特性。
附图说明
图1是示出本发明的一个实施例中的磁阻存储器和磁屏蔽的示例性截面图；
图2是用于说明磁屏蔽内磁化的变化的示例性截面图；
图3是示例性示出垂直外部磁场和通过外部磁场在磁屏蔽内产生的垂直磁化分量之间关系的曲线图；
图4是示出一个实施例中的磁屏蔽的一个示例的示例性截面图；
图5A和5B是示出图4中所示的磁屏蔽的改进例的示意性截面图；
图6A和图6B是示出一个实施例中的半导体器件的示例性截面图；
图7是示出一个实施例中的半导体封装的示例性截面图；
图8是示出图7中所示的半导体封装中的半导体芯片和磁屏蔽之间的位置关系的示例性平面图；和
图9是示出图7中所示的半导体封装的改进例的示例性截面图。
具体实施方式
在下文中，将参考附图描述本发明的优选实施例。只要有可能，将贯穿所有图使用相同的附图标记，以指示相同或相似的部分，并由此将在下文省略它们的描述。
图1是本发明的一个实施例中的磁阻存储器MM1和磁屏蔽MS1的示例性截面图。图1示例性示出了磁阻存储器MM1和磁屏蔽MS1之间的位置关系。
本实施例的磁屏蔽MS1具有面内磁化作为剩余磁化。通过在垂直方向上施加磁场，磁屏蔽MS1在磁化方向上产生垂直分量。对于磁屏蔽MS1和施加到磁屏蔽MS1的外部磁场的磁化方向，本文所用术语“垂直方向”是指垂直于(在图1中示出的垂直)磁屏蔽MS1的膜表面的方向，并且本文所用的术语“面内方向”指的是平行于磁屏蔽MS1的膜表面的方向。这同样适用于后面将要描述的磁记录层MR1和磁基准层RL1。
在本实施例中，垂直磁各向异性赋予具有面内磁化作为剩余磁化的磁屏蔽MS1。在这种情况下，在厚度方向上作用于磁屏蔽MS1的反磁场抵消了赋予磁场MS1的垂直磁各向异性。因此，通过在垂直方向上向磁屏蔽MS1施加外部磁场，磁屏蔽MS1会产生在磁化方向上的垂直分量。就是说，由于垂直方向上的外部磁场，磁屏蔽MS1趋向于引起磁化的变化，从而能够实现在垂直方向上外部磁场的足够的磁导率。因此，磁屏蔽能够提高其在垂直方向上对外部磁场的屏蔽特性。
下文将涉及本实施例中的磁屏蔽MS1的结构、包括磁屏蔽MS1的半导体器件SD1和半导体封装的结构的细节。
首先，将在下文中描述磁屏蔽MS1的结构。
磁屏蔽MS1设置在磁阻存储器MM1的附近，并且具有抑制外部磁场对磁阻存储器MM1的影响的功能。磁屏蔽MS1与磁阻存储器MM1分开设置。
本实施例的磁屏蔽MS1能够形成为平板状形状，例如，具有不小于1μm也不大于10μm的厚度，或形成为薄膜状形状，具有不小于1nm也不大于30nm的厚度。平板状磁屏蔽MS1被提供在例如包含磁阻存储器MM1的半导体芯片的上面或下面。薄膜形式的磁屏蔽MS1例如被提供在半导体芯片内的磁阻存储器MM1的上面或下面。
在图1的示例性截面图所示的示例中，磁屏蔽MS1分别被提供在磁阻存储器MM1的上方和下方。或者，磁屏蔽MS1可被提供在磁阻存储器MM1的上面或下面。
磁屏蔽MS1优选被提供为在平面图中叠加在整个磁阻存储器MM1上方。这个结构能够更有效地抑制外部磁场对磁阻存储器MM1的影响。在本实施例中，例如，磁屏蔽MS1被提供为覆盖布置成阵列的整个磁阻存储器MM1。
磁屏蔽MS1具有面内磁化作为剩余磁化。通过在垂直方向上施加磁场，磁屏蔽MS1在磁屏蔽MS1的磁化方向上产生垂直分量。对于磁屏蔽MS1和施加到磁屏蔽MS1的外部磁场的磁化方向，本文所用的术语“垂直方向”指的是垂直于磁屏蔽MS1的膜表面的方向。就是说，该垂直方向与平板状或薄膜状磁屏蔽MS1的膜厚方向是相同的。在垂直方向设定为法线方向的情况下，面内方向与平面方向一致。
图2是用于说明磁屏蔽MS1内的磁化变化的示例性截面图。
当外部磁场在垂直方向上施加到平板状或薄膜状的磁屏蔽时，在磁屏蔽的上表面和下表面的每个处将发生偏振。磁屏蔽在垂直方向上的磁化的变化被由偏振在磁屏蔽中所产生的反磁场中断。在这种情况下，变得难以获得对于垂直外部磁场的足够的磁导率。
垂直磁各向异性被赋予本实施例的磁屏蔽MS1，从而使垂直磁各向异性抵消反磁场。因此，如图2所示，磁屏蔽MS1的磁化方向能够很容易地改变成垂直方向。就是说，磁屏蔽MS1能够实现在垂直方向上对外部磁场的高磁导率。因此，由垂直外部磁场产生的磁通量能够在磁屏蔽MS1中被有效地吸收。磁屏蔽MS1具有面内磁化作为剩余磁化，以便由吸收的外部磁场造成的磁通量相对于磁屏蔽MS1的垂直方向倾斜地流过。结果，能够降低磁阻存储器MM1周围的磁通量密度。在本实施例中，例如，通过上述方式，磁屏蔽MS1能够抑制垂直外部磁场对磁阻存储器MM1的影响。
另外，本实施例的磁屏蔽MS1，因为存在面内磁化，也能够实现在面内方向上对外部磁场的高磁导率。因此，使用磁屏蔽MS1，本实施例能够抑制面内外部磁场对磁阻存储器MM1的影响。
图3是示例性示出施加到磁屏蔽MS1的垂直外部磁场和由外部磁场在磁屏蔽中产生的垂直磁化分量之间的关系的曲线图。该图示出了磁化曲线，其中水平轴表示在垂直方向上的外部磁场H，而纵轴表示在磁屏蔽MS1中产生的垂直磁化M。
像图3中所示的磁化曲线一样，通过将垂直外部磁场H施加到磁屏蔽MS1，在磁屏蔽MS1内产生垂直磁化M。能够调节磁化曲线的斜率，以控制磁屏蔽MS1相对于垂直外磁场的磁导率。能够通过适当地调整形成磁屏蔽MS1的材料、结构和形成条件控制磁化曲线的斜率。
在本实施例中，例如，4πMs是垂直外部磁场Hkeff施加到磁屏蔽MS1时产生的饱和磁化。在这种情况下，优选满足以下公式：5≤4πMs/Hkeff≤20。这种布置能够实现对垂直外部磁场的足够的磁导率，从而有效地抑制了外部磁场在垂直方向上对磁阻存储器MM1的影响。值4πMs/Hkeff对应于磁屏蔽MS1的有效磁导率μ。
在本实施例中，控制通过在垂直方向上施加外部磁场在磁屏蔽MS1中产生的垂直磁化不超过在磁屏蔽MS1的厚度方向(垂直方向)上能够产生的反磁场。由于磁屏蔽MS1的磁化方向转变成完全垂直方向，所以这种布置能够抑制对垂直外部磁场的屏蔽特性损失的问题。能够通过分别调节形成磁屏蔽MS1的材料、结构和形成条件控制磁屏蔽MS1中产生的垂直磁化。能够通过分别调节磁屏蔽MS1的形状或膜厚度控制在磁屏蔽MS1的膜厚度方向上产生的反磁场。
图4示出了一个实施例中的磁屏蔽的一个示例的示例性截面图。
在本实施例的磁屏蔽MS1中，例如，实际上能够通过使用界面磁各向异性生成由施加到磁屏蔽MS1的垂直外部磁场所产生的垂直方向上的磁化分量。
在本实施例中，如图4所示，例如，具有面内磁各向异性的磁性层ML1和关于磁性层ML1感应界面磁各向异性的非磁性层NM1彼此叠置以形成叠层膜，其能够形成磁屏蔽MS1。因此，通过界面磁各向异性，垂直磁各向异性被赋予磁屏蔽MS1。
例如，磁性层ML1是由CoFeB、CoFe、NiFe或NiFeCo形成的。例如，非磁性层NM1是由MgO等制成的氧化膜，或者Ta或Pt制成的非磁性金属膜形成的。这种布置能够有效地感应磁性层ML1和非磁性层NM1之间的界面磁各向异性。在本实施例中，由CoFeB制成的磁性层ML1和由MgO制成的非磁性层NM1的组合能够作为示例。
或者，本实施例能够具有包括依次层叠的非磁性层NM1、磁性层ML1和非磁性层NM1的三层结构，或者由包括依次层叠的磁性层ML1、非磁性层NM1和磁性层ML1的三层结构构成的叠层膜。
图5A和5B示出了图4中所示的磁屏蔽的改进例的示例性截面图。
参照图5A，通过示例的方式，形成磁屏蔽MS1的层叠膜包括交替叠置的多个磁性层ML1和多个非磁性层NM1。在这种情况下，在磁性层ML1和非磁性层NM1之间的每个界面，感应界面磁各向异性。因此，能够调节磁性层ML1和非磁性层NM1的数量，以控制磁屏蔽MS1相对于垂直外磁场的磁导率。
图5B举例说明了添加磁性层ML2和中间层IL1。磁性层ML2具有面内磁各向异性。中间层IL1被提供在磁性层ML2与磁性层ML1和非磁性层NM1的上述叠层膜之间。中间层IL1是不会关于磁性层ML2诱发界面磁各向异性的层。在这种情况下，磁屏蔽MS1能够改善它对于面内外部磁场的导磁率。因此，能够实现磁屏蔽MS1，其对面内方向和垂直方向上的外部磁场都具有优良的屏蔽效果。
例如，磁性层ML2由NiFe形成。因此，能够有效地改善磁屏蔽MS1对面内外部磁场的磁导率。例如，中间层IL1由Ta形成。因此，中间层IL1能够防止关于磁性层ML2感应界面磁各向异性，以稳定地控制磁屏蔽MS1的磁导率。
在本实施例的磁屏蔽MS1中，例如，赋予磁屏蔽MS1的垂直磁各向异性还能够通过使用晶体磁各向异性来产生。在这种情况下，磁屏蔽MS1例如由CoPt形成。因此，通过晶体磁各向异性，垂直磁各向异性被赋予磁屏蔽MS1。
在本实施例的磁屏蔽MS1中，例如，赋予磁屏蔽MS1的垂直磁各向异性还能够使用应变磁各向异性来产生。在这种情况下，磁屏蔽MS1例如由Ni/Cu叠层膜形成。因此，通过应变磁各向异性，垂直磁各向异性被赋予磁屏蔽MS1。
例如，由磁屏蔽MS1保护的磁阻存储器MM1包括磁基准层RL1、隧道势垒层TB1和磁记录层MR1的叠层。磁基准层RL1和磁记录层MR1是由铁磁材料形成的磁性层。隧道势垒层TB1是由非磁性材料形成的非磁性层。磁基准层RL1、隧道势垒层TB1和磁记录层MR1的层叠结构形成磁性隧道结MTJ。
磁屏蔽MS1被提供在磁阻存储器MM1的上面或下面。如图1所示，平板状或薄膜状的磁屏蔽MS1设置成平行于以磁基准层RL1、隧道阻挡层TB1和磁记录层MR1的层叠方向作为法线的平面。在这种情况下，能够有效地覆盖布置成阵列的磁阻存储器MM1。尤其是，薄膜状磁屏蔽MS1能够形成在布线层中，该布线层形成半导体芯片内的多层互连结构。
在本实施例中，包括在磁阻存储器MM1中的磁记录层MR1和磁基准层RL1例如具有垂直磁各向异性。在这种情况下，磁记录层MR1和磁基准层RL1例如由具有垂直磁各向异性的铁磁材料形成。术语“垂直磁各向异性”表示其中垂直于每个层的膜表面的方向变成易磁化轴的磁各向异性。
具有垂直磁各向异性的磁记录层MR1趋向于会受到垂直方向上的外部磁场的影响。然而，在本实施例中，磁阻存储器MM1能够被对垂直外部磁场有良好屏蔽特性的磁屏蔽MS1覆盖。因此，磁屏蔽MS1能够抑制垂直外部磁场对磁记录层MR1的影响。因此，包括具有垂直磁各向异性的磁记录层MR1的磁阻存储器MM1能够具有良好的操作性能。
例如，包括在磁阻存储器MM1中的磁记录层MR1和磁基准层RL1可以具有面内磁各向异性。在这种情况下，磁记录层MR1和磁基准层RL1都由例如具有面内磁各向异性的铁磁材料形成。术语“面内磁各向异性”表示其中平行于每个层的膜表面的方向变成易磁化轴的磁各向异性。
磁阻存储器MM1通过反转磁记录层MR1的磁化写入数据“1”或“0”。用于反转磁记录层MR1的磁化的方法没有特别地限制，但能够包括，例如，电流磁场过程、自旋注入过程和畴壁位移过程。在电流磁场过程中，磁场是通过流经围绕磁性隧道结MTJ提供的布线的电流产生的，从而反转磁记录层MR1的磁化。在自旋注入过程中，允许电流在穿过磁性隧道结MTJ这样的方向上流动，由此自旋极化的电流被用于磁基准层RL1中以反转磁记录层MR1的磁化。在畴壁位移过程中，磁记录层MR1中的畴壁由施加到磁记录层MR1内部的电流移动，从而反转磁化。
通过允许用于读取的电流在穿透磁性隧道结MTJ这样的方向上流动来执行磁阻存储器MM1的读取操作。以这种方式，检测磁性隧道结MTJ的阻抗值，从而读出对应于该阻抗值的数据“0”或“1”。
当磁记录层MR1的磁化方向与磁基准层RL1的磁化方向反平行时，磁性隧道结MTJ的阻抗值变得相对较高。相反，当磁记录层MR1的磁化方向与磁基准层RL1的磁化方向相同时，磁性隧道结MTJ的阻抗值变得相对较低。这些阻抗值分别对应于数据“1”或“0”。
现在，将描述本实施例的半导体器件SD1。
图6是示出本实施例中的半导体器件SD1的示例性截面图。图6A示出了在一个截面处半导体器件SD1的结构。图6B示出了在垂直于图6A中所示的一个截面的另一个截面处半导体器件SD1的结构。
半导体器件SD1包括磁阻存储器MM1，和被提供在磁阻存储器MM1上面或下面的磁屏蔽MS1。能够使用如上所述的磁屏蔽MS1和磁阻存储器MM1。图6示出了磁屏蔽MS1被提供在磁阻存储器MM1上面的示例。
在图6所示的示例中，磁阻存储器MM1和磁屏蔽MS1能够形成在半导体芯片内。因此，在后续工艺中，能够省略形成磁屏蔽MS1的步骤。
本实施例的半导体器件SD1包括：半导体衬底SB1，和提供在半导体衬底SB1处的晶体管TR1。半导体衬底SB1没有具体限制，但例如是硅衬底或化合物半导体衬底。如图6A和6B所示，晶体管TR1例如包括：提供在半导体衬底SB1上方的栅极绝缘膜GI1，提供在栅极绝缘膜GI1上方的栅电极GE1，提供在栅电极GE1两侧上方的侧壁SW1，和提供在半导体衬底SB1处的以在平面图中夹持栅电极GE1的源区和漏区DR1。图6示出了在半导体衬底SB1处提供多个晶体管TR1的情况。元件隔离膜EI1嵌入在半导体衬底SB1中，使得晶体管TR1彼此隔开并与其它元件隔开。
层间绝缘膜II1被提供在半导体衬底SB1上方以覆盖晶体管TR1。要耦合到源区和漏区DR1的接触插塞CP1被嵌入在层间绝缘膜II1中。
磁阻存储器MM1被提供在层间绝缘膜II1上方。磁阻存储器MM1例如包括：提供在层间绝缘膜II1上方的磁基准层RL1、提供在磁基准层RL1上方的隧道势垒层TB1和提供在隧道势垒层TB1上方的磁记录层MR1。此时，磁基准层RL1例如经由接触插塞CP1耦合到源区和漏区DR1。磁阻存储器MM1例如形成在层间绝缘膜II2中。磁阻存储器MM1的结构不限于此，并且能够形成在多层互连结构的任意布线层中。
在本实施例中，包括在磁阻存储器MM1中的磁记录层MR1和磁基准层RL1例如具有垂直磁各向异性。另一方面，如后所述，磁屏蔽MS1被提供在磁阻存储器MM1上面以覆盖磁阻存储器MM1。磁屏蔽MS1对垂直外部磁场具有良好的屏蔽特性。因此，磁屏蔽MS1能够减少垂直外部磁场对磁记录层MR1的影响。包括在磁阻存储器MM1中的磁记录层MR1和磁基准层RL1例如可以具有面内磁各向异性。
参照图6，以示例的方式提供多个磁阻存储器MM1。在本示例中，例如，磁阻存储器MM1被提供为耦合到不同晶体管TR1的各自的源区和漏区DR1。在本实施例的半导体器件SD1中，优选形成布置成阵列的磁阻存储器MM1。
位线BL1嵌入其中的层间绝缘膜II3被提供在层间绝缘膜II2上方。位线BL1例如耦合到磁记录层MR1。如图6所示，通过示例的方式，一个位线BL1耦合到磁阻存储器MM1。层间绝缘膜II4被提供在层间绝缘膜II3上方。
磁屏蔽MS1被提供在层间绝缘膜II4上方。层间绝缘膜II5被提供在层间绝缘膜II4上方以覆盖磁屏蔽MS1。
磁屏蔽MS1设置在磁阻存储器MM1上面以覆盖磁阻存储器MM1。就是说，磁屏蔽MS1经由绝缘层被提供在磁阻存储器MM1上面。因此，磁屏蔽MS1和磁阻存储器MM1彼此电性隔离。
磁屏蔽MS1例如具有厚度不小于1nm不大于30nm的薄膜状的形状。如图6所示，通过示例的方式，提供磁屏蔽MS1以覆盖磁阻存储器MM1。在本实施例中，例如，能够提供磁阻存储器MM1使得包括布置成阵列的磁阻存储器MM1的单元阵列作为整体被覆盖。或者，磁屏蔽MS1可以形成在位于磁阻存储器MM1下面的布线层中。
接着，将描述本实施例的半导体封装SP1。
图7示出了一个实施例中的半导体封装SP1的示例性截面图。图8示出了在图7所示的半导体封装SP1中的半导体芯片SC1和磁屏蔽MS1之间的位置关系的示例性平面图。图8中的虚线表示其中形成存储单元阵列CA1的区域的位置。
半导体封装SP1包括具有磁阻存储器MM1的半导体芯片SC1，和提供在半导体芯片SC1上面或下面的磁屏蔽MS1。磁屏蔽MS1和磁阻存储器MM1能够使用上述的那些来形成。图7示出了磁屏蔽MS1被提供在半导体芯片SC1上面的示例。
例如，本实施例的半导体封装SP1包括引线框架LF1。引线框架LF1包括管芯焊垫DP1和围绕管芯焊垫DP1提供的外引线OL1。
半导体芯片SC1经由管芯粘附层DA1安装在管芯焊垫DP1上方。外引线OL1和形成在半导体芯片SC1的上表面上面的电极焊垫(未示出)例如经由键合线BW1耦合在一起。
磁屏蔽MS1例如具有厚度不小于1μm也不大于10μm的平板状的形状。参照图7，通过示例的方式，经由管芯粘附层DA2在半导体芯片SC1上方提供磁屏蔽MS1。
如图8所示，例如，在平面图中，提供在半导体芯片SC1上方的磁屏蔽MS1比半导体芯片SC1小。也就是说，在平面图中磁屏蔽MS1的可见轮廓位于平面图中半导体芯片SC1的可见轮廓内部。因此，能够暴露出提供在半导体芯片SC1外周用于耦合键合线BW1的电极焊垫。
存储器单元阵列CA1被提供在半导体芯片SC1中。存储单元阵列CA1例如由多个磁阻存储器MM1构成。磁屏蔽MS1被提供在半导体芯片SC1上方，以在平面图中覆盖整个存储器阵列CA1。
在本实施例中，包括在磁阻存储器MM1中的磁记录层MR1和磁基准层RL1例如具有垂直磁各向异性。在半导体芯片SC1上方提供对垂直外部磁场有良好屏蔽特性的磁屏蔽MS1，以覆盖磁阻存储器MM1。因此，磁屏蔽MS1能够抑制在垂直方向上外部磁场对磁记录层MR1的影响。包括在磁阻存储器MM1中的磁记录层MR1和磁基准层RL1例如可以具有面内磁各向异性。
半导体封装SP1被提供有密封树脂ER1，用于在其中密封半导体芯片SC1和磁屏蔽MS1。
半导体封装SP1的结构不限于上述。例如，半导体封装SP1可以通过经由凸块在布线板上方安装半导体芯片SC1来形成。而且在这种情况下，磁屏蔽MS1能够经由管芯粘附层DA2设置在半导体芯片SC1上方。
图9示出了图7中所示的半导体封装SP1的改进例的示例性截面图。
在改进例的半导体封装SP1中，磁屏蔽MS1分别被提供在半导体芯片SC1上面和下面。这种布置能够有效地抑制外部磁场对磁致阻存储器MM1的影响。
如图9所示，磁屏蔽MS12(MS1)经由管芯粘附层DA3被提供在管芯焊垫DP1上方。半导体芯片SC1经由管芯粘附层DA1被提供在磁屏蔽MS12上方。磁屏蔽MS11(MS1)经由管芯粘附层DA2被提供在半导体芯片SC1上方。
在该改进例中，磁屏蔽MS12能够被提供为平面图中比半导体芯片SC1大。此时，平面图中磁屏蔽MS12的可见轮廓位于平面图中的半导体芯片SC1的可见轮廓的外部。这种布置通过在半导体芯片SC1下面产生的外部磁场能够更有效地抑制对磁阻存储器MM1的影响。
与此相反，磁屏蔽MS11例如被提供为在平面图中比半导体芯片SC1小。也就是说，平面图中的磁屏蔽MS11的可见轮廓位于平面图中的半导体芯片SC1的可见轮廓内部。因此，能够暴露出电极焊垫以被提供在半导体芯片SC1的外周并适于耦合键合线BW1。
接下来，将描述本发明的优选实施例的效果。
在本发明的实施例中，垂直磁各向异性被赋予具有面内磁化作为剩余磁化的磁屏蔽。在这种情况下，在膜厚度方向上作用于磁屏蔽MS1的反磁场会抵消赋予磁屏蔽MS1的垂直磁各向异性。因此，通过在垂直方向上将外部磁场施加到磁屏蔽MS1，磁屏蔽MS1在磁化方向上产生垂直分量。就是说，由于垂直方向上的外部磁场，磁屏蔽MS1趋向于引起磁化的变化，从而可以实现外部磁场在垂直方向上的足够的磁导率。因此，磁屏蔽MS1能够改善它在垂直方向上对外部磁场的屏蔽特性。
以这种方式，一个实施例的磁屏蔽能够改善它对外部磁场的屏蔽特性。
基于实施例具体描述了由本发明人作出的发明。然而，显而易见的是，本发明并不限于上述实施例，并且可以在不脱离本发明的范围的前提下进行各种修改和改变。

Claims (16)

1.一种具有面内方向上的磁化作为剩余磁化的磁屏蔽，
其中所述磁屏蔽适于通过在垂直方向上向其施加磁场来产生磁化方向上的垂直分量。
2.根据权利要求1所述的磁屏蔽，其中当4πMs是在垂直方向上由外部磁场Hkeff产生的垂直饱和磁化时，满足下面的公式：5≦4πMs/Hkeff≦20。
3.根据权利要求1所述的磁屏蔽，其中所述磁屏蔽包括具有第一磁性层和非磁性层的层叠膜，所述第一磁性层具有面内磁各向异性，所述非磁性层相对于所述第一磁性层感应界面磁各向异性。
4.根据权利要求3所述的磁屏蔽，其中所述第一磁性层由CoFeB、CoFe、NiFe或NiFeCo形成，并且
其中所述非磁性层由MgO、Ta或Pt形成。
5.根据权利要求3所述的磁屏蔽，其中所述层叠膜包括彼此交替叠置的多个所述第一磁性层和多个所述非磁性层。
6.根据权利要求3所述的磁屏蔽，进一步包括：
第二磁性层，所述第二磁性层具有面内磁各向异性；和
中间层，所述中间层被提供在所述第二磁性层和所述层叠膜之间，所述中间层适于不相对所述第二磁性层感应界面磁各向异性。
7.根据权利要求6所述的磁屏蔽，其中所述第二磁性层由NiFe形成，并且所述中间层由Ta形成。
8.根据权利要求1所述的磁屏蔽，其中所述垂直磁化分量是由晶体磁各向异性产生的。
9.根据权利要求1所述的磁屏蔽，其中所述垂直磁化分量是由应变磁各向异性产生的。
10.根据权利要求1所述的磁屏蔽，其中所述磁屏蔽形成为平板状或薄膜状形状。
11.一种半导体器件，包括：
磁阻存储器，所述磁阻存储器包括彼此叠置的磁记录层、隧道势垒层和磁基准层；和
磁屏蔽，所述磁屏蔽被提供在所述磁阻存储器的上面或下面，
其中所述磁屏蔽具有面内方向上的磁化作为剩余磁化，并且适于通过在垂直方向上向其施加磁场来产生所述磁屏蔽的磁化方向上的垂直分量。
12.根据权利要求11所述的半导体器件，其中所述磁记录层具有垂直磁各向异性。
13.根据权利要求11所述的半导体器件，其中所述磁屏蔽经由绝缘层被提供在所述磁阻存储器上面。
14.一种半导体封装，包括：
半导体芯片，所述半导体芯片具有磁阻存储器；和
磁屏蔽，所述磁屏蔽被提供在所述半导体芯片的上面或下面，
其中所述磁屏蔽具有面内方向上的磁化作为剩余磁化，并且适于通过在垂直方向上向其施加磁场来产生所述磁屏蔽的磁化方向上的垂直分量。
15.根据权利要求14所述的半导体封装，其中所述磁阻存储器包括具有垂直磁各向异性的磁记录层。
16.根据权利要求14所述的半导体封装，其中所述磁屏蔽分别被提供在所述半导体芯片的上面和下面。
CN201410291292.9A 2013-06-25 2014-06-25 磁屏蔽、半导体器件和半导体封装 Active CN104253209B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201810744219.0A CN109004086B (zh) 2013-06-25 2014-06-25 半导体封装

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2013-132750 2013-06-25
JP2013132750A JP6122353B2 (ja) 2013-06-25 2013-06-25 半導体パッケージ

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN201810744219.0A Division CN109004086B (zh) 2013-06-25 2014-06-25 半导体封装

Publications (2)

Publication Number Publication Date
CN104253209A true CN104253209A (zh) 2014-12-31
CN104253209B CN104253209B (zh) 2018-07-31

Family

ID=52110210

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201810744219.0A Active CN109004086B (zh) 2013-06-25 2014-06-25 半导体封装
CN201410291292.9A Active CN104253209B (zh) 2013-06-25 2014-06-25 磁屏蔽、半导体器件和半导体封装

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201810744219.0A Active CN109004086B (zh) 2013-06-25 2014-06-25 半导体封装

Country Status (4)

Country Link
US (2) US9837601B2 (zh)
JP (1) JP6122353B2 (zh)
CN (2) CN109004086B (zh)
HK (1) HK1205352A1 (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107978531A (zh) * 2016-10-25 2018-05-01 上海磁宇信息科技有限公司 磁存储芯片封装的磁屏蔽方法
CN111436186A (zh) * 2019-01-11 2020-07-21 株式会社东芝 电磁波衰减体及电子装置
CN111491500A (zh) * 2019-01-28 2020-08-04 株式会社东芝 电磁波衰减体及电子装置
CN113453523A (zh) * 2020-03-26 2021-09-28 芝浦机械电子株式会社 电磁波衰减体、电子装置、成膜装置及成膜方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6767922B2 (ja) * 2017-05-16 2020-10-14 株式会社東芝 半導体装置
JP6921691B2 (ja) * 2017-09-13 2021-08-18 株式会社東芝 半導体装置
US10818609B2 (en) * 2018-07-13 2020-10-27 Taiwan Semiconductor Manufacturing Company Ltd. Package structure and method for fabricating the same
US11276649B2 (en) * 2019-06-28 2022-03-15 Taiwan Semiconductor Manufacturing Co., Ltd. Devices and methods having magnetic shielding layer
JP2022138916A (ja) * 2021-03-11 2022-09-26 キオクシア株式会社 磁気メモリ
US12081041B2 (en) * 2021-03-30 2024-09-03 Apple Inc. Shielding structures for wireless charging systems

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5838521A (en) * 1995-04-17 1998-11-17 Read-Rite Corporation Magnetoresistive transducer having laminated magnetic shields
US20050116255A1 (en) * 2003-01-15 2005-06-02 Yoshihiro Kato Magnetic memory device
US20070281079A1 (en) * 2005-12-14 2007-12-06 Hitachi Global Storage Technologies Magnetoresistive sensor having a magnetically stable free layer with a positive magnetostriction
US20100309712A1 (en) * 2008-02-19 2010-12-09 Shunsuke Fukami Magnetic random access memory
CN102163432A (zh) * 2009-10-28 2011-08-24 希捷科技有限公司 多层硬磁体以及包括多层硬磁体的数据存储装置读写磁头
CN102483931A (zh) * 2009-07-08 2012-05-30 希捷科技有限公司 具有复合磁屏蔽的磁性传感器

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4391010B2 (ja) * 2000-12-27 2009-12-24 高橋 研 磁気記録媒体、その製造方法および磁気記録装置
JP2003115578A (ja) 2001-10-05 2003-04-18 Canon Inc 不揮発固体磁気メモリ装置、該不揮発固体磁気メモリ装置の製造方法およびマルチ・チップ・パッケージ
JP2004221289A (ja) * 2003-01-15 2004-08-05 Sony Corp 磁気メモリ装置
US7265543B2 (en) * 2003-04-15 2007-09-04 Honeywell International Inc. Integrated set/reset driver and magneto-resistive sensor
US7602000B2 (en) 2003-11-19 2009-10-13 International Business Machines Corporation Spin-current switched magnetic memory element suitable for circuit integration and method of fabricating the memory element
US6992359B2 (en) 2004-02-26 2006-01-31 Grandis, Inc. Spin transfer magnetic element with free layers having high perpendicular anisotropy and in-plane equilibrium magnetization
RU2008107340A (ru) * 2005-07-27 2009-09-10 Инджениа Текнолоджи Лимитед (Gb) Аутентификация рецепта с использованием спекл-структур
US7974048B2 (en) * 2007-11-28 2011-07-05 Tdk Corporation Magneto-resistive effect device of CPP type having shield layers coupled with ferromagnetic layers
JP4998292B2 (ja) * 2008-01-31 2012-08-15 Ｔｄｋ株式会社 磁性薄膜および薄膜磁気デバイス
JP5224959B2 (ja) * 2008-07-29 2013-07-03 株式会社東芝 キャッシュシステム
JP5343261B2 (ja) * 2008-11-18 2013-11-13 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5425461B2 (ja) * 2008-12-26 2014-02-26 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2010258980A (ja) * 2009-04-28 2010-11-11 Alps Green Devices Co Ltd 磁気結合型アイソレータ
JP5483281B2 (ja) * 2010-03-31 2014-05-07 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置アセンブリ
US8953285B2 (en) * 2010-05-05 2015-02-10 Headway Technologies, Inc. Side shielded magnetoresistive (MR) read head with perpendicular magnetic free layer
JP5085703B2 (ja) * 2010-09-17 2012-11-28 株式会社東芝 磁気記録素子および不揮発性記憶装置
KR101831931B1 (ko) * 2011-08-10 2018-02-26 삼성전자주식회사 외인성 수직 자화 구조를 구비하는 자기 메모리 장치
JP5673951B2 (ja) * 2011-08-23 2015-02-18 独立行政法人産業技術総合研究所 電界強磁性共鳴励起方法及びそれを用いた磁気機能素子
JP5982795B2 (ja) * 2011-11-30 2016-08-31 ソニー株式会社 記憶素子、記憶装置
JP5571142B2 (ja) * 2012-09-25 2014-08-13 株式会社東芝 磁気メモリ
US9082960B2 (en) * 2013-04-16 2015-07-14 Headway Technologies, Inc. Fully compensated synthetic antiferromagnet for spintronics applications

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5838521A (en) * 1995-04-17 1998-11-17 Read-Rite Corporation Magnetoresistive transducer having laminated magnetic shields
US20050116255A1 (en) * 2003-01-15 2005-06-02 Yoshihiro Kato Magnetic memory device
US20070281079A1 (en) * 2005-12-14 2007-12-06 Hitachi Global Storage Technologies Magnetoresistive sensor having a magnetically stable free layer with a positive magnetostriction
US20100309712A1 (en) * 2008-02-19 2010-12-09 Shunsuke Fukami Magnetic random access memory
CN102483931A (zh) * 2009-07-08 2012-05-30 希捷科技有限公司 具有复合磁屏蔽的磁性传感器
CN102163432A (zh) * 2009-10-28 2011-08-24 希捷科技有限公司 多层硬磁体以及包括多层硬磁体的数据存储装置读写磁头

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107978531A (zh) * 2016-10-25 2018-05-01 上海磁宇信息科技有限公司 磁存储芯片封装的磁屏蔽方法
CN111436186A (zh) * 2019-01-11 2020-07-21 株式会社东芝 电磁波衰减体及电子装置
TWI749445B (zh) * 2019-01-11 2021-12-11 日商芝浦機械電子裝置股份有限公司 電磁波衰減體及電子裝置
CN111436186B (zh) * 2019-01-11 2022-03-11 株式会社东芝 电磁波衰减体及电子装置
CN111491500A (zh) * 2019-01-28 2020-08-04 株式会社东芝 电磁波衰减体及电子装置
TWI750568B (zh) * 2019-01-28 2021-12-21 日商芝浦機械電子裝置股份有限公司 電磁波衰減體及電子裝置
CN111491500B (zh) * 2019-01-28 2022-12-13 株式会社东芝 电磁波衰减体及电子装置
CN113453523A (zh) * 2020-03-26 2021-09-28 芝浦机械电子株式会社 电磁波衰减体、电子装置、成膜装置及成膜方法
CN113453523B (zh) * 2020-03-26 2024-04-02 芝浦机械电子株式会社 电磁波衰减体、电子装置、成膜装置及成膜方法

Also Published As

Publication number Publication date
JP2015008216A (ja) 2015-01-15
CN109004086B (zh) 2022-05-27
JP6122353B2 (ja) 2017-04-26
CN109004086A (zh) 2018-12-14
US9837601B2 (en) 2017-12-05
CN104253209B (zh) 2018-07-31
US20180047892A1 (en) 2018-02-15
HK1205352A1 (zh) 2015-12-11
US10305024B2 (en) 2019-05-28
US20140374860A1 (en) 2014-12-25

Similar Documents

Publication Publication Date Title
CN104253209A (zh) 磁屏蔽、半导体器件和半导体封装
US9087633B2 (en) Magnetic device having a magnetic material in a contact structure coupled to a magnetic element and method of manufacture thereof
US10923650B2 (en) Magneto-resistive chip package including shielding structure
JP5470602B2 (ja) 磁気記憶装置
TWI391928B (zh) 自旋累積磁化反轉型記憶體元件及自旋隨機存取記憶體
US10482987B2 (en) Magnetic wall utilization spin MOSFET and magnetic wall utilization analog memory
WO2016182085A1 (ja) 磁気抵抗効果素子及び磁気メモリ装置
TWI734064B (zh) 磁穿隧接面元件、使用其之磁記憶體及磁穿隧接面元件之製造方法
JP5461683B2 (ja) 磁気メモリセル及び磁気ランダムアクセスメモリ
TW201143179A (en) Magnetic memory element and magnetic memory device
TW201528571A (zh) 自旋電子邏輯元件
US11730001B2 (en) Tunnel magnetoresistive effect element, magnetic memory, and built-in memory
JP2005236169A (ja) 磁気シールド体、磁気シールド構造及び磁気メモリ装置
US10109331B2 (en) Magnetic storage device with a wiring having a ferromagnetic layer
JP5397587B2 (ja) 磁気ランダムアクセスメモリ
JP2007273523A (ja) 磁気メモリ及びスピン注入方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
CB02 Change of applicant information

Address after: Tokyo, Japan

Applicant after: Renesas Electronics Corporation

Address before: Kanagawa

Applicant before: Renesas Electronics Corporation

COR Change of bibliographic data
REG Reference to a national code

Ref country code: HK

Ref legal event code: DE

Ref document number: 1205352

Country of ref document: HK

C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant