TWI744891B - 半導體裝置、該半導體裝置的製造方法以及包括該半導體裝置的顯示裝置 - Google Patents

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Abstract

本發明的一個實施方式提供一種可靠性高的半導體裝置的製造方法，包括如下步驟：以第一溫度形成氧化物半導體膜；將氧化物半導體膜加工為島狀；以不進行比第一溫度高的溫度的製程的方式藉由濺射法形成將成為源極電極及汲極電極的構件；對構件進行加工來形成源極電極及汲極電極；在形成第一保護絕緣膜及/或第二保護絕緣膜後形成第一障壁膜；隔著第一障壁膜對第二保護絕緣膜添加過量氧或氧自由基；藉由以低於400℃的第二溫度進行加熱處理來使過量氧或氧自由基擴散到氧化物半導體膜；以及在利用濕蝕刻去除第一障壁膜的一部分及第二保護絕緣膜的一部分後，形成第二障壁膜。

Description

半導體裝置、該半導體裝置的製造方法以及包括該半導體裝置的顯示裝置
本發明的一個實施方式係關於一種包括氧化物半導體膜的半導體裝置及包括該半導體裝置的顯示裝置。另外，本發明的一個實施方式係關於一種包括氧化物半導體膜的半導體裝置的製造方法。
注意，本發明的一個實施方式不侷限於上述技術領域。本說明書等所公開的發明的一個實施方式的技術領域係關於一種物體、方法或製造方法。另外，本發明係關於一種製程(process)、機器(machine)、產品(manufacture)或者組合物(composition of matter)。尤其是，本發明的一個實施方式係關於一種半導體裝置、顯示裝置、發光裝置、蓄電裝置、記憶體裝置、它們的驅動方法或製造方法。
注意，在本說明書等中，半導體裝置是指能夠利用半導體特性而工作的所有裝置。除了電晶體等半導體元件，半導體電路、算術裝置或記憶體裝置也是半導體裝置的一個實施方式。攝像裝置、顯示裝置、液晶顯示裝置、發光裝置、電光裝置、發電裝置(包括薄膜太陽能電池或有機薄膜太陽能電池等)及電子裝置有時包括半導體裝置。
藉由利用形成在具有絕緣表面的基板上的半導體薄膜來構成電晶體(也稱為場效應電晶體(FET)或薄膜電晶體(TFT))的技術受到關注。該電晶體被廣泛地應用於如積體電路(IC)及影像顯示裝置(顯示裝置)等電子裝置。作為可以應用於電晶體的半導體薄膜，以矽為代表的半導體材料被廣泛周知，而作為其他材料，氧化物半導體受到關注。
已公開了一種半導體裝置，其中為了對使用氧化物半導體的電晶體賦予穩定的電特性而得到可靠性高的半導體裝置，層疊組成不同的氧化物半導體膜，在通道一側使用包含多量的In的氧化物半導體膜，且在背後通道一側使用包含多量的Ga等穩定劑的氧化物半導體膜(例如，參照專利文獻1)。
[專利文獻1]日本專利申請公開第2013-175715號公報
當使用包含多量的In的氧化物半導體膜時，有時能能帶間隙(Eg)減小(例如，Eg小於3.0eV)。在此情況下，Eg較小的氧化物半導體膜比Eg較大的氧化物半導體膜(例如，Eg為3.0eV以上且3.5eV以下)更受光的影響。例如，當進行照射光並施加負的偏壓應力測試(光負GBT(Gate Bias Temperature)應力測試)時，在包括Eg較小的氧化物半導體膜的電晶體中有時可靠性降低。
另外，光負GBT應力測試是一種加速測試，其可以在短時間內對光照射時的長期間使用所引起的電晶體的特性變化進行評價。尤其是，光負GBT應力測試前後的電晶體的臨界電壓的變化量(△Vth)是用於檢查可靠性的 重要的指標。在光負GBT應力測試前後，臨界電壓的變化量(△Vth)越小，可靠性就越高。
另外，在製造包括氧化物半導體膜的半導體裝置時若使用玻璃基板，在製程中的溫度高時則會出現玻璃基板變形等問題。當作為玻璃基板使用大型玻璃基板時，例如，使用第6代(1500mm×1850mm)、第7代(1870mm×2200mm)、第8代(2200mm×2400mm)、第9代(2400mm×2800mm)、第10代(2950mm×3400mm)等大面積基板時，玻璃基板的變形會變得更加明顯。因此，需要降低製造半導體裝置時的製程中的溫度。
鑒於上述問題，本發明的一個實施方式的目的之一是在包括包含多量的In的氧化物半導體膜的電晶體中抑制電特性的變動且提高可靠性。另外，本發明的一個實施方式的目的之一是提供一種功耗得到降低的半導體裝置。另外，本發明的一個實施方式的目的之一是提供一種新穎的半導體裝置。另外，本發明的一個實施方式的目的之一是提供一種新穎半導體裝置的製造方法。另外，本發明的一個實施方式的目的之一是提供一種以較低的溫度製造可靠性高的半導體裝置的方法。另外，本發明的一個實施方式的目的之一是提供一種新穎的顯示裝置。
注意，上述目的的記載不妨礙其他目的的存在。本發明的一個實施方式並不需要實現所有上述目的。上述目的以外的目的從說明書等的記載看來是顯而易見的，並可以從說明書等中抽取上述目的以外的目的。
本發明的一個實施方式是一種半導體裝置的製造方法，包括如下步驟：以第一溫度形成氧化物半導體膜；接著，將氧化物半導體膜加工為島狀；接著，以不進行比第一溫度高的溫度的製程的方式藉由濺射法形成將成為源極電極及汲極電極的構件；對構件進行加工來形成源極電極及汲極電極；接著，在形成第一保護絕緣膜及/或第二保護絕緣膜後形成第一障壁膜；隔著第一障壁膜對第二保護絕緣膜添加過量氧或氧自由基；藉由以低於400℃的第二溫度進行加熱處理來使過量氧或氧自由基擴散到氧化物半導體膜；以及在利用濕蝕刻去除第一障壁膜或第一障壁膜的一部分及第二保護絕緣膜的一部分後，形成第二障壁膜。
在上述方式中，作為第一障壁膜較佳為形成銦錫氧化物、銦錫矽氧化物或氧化銦。
另外，在上述方式中，作為第二障壁膜較佳為形成氮氧化矽或氮化矽。
本發明的另一個實施方式是一種半導體裝置的製造方法，包括如下步驟：以第一溫度形成氧化物半導體膜；接著，將氧化物半導體膜加工為島狀；接著，以不進行比第一溫度高的溫度的製程的方式藉由濺射法形成將成為源極電極及汲極電極的構件；對構件進行加工來形成源極電極及汲極電極；接著，在形成第一保護絕緣膜及/或第二保護絕緣膜後作為第一障壁膜藉由濺射法形成金屬氧化膜，由此對第二保護絕緣膜添加過量氧或氧自由基；以及藉由以低於400℃的第二溫度進行加熱處理來使過量氧或氧自由基擴散到氧化物半導體膜。
在上述方式中，作為金屬氧化膜較佳為形成氧化鋁、氧化鉿或氧化釔。
在上述方式中，氧化物半導體膜較佳為原子個數比為In：M(鋁、鎵、釔或錫)：Zn=4：α1(1.5
Figure 109114914-A0101-12-0005-67
α1
Figure 109114914-A0101-12-0005-68
2.5)：α2(2.5
Figure 109114914-A0101-12-0005-69
α2
Figure 109114914-A0101-12-0005-70
3.5)的第一氧化物半導體膜與原子個數比為In：M：Zn=1：β1(0.8
Figure 109114914-A0101-12-0005-72
β1
Figure 109114914-A0101-12-0005-73
1.2)：β2(0.8
Figure 109114914-A0101-12-0005-74
β2
Figure 109114914-A0101-12-0005-75
1.2)的第二氧化物半導體膜的疊層結構。
另外，在上述方式中，氧化物半導體膜較佳為包含CAAC-OS。
另外，在上述方式中，第二溫度較佳為低於375℃。另外，在上述方式中，第二溫度較佳為340℃以上且360℃以下。
本發明的另一個實施方式是一種半導體裝置的製造方法，包括如下步驟：以第一溫度形成氧化物半導體膜；將氧化物半導體膜加工為島狀；在氧化物半導體膜上藉由濺射法形成將成為源極電極及汲極電極的構件；對構件進行加工來形成源極電極及汲極電極；在氧化物半導體膜、源極電極及汲極電極上形成第一保護絕緣膜及第二保護絕緣膜；以比第一溫度高的第二溫度對第一保護絕緣膜及第二保護絕緣膜進行加熱；在第二保護絕緣膜上形成第一障壁膜；隔著第一障壁膜對第二保護絕緣膜添加過量氧或氧自由基；利用濕蝕刻來去除第一障壁膜的一部分及第二護絕緣膜的一部分：以及在第二保護絕緣膜上以比第一溫度高的第三溫度形成第二障壁膜，其中，第二溫度和第三溫度中的任一個或兩個是製程中最高的溫度。
在上述方式中，氧化物半導體膜較佳為原子個數比為In：M(鋁、鎵、釔或錫)：Zn=4：α1(1.5
Figure 109114914-A0101-12-0005-76
α1
Figure 109114914-A0101-12-0005-85
2.5)：α2(2.5
Figure 109114914-A0101-12-0005-78
α2
Figure 109114914-A0101-12-0005-79
3.5)的第一氧化物半導體膜與原子個數比為In：M：Zn=1：β1(0.8
Figure 109114914-A0101-12-0005-80
β1
Figure 109114914-A0101-12-0005-81
1.2)：β2(0.8
Figure 109114914-A0101-12-0005-83
β2
Figure 109114914-A0101-12-0005-84
1.2)的第二氧化物半導體膜的疊層結構。
另外，在上述方式中，氧化物半導體膜較佳為包含結晶部且該結晶部較佳為具有c軸配向性。
另外，在上述方式中，第一溫度較佳為低於340℃。另外，在上述方式中，第一溫度較佳為100℃以上且200℃以下。
另外，在上述方式中，第二溫度較佳為低於375℃。另外，在上述方式中，第二溫度較佳為340℃以上且360℃以下。
本發明的另一個實施方式是一種半導體裝置的製造方法，包括如下步驟：以第一溫度形成氧化物半導體膜；將氧化物半導體膜加工為島狀；在氧化物半導體膜上藉由濺射法形成將成為源極電極及汲極電極的構件；對構件進行加工來形成源極電極及汲極電極；在氧化物半導體膜、源極電極及汲極電極上形成第一保護絕緣膜及第二保護絕緣膜；以比第一溫度高的第二溫度對第一保護絕緣膜及第二保護絕緣膜進行加熱；藉由在第二保護絕緣膜上形成金屬氧化膜來對第二保護絕緣膜添加過量氧或氧自由基；以及以比第一溫度高的第三溫度對第二保護絕緣膜進行加熱來使過量氧或氧自由基擴散到氧化物半導體膜，其中，第二溫度和第三溫度中的任一個或兩個是製程中最高的溫度。
本發明的另一個實施方式是一種半導體裝置的製造方法，包括如下步驟：以第一溫度形成氧化物半導體膜；將氧化物半導體膜加工為島狀；在氧化物半導體膜上藉由濺射法形成將成為源極電極及汲極電極的構件；對構件進行加工來形成源極電極及汲極電極；在氧化物半導體膜、源極電極及汲極電極上形成第一保護絕緣膜及第二保護絕緣膜；以比第一溫度高的第二溫度對第一保護絕緣膜及第二保護絕緣膜進行加熱；以及藉由以比第 一溫度高的第三溫度在第二保護絕緣膜上形成金屬氧化膜來對第二保護絕緣膜添加過量氧或氧自由基，並且使第二保護絕緣膜中的氧、過量氧或氧自由基擴散到氧化物半導體膜，其中，第二溫度和第三溫度中的任一個或兩個是製程中最高的溫度。
在上述方式中，作為金屬氧化膜較佳為形成氧化鋁、氧化鉿或氧化釔。
在上述方式中，氧化物半導體膜較佳為原子個數比為In：M(鋁、鎵、釔或錫)：Zn=4：α1(1.5
Figure 109114914-A0101-12-0007-86
α1
Figure 109114914-A0101-12-0007-87
2.5)：α2(2.5
Figure 109114914-A0101-12-0007-88
α2
Figure 109114914-A0101-12-0007-89
3.5)的第一氧化物半導體膜與原子個數比為In：M：Zn=1：β1(0.8
Figure 109114914-A0101-12-0007-90
β1
Figure 109114914-A0101-12-0007-91
1.2)：β2(0.8
Figure 109114914-A0101-12-0007-92
β2
Figure 109114914-A0101-12-0007-93
1.2)的第二氧化物半導體膜的疊層結構。
另外，在上述方式中，氧化物半導體膜較佳為包含結晶部且該結晶部較佳為具有c軸配向性。
另外，在上述方式中，第一溫度較佳為低於340℃。另外，在上述方式中，第一溫度較佳為100℃以上且200℃以下。
另外，在上述方式中，第二溫度和第三溫度中的任一個或兩個較佳為低於375℃。另外，在上述方式中，第二溫度和第三溫度中的任一個或兩個較佳為340℃以上且360℃以下。
根據本發明的一個實施方式，在使用包括氧化物半導體的電晶體的半導體裝置中可以抑制電特性的變動且提高可靠性。另外，根據本發明的一個實施方式，可以提供一種功耗得到降低的半導體裝置。另外，根據本發明的一個實施方式，可以提供一種新穎的半導體裝置。另外，根據本發明 的一個實施方式，可以提供一種新穎的半導體裝置的製造方法。另外，根據本發明的一個實施方式，可以提供一種以較低的溫度製造可靠性高的半導體裝置的方法。另外，根據本發明的一個實施方式，可以提供一種新穎的顯示裝置。
注意，這些效果的記載不妨礙其他效果的存在。另外，本發明的一個實施方式並不需要具有所有上述效果。另外，從說明書、圖式、申請專利範圍等的記載看來這些效果以外的效果是顯而易見的，並可以從說明書、圖式、申請專利範圍等的記載中抽取這些效果以外的效果。
100:電晶體
102:基板
104:導電膜
106:絕緣膜
107:絕緣膜
108:氧化物半導體膜
108a:氧化物半導體膜
108b:氧化物半導體膜
109:氧化物半導體膜
109a:氧化物半導體膜
109b:氧化物半導體膜
112:導電膜
112a:導電膜
112b:導電膜
114:絕緣膜
116:絕緣膜
118:絕緣膜
120:導電膜
120a:導電膜
120b:導電膜
131:障壁膜
136a:遮罩
136b:遮罩
138:蝕刻材料
139:蝕刻材料
140:氧
140a:氧
141:箭頭
142:蝕刻材料
142a:開口部
142b:開口部
142c:開口部
170:電晶體
501:像素電路
502:像素部
504:驅動電路部
504a:閘極驅動器
504b:源極驅動器
506:保護電路
507:端子部
550:電晶體
552:電晶體
554:電晶體
560:電容元件
562:電容元件
570:液晶元件
572:發光元件
700:顯示裝置
701:基板
702:像素部
704:源極驅動電路部
705:基板
706:閘極驅動電路部
708:FPC端子部
710:信號線
711:佈線部
712:密封材料
716:FPC
730:絕緣膜
732:密封膜
734:絕緣膜
736:彩色膜
738:遮光膜
750:電晶體
752:電晶體
760:連接電極
764:絕緣膜
766:絕緣膜
767:氧化物半導體膜
768:絕緣膜
770:平坦化絕緣膜
772:導電膜
774:導電膜
775:液晶元件
776:液晶層
778:結構體
780:異方性導電膜
782:發光元件
784:導電膜
786:EL層
788:導電膜
790:電容元件
1280a:p型電晶體
1280b:n型電晶體
1280c:n型電晶體
1281:電容元件
1282:電晶體
5100:顆粒
5100a:顆粒
5100b:顆粒
5101:離子
5102:氧化鋅層
5103:粒子
5105a:顆粒
5105a1:區域
5105a2:顆粒
5105b:顆粒
5105c:顆粒
5105d:顆粒
5105d1:區域
5105e:顆粒
5120:基板
5130:靶材
5161:區域
8000:顯示模組
8001:上蓋
8002:下蓋
8003:FPC
8004:觸控面板
8005:FPC
8006:顯示面板
8007:背光
8008:光源
8009:框架
8010:印刷電路板
8011:電池
9000:外殼
9001:顯示部
9003:揚聲器
9005:操作鍵
9006:連接端子
9007:感測器
9008:麥克風
9050:操作按鈕
9051:資訊
9052:資訊
9053:資訊
9054:資訊
9055:鉸鏈
9100:可攜式資訊終端
9101:可攜式資訊終端
9102:可攜式資訊終端
9200:可攜式資訊終端
9201:可攜式資訊終端
在圖式中：
圖1A至圖1C是示出半導體裝置的製程的一個例子的剖面圖；
圖2A至圖2C是示出半導體裝置的製程的一個例子的剖面圖；
圖3A至圖3C是示出半導體裝置的製程的一個例子的剖面圖；
圖4A至圖4C是示出半導體裝置的製程的一個例子的剖面圖；
圖5A至圖5C是示出半導體裝置的製程的一個例子的剖面圖以及示出半導體裝置的一個實施方式的俯視圖及剖面圖；
圖6A及圖6B是示出半導體裝置的一個實施方式的俯視圖及剖面圖；
圖7A至圖7C是示出半導體裝置的製程的一個例子的剖面圖；
圖8是說明帶結構的圖；
圖9A及圖9B是示出半導體裝置的一個實施方式的剖面圖；
圖10A至圖10D是CAAC-OS的剖面中的Cs校正高解析度TEM影像及CAAC-OS的剖面示意圖；
圖11A至圖11D是CAAC-OS的平面中的Cs校正高解析度TEM影像；
圖12A至圖12C是說明藉由XRD得到的CAAC-OS及單晶氧化物半導體的結構分析的圖；
圖13A及圖13B是示出CAAC-OS的電子繞射圖案的圖；
圖14是示出藉由電子照射而發生的In-Ga-Zn氧化物的結晶部的變化的圖；
圖15A及圖15B是說明CAAC-OS及nc-OS的成膜模型的示意圖；
圖16A至圖16C是說明InGaZnO4的結晶及顆粒的圖；
圖17A至圖17D是說明CAAC-OS的成膜模型的示意圖；
圖18是示出顯示裝置的一個實施方式的俯視圖；
圖19是示出顯示裝置的一個實施方式的剖面圖；
圖20是示出顯示裝置的一個實施方式的剖面圖；
圖21A至圖21C是說明顯示裝置的方塊圖及電路圖；
圖22是說明顯示模組的圖；
圖23A至圖23G是說明電子裝置的圖；
圖24是說明半導體裝置的電路結構的圖；
圖25A至圖25C是說明實施例中的電晶體的Id-Vg特性的圖。
下面，參照圖式對實施方式進行說明。但是，所屬技術領域的通常知識者可以很容易地理解一個事實，就是實施方式可以以多個不同形式來實施，其方式和詳細內容可以在不脫離本發明的精神及其範圍的條件下被變換為各種各樣的形式。因此，本發明不應該被解釋為僅限定在以下所示的實施方式所記載的內容中。
在圖式中，為了明確起見，有時誇大表示大小、層的厚度或區域。因 此，本發明並不一定限定於上述尺寸。此外，在圖式中，示意性地示出理想的例子，因此本發明不侷限於圖式所示的形狀或數值等。
本說明書所使用的“第一”、“第二”、“第三”等序數詞是為了避免組件的混淆而附加的，而不是為了在數目方面上進行限定的。
在本說明書中，為了方便起見，使用“上”、“下”等表示配置的詞句以參照圖式說明組件的位置關係。另外，組件的位置關係根據描述各組件的方向適當地改變。因此，不侷限於本說明書中所說明的詞句，根據情況可以適當地更換。
在本說明書等中，電晶體是指至少包括閘極、汲極以及源極這三個端子的元件。電晶體在汲極(汲極端子、汲極區域或汲極電極)與源極(源極端子、源極區域或源極電極)之間具有通道區域，並且電流能夠流過汲極、通道區域以及源極。注意，在本說明書等中，通道區域是指電流主要流過的區域。
另外，在使用極性不同的電晶體的情況或電路工作中的電流方向變化的情況等下，源極及汲極的功能有時互相調換。因此，在本說明書等中，源極和汲極可以互相調換。
在本說明書等中，“電連接”包括藉由“具有某種電作用的元件”連接的情況。在此，“具有某種電作用的元件”只要可以進行連接目標間的電信號的授受，就對其沒有特別的限制。例如，“具有某種電作用的元件”不僅包括電極和佈線，而且還包括電晶體等的切換元件、電阻元件、電感器、電容元件、其他具有各種功能的元件等。
在本說明書等中，“氧氮化矽膜”是指在其組成中含氧量多於含氮量的膜，而“氮氧化矽膜”是指在其組成中含氮量多於含氧量的膜。
注意，在本說明書等中，當利用圖式說明發明的結構時表示相同的部分的符號在不同的圖式中共同使用。
在本說明書等中，“平行”是指兩條直線形成的角度為-10°以上且10°以下的狀態。因此，也包括該角度為-5°以上且5°以下的狀態。另外，“大致平行”是指兩條直線形成的角度為-30°以上且30°以下的狀態。另外，“垂直”是指兩條直線的角度為80°以上且100°以下的狀態。因此，也包括該角度為85°以上且95°以下的狀態。另外，“大致垂直”是指兩條直線形成的角度為60°以上且120°以下的狀態。
另外，在本說明書等中，根據情況可以互相調換“膜”和“層”。例如，有時可以將“導電層”換為“導電膜”。此外，有時可以將“絕緣膜”換為“絕緣層”。
實施方式1
在本實施方式中，參照圖1A至圖9B說明本發明的一個實施方式的半導體裝置以及半導體裝置的製造方法。
〈半導體裝置的結構實例1〉
圖5C是作為本發明的一個實施方式的半導體裝置的電晶體100的俯視圖，圖5B相當於沿著圖5C所示的點劃線X1-X2的切斷面的剖面圖以及點 劃線Y1-Y2的切斷面的剖面圖。另外，圖1A至圖5A是說明圖5B所示的電晶體100的製程的剖面圖。注意，在圖1A至圖5B中，左側相當於沿著點劃線X1-X2的剖面圖，右側相當於沿著點劃線Y1-Y2的剖面圖。
另外，在圖5C中，為了方便起見，省略電晶體100的組件的一部分(用作閘極絕緣膜的絕緣膜等)而進行圖示。此外，有時將點劃線X1-X2方向稱為通道長度方向，將點劃線Y1-Y2方向稱為通道寬度方向。注意，有時在後面的電晶體的俯視圖中也與圖5C同樣地省略組件的一部分。
電晶體100包括：基板102上的用作閘極電極的導電膜104；基板102及導電膜104上的絕緣膜106；絕緣膜106上的絕緣膜107；絕緣膜107上的氧化物半導體膜108；與氧化物半導體膜108電連接的用作源極電極的導電膜112a；以及與氧化物半導體膜108電連接的用作汲極電極的導電膜112b。另外，在電晶體100上，詳細地說，在導電膜112a、112b及氧化物半導體膜108上設置有絕緣膜114、116及118。在絕緣膜114、116及118具有電晶體100的保護絕緣膜的功能。注意，有時將絕緣膜114稱為第一保護絕緣膜，將絕緣膜116稱為第二保護絕緣膜，將絕緣膜118稱為第三保護絕緣膜。
此外，氧化物半導體膜108包括用作閘極電極的導電膜104一側的第一氧化物半導體膜108a以及第一氧化物半導體膜108a上的第二氧化物半導體膜108b。另外，絕緣膜106及絕緣膜107具有電晶體100的閘極絕緣膜的功能。
作為氧化物半導體膜108，可以使用In-M(M是鋁、鎵、釔或錫)氧化物或In-M-Zn氧化物。尤其是，作為氧化物半導體膜108較佳為使用 In-M-Zn氧化物。
另外，第一氧化物半導體膜108a的原子個數比較佳為In：M：Zn=4：α1(1.5
Figure 109114914-A0101-12-0013-94
α1
Figure 109114914-A0101-12-0013-95
2.5)：α2(2.5
Figure 109114914-A0101-12-0013-96
α2
Figure 109114914-A0101-12-0013-97
3.5)。另外，第二氧化物半導體膜108b的原子個數比較佳為In：M：Zn=1：β1(0.8
Figure 109114914-A0101-12-0013-98
β1
Figure 109114914-A0101-12-0013-99
1.2)：β2(0.8
Figure 109114914-A0101-12-0013-100
β2
Figure 109114914-A0101-12-0013-101
1.2)。
藉由使第一氧化物半導體膜108a具有上述原子個數比的組成，亦即In的原子個數比大於M的原子個數比的組成，可以提高電晶體100的場效移動率(有時簡單地稱為移動率或μFE)。明確而言，電晶體100的場效移動率可以超過10cm2/Vs，較佳的是，電晶體100的場效移動率可以超過30cm2/Vs。
例如，藉由將上述場效移動率高的電晶體用於生成閘極信號的閘極驅動器(特別是，連接到閘極驅動器所包括的移位暫存器的輸出端子的解多工器(demultiplexer))，可以提供邊框寬度窄(也稱為窄邊框)的半導體裝置或顯示裝置。
另一方面，藉由使第一氧化物半導體膜108a具有In的原子個數比大於M的原子個數比的組成，光照射時的電晶體100的電特性容易變動。然而，在本發明的一個實施方式的半導體裝置中，在第一氧化物半導體膜108a上形成有第二氧化物半導體膜108b。因為第二氧化物半導體膜108b具有In的原子個數比小於第一氧化物半導體膜108a的組成，所以其Eg大於第一氧化物半導體膜108a。因此，具有第一氧化物半導體膜108a和第二氧化物半導體膜108b的疊層結構的氧化物半導體膜108的對光負偏壓應力測試的耐性變高。
藉由採用上述結構的氧化物半導體膜，可以減少光照射時的氧化物半導體膜108的光吸收量。因此，能夠抑制光照射時的電晶體100的電特性變動。
此外，當在電晶體100所具有的氧化物半導體膜108中形成有氧缺陷時，產生作為載子的電子，由此容易成為常開啟特性。注意，電晶體的常開啟特性是指在閘極電壓Vg=0V時電流(例如，汲極與源極之間的電流(Ids))流動的特性。由此，為了獲得穩定的電晶體特性，減少氧化物半導體膜108中的氧缺陷，特別是減少第一氧化物半導體膜108a中的氧缺陷是重要的。於是，在本發明的一個實施方式的電晶體的結構中，藉由對氧化物半導體膜108上的絕緣膜，在此，對氧化物半導體膜108上的絕緣膜114及/或絕緣膜116引入過量氧，使氧從絕緣膜114及/或絕緣膜116移動到氧化物半導體膜108中，由此填補氧化物半導體膜108中的氧缺陷，尤其是填補第一氧化物半導體膜108a中的氧缺陷。或者，當在絕緣膜116上形成第一障壁膜時，對絕緣膜116引入過量氧，使氧從絕緣膜116移動到氧化物半導體膜108中，由此填補氧化物半導體膜108中的氧缺陷，尤其是填補第一氧化物半導體膜108a中的氧缺陷。
另外，絕緣膜114、116更佳為具有含有超過化學計量組成的氧的區域(氧過剩區域)。換句話說，絕緣膜114、116是一種能夠釋放氧的絕緣膜。此外，為了在絕緣膜114、116中設置氧過剩區域，例如，藉由對成膜後的絕緣膜114、116引入氧形成氧過剩區域。作為氧的引入方法，可以使用離子植入法、離子摻雜法、電漿浸沒離子佈植技術、電漿處理等。
此外，為了填補第一氧化物半導體膜108a中的氧缺陷，較佳為使第二氧化物半導體膜108b的通道區域附近的厚度減薄。例如，第二氧化物半導 體膜108b的通道區域附近的厚度較佳為1nm以上且20nm以下，更佳為3nm以上且10nm以下。
此外，為了填補第一氧化物半導體膜108a中的氧缺陷，較佳為使第二氧化物半導體膜108b的透氧性高。藉由使第二氧化物半導體膜108b的透氧性高，可以使絕緣膜114及絕緣膜116中的過量氧適當地擴散到第一氧化物半導體膜108a中。
如此，在本發明的一個實施方式的半導體裝置中，藉由使氧化物半導體膜為疊層結構，且使接觸於該氧化物半導體膜的絕緣膜中包含過量氧，可以提供可靠性高的半導體裝置。並且，在本發明的一個實施方式中，可以使具有上述結構的半導體裝置的製程中的溫度降低(典型的是低於400℃或低於375℃(較佳為340℃以上且360℃以下))。此外，在後面說明半導體裝置的製程。
下面，對本實施方式的半導體裝置所包括的其他組件進行詳細的說明。
〈基板〉
雖然對基板102的材料等沒有特別的限制，但是至少需要具有能夠承受後續的加熱處理的耐熱性。例如，作為基板102，可以使用玻璃基板、陶瓷基板、石英基板、藍寶石基板等。另外，還可以使用以矽或碳化矽為材料的單晶半導體基板或多晶半導體基板、以矽鍺等為材料的化合物半導體基板、SOI(Silicon On Insulator：絕緣層上覆矽)基板等，並且也可以將在這些基板上設置有半導體元件的基板用作基板102。當作為基板102使用玻璃基板時，藉由使用第6代、第7代、第8代、第9代、第10代等的大面積基板，可以製造大型顯示裝置。使用這樣的大面積基板可以降低製造成 本，所以是較佳的。
作為基板102，也可以使用撓性基板，並且在撓性基板上直接形成電晶體100。或者，也可以在基板102與電晶體100之間設置剝離層。剝離層可以在如下情況下使用，亦即在剝離層上製造半導體裝置的一部分或全部，然後將其從基板102分離並轉置到其他基板上的情況。此時，也可以將電晶體100轉置到耐熱性低的基板或撓性基板上。
〈用作閘極電極、源極電極及汲極電極的導電膜〉
用作閘極電極的導電膜104、用作源極電極的導電膜112a及用作汲極電極的導電膜112b都可以使用選自鉻(Cr)、銅(Cu)、鋁(Al)、金(Au)、銀(Ag)、鋅(Zn)、鉬(Mo)、鉭(Ta)、鈦(Ti)、鎢(W)、錳(Mn)、鎳(Ni)、鐵(Fe)、鈷(Co)中的金屬元素、以上述金屬元素為成分的合金或者組合上述金屬元素的合金等形成。
此外，導電膜104及導電膜112a、112b也可以具有單層結構或者兩層以上的疊層結構。例如，可以舉出包含矽的鋁膜的單層結構、在鋁膜上層疊鈦膜的兩層結構、在氮化鈦膜上層疊鈦膜的兩層結構、在氮化鈦膜上層疊鎢膜的兩層結構、在氮化鉭膜或氮化鎢膜上層疊鎢膜的兩層結構以及依次層疊鈦膜、鋁膜和鈦膜的三層結構等。另外，還可以使用組合鋁與選自鈦、鉭、鎢、鉬、鉻、釹、鈧中的一種或多種而形成的合金膜或氮化膜。
導電膜104及導電膜112a、112b也可以使用銦錫氧化物、包含氧化鎢的銦氧化物、包含氧化鎢的銦鋅氧化物、包含氧化鈦的銦氧化物、包含氧化鈦的銦錫氧化物、銦鋅氧化物、添加有氧化矽的銦錫氧化物等透光導電材料。
另外，作為導電膜104及導電膜112a、112b，也可以應用Cu-X合金膜(X為Mn、Ni、Cr、Fe、Co、Mo、Ta或Ti)。藉由使用Cu-X合金膜，可以藉由濕蝕刻製程進行加工，從而可以抑制製造成本。
〈用作閘極絕緣膜的絕緣膜〉
作為用作電晶體100的閘極絕緣膜的絕緣膜106、107，可以分別使用藉由電漿化學氣相沉積(PECVD：Plasma Enhanced Chemical Vapor Deposition)法、濺射法等形成的包括氧化矽膜、氧氮化矽膜、氮氧化矽膜、氮化矽膜、氧化鋁膜、氧化鉿膜、氧化釔膜、氧化鋯膜、氧化鎵膜、氧化鉭膜、氧化鎂膜、氧化鑭膜、氧化鈰膜和氧化釹膜中的一種以上的絕緣層。注意，也可以使用選自上述材料中的單層或三層以上的絕緣膜，而不採用絕緣膜106和絕緣膜107的疊層結構。
絕緣膜106具有抑制氧透過的障壁膜的功能。例如，當對絕緣膜107、114、116及/或氧化物半導體膜108供應過量氧時，絕緣膜106能夠抑制氧透過。
接觸於用作電晶體100的通道區域的氧化物半導體膜108的絕緣膜107較佳為氧化物絕緣膜，更佳為包括包含超過化學計量組成的氧的區域(氧過剩區域)。換言之，絕緣膜107是能夠釋放氧的絕緣膜。為了在絕緣膜107中設置氧過剩區域，例如在氧氛圍下形成絕緣膜107即可。或者，也可以對成膜後的絕緣膜107引入氧形成氧過剩區域。作為氧的引入方法，可以使用離子植入法、離子摻雜法、電漿浸沒離子佈植技術、電漿處理等。
此外，當作為絕緣膜107使用氧化鉿時發揮如下效果。氧化鉿的相對 介電常數比氧化矽或氧氮化矽高。因此，可以使絕緣膜107的厚度比使用氧化矽的情況大，由此，可以減少穿隧電流引起的洩漏電流。也就是說，可以實現關態電流(off-state current)小的電晶體。再者，與具有非晶結構的氧化鉿相比，具有結晶結構的氧化鉿的相對介電常數較高。因此，為了形成關態電流小的電晶體，較佳為使用包括結晶結構的氧化鉿。作為結晶結構的一個例子，可以舉出單斜晶系或立方晶系等。注意，本發明的一個實施方式不侷限於此。
注意，在本實施方式中，作為絕緣膜106形成氮化矽膜，作為絕緣膜107形成氧化矽膜。與氧化矽膜相比，氮化矽膜的相對介電常數較高且為了得到與氧化矽膜相等的靜電容量需要的厚度較大，因此，藉由使電晶體100的閘極絕緣膜包括氮化矽膜，可以增加絕緣膜的物理厚度。因此，可以藉由抑制電晶體100的絕緣耐壓的下降並提高絕緣耐壓來抑制電晶體100的靜電破壞。
〈氧化物半導體膜〉
作為氧化物半導體膜108可以使用上述材料。當氧化物半導體膜108為In-M-Zn氧化物時，用來形成In-M-Zn氧化物的濺射靶材的金屬元素的原子個數比較佳為滿足In
Figure 109114914-A0101-12-0018-103
M及Zn
Figure 109114914-A0101-12-0018-104
M。這種濺射靶材的金屬元素的原子個數比較佳為In：M：Zn=1：1：1、In：M：Zn=1：1：1.2、In：M：Zn=2：1：3、In：M：Zn=3：1：2、In：M：Zn=4：2：4.1。另外，當氧化物半導體膜108為In-M-Zn氧化物時，作為濺射靶材較佳為使用包含多晶的In-M-Zn氧化物的靶材。藉由使用包含多晶的In-M-Zn氧化物的靶材，容易形成具有結晶性的氧化物半導體膜108。注意，所形成的氧化物半導體膜108的原子個數比分別包含上述濺射靶材中的金屬元素的原子個數比的±40%的範圍內的誤差。例如，在作為濺射靶材使用原子個數比為In：Ga：Zn=4：2：4.1時，有時所形成的氧化物半導體膜108 的原子個數比為In：Ga：Zn=4：2：3附近。
例如，第一氧化物半導體膜108a可以使用上述In：M：Zn=2：1：3、In：M：Zn=3：1：2、In：M：Zn=4：2：4.1等濺射靶材形成。第一氧化物半導體膜108a的原子個數比較佳為In：M：Zn=4：α1(1.5
Figure 109114914-A0101-12-0019-105
α1
Figure 109114914-A0101-12-0019-106
2.5)：α2(2.5
Figure 109114914-A0101-12-0019-108
α2
Figure 109114914-A0101-12-0019-109
3.5)。
此外，第二氧化物半導體膜108b可以使用上述In：M：Zn=1：1：1、In：M：Zn=1：1：1.2等濺射靶材形成。第二氧化物半導體膜108b的原子個數比較佳為In：M：Zn=1：β1(0.8
Figure 109114914-A0101-12-0019-110
β1
Figure 109114914-A0101-12-0019-111
1.2)：β2(0.8
Figure 109114914-A0101-12-0019-112
β2
Figure 109114914-A0101-12-0019-113
1.2)。另外，作為用於第二氧化物半導體膜108b的濺射靶材的金屬元素的原子個數比，不一定必須同時滿足In
Figure 109114914-A0101-12-0019-114
M及Zn
Figure 109114914-A0101-12-0019-115
M，也可以滿足In<M或Zn<M。明確而言，可以舉出In：M：Zn=1：3：2、In：M：Zn=1：3：4、In：M：Zn=1：3：6等。
氧化物半導體膜108的能隙為2eV以上，較佳為2.5eV以上，更佳為3eV以上。如此，藉由使用能隙較寬的氧化物半導體，可以降低電晶體100的關態電流。特別是，作為第一氧化物半導體膜108a使用能隙為2eV以上，較佳為2eV以上且3.0eV以下的氧化物半導體膜，作為第二氧化物半導體膜108b使用能隙為2.5eV以上且3.5eV以下的氧化物半導體膜。此外，較佳為第二氧化物半導體膜108b的能隙大於第一氧化物半導體膜108a的能隙。
此外，第一氧化物半導體膜108a及第二氧化物半導體膜108b的厚度分別為3nm以上且200nm以下，較佳為分別為3nm以上且100nm以下，更佳為分別為3nm以上且50nm以下。
另外，作為第一氧化物半導體膜108a使用載子密度低的氧化物半導體膜。例如，第一氧化物半導體膜108a的載子密度可以低於8×1011/cm3，較佳 為低於1×1011/cm3，更佳為低於1×1010/cm3，且為1×10-9/cm3以上。此外，作為第二氧化物半導體膜108b使用載子密度較低的氧化物半導體膜。例如，第二氧化物半導體膜108b的載子密度可以為1×1017/cm3以下，較佳為1×1015/cm3以下，更佳為1×1013/cm3以下，進一步較佳為1×1011/cm3以下。
本發明不侷限於上述記載，可以根據所需的電晶體的半導體特性及電特性(場效移動率、臨界電壓等)來使用具有適當的組成的材料。另外，較佳為適當地設定第一氧化物半導體膜108a及第二氧化物半導體膜108b的載子密度、雜質濃度、缺陷密度、金屬元素與氧的原子個數比、原子間距離、密度等，以得到所需的電晶體的半導體特性。
藉由作為第一氧化物半導體膜108a及第二氧化物半導體膜108b分別使用雜質濃度低且缺陷能階密度低的氧化物半導體膜，可以製造具有更優良的電特性的電晶體，所以是較佳的。這裡，將雜質濃度低且缺陷能階密度低(氧缺陷少)的狀態稱為“高純度本質”或“實質上高純度本質”。因為高純度本質或實質上高純度本質的氧化物半導體膜的載子發生源較少，所以可以降低載子密度。因此，在該氧化物半導體膜中形成有通道區域的電晶體很少具有負臨界電壓的電特性(也稱為常開啟特性)。因為高純度本質或實質上高純度本質的氧化物半導體膜具有較低的缺陷能階密度，所以有可能具有較低的陷阱態密度。高純度本質或實質上高純度本質的氧化物半導體膜的關態電流顯著低，即便是通道寬度為1×106μm、通道長度L為10μm的元件，當源極電極與汲極電極間的電壓(汲極電壓)在1V至10V的範圍時，關態電流也可以為半導體參數分析儀的測定極限以下，亦即1×10-13A以下。
因此，在上述高純度本質或實質上高純度本質的氧化物半導體膜中形 成有通道區域的電晶體可以是電特性變動小且可靠性高的電晶體。此外，被氧化物半導體膜的陷阱能階俘獲的電荷到消失需要較長的時間，有時像固定電荷那樣動。因此，有時在陷阱態密度高的氧化物半導體膜中形成有通道區域的電晶體的電特性不穩定。作為雜質有氫、氮、鹼金屬或鹼土金屬等。
包含在氧化物半導體膜中的氫與鍵合於金屬原子的氧起反應生成水，與此同時在發生氧脫離的晶格(或氧脫離的部分)中形成氧缺陷。當氫進入該氧缺陷時，有時生成作為載子的電子。另外，有時由於氫的一部分與鍵合於金屬原子的氧鍵合，產生作為載子的電子。因此，使用包含氫的氧化物半導體膜的電晶體容易具有常開啟特性。由此，較佳為儘可能減少氧化物半導體膜108中的氫。明確而言，在氧化物半導體膜108中，利用SIMS(二次離子質譜分析法：Secondary Ion Mass Spectrometry)測得的氫濃度為2×1020atoms/cm3以下，較佳為5×1019atoms/cm3以下，更佳為1×1019atoms/cm3以下，更佳為5×1018atoms/cm3以下，更佳為1×1018atoms/cm3以下，更佳為5×1017atoms/cm3以下，更佳為1×1016atoms/cm3以下。
此外，第一氧化物半導體膜108a較佳為包括其氫濃度低於第二氧化物半導體膜108b的部分。藉由使第一氧化物半導體膜108a包括其氫濃度低於第二氧化物半導體膜108b的部分，可以提供可靠性高的半導體裝置。
此外，當第一氧化物半導體膜108a包含第14族元素之一的矽或碳時，在第一氧化物半導體膜108a中氧缺陷增加而導致第一氧化物半導體膜108a的n型化。因此，第一氧化物半導體膜108a中的矽或碳的濃度以及與第一氧化物半導體膜108a之間的介面附近的矽或碳的濃度(利用SIMS分析測得的濃度)為2×1018atoms/cm3以下，較佳為2×1017atoms/cm3以下。
另外，在第一氧化物半導體膜108a中，利用SIMS分析測得的鹼金屬或鹼土金屬的濃度為1×1018atoms/cm3以下，較佳為2×1016atoms/cm3以下。當鹼金屬及鹼土金屬與氧化物半導體鍵合時有時生成載子而使電晶體的關態電流增大。由此，較佳為降低第一氧化物半導體膜108a的鹼金屬或鹼土金屬的濃度。
當在第一氧化物半導體膜108a中含有氮時，生成作為載子的電子，載子密度增加而導致第一氧化物半導體膜108a的n型化。其結果是，使用含有氮的氧化物半導體膜的電晶體容易具有常開啟特性。因此，較佳為儘可能地減少氧化物半導體膜中的氮，例如，利用SIMS分析測得的氮濃度較佳為5×1018atoms/cm3以下。
第一氧化物半導體膜108a及第二氧化物半導體膜108b可以分別具有非單晶結構。非單晶結構例如包括下述CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor：c軸配向結晶氧化物半導體)、多晶結構、微晶結構或非晶結構。在非單晶結構中，非晶結構的缺陷能階密度最高，而CAAC-OS的缺陷能階密度最低。
在此，參照圖8說明氧化物半導體膜108以及接觸於氧化物半導體膜108的絕緣膜的能帶結構。
圖8是疊層結構的膜厚度方向上的能帶結構的一個例子，該疊層結構具有絕緣膜107、第一氧化物半導體膜108a、第二氧化物半導體膜108b以及絕緣膜114。在能帶結構中，為了容易理解，示出絕緣膜107、第一氧化物半導體膜108a、第二氧化物半導體膜108b以及絕緣膜114的導帶底能階 (Ec)。
在圖8所示的能帶圖中，作為絕緣膜107、絕緣膜114使用氧化矽膜，作為第一氧化物半導體膜108a使用利用金屬元素的原子個數比為In：Ga：Zn=4：2：4.1的金屬氧化物靶材形成的氧化物半導體膜，作為第二氧化物半導體膜108b使用利用金屬元素的原子個數比為In：Ga：Zn=1：1：1.2的金屬氧化物靶材形成的金屬氧化膜。
如圖8所示，在第一氧化物半導體膜108a及第二氧化物半導體膜108b中，導帶底能階平緩地變化。換言之，導帶底能階連續地變化或連續接合。為了實現這樣的帶結構，使第一氧化物半導體膜108a與第二氧化物半導體膜108b的介面處不存在形成陷阱中心或再結合中心等缺陷能階的雜質。
為了在第一氧化物半導體膜108a與第二氧化物半導體膜108b之間形成連續接合，使用具備負載鎖定室的多室沉積装置(濺射裝置)以使各膜不暴露於大氣中的方式連續地層疊即可。
可知：藉由採用圖8所示的結構，第一氧化物半導體膜108a成為井(well)，在使用上述疊層結構的電晶體中，通道區域形成在第一氧化物半導體膜108a中。
另外，當不形成第二氧化物半導體膜108b時，在第一氧化物半導體膜108a中有可能形成陷阱能階。另一方面，藉由採用上述疊層結構，該陷阱能階有可能形成在第二氧化物半導體膜108b中。因此，可以使陷阱能階遠離第一氧化物半導體膜108a。
另外，有時陷阱能階與用作通道區域的第一氧化物半導體膜108a的導帶底能階(Ec)相比離真空能階更遠，而電子容易積累在陷阱能階中。當電子積累在陷阱能階中時，成為負固定電荷，導致電晶體的臨界電壓漂移到正方向。因此，較佳為採用陷阱能階與第一氧化物半導體膜108a的導帶底能階(Ec)相比更接近於真空能階的結構。藉由採用上述結構，電子不容易積累在陷阱能階，所以能夠增大電晶體的通態電流，並且還能夠提高場效移動率。
在圖8中，第二氧化物半導體膜108b的導帶底能階與第一氧化物半導體膜108a相比更接近於真空能階，典型的是，第一氧化物半導體膜108a的導帶底能階與第二氧化物半導體膜108b的導帶底能階之差為0.15eV以上或0.5eV以上，且為2eV以下或1eV以下。換言之，第二氧化物半導體膜108b的電子親和力與第一氧化物半導體膜108a的電子親和力之差為0.15eV以上或0.5eV以上，且為2eV以下或1eV以下。
藉由具有上述結構，第一氧化物半導體膜108a成為電流的主要路徑並被用作通道區域。由於第二氧化物半導體膜108b包括形成有通道區域的第一氧化物半導體膜108a所包含的金屬元素中的一種以上，所以在第一氧化物半導體膜108a與第二氧化物半導體膜108b的介面處不容易產生介面散射。由此，由於在該介面中載子的移動不受到阻礙，因此電晶體的場效移動率得到提高。
為了防止第二氧化物半導體膜108b被用作通道區域的一部分，第二氧化物半導體膜108b使用導電率充分低的材料。或者，第二氧化物半導體膜108b使用其電子親和力(真空能階與導帶底能階之差)低於第一氧化物半導體膜108a且其導帶底能階與第一氧化物半導體膜108a的導帶底能階有差 異(能帶偏移)的材料。此外，為了抑制起因於汲極電壓值的臨界電壓之間的差異產生，較佳為使用第二氧化物半導體膜108b的導帶底能階與第一氧化物半導體膜108a的導帶底能階相比更接近於真空能階0.2eV以上，較佳為0.5eV以上的材料。
在第二氧化物半導體膜108b中較佳為不包含尖晶石型結晶結構。在第二氧化物半導體膜108b中包含尖晶石型結晶結構時，導電膜112a、112b的構成元素有時會在該尖晶石型結晶結構與其他區域的介面處擴散到第一氧化物半導體膜108a中。注意，在第二氧化物半導體膜108b為後述的CAAC-OS的情況下，阻擋導電膜112a、112b的構成元素如銅元素的性質得到提高，所以是較佳的。
第二氧化物半導體膜108b的厚度大於或等於能夠抑制導電膜112a、112b的構成元素擴散到第一氧化物半導體膜108a的厚度且小於從絕緣膜114向第一氧化物半導體膜108a的氧的供應被抑制的厚度。例如，當第二氧化物半導體膜108b的厚度為10nm以上時，能夠抑制導電膜112a、112b的構成元素擴散到第一氧化物半導體膜108a。另外，當第二氧化物半導體膜108b的厚度為100nm以下時，能夠有效地從絕緣膜114、116向第一氧化物半導體膜108a供應氧。
〈用作電晶體的保護絕緣膜的絕緣膜〉
絕緣膜114、116具有對氧化物半導體膜108供應氧的功能。絕緣膜118具有電晶體100的保護絕緣膜的功能。絕緣膜114、116包含氧。絕緣膜114是能夠使氧透過的絕緣膜。注意，絕緣膜114還用作在後面形成絕緣膜116時緩和對氧化物半導體膜108造成的損傷的膜。
作為絕緣膜114，可以使用厚度為5nm以上且150nm以下，較佳為5nm以上且50nm以下的氧化矽、氧氮化矽等。
此外，較佳為使絕緣膜114中的缺陷量較少，典型的是，藉由ESR(Electron Spin Resonance：電子自旋共振)測量的起因於矽的懸空鍵的g=2.001處呈現的信號的自旋密度較佳為3×1017spins/cm3以下。這是因為若絕緣膜114的缺陷密度高，氧則與該缺陷鍵合，而使絕緣膜114中的氧透過量減少的緣故。
在絕緣膜114中，有時從外部進入絕緣膜114的氧不是全部移動到絕緣膜114的外部，而是其一部分殘留在絕緣膜114的內部。另外，有時在氧進入絕緣膜114的同時，絕緣膜114中含有的氧移動到絕緣膜114的外部，而在絕緣膜114中發生氧的移動。在形成能夠使氧透過的氧化物絕緣膜作為絕緣膜114時，可以使從設置在絕緣膜114上的絕緣膜116脫離的氧經由絕緣膜114移動到氧化物半導體膜108中。
此外，絕緣膜114可以使用氮氧化物的態密度低的氧化物絕緣膜形成。注意，該氮氧化物的態密度有時會形成在氧化物半導體膜的價帶頂的能量(EV_OS)與氧化物半導體膜的導帶底的能量(EC_OS)之間。作為上述氧化物絕緣膜，可以使用氮氧化物的釋放量少的氧氮化矽膜或氮氧化物的釋放量少的氧氮化鋁膜等。
此外，在熱脫附譜分析中，氮氧化物的釋放量少的氧氮化矽膜是氨釋放量比氮氧化物的釋放量多的膜，典型的是氨分子釋放量為1×1018/cm3以上且5×1019/cm3以下。注意，該氨釋放量為在進行膜表面溫度為50℃以上且650℃以下，較佳為50℃以上且550℃以下的加熱處理時的釋放量。
氮氧化物(NOx，x為0以上且2以下，較佳為1以上且2以下)，典型的是NO2或NO，在絕緣膜114等中形成能階。該能階位於氧化物半導體膜108的能隙中。由此，當氮氧化物擴散到絕緣膜114與氧化物半導體膜108的介面時，有時該能階在絕緣膜114一側俘獲電子。其結果是，被俘獲的電子留在絕緣膜114與氧化物半導體膜108的介面附近，由此使電晶體的臨界電壓向正方向漂移。
另外，當進行加熱處理時，氮氧化物與氨及氧起反應。當進行加熱處理時，絕緣膜114所包含的氮氧化物與絕緣膜116所包含的氨起反應，由此絕緣膜114所包含的氮氧化物減少。因此，在絕緣膜114與氧化物半導體膜108的介面中不容易俘獲電子。
藉由作為絕緣膜114使用上述氧化物絕緣膜，可以降低電晶體的臨界電壓的漂移，從而可以降低電晶體的電特性的變動。
藉由進行電晶體的製程的加熱處理，典型的是低於400℃或低於375℃(較佳為340℃以上且360℃以下)的加熱處理，在對絕緣膜114利用100K以下的ESR測得的光譜中，觀察到g值為2.037以上且2.039以下的第一信號、g值為2.001以上且2.003以下的第二信號以及g值為1.964以上且1.966以下的第三信號。在X帶的ESR測定中，第一信號與第二信號之間的分割寬度(split width)及第二信號與第三信號之間的分割寬度大約為5mT。另外，g值為2.037以上且2.039以下的第一信號、g值為2.001以上且2.003以下的第二信號以及g值為1.964以上且1.966以下的第三信號的自旋密度的總和低於1×1018spins/cm3，典型為1×1017spins/cm3以上且低於1×1018spins/cm3。
在100K以下的ESR譜中，g值為2.037以上且2.039以下的第一信號、g值為2.001以上且2.003以下的第二信號以及g值為1.964以上且1.966以下的第三信號相當於起因於氮氧化物(NOx，x為0以上且2以下，較佳為1以上且2以下)的信號。作為氮氧化物的典型例子，有一氧化氮、二氧化氮等。就是說，g值為2.037以上且2.039以下的第一信號、g值為2.001以上且2.003以下的第二信號以及g值為1.964以上且1.966以下的第三信號的自旋密度的總數越少，氧化物絕緣膜中的氮氧化物含量越少。
另外，對上述氧化物絕緣膜利用SIMS測得的氮濃度為6×1020atoms/cm3以下。
藉由在基板溫度為220℃以上且350℃以下的情況下利用使用矽烷及一氧化二氮的PECVD法形成上述氧化物絕緣膜，可以形成緻密且硬度高的膜。
絕緣膜116使用其氧含量超過化學計量組成的氧化物絕緣膜形成。其氧含量超過化學計量組成的氧化物絕緣膜由於被加熱而其一部分的氧脫離。藉由TDS分析，其氧含量超過化學計量組成的氧化物絕緣膜換算為氧原子的氧的釋放量為1.0×1019atoms/cm3以上，較佳為3.0×1020atoms/cm3以上。注意，上述TDS分析時的膜的表面溫度較佳為100℃以上且700℃以下或100℃以上且500℃以下。
作為絕緣膜116可以使用厚度為30nm以上且500nm以下，較佳為50nm以上且400nm以下的氧化矽膜、氧氮化矽膜等。
此外，較佳為使絕緣膜116中的缺陷量較少，典型的是，藉由ESR測 量的起因於矽的懸空鍵的g=2.001處呈現的信號的自旋密度低於1.5×1018spins/cm3，更佳為1×1018spins/cm3以下。由於絕緣膜116與絕緣膜114相比離氧化物半導體膜108更遠，所以絕緣膜116的缺陷密度也可以高於絕緣膜114。
另外，因為絕緣膜114、116可以使用相同種類材料形成，所以有時無法明確地確認到絕緣膜114與絕緣膜116之間的介面。因此，在本實施方式中，以虛線圖示出絕緣膜114與絕緣膜116之間的介面。注意，在本實施方式中，雖然說明絕緣膜114與絕緣膜116的兩層結構，但是不侷限於此，例如，也可以採用絕緣膜114或絕緣膜116的單層結構。
絕緣膜118具有能夠阻擋氧、氫、水、鹼金屬、鹼土金屬等的功能。藉由設置絕緣膜118，能夠防止氧從氧化物半導體膜108擴散到外部，並且能夠防止絕緣膜114、116所包含的氧擴散到外部，還能夠防止氫、水等從外部侵入氧化物半導體膜108中。作為絕緣膜118，例如可以使用氮化物絕緣膜。作為該氮化物絕緣膜，有氮化矽、氮氧化矽、氮化鋁、氮氧化鋁等。尤其是，當作為絕緣膜118使用氮氧化矽或氮化矽膜時，可以抑制氧向外部擴散，所以是較佳的。
另外，作為絕緣膜118也可以設置對氧、氫、水等具有阻擋效果的氧化物絕緣膜代替對氧、氫、水、鹼金屬、鹼土金屬等具有阻擋效果的氮化物絕緣膜。作為對氧、氫、水等具有阻擋效果的氧化物絕緣膜，有氧化鋁膜、氧氮化鋁膜、氧化鎵膜、氧氮化鎵膜、氧化釔膜、氧氮化釔膜、氧化鉿膜、氧氮化鉿膜等。另外，作為對氧、氫、水等具有阻擋效果的氧化物絕緣膜，尤其較佳為氧化鋁、氧化鉿或氧化釔。
雖然上述所記載的導電膜、絕緣膜及氧化物半導體膜等各種膜可以藉由濺射法或PECVD法形成，但是也可以利用例如熱CVD(Chemical Vapor Deposition：有機金屬化學氣相沉積)法或ALD(Atomic Layer Deposition：原子層沉積)法形成。作為熱CVD法的例子，可以舉出MOCVD(Metal Organic Chemical Vapor Deposition：有機金屬化學氣相沉積)法。
由於熱CVD法是不使用電漿的成膜方法，因此具有不產生因電漿損傷所引起的缺陷的優點。
可以以如下方法進行利用熱CVD法的成膜：將源氣體及氧化劑同時供應到腔室內，將腔室內的壓力設定為大氣壓或減壓，使其在基板附近或在基板上發生反應而沉積在基板上。
另外，也可以以如下方法進行利用ALD法的成膜：將腔室內的壓力設定為大氣壓或減壓，將用於反應的源氣體依次引入腔室，並且按該順序反復地引入氣體。例如，藉由切換各開關閥(也稱為高速閥)來將兩種以上的源氣體依次供應到腔室內，為了防止多種源氣體混合，在引入第一源氣體的同時或之後引入惰性氣體(氬或氮等)等，然後引入第二源氣體。注意，當同時引入第一源氣體及惰性氣體時，惰性氣體被用作載子氣體，另外，可以在引入第二源氣體的同時引入惰性氣體。另外，也可以不引入惰性氣體而藉由真空抽氣將第一源氣體排出，然後引入第二源氣體。第一源氣體附著到基板表面形成第一層，之後引入的第二源氣體與該第一層起反應，由此第二層層疊在第一層上而形成薄膜。藉由按該順序反復多次地引入氣體直到獲得所希望的厚度為止，可以形成步階覆蓋性良好的薄膜。由於薄膜的厚度可以根據按順序反復引入氣體的次數來進行調節，因此，ALD法可以準確地調節厚度而適用於製造微型FET。
藉由MOCVD法等熱CVD法可以形成上述實施方式所述的導電膜、絕緣膜、氧化物半導體膜及金屬氧化膜等各種膜，例如，當形成In-Ga-Zn-O膜時，使用三甲基銦、三甲基鎵及二甲基鋅。三甲基銦的化學式為In(CH3)3。三甲基鎵的化學式為Ga(CH3)3。另外，二甲基鋅的化學式為Zn(CH3)2。另外，不侷限於上述組合，也可以使用三乙基鎵(化學式為Ga(C2H5)3)代替三甲基鎵，並使用二乙基鋅(化學式為Zn(C2H5)2)代替二甲基鋅。
例如，在使用利用ALD法的沉積装置形成氧化鉿膜時，使用如下兩種氣體：藉由使包含溶劑和鉿前體化合物的液體(鉿醇鹽、四二甲基醯胺鉿(TDMAH)等鉿醯胺)氣化而得到的源氣體；以及用作氧化劑的臭氧(O3)。此外，四二甲基醯胺鉿的化學式為Hf[N(CH3)2]4。另外，作為其他材料液有四(乙基甲基醯胺)鉿等。
例如，在使用利用ALD法的沉積装置形成氧化鋁膜時，使用如下兩種氣體：藉由使包含溶劑和鋁前體化合物的液體(三甲基鋁(TMA)等)氣化而得到的源氣體；以及用作氧化劑的H2O。此外，三甲基鋁的化學式為Al(CH3)3。另外，作為其他材料液有三(二甲基醯胺)鋁、三異丁基鋁、鋁三(2，2，6，6-四甲基-3，5-庚二酮)等。
例如，在使用利用ALD法的沉積装置形成氧化矽膜時，使六氯乙矽烷附著在被成膜面上，去除附著物所包含的氯，供應氧化性氣體(O2、一氧化二氮)的自由基使其與附著物起反應。
例如，在使用利用ALD法的沉積装置形成鎢膜時，依次反復引入WF6氣體和B2H6氣體形成初始鎢膜，然後使用WF6氣體和H2氣體形成鎢膜。注 意，也可以使用SiH4氣體代替B2H6氣體。
例如，在使用利用ALD法的沉積装置形成氧化物半導體膜如In-Ga-ZnO膜時，依次反復引入In(CH3)3氣體和O3氣體形成In-O層，然後使用Ga(CH3)3氣體和O3氣體形成GaO層，之後使用Zn(CH3)2氣體和O3氣體形成ZnO層。注意，這些層的順序不侷限於上述例子。此外，也可以混合這些氣體來形成混合化合物層如In-Ga-O層、In-Zn-O層、Ga-Zn-O層等。注意，雖然也可以使用利用Ar等惰性氣體進行起泡而得到的H2O氣體代替O3氣體，但是較佳為使用不包含H的O3氣體。另外，也可以使用In(C2H5)3氣體代替In(CH3)3氣體。也可以使用Ga(C2H5)3氣體代替Ga(CH3)3氣體。也可以使用Zn(CH3)2氣體。
〈半導體裝置的結構實例2〉
接著，參照圖6A及6B說明與圖5B及5C所示的電晶體100不同的結構實例。另外，當表示具有與上面所說明的功能相同的功能的部分時有時使用相同的陰影線，而不特別附加元件符號。
圖6A是作為本發明的一個實施方式的半導體裝置的電晶體170的俯視圖，圖6B相當於沿著圖6A所示的點劃線X1-X2的切斷面以及沿著圖6A所示的點劃線Y1-Y2的切斷面的剖面圖。注意，在圖6B中，左側相當於沿著點劃線X1-X2的剖面圖，右側相當於沿著點劃線Y1-Y2的剖面圖。
電晶體170包括：基板102上的用作第一閘極電極的導電膜104；基板102及導電膜104上的絕緣膜106；絕緣膜106上的絕緣膜107；絕緣膜107上的氧化物半導體膜108；氧化物半導體膜108上的絕緣膜114；絕緣膜114上的絕緣膜116；與氧化物半導體膜108電連接的用作源極電極的導電膜 112a；與氧化物半導體膜108電連接的用作汲極電極的導電膜112b；絕緣膜116上的絕緣膜118；絕緣膜118上的導電膜120a；以及絕緣膜118上的導電膜120b。絕緣膜114、116、118具有電晶體170的第二閘極絕緣膜的功能。另外，導電膜120a藉由設置在絕緣膜114、116、118的開口部142c與導電膜112b電連接。在電晶體170中，導電膜120a例如具有用於顯示裝置的像素電極的功能。在電晶體170中，導電膜120b用作第二閘極電極(也稱為背閘極電極)。
如圖6B右側的剖面圖所示，導電膜120b在設置於絕緣膜106、107、114、116、118中的開口部142a、142b中連接於用作第一閘極電極的導電膜104。因此，對導電膜120b和導電膜104施加相同的電位。
另外，在本實施方式中例示出設置開口部142a、142b使導電膜120b與導電膜104連接的結構，但是不侷限於此。例如，也可以採用僅形成開口部142a和開口部142b中的任一個而使導電膜120b與導電膜104連接的結構，或者，不設置開口部142a和開口部142b而不使導電膜120b與導電膜104連接的結構。當採用不使導電膜120b與導電膜104連接的結構時，可以對導電膜120b和導電膜104分別施加不同的電位。
如圖6B左側的剖面圖所示，氧化物半導體膜108位於與用作第一閘極電極的導電膜104及用作第二閘極電極的導電膜120b相對的位置，夾在兩個用作閘極電極的導電膜之間。用作第二閘極電極的導電膜120b的通道長度方向的長度及通道寬度方向的長度都大於氧化物半導體膜108的通道長度方向的長度及通道寬度方向的長度，導電膜120b隔著絕緣膜114、116、118覆蓋整個氧化物半導體膜108。此外，由於用作第二閘極電極的導電膜120b與用作第一閘極電極的導電膜104在設置於絕緣膜106、107、114、116、 118中的開口部142a、142b中連接，所以氧化物半導體膜108的通道寬度方向的側面隔著絕緣膜114、116、118與用作第二閘極電極的導電膜120b相對。
換言之，在電晶體170的通道寬度方向上，用作第一閘極電極的導電膜104和用作第二閘極電極的導電膜120b在設置於用作第一閘極絕緣膜的絕緣膜106、107及用作第二閘極絕緣膜的絕緣膜114、116、118中的開口部中連接，同時導電膜104及導電膜120b隔著用作第一閘極絕緣膜的絕緣膜106、107及用作第二閘極絕緣膜的絕緣膜114、116、118圍繞氧化物半導體膜108。
藉由採用上述結構，利用用作第一閘極電極的導電膜104及用作第二閘極電極的導電膜120b的電場電圍繞電晶體170所包括的氧化物半導體膜108。如電晶體170所示，可以將利用第一閘極電極及第二閘極電極的電場電圍繞形成有通道區域的氧化物半導體膜的電晶體的裝置結構稱為surrounded channel(s-channel：圍繞通道)結構。
因為電晶體170具有s-channel結構，所以可以使用用作第一閘極電極的導電膜104對氧化物半導體膜108有效地施加用來引起通道的電場。由此，電晶體170的電流驅動能力得到提高，從而可以得到高的通態電流(on-state current)特性。此外，由於可以增加通態電流，所以可以使電晶體170微型化。另外，由於電晶體170具有被用作第一閘極電極的導電膜104及用作第二閘極電極的導電膜120b圍繞的結構，所以可以提高電晶體170的機械強度。
注意，電晶體170的其他結構與上述電晶體100是同樣的，並且發揮同 樣的效果。
此外，本實施方式的電晶體可以自由地組合上述各結構。例如，可以將圖5A及圖5B所示的電晶體100用於顯示裝置的像素的電晶體，而將圖6A及圖6B所示的電晶體170用於顯示裝置的閘極驅動器的電晶體。
〈半導體裝置的製造方法1〉
接著，下面參照圖1A至圖5A詳細地說明本發明的一個實施方式的半導體裝置的電晶體100的製造方法。圖1A至圖5A是說明半導體裝置的製造方法的剖面圖。
首先，在基板102上形成導電膜，藉由光微影製程及蝕刻製程對該導電膜進行加工，來形成用作閘極電極的導電膜104。接著，在導電膜104上形成用作閘極絕緣膜的絕緣膜106、107(參照圖1A)。
在本實施方式中，作為基板102使用玻璃基板。作為用作閘極電極的導電膜104，藉由濺射法形成厚度為100nm的鎢膜。另外，作為絕緣膜106藉由PECVD法形成厚度為400nm的氮化矽膜，作為絕緣膜107藉由PECVD法形成厚度為50nm的氧氮化矽膜。
作為絕緣膜106，可以採用氮化矽膜的疊層結構。明確而言，作為絕緣膜106，可以採用第一氮化矽膜、第二氮化矽膜及第三氮化矽膜的三層的疊層結構。該三層的疊層結構的一個例子為藉由如下步驟可以形成的。
在如下條件下可以形成厚度為50nm的第一氮化矽膜：例如，作為源氣體使用流量為200sccm的矽烷、流量為2000sccm的氮以及流量為100sccm 的氨氣體，向PECVD設備的反應室內供應該源氣體，將反應室內的壓力控制為100Pa，使用27.12MHz的高頻電源供應2000W的功率。
在如下條件下可以形成厚度為300nm的第二氮化矽膜：作為源氣體使用流量為200sccm的矽烷、流量為2000sccm的氮以及流量為2000sccm的氨氣體，向PECVD設備的反應室內供應該源氣體，將反應室內的壓力控制為100Pa，使用27.12MHz的高頻電源供應2000W的功率。
在如下條件下可以形成厚度為50nm的第三氮化矽膜：作為源氣體使用流量為200sccm的矽烷以及流量為5000sccm的氮，向PECVD設備的反應室內供應該源氣體，將反應室內的壓力控制為100Pa，使用27.12MHz的高頻電源供應2000W的功率。
另外，可以將形成上述第一氮化矽膜、第二氮化矽膜及第三氮化矽膜時的基板溫度設定為350℃以下。
例如，在作為導電膜104使用包含銅(Cu)的導電膜的情況下，藉由作為絕緣膜106採用氮化矽膜的三層的疊層結構，發揮如下效果。
第一氮化矽膜可以抑制銅(Cu)元素從導電膜104擴散。第二氮化矽膜具有釋放氫的功能，可以提高用作閘極絕緣膜的絕緣膜的耐壓。第三氮化矽膜是氫的釋放量少且可以抑制從第二氮化矽膜釋放的氫的擴散。
作為絕緣膜107，為了提高絕緣膜107與後面形成的氧化物半導體膜108(更明確而言為第一氧化物半導體膜108a)的介面特性，較佳為使用包含氧的絕緣膜形成。
接著，在絕緣膜107上以第一溫度形成氧化物半導體膜109。另外，作為氧化物半導體膜109，形成第一氧化物半導體膜109a，然後形成第二氧化物半導體膜109b(參照圖1B)。
形成氧化物半導體膜109的第一溫度為室溫以上且低於340℃，較佳為室溫以上且300℃以下，更佳為100℃以上且250℃以下，進一步較佳為100℃以上且200℃以下。藉由進行加熱來形成氧化物半導體膜109，可以提高氧化物半導體膜109的結晶性。另一方面，當作為基板102使用大型玻璃基板(例如，第6代至第10代)時，在第一溫度為150℃以上且低於340℃的情況下，基板102有時會變形。因此，在使用大型玻璃基板時，藉由將第一溫度設定為100℃以上且低於150℃，可以抑制玻璃基板的變形。
第一氧化物半導體膜109a和第二氧化物半導體膜109b的成膜時的基板溫度既可以相同又可以不同。但是，藉由使第一氧化物半導體膜109a和第二氧化物半導體膜109b的基板溫度相同，可以降低製造成本，所以是較佳的。
在本實施方式中，使用原子個數比為In：Ga：Zn=4：2：4.1的In-Ga-Zn金屬氧化物靶材藉由濺射法形成第一氧化物半導體膜109a，然後在真空中使用原子個數比為In：Ga：Zn=1：1：1.2的In-Ga-Zn金屬氧化物靶材藉由濺射法連續形成第二氧化物半導體膜109b。另外，將形成第一氧化物半導體膜109a及第二氧化物半導體膜109b時的基板溫度設定為170℃。
另外，在藉由濺射法形成氧化物半導體膜109的情況下，作為濺射氣體，適當地使用稀有氣體(典型的是氬)、氧、稀有氣體和氧的混合氣體。 此外，當採用混合氣體時，較佳為增高相對於稀有氣體的氧氣體比例。另外，需要進行濺射氣體的高度純化。例如，作為濺射氣體的氧氣體或氬氣體，使用露點為-40℃以下，較佳為-80℃以下，更佳為-100℃以下，進一步較佳為-120℃以下的高純度氣體，由此能夠儘可能地防止水分等混入氧化物半導體膜109。
另外，在藉由濺射法形成氧化物半導體膜109的情況下，在濺射裝置的處理室中，較佳為使用低溫泵等吸附式真空抽氣泵進行高真空抽氣(抽空到5×10-7Pa至1×10-4Pa左右)以儘可能地去除對氧化物半導體膜109來說是雜質的水等。或者，較佳為組合渦輪分子泵和冷阱來防止氣體，尤其是包含碳或氫的氣體從抽氣系統倒流到處理室內。
接著，對氧化物半導體膜109進行加工來形成島狀的氧化物半導體膜108。注意，第一氧化物半導體膜109a成為島狀的第一氧化物半導體膜108a，第二氧化物半導體膜109b成為島狀的第二氧化物半導體膜108b(參照圖1C)。
接著，以不進行比上述第一溫度高的溫度的製程的方式，在絕緣膜107及氧化物半導體膜108上藉由濺射法形成將成為源極電極及汲極電極的導電膜112(參照圖2A)。換言之，在氧化物半導體膜109的加工以及島狀的氧化物半導體膜108的形成後且在導電膜112的形成前的製程的溫度為第一溫度以下。
在本實施方式中，作為導電膜112，藉由濺射法形成依次層疊厚度為50nm的鎢膜和厚度為400nm的鋁膜的疊層膜。雖然在本實施方式中導電膜112採用兩層的疊層結構，但是本發明不侷限於此。例如，導電膜112也可 以採用依次層疊厚度為50nm的鎢膜、厚度為400nm的鋁膜和厚度為100nm的鈦膜的三層的疊層結構。
接著，在導電膜112上的所希望的區域形成遮罩136a、136b(參照圖2B)。
在本實施方式中，藉由在導電膜112上塗佈感光性樹脂膜並採用光微影製程對該感光性樹脂膜進行圖案化來形成遮罩136a、136b。
接著，使用蝕刻材料138從導電膜112及遮罩136a、136b上對導電膜112進行加工，由此形成彼此分開的導電膜112a、112b(參照圖2C)。
在本實施方式中，使用乾蝕刻裝置對導電膜112進行加工。但是，導電膜112的加工方法並不侷限於此，例如，可以將化學溶液用於蝕刻材料138並使用濕蝕刻裝置，對導電膜112及第二氧化物半導體膜108b進行加工。注意，與使用濕蝕刻裝置對導電膜112進行加工的情況相比，使用乾蝕刻裝置對導電膜112進行加工可以形成更微細的圖案。但另一方面，與使用乾蝕刻裝置對導電膜112進行加工的情況相比，使用濕蝕刻裝置對導電膜112進行加工可以降低製造成本。
接著，使用蝕刻材料139從第二氧化物半導體膜108b、導電膜112a、112b及遮罩136a、136b上對第二氧化物半導體膜108b的表面(背後通道一側)進行洗滌(參照圖3A)。
作為上述洗滌方法，例如，可以舉出使用磷酸等化學溶液的洗滌。藉由使用磷酸等化學溶液進行洗滌，可以去除附著於第二氧化物半導體膜 108b表面的雜質(例如，包含在導電膜112a、112b中的元素等)。注意，不一定需要進行該洗滌。根據情況可以不進行該洗滌。
另外，在形成導電膜112a、112b時及/或在上述洗滌製程中，第二氧化物半導體膜108b的從導電膜112a、112b露出的區域有時會變得比第一氧化物半導體膜108a薄。
此外，在形成導電膜112a、112b時及/或在上述洗滌製程中，第二氧化物半導體膜108b的從導電膜112a、112b露出的區域也有時不會變得比第二氧化物半導體膜108b的與導電膜112a、112b重疊的區域薄。圖9A及圖9B示出此時的一個例子。圖9A及圖9B是示出半導體裝置的一個例子的剖面圖。注意，在圖9A及圖9B中，左側相當於點劃線X1-X2之間的剖面圖，右側相當於點劃線Y1-Y2之間的剖面圖。圖9A是圖5B所示的電晶體100的第二氧化物半導體膜108b的從導電膜112a、112b露出的區域不比第二氧化物半導體膜108b的與導電膜112a、112b重疊的區域薄的情況的一個例子。另外，如圖9B所示，也可以預先將第二氧化物半導體膜108b形成得比第一氧化物半導體膜108a薄，並使從導電膜112a、112b露出的區域的厚度與圖5B所示的電晶體100相等。
接著，藉由去除遮罩136a、136b，形成第二氧化物半導體膜108b上的用作源極電極的導電膜112a以及第二氧化物半導體膜108b上的用作汲極電極的導電膜112b。另外，氧化物半導體膜108具有第一氧化物半導體膜108a與第二氧化物半導體膜108b的疊層結構(參照圖3B)。
接著，在氧化物半導體膜108及導電膜112a、112b上形成用作第一保護絕緣膜的絕緣膜114以及用作第二保護絕緣膜的絕緣膜116，然後形成第 一障壁膜131(參照圖3C)。
另外，較佳的是，在形成絕緣膜114之後，在不暴露於大氣的狀態下連續地形成絕緣膜116。在形成絕緣膜114之後，在不暴露於大氣的狀態下，調節源氣體的流量、壓力、高頻功率和基板溫度中的一個以上以連續地形成絕緣膜116，由此可以在減少絕緣膜114與絕緣膜116之間的介面的來源於大氣成分的雜質濃度的同時使包含於絕緣膜114及116中的氧移動到氧化物半導體膜108中，而可以減少氧化物半導體膜108的氧缺陷量。
例如，作為絕緣膜114，藉由PECVD法可以形成氧氮化矽膜。此時，作為源氣體，較佳為使用含有矽的沉積氣體及氧化性氣體。包含矽的沉積氣體的典型例子為矽烷、乙矽烷、丙矽烷、氟化矽烷等。作為氧化性氣體，有一氧化二氮、二氧化氮等。另外，可以在如下條件下利用PECVD法形成包含氮且缺陷量少的絕緣膜114：氧化性氣體的流量為上述沉積氣體的流量的大於20倍且小於100倍，較佳為40倍以上且80倍以下；並且處理室內的壓力為低於100Pa，較佳為50Pa以下。
在本實施方式中，作為絕緣膜114，在如下條件下利用PECVD法形成氧氮化矽膜：保持基板102的溫度為220℃；作為源氣體使用流量為50sccm的矽烷及流量為2000sccm的一氧化二氮；處理室內的壓力為20Pa；並且供應到平行平板電極的高頻功率為13.56MHz、100W(功率密度為1.6×10-2W/cm2)。
作為絕緣膜116，在如下條件下形成氧化矽膜或氧氮化矽膜：將安裝在PECVD設備中的進行了真空抽氣的處理室內的基板的溫度保持為180℃以上且350℃以下，將源氣體導入處理室中並將處理室內的壓力設定為100Pa 以上且250Pa以下，較佳為設定為100Pa以上且200Pa以下，並對設置在處理室內的電極供應0.17W/cm2以上且0.5W/cm2以下，更佳為0.25W/cm2以上且0.35W/cm2以下的高頻功率。
在絕緣膜116的成膜條件中，在具有上述壓力的反應室中供應具有上述功率密度的高頻功率，由此在電漿中源氣體的分解效率得到提高，氧自由基增加，且促進源氣體的氧化，使得絕緣膜116中的含氧量超過化學計量組成。另一方面，在上述基板溫度下形成的膜中，由於矽與氧的鍵合力較弱，因此，因後面製程的加熱處理而使膜中的氧的一部分脫離。其結果是，可以形成其氧含量超過化學計量組成且因加熱而氧的一部分脫離的氧化物絕緣膜。
在絕緣膜116的形成製程中，絕緣膜114被用作氧化物半導體膜108的保護膜。因此，可以在減少對氧化物半導體膜108造成的損傷的同時使用功率密度高的高頻功率形成絕緣膜116。
另外，在絕緣膜116的成膜條件中，藉由增加相對於氧化性氣體的包含矽的沉積氣體的流量，可以減少絕緣膜116中的缺陷量。典型的是，能夠形成缺陷量較少的氧化物絕緣層，其中藉由ESR測量，在起因於矽的懸空鍵的g=2.001處呈現的信號的自旋密度低於6×1017spins/cm3，較佳為3×1017spins/cm3以下，更佳為1.5×1017spins/cm3以下。由此能夠提高電晶體的可靠性。
另外，也可以在形成絕緣膜114、116之後(換言之，在形成絕緣膜116後且形成第一障壁膜131前)進行加熱處理。藉由該加熱處理，可以減少包含在絕緣膜114、116中的氮氧化物。另外，藉由該加熱處理，可以將絕 緣膜114、116中的氧的一部分移動到氧化物半導體膜108中以減少氧化物半導體膜108中的氧缺陷量。
將對絕緣膜114、116進行的加熱處理的溫度典型地設定為低於400℃，較佳為低於375℃，更佳為150℃以上且低於360℃，進一步較佳為350℃以上且低於360℃。加熱處理在氮、氧、超乾燥空氣(含水量為20ppm以下，較佳為1ppm以下，更佳為10ppb以下的空氣)或稀有氣體(氬、氦等)的氛圍下進行即可。上述氮、氧、超乾燥空氣或稀有氣體較佳為不含有氫、水等。該加熱處理可以使用電爐、RTA裝置等來進行。
第一障壁膜131包含氧及金屬(選自銦、鋅、鈦、鋁、鎢、鉭、鉬、鉿及釔中的至少一個)。當作為第一障壁膜131使用銦錫氧化物(也稱為ITO)、銦錫矽氧化物(In-Sn-Si氧化物：下面也稱為ITSO)或氧化銦時，對於凹凸的覆蓋性良好，所以是較佳的。
另外，可以藉由濺射法形成第一障壁膜131。當第一障壁膜131很薄時，有時難以抑制有可能從絕緣膜116釋放到外部的氧。另一方面，當第一障壁膜131很厚時，有時不能適當地對絕緣膜116中添加氧。因此，第一障壁膜131的厚度較佳為1nm以上且20nm以下或2nm以上且10nm以下。在本實施方式中，作為第一障壁膜131形成厚度為5nm的ITSO。
接著，隔著第一障壁膜131對用作第二保護絕緣膜的絕緣膜116添加氧140。注意，在圖中，將被添加到絕緣膜116中的氧示意性地表示為氧140a(參照圖4A)。
作為隔著第一障壁膜131對絕緣膜116添加氧140的方法，有離子摻雜 法、離子植入法、電漿處理法等。另外，作為氧140，可以舉出過量氧或氧自由基等。另外，在添加氧140時，藉由對基板一側施加偏壓可以有效地將氧140添加到絕緣膜116。作為上述偏壓，例如，將電力密度設定為1W/cm2以上且5W/cm2以下即可。藉由在絕緣膜116上設置第一障壁膜131而添加氧，第一障壁膜131可以被用作抑制氧從絕緣膜116脫離的保護膜。因此，可以對絕緣膜116添加更多的氧。
接著，藉由在低於400℃的第二溫度中進行加熱處理，可以使上述過量氧或上述氧自由基擴散到氧化物半導體膜108(參照圖4B)。
另外，在圖4B中，以箭頭141示意性地表示第二溫度的加熱處理。另外，第二溫度低於400℃，較佳為低於375℃，更佳為340℃以上且低於360℃。另外，第二溫度的加熱處理在氮、氧、超乾燥空氣(含水量為20ppm以下，較佳為1ppm以下，更佳為10ppb以下的空氣)或稀有氣體(氬、氦等)的氛圍下進行即可。上述氮、氧、超乾燥空氣或稀有氣體較佳為不含有氫、水等。該加熱處理可以使用電爐、RTA裝置等來進行。
在本實施方式中，作為第二溫度的加熱處理，在氮氛圍下以350℃進行1小時的處理。注意，在形成電晶體100的製程中，第二溫度的加熱處理的溫度最高即可，也可以在其他製程中進行與第二溫度的加熱處理大致相同的溫度的加熱處理。例如，形成絕緣膜106、107、114、116、118時的基板溫度也可以與第二溫度相同。
接著，利用蝕刻材料142去除第一障壁膜131或第一障壁膜131的一部分以及用作第二保護絕緣膜的絕緣膜116的一部分(參照圖4C)。
作為去除第一障壁膜131及用作第二保護絕緣膜的絕緣膜116的一部分的方法，可以舉出乾蝕刻法、濕蝕刻法或組合乾蝕刻法及濕蝕刻法的方法等。注意，當採用乾蝕刻法時，蝕刻材料142為蝕刻氣體，當採用濕蝕刻法時，蝕刻材料142為化學溶液。在本實施方式中，藉由濕蝕刻法去除第一障壁膜131。作為第一障壁膜131的去除方法，採用濕蝕刻法可以抑制製造成本，所以是較佳的。
接著，在絕緣膜116上形成用作第二障壁膜的絕緣膜118(參照圖5A)。
當藉由PECVD法形成絕緣膜118時，基板溫度低於400℃，較佳為低於375℃，更佳為150℃以上且低於360℃，進一步較佳為350℃以上且低於360℃。藉由將形成絕緣膜118時的基板溫度設定為上述範圍，可以形成緻密的膜，所以是較佳的。另外，藉由將形成絕緣膜118時的基板溫度設定為上述範圍，可以省略形成第一障壁膜131後的第二溫度的加熱處理。
例如，當作為絕緣膜118利用PECVD法形成氮化矽膜時，作為源氣體較佳為使用包含矽的沉積氣體、氮及氨。藉由使用與氮相比少量的氨，在電漿中氨離解而產生活性種。該活性種切斷包含在包含矽的沉積氣體中的矽與氫的鍵合及氮的三鍵。其結果是，可以促進矽與氮的鍵合，而可以形成矽與氫的鍵合較少、缺陷較少且緻密的氮化矽膜。另一方面，在相對於氮的氨量多時，包含矽的沉積氣體及氮的分解不進展，矽與氫的鍵合殘留，導致形成缺陷較多且不緻密的氮化矽膜。由此，在源氣體中，將相對於氨的氮的流量比設定為5倍以上且50倍以下，較佳為設定為10倍以上且50倍以下。
在本實施方式中，作為絕緣膜118，藉由利用PECVD設備並作為源氣 體使用矽烷、氮及氨來形成厚度為50nm的氮化矽膜。矽烷的流量為50sccm，氮的流量為5000sccm，氨的流量為100sccm。將處理室的壓力設定為100Pa，將基板溫度設定為350℃，使用27.12MHz的高頻電源對平行平板電極供應1000W的高頻功率。PECVD設備是電極面積為6000cm2的平行平板型PECVD設備，當將所供應的電功率換算為每單位面積的功率(功率密度)時，為1.7×10-1W/cm2。
另外，也可以在形成用作第二障壁膜的絕緣膜118後進行加熱處理。此外，藉由形成絕緣膜118前的第二溫度的加熱處理或形成絕緣膜118後的加熱處理，可以使絕緣膜116中的過量氧或氧自由基擴散到氧化物半導體膜108中，由此填補氧化物半導體膜108中的氧缺陷。或者，藉由加熱而形成絕緣膜118，可以使絕緣膜116中的過量氧或氧自由基擴散到氧化物半導體膜108中，由此填補氧化物半導體膜108中的氧缺陷。
藉由上述製程可以形成圖5B所示的電晶體100。
〈半導體裝置的製造方法2〉
下面，對與圖1A至圖5A所示的電晶體100的製造方法不同的製造方法進行說明。
首先，與〈半導體裝置的製造方法1〉同樣地，進行圖1A、圖1B、圖1C、圖2A、圖2B、圖2C、圖3A、圖3B、圖3C所示的製程。然後，不進行圖4A、圖4B、圖4C、圖5A所示的製程。也就是說，圖3C所示的結構具有與圖5B及圖5C所示的電晶體100同樣的功能。
此時，作為第一障壁膜131使用金屬氧化膜，作為該金屬氧化膜，較 佳為形成氧化鋁、氧化鉿或氧化釔。
另外，當作為第一障壁膜131藉由濺射法形成氧化鋁、氧化鉿或氧化釔時，濺射氣體較佳為至少包含氧。在形成第一障壁膜131時，藉由作為濺射氣體使用氧，該氧在電漿中成為氧自由基，並且有時該氧和該氧自由基中的任一個或兩個會被添加到絕緣膜116中。因此，也可以不進行圖4A所示的添加氧140的製程。換言之，在形成第一障壁膜131時，能夠同時進行氧添加處理及第一障壁膜131的形成。另外，在形成第一障壁膜131時(尤其是形成初期)，第一障壁膜131具有添加氧的功能，而在形成第一障壁膜131後，第一障壁膜131具有阻擋氧的功能。
另外，作為第一障壁膜131，例如在藉由濺射法形成氧化鋁時，有時在絕緣膜116與第一障壁膜131的介面附近形成混合層。當絕緣膜116為氧氮化矽膜時，作為該混合層有可能形成AlxSiyOz。
另外，當作為第一障壁膜131使用氧化鋁、氧化鉿或氧化釔時，氧化鋁、氧化鉿及氧化釔具有高絕緣性及高氧阻擋性。因此，無須進行圖4C所示的去除第一障壁膜131的製程以及圖5A所示的形成絕緣膜118的製程。因此，第一阻挡膜131具有与绝緣膜118
Figure 109114914-A0101-12-0047-116
同样的功能。
另外，藉由以成膜時的基板溫度低於400℃的第二溫度的方式進行加熱來形成第一障壁膜131，可以使添加在絕緣膜116中的過量氧或氧自由基擴散到氧化物半導體膜108中。或者，當在形成第一障壁膜131後進行低於400℃的第二溫度的加熱處理時，可以使添加在絕緣膜116中的過量氧或氧自由基擴散到氧化物半導體膜108中。
如此，藉由作為第一障壁膜131使用氧化鋁、氧化鉿或氧化釔，能夠縮短半導體裝置的製程，從而可以抑制製造成本。
〈半導體裝置的製造方法3〉
接著，參照圖7A至圖7C對本發明的一個實施方式的電晶體170的製造方法進行詳細說明。圖7A至圖7C是說明半導體裝置的製造方法的剖面圖。另外，在圖7A至圖7C中，左側相當於沿著點劃線X1-X2的剖面圖，右側相當於沿著點劃線Y1-Y2的剖面圖。
首先，進行與上面所示的電晶體100的製造方法同樣的製程(參照圖1A至圖5A所示的製程)。
接著，藉由光微影製程在絕緣膜118上形成遮罩，在絕緣膜114、116、118的所希望的區域中形成開口部142c。此外，藉由光微影製程在絕緣膜118上形成遮罩，在絕緣膜106、107、114、116、118的所希望的區域中形成開口部142a、142b。開口部142c以到達導電膜112b的方式形成。此外，開口部142a、142b以都到達導電膜104的方式形成(參照圖7A)。
另外，開口部142a、142b及開口部142c既可以以相同製程形成又可以以不同製程形成。當在相同的製程中形成開口部142a、142b及開口部142c時，例如可以使用灰色調遮罩或半色調遮罩形成。另外，也可以分為多次形成開口部142a、142b。例如，也可以加工絕緣膜106、107，然後加工絕緣膜114、116、118。
接著，以覆蓋開口部142a、142b、142c的方式在絕緣膜118上形成導電膜120(參照圖7B)。
作為導電膜120，例如可以使用包含選自銦(In)、鋅(Zn)和錫(Sn)中的一種的材料。導電膜120尤其可以使用包含氧化鎢的銦氧化物、包含氧化鎢的銦鋅氧化物、包含氧化鈦的銦氧化物、包含氧化鈦的銦錫氧化物、銦錫氧化物(ITO)、銦鋅氧化物、銦錫矽氧化物(ITSO)等透光導電材料。此外，例如可以使用濺射法形成導電膜120。在本實施方式中，藉由濺射法形成厚度為110nm的ITSO。
接著，藉由光微影製程在導電膜120上形成遮罩，將導電膜120加工為所希望的形狀，來形成導電膜120a、120b(參照圖7C)。
作為導電膜120a、120b的形成方法，可以舉出乾蝕刻法、濕蝕刻法或組合乾蝕刻法和濕蝕刻法的方法等。在本實施方式中，使用濕蝕刻法將導電膜120加工為導電膜120a、120b。
藉由上述步驟，可以製造圖6A及圖6B所示的電晶體170。
本實施方式所示的結構、方法可以與其他實施方式所示的結構、方法適當地組合而使用。
實施方式2
在本實施方式中，以下詳細地說明本發明的一個實施方式的半導體裝置所包括的氧化物半導體的結構。
〈氧化物半導體的結構〉
氧化物半導體被分為單晶氧化物半導體和非單晶氧化物半導體。作為非單晶氧化物半導體有CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor：c軸配向結晶氧化物半導體)、多晶氧化物半導體、nc-OS(nanocrystalline Oxide Semiconductor：奈米晶氧化物半導體)、a-like OS(amorphous like Oxide Semiconductor)以及非晶氧化物半導體等。
從其他觀點看來，氧化物半導體被分為非晶氧化物半導體和結晶氧化物半導體。作為結晶氧化物半導體有單晶氧化物半導體、CAAC-OS、多晶氧化物半導體以及nc-OS等。
作為非晶結構的定義，一般而言，已知：它處於亞穩態並沒有被固定化，具有各向同性而不具有不均勻結構等。也可以換句話說，非晶結構的鍵角不固定，具有短程有序性而不具有長程有序性。
從相反的觀點來看，不能將實質上穩定的氧化物半導體稱為完全非晶(completely amorphous)氧化物半導體。另外，不能將不具有各向同性(例如，在微小區域中具有週期結構)的氧化物半導體稱為完全非晶氧化物半導體。注意，a-like OS在微小區域中具有週期結構，但是同時具有空洞(也稱為void)，並具有不穩定結構。因此，a-like OS在物性上近乎於非晶氧化物半導體。
〈CAAC-OS〉
首先，對CAAC-OS進行說明。
CAAC-OS是包含多個c軸配向的結晶部(也稱為顆粒)的氧化物半導體之一。
在利用穿透式電子顯微鏡(TEM：Transmission Electron Microscope)觀察所得到的CAAC-OS的明視野影像與繞射圖案的複合分析影像(也稱為高解析度TEM影像)中，觀察到多個顆粒。然而，在高解析度TEM影像中，觀察不到顆粒與顆粒之間的明確的邊界，亦即晶界(grain boundary)。因此，可以說在CAAC-OS中，不容易發生起因於晶界的電子移動率的降低。
下面，對利用TEM觀察的CAAC-OS進行說明。圖10A示出從大致平行於樣本面的方向觀察所得到的CAAC-OS的剖面的高解析度TEM影像。利用球面像差校正(Spherical Aberration Corrector)功能得到高解析度TEM影像。將利用球面像差校正功能所得到的高解析度TEM影像特別稱為Cs校正高解析度TEM影像。例如可以使用日本電子株式會社製造的原子解析度分析型電子顯微鏡JEM-ARM200F等得到Cs校正高解析度TEM影像。
圖10B示出將圖10A中的區域(1)放大的Cs校正高解析度TEM影像。由圖10B可以確認到在顆粒中金屬原子排列為層狀。各金屬原子層具有反映了形成CAAC-OS膜的面(也稱為被形成面)或CAAC-OS的頂面的凸凹的配置並以平行於CAAC-OS的被形成面或頂面的方式排列。
如圖10B所示，CAAC-OS具有特有的原子排列。圖10C是以輔助線示出特有的原子排列的圖。由圖10B和圖10C可知，一個顆粒的尺寸為1nm以上或者3nm以上，由顆粒與顆粒之間的傾斜產生的空隙的尺寸為0.8nm左右。因此，也可以將顆粒稱為奈米晶(nc：nanocrystal)。注意，也可以將CAAC-OS稱為具有CANC(C-Axis Aligned nanocrystals：c軸配向奈米晶)的氧化物半導體。
在此，根據Cs校正高解析度TEM影像，將基板5120上的CAAC-OS的顆粒5100的配置示意性地表示為推積磚塊或塊體的結構(參照圖10D)。在圖10C中觀察到的在顆粒與顆粒之間產生傾斜的部分相當於圖10D所示的區域5161。
此外，圖11A示出從大致垂直於樣本面的方向觀察所得到的CAAC-OS的平面的Cs校正高解析度TEM影像。圖11B、圖11C和圖11D分別示出將圖11A中的區域(1)、區域(2)和區域(3)放大的Cs校正高解析度TEM影像。由圖11B、圖11C和圖11D可知在顆粒中金屬原子排列為三角形狀、四角形狀或六角形狀。但是，在不同的顆粒之間金屬原子的排列沒有規律性。
接著，說明使用X射線繞射(XRD：X-Ray Diffraction)進行分析的CAAC-OS。例如，當利用out-of-plane法分析包含InGaZnO4結晶的CAAC-OS的結構時，如圖12A所示，在繞射角(2θ)為31°附近時常出現峰值。由於該峰值來源於InGaZnO4結晶的(009)面，由此可知CAAC-OS中的結晶具有c軸配向性，並且c軸朝向大致垂直於被形成面或頂面的方向。
注意，當利用out-of-plane法分析CAAC-OS的結構時，除了2θ為31°附近的峰值以外，有時在2θ為36°附近時也出現峰值。2θ為36°附近的峰值表示CAAC-OS中的一部分包含不具有c軸配向性的結晶。較佳的是，在利用out-of-plane法分析的CAAC-OS的結構中，在2θ為31°附近時出現峰值而在2θ為36°附近時不出現峰值。
另一方面，當利用從大致垂直於c軸的方向使X射線入射到樣本的in-plane法分析CAAC-OS的結構時，在2θ為56°附近時出現峰值。該峰值來 源於InGaZnO4結晶的(110)面。在CAAC-OS中，即使將2θ固定為56°附近並在以樣本面的法線向量為軸(Φ軸)旋轉樣本的條件下進行分析(Φ掃描)，也如圖12B所示的那樣觀察不到明確的峰值。相比之下，在InGaZnO4的單晶氧化物半導體中，在將2θ固定為56°附近來進行Φ掃描時，如圖12C所示的那樣觀察到來源於相等於(110)面的結晶面的六個峰值。因此，由使用XRD的結構分析可以確認到CAAC-OS中的a軸和b軸的配向沒有規律性。
接著，說明利用電子繞射進行分析的CAAC-OS。例如，當對包含InGaZnO4結晶的CAAC-OS在平行於樣本面的方向上入射束徑為300nm的電子線時，可能會獲得圖13A所示的繞射圖案(也稱為選區穿透式電子繞射圖案)。在該繞射圖案中包含起因於InGaZnO4結晶的(009)面的斑點。因此，由電子繞射也可知CAAC-OS所包含的顆粒具有c軸配向性，並且c軸朝向大致垂直於被形成面或頂面的方向。另一方面，圖13B示出對相同的樣本在垂直於樣本面的方向上入射束徑為300nm的電子線時的繞射圖案。由圖13B觀察到環狀的繞射圖案。因此，由電子繞射也可知CAAC-OS所包含的顆粒的a軸和b軸不具有配向性。可以認為圖13B中的第一環起因於InGaZnO4結晶的(010)面和(100)面等。另外，可以認為圖13B中的第二環起因於(110)面等。
如上所述，CAAC-OS是結晶性高的氧化物半導體。因為氧化物半導體的結晶性有時因雜質的混入或缺陷的生成等而降低，所以從相反的觀點來看，可以說CAAC-OS是雜質或缺陷(氧缺陷等)少的氧化物半導體。
另外，雜質是指氧化物半導體的主要成分以外的元素，諸如氫、碳、矽和過渡金屬元素等。例如，與氧的鍵合力比構成氧化物半導體的金屬元 素強的矽等元素會奪取氧化物半導體中的氧，由此打亂氧化物半導體的原子排列，導致結晶性下降。另外，由於鐵或鎳等的重金屬、氬、二氧化碳等的原子半徑(或分子半徑)大，所以會打亂氧化物半導體的原子排列，導致結晶性下降。
當氧化物半導體包含雜質或缺陷時，其特性有時因光或熱等會發生變動。例如，包含於氧化物半導體的雜質有時會成為載子陷阱或載子發生源。另外，氧化物半導體中的氧缺陷有時會成為載子陷阱或因俘獲氫而成為載子發生源。
雜質及氧缺陷少的CAAC-OS是載子密度低的氧化物半導體。將這樣的氧化物半導體稱為高純度本質或實質上高純度本質的氧化物半導體。CAAC-OS的雜質濃度和缺陷能階密度低。亦即，可以說CAAC-OS是具有穩定特性的氧化物半導體。
〈nc-OS〉
接著說明nc-OS。
在nc-OS的高解析度TEM影像中有能夠觀察到結晶部的區域和觀察不到明確的結晶部的區域。nc-OS所包含的結晶部的尺寸大多為1nm以上且10nm以下或1nm以上。注意，有時將其結晶部的尺寸大於10nm且是100nm以下的氧化物半導體稱為微晶氧化物半導體。例如，在nc-OS的高解析度TEM影像中，有時無法明確地觀察到晶界。注意，奈米晶的來源有可能與CAAC-OS中的顆粒相同。因此，下面有時將nc-OS的結晶部稱為顆粒。
在nc-OS中，微小的區域(例如1nm以上且10nm以下的區域，特別是 1nm以上且3nm以下的區域)中的原子排列具有週期性。另外，nc-OS在不同的顆粒之間觀察不到結晶定向的規律性。因此，在膜整體中觀察不到配向性。所以，有時nc-OS在某些分析方法中與a-like OS或非晶氧化物半導體沒有差別。例如，當利用使用其束徑比顆粒大的X射線的out-of-plane法對nc-OS進行結構分析時，檢測不到表示結晶面的峰值。在使用其束徑比顆粒大(例如，50nm以上)的電子射線對nc-OS進行電子繞射時，觀察到類似光暈圖案的繞射圖案。另一方面，在使用其束徑近於顆粒或者比顆粒小的電子射線對nc-OS進行奈米束電子繞射時，觀察到斑點。另外，在nc-OS的奈米束電子繞射圖案中，有時觀察到如圓圈那樣的(環狀的)亮度高的區域。而且，在nc-OS的奈米束電子繞射圖案中，有時還觀察到環狀的區域內的多個斑點。
如此，由於在顆粒(奈米晶)之間結晶定向都沒有規律性，所以也可以將nc-OS稱為包含RANC(Random Aligned nanocrystals：無規配向奈米晶)的氧化物半導體或包含NANC(Non-Aligned nanocrystals：無配向奈米晶)的氧化物半導體。
nc-OS是規律性比非晶氧化物半導體高的氧化物半導體。因此，nc-OS的缺陷能階密度比a-like OS或非晶氧化物半導體低。但是，在nc-OS中的不同的顆粒之間觀察不到結晶定向的規律性。所以，nc-OS的缺陷能階密度比CAAC-OS高。
〈a-like OS〉
a-like OS是具有介於nc-OS與非晶氧化物半導體之間的結構的氧化物半導體。
在a-like OS的高解析度TEM影像中有時觀察到空洞。另外，在高解析度TEM影像中，有能夠明確地觀察到結晶部的區域和不能觀察到結晶部的區域。
由於a-like OS包含空洞，所以其結構不穩定。為了證明與CAAC-OS及nc-OS相比a-like OS具有不穩定的結構，下面示出電子照射所導致的結構變化。
作為進行電子照射的樣本，準備a-like OS(記載為樣本A)、nc-OS(記載為樣本B)和CAAC-OS(記載為樣本C)。每個樣本都是In-Ga-Zn氧化物。
首先，取得各樣本的高解析度剖面TEM影像。由高解析度剖面TEM影像可知，每個樣本都具有結晶部。
注意，如下那樣決定將哪個部分作為一個結晶部。例如，已知InGaZnO4結晶的單位晶格具有包括三個In-O層和六個Ga-Zn-O層的九個層在c軸方向上以層狀層疊的結構。這些彼此靠近的層的間隔與(009)面的晶格表面間隔(也稱為d值)是幾乎相等的，由結晶結構分析求出其值為0.29nm。由此，可以將晶格條紋的間隔為0.28nm以上且0.30nm以下的部分作為InGaZnO4結晶部。每個晶格條紋對應於InGaZnO4結晶的a-b面。
圖14示出調查了各樣本的結晶部(22個部分至45個部分)的平均尺寸的例子。注意，結晶部尺寸對應於上述晶格條紋的長度。由圖14可知，在a-like OS中，結晶部根據電子的累積照射量逐漸變大。明確而言，如圖14中的(1)所示，可知在利用TEM的觀察初期尺寸為1.2nm左右的結晶部(也稱為初始晶核)在累積照射量為4.2×108e-/nm2時生長到2.6nm左右。 另一方面，可知nc-OS和CAAC-OS在開始電子照射時到電子的累積照射量為4.2×108e-/nm2的範圍內，結晶部的尺寸都沒有變化。明確而言，如圖14中的(2)及(3)所示，可知無論電子的累積照射量如何，nc-OS及CAAC-OS的平均結晶部尺寸都分別為1.4nm左右及2.1nm左右。
如此，有時電子照射引起a-like OS中的結晶部的生長。另一方面，可知在nc-OS和CAAC-OS中，幾乎沒有電子照射所引起的結晶部的生長。也就是說，a-like OS與CAAC-OS及nc-OS相比具有不穩定的結構。
另外，由於a-like OS包含空洞，所以其密度比nc-OS及CAAC-OS低。具體地，a-like OS的密度為具有相同組成的單晶氧化物半導體的78.6%以上且小於92.3%。nc-OS的密度及CAAC-OS的密度為具有相同組成的單晶氧化物半導體的92.3%以上且小於100%。注意，難以形成其密度小於單晶氧化物半導體的密度的78%的氧化物半導體。
例如，在原子個數比滿足In：Ga：Zn=1：1：1的氧化物半導體中，具有菱方晶系結構的單晶InGaZnO4的密度為6.357g/cm3。因此，例如，在原子個數比滿足In：Ga：Zn=1：1：1的氧化物半導體中，a-like OS的密度為5.0g/cm3以上且小於5.9g/cm3。另外，例如，在原子個數比滿足In：Ga：Zn=1：1：1的氧化物半導體中，nc-OS的密度和CAAC-OS的密度為5.9g/cm3以上且小於6.3g/cm3。
注意，有時不存在相同組成的單晶氧化物半導體。此時，藉由以任意比例組合組成不同的單晶氧化物半導體，可以估計出相當於所希望的組成的單晶氧化物半導體的密度。根據組成不同的單晶氧化物半導體的組合比例使用加權平均計算出相當於所希望的組成的單晶氧化物半導體的密度即可。注意，較佳為儘可能減少所組合的單晶氧化物半導體的種類來計算密 度。
如上所述，氧化物半導體具有各種結構及各種特性。注意，氧化物半導體例如可以是包括非晶氧化物半導體、a-like OS、nc-OS和CAAC-OS中的兩種以上的疊層膜。
〈成膜模型〉
下面對CAAC-OS和nc-OS的成膜模型的一個例子進行說明。
圖15A是示出利用濺射法形成CAAC-OS的狀況的沉積室內的示意圖。
靶材5130被黏合到底板上。在隔著底板與靶材5130相對的位置配置多個磁鐵。由該多個磁鐵產生磁場。對於磁鐵的配置或結構等，參照上述沉積室的記載。利用磁鐵的磁場提高沉積速度的濺射法被稱為磁控濺射法。
靶材5130具有多晶結構，其中至少一個晶粒包括劈開面。
作為一個例子，對包含In-Ga-Zn氧化物的靶材5130的劈開面進行說明。圖16A示出靶材5130所包含的InGaZnO4結晶的結構。注意，圖16A示出使c軸朝上並從平行於b軸的方向觀察InGaZnO4結晶時的結構。
由圖16A可知，在靠近的兩個Ga-Zn-O層中，每個層中的氧原子彼此配置得很近。並且，藉由氧原子具有負電荷，靠近的兩個Ga-Zn-O層相互排斥。其結果是，InGaZnO4結晶在靠近的兩個Ga-Zn-O層之間具有劈開面。
基板5120以與靶材5130相對的方式配置，其距離d(也稱為靶材與基 板之間的距離(T-S間距離))為0.01m以上且1m以下，較佳為0.02m以上且0.5m以下。沉積室內幾乎被沉積氣體(例如，氧、氬或包含5vol%以上的氧的混合氣體)充滿，並且沉積室內的壓力被控制為0.01Pa以上且100Pa以下，較佳為0.1Pa以上且10Pa以下。在此，藉由對靶材5130施加一定程度以上的電壓，開始放電且確認到電漿。由磁場在靶材5130附近形成高密度電漿區域。在高密度電漿區域中，因沉積氣體的離子化而產生離子5101。離子5101例如是氧的陽離子(O+)或氬的陽離子(Ar+)等。
離子5101由電場向靶材5130一側被加速而碰撞到靶材5130。此時，平板狀或顆粒狀的濺射粒子的顆粒5100a和顆粒5100b從劈開面剝離而濺出。注意，顆粒5100a和顆粒5100b的結構有時會因離子5101碰撞的衝擊而產生畸變。
顆粒5100a是具有三角形(例如正三角形)的平面的平板狀或顆粒狀的濺射粒子。顆粒5100b是具有六角形(例如正六角形)的平面的平板狀或顆粒狀的濺射粒子。注意，將顆粒5100a和顆粒5100b等平板狀或顆粒狀的濺射粒子總稱為顆粒5100。顆粒5100的平面的形狀不侷限於三角形或六角形。例如，有時為組合多個三角形的形狀。例如，還有時為組合兩個三角形(例如正三角形)的四角形(例如菱形)。
根據沉積氣體的種類等決定顆粒5100的厚度。顆粒5100的厚度較佳為均勻的，其理由在後面說明。另外，與厚度大的骰子狀相比，濺射粒子較佳為厚度小的顆粒狀。例如，顆粒5100的厚度為0.4nm以上且1nm以下，較佳為0.6nm以上且0.8nm以下。另外，例如，顆粒5100的寬度為1nm以上。顆粒5100相當於在上述圖14中的(1)所說明的初始晶核。例如，在使離子5101碰撞包含In-Ga-Zn氧化物的靶材5130的情況下，如圖16B所示， 包含Ga-Zn-O層、In-O層和Ga-Zn-O層的三個層的顆粒5100濺出來。注意，圖16C示出從平行於c軸的方向觀察顆粒5100時的結構。因此，也可以將顆粒5100的結構稱為包含兩個Ga-Zn-O層(麵包片)和In-O層(餡)的奈米尺寸的三明治結構。
有時顆粒5100在穿過電漿時接收電荷，因此其側面帶負電或帶正電。顆粒5100在其側面具有氧原子，該氧原子有可能帶負電。如此，因側面帶相同極性的電荷而電荷相互排斥，從而可以維持平板形狀。當CAAC-OS是In-Ga-Zn氧化物時，與銦原子鍵合的氧原子有可能帶負電。或者，與銦原子、鎵原子或鋅原子鍵合的氧原子有可能帶負電。另外，有時顆粒5100在穿過電漿時與銦原子、鎵原子、鋅原子和氧原子等鍵合而生長。這相當於上述圖14中的(2)和(1)的尺寸的差異。在此，當基板5120的溫度為室溫左右時，顆粒5100不再繼續生長，因此成為nc-OS(參照圖15B)。由於能夠進行成膜的溫度為室溫左右，即使基板5120的面積大也能夠形成nc-OS。注意，為了使顆粒5100在電漿中生長，提高濺射法中的成膜功率是有效的。藉由提高成膜功率，可以使顆粒5100的結構穩定。
如圖15A和圖15B所示，例如顆粒5100像風箏那樣在電漿中飛著，並輕飄飄地飛到基板5120上。由於顆粒5100帶有電荷，所以在它靠近其他顆粒5100已沉積的區域時產生斥力。在此，在基板5120的頂面產生平行於基板5120頂面的磁場(也稱為水平磁場)。另外，由於在基板5120與靶材5130之間有電位差，所以電流從基板5120向靶材5130流過。因此，顆粒5100在基板5120頂面受到由磁場和電流的作用引起的力量(勞侖茲力)。這可以由弗萊明左手定則得到解釋。
顆粒5100的質量比一個原子大。因此，為了在基板5120頂面移動，重 要的是從外部施加某些力量。該力量之一有可能是由磁場和電流的作用產生的力量。為了增大施加到顆粒5100的力量，較佳為在基板5120頂面設置平行於基板5120頂面的磁場為10G以上，較佳為20G以上，更佳為30G以上，進一步較佳為50G以上的區域。或者，較佳為在基板5120頂面設置平行於基板5120頂面的磁場為垂直於基板5120頂面的磁場的1.5倍以上，較佳為2倍以上，更佳為3倍以上，進一步較佳為5倍以上的區域。
此時，藉由磁鐵或/和基板5120相對地移動或旋轉，基板5120頂面的水平磁場的方向不斷地變化。因此，在基板5120頂面，顆粒5100受到各種方向的力量而可以向各種方向移動。
另外，如圖15A所示，當基板5120被加熱時，顆粒5100與基板5120之間的由摩擦等引起的電阻小。其結果是，顆粒5100在基板5120頂面下滑。顆粒5100的移動發生在使其平板面朝向基板5120的狀態下。然後，當顆粒5100到達已沉積的其他顆粒5100的側面時，它們的側面彼此鍵合。此時，顆粒5100的側面的氧原子脫離。CAAC-OS中的氧缺陷有時被所脫離的氧原子填補，因此CAAC-OS具有低缺陷能階密度。注意，基板5120的頂面溫度例如為100℃以上且小於500℃、150℃以上且小於450℃、170℃以上且小於400℃或170℃以上且350℃以下即可。也就是說，即使基板5120的面積大也能夠形成CAAC-OS。
另外，藉由在基板5120上加熱顆粒5100，原子重新排列，從而離子5101的碰撞所引起的結構畸變得到緩和。畸變得到緩和的顆粒5100幾乎成為單晶。由於顆粒5100幾乎成為單晶，即使顆粒5100在彼此鍵合之後被加熱也幾乎不會發生顆粒5100本身的伸縮。因此，不會發生顆粒5100之間的空隙擴大導致晶界等缺陷的形成而成為裂縫(crevasse)的情況。
CAAC-OS不是如一張平板的單晶氧化物半導體，而是具有如磚塊或塊體堆積起來那樣的顆粒5100(奈米晶)的集合體的排列的結構。另外，它們之間沒有晶界。因此，即使因成膜時的加熱、成膜後的加熱或彎曲等而發生CAAC-OS的收縮等變形，也能夠緩和局部應力或解除畸變。因此，這是適合具有撓性的半導體裝置的結構。注意，nc-OS具有顆粒5100(奈米晶)無序地堆積起來那樣的排列。
當使離子碰撞靶材時，有時不僅是顆粒，氧化鋅等也濺出來。氧化鋅比顆粒輕，因此先到達基板5120的頂面。並且形成0.1nm以上且10nm以下、0.2nm以上且5nm以下或0.5nm以上且2nm以下的氧化鋅層5102。圖17A至圖17D示出剖面示意圖。
如圖17A所示，在氧化鋅層5102上沉積顆粒5105a和顆粒5105b。在此，顆粒5105a和顆粒5105b的側面彼此接觸。另外，顆粒5105c在沉積到顆粒5105b上後，在顆粒5105b上滑動。此外，在顆粒5105a的其他側面上，與氧化鋅一起從靶材濺出來的多個粒子5103因對基板5120的加熱而晶化，由此形成區域5105a1。注意，多個粒子5103有可能包含氧、鋅、銦和鎵等。
然後，如圖17B所示，區域5105a1與顆粒5105a變為一體而成為顆粒5105a2。另外，顆粒5105c的側面與顆粒5105b的其他側面接觸。
接著，如圖17C所示，顆粒5105d在沉積到顆粒5105a2上和顆粒5105b上後，在顆粒5105a2上和顆粒5105b上滑動。另外，顆粒5105e在氧化鋅層5102上向顆粒5105c的其他側面滑動。
然後，如圖17D所示，顆粒5105d的側面與顆粒5105a2的側面接觸。另外，顆粒5105e的側面與顆粒5105c的其他側面接觸。此外，在顆粒5105d的其他側面上，與氧化鋅一起從靶材濺出來的多個粒子5103因基板5120的加熱而晶化，由此形成區域5105d1。
如上所述，藉由所沉積的顆粒彼此接觸，並且在顆粒的側面發生結晶生長，在基板5120上形成CAAC-OS。因此，CAAC-OS的顆粒的每一個都比nc-OS的顆粒大。這對應於上述圖14中的(3)和(2)的尺寸的差異。
當顆粒5100之間的空隙極小時，有時仿佛形成有一個大顆粒。大顆粒具有單晶結構。例如，從頂面看來大顆粒的尺寸有時為10nm以上且200nm以下、15nm以上且100nm以下或20nm以上且50nm以下。因此，當電晶體的通道形成區域比大顆粒小時，可以將具有單晶結構的區域用作通道形成區域。另外，當顆粒變大時，有時可以將具有單晶結構的區域用作電晶體的通道形成區域、源極區域和汲極區域。
如此，藉由電晶體的通道形成區域等形成在具有單晶結構的區域中，有時可以提高電晶體的頻率特性。
如上述模型那樣，可以認為顆粒5100沉積到基板5120上。因此，可知即使被形成面不具有結晶結構，也能夠形成CAAC-OS，這是與磊晶生長不同的。例如，即使基板5120的頂面(被形成面)結構為非晶結構(例如非晶氧化矽)，也能夠形成CAAC-OS。
另外，可知即使作為被形成面的基板5120頂面具有凹凸，在CAAC-OS中顆粒5100也根據基板5120頂面的形狀排列。例如，當基板5120的頂面 在原子級別上平坦時，顆粒5100以使其平行於ab面的平板面朝下的方式排列，因此形成厚度平均、平坦且結晶性高的層。並且，藉由層疊n個(n是自然數)該層，可以得到CAAC-OS。
另一方面，在基板5120的頂面具有凹凸的情況下，CAAC-OS也具有顆粒5100沿凸面排列的層層疊為n個(n是自然數)層的結構。由於基板5120具有凹凸，在CAAC-OS中有時容易在顆粒5100之間產生空隙。注意，由於在顆粒5100之間產生分子間力，所以即使有凹凸，顆粒也以儘可能地減小它們之間的空隙的方式排列。因此，即使有凹凸也可以得到結晶性高的CAAC-OS。
因此，CAAC-OS不需要雷射晶化，並且在大面積的玻璃基板等上也能夠均勻地進行成膜。
因為根據這樣的模型形成CAAC-OS，所以濺射粒子較佳為厚度小的顆粒狀。注意，當濺射粒子為厚度大的骰子狀時，朝向基板5120上的面不固定，所以有時不能使厚度或結晶的配向均勻。
根據上述成膜模型，即使在具有非晶結構的被形成面上也可以形成結晶性高的CAAC-OS。
本實施方式所示的結構可以與其他實施方式所示的結構適當地組合而使用。
實施方式3
在本實施方式中，使用圖18至圖20說明包括在前面的實施方式中例示的電晶體的顯示裝置的一個例子。
圖18是示出顯示裝置的一個例子的俯視圖。圖18所示的顯示裝置700包括：設置在第一基板701上的像素部702；設置在第一基板701上的源極驅動電路部704及閘極驅動電路部706；以圍繞像素部702、源極驅動電路部704及閘極驅動電路部706的方式設置的密封材料712；以及以與第一基板701對置的方式設置的第二基板705。注意，由密封材料712密封第一基板701及第二基板705。也就是說，像素部702、源極驅動電路部704及閘極驅動電路部706被第一基板701、密封材料712及第二基板705密封。注意，雖然在圖18中未圖示，但是在第一基板701與第二基板705之間設置有顯示元件。
另外，在顯示裝置700中，在第一基板701上的不由密封材料712圍繞的區域中設置有分別電連接於像素部702、源極驅動電路部704及閘極驅動電路部706的FPC(Flexible printed circuit：軟性印刷電路板)端子部708。另外，FPC端子部708連接於FPC716，並且藉由FPC716對像素部702、源極驅動電路部704及閘極驅動電路部706供應各種信號等。另外，像素部702、源極驅動電路部704、閘極驅動電路部706以及FPC端子部708各與信號線710連接。由FPC716供應的各種信號等是藉由信號線710供應到像素部702、源極驅動電路部704、閘極驅動電路部706以及FPC端子部708的。
另外，也可以在顯示裝置700中設置多個閘極驅動電路部706。另外，作為顯示裝置700，雖然示出將源極驅動電路部704及閘極驅動電路部706形成在與像素部702相同的第一基板701上的例子，但是並不侷限於該結 構。例如，可以只將閘極驅動電路部706形成在第一基板701上，或者可以只將源極驅動電路部704形成在第一基板701上。此時，也可以採用將形成有源極驅動電路或閘極驅動電路等的基板(例如，由單晶半導體膜、多晶半導體膜形成的驅動電路基板)安裝於第一基板701的結構。另外，對另行形成的驅動電路基板的連接方法沒有特別的限制，而可以採用COG(Chip On Glass：晶粒玻璃接合)方法、打線接合方法等。
另外，顯示裝置700所包括的像素部702、源極驅動電路部704及閘極驅動電路部706包括多個電晶體，作為該電晶體可以適用本發明的一個實施方式的半導體裝置的電晶體。
另外，顯示裝置700可以包括各種元件。作為該元件的一個例子，包括使用液晶元件、EL(電致發光)元件(包含有機和無機材料的EL元件、有機EL元件或無機EL元件)、LED(白色LED、紅色LED、綠色LED、藍色LED等)、電晶體(根據電流而發光的電晶體)、電子發射元件、電子墨水、電泳元件、柵光閥(GLV)、電漿顯示器(PDP)、微機電系統(MEMS)的顯示元件、數位微鏡裝置(DMD)、數位微快門(DMS)、MIRASOL(日本的註冊商標)、IMOD(干涉測量調節)元件、快門方式的MEMS顯示元件、光干涉方式的MEMS顯示元件、電潤濕(electrowetting)元件、壓電陶瓷顯示器或使用碳奈米管的顯示元件等中的至少一個。除此之外，也可以具有藉由電作用或磁作用改變對比度、亮度、反射率、透射率等而發生變化的顯示媒體。作為使用EL元件的顯示裝置的一個例子，有EL顯示器等。作為使用電子發射元件的顯示裝置的一個例子，有場致發射顯示器(FED)或SED方式平面型顯示器(SED：Surface-conduction Electron-emitter Display、表面傳導電子發射顯示器)等。作為使用液晶元件的顯示裝置的一個例子，有液晶顯示器(透射式液晶顯示器、半透射式液晶顯示器、反射式液晶顯 示器、直觀式液晶顯示器、投射式液晶顯示器)等。作為使用電子墨水或電泳元件的顯示裝置的一個例子，有電子紙等。注意，當實現半透射式液晶顯示器或反射式液晶顯示器時，使像素電極的一部分或全部具有反射電極的功能，即可。例如，使像素電極的一部分或全部包含鋁、銀等，即可。並且，此時也可以將SRAM等記憶體電路設置在反射電極下。由此，可以進一步降低功耗。
作為顯示裝置700的顯示方式，可以採用逐行掃描方式或隔行掃描方式等。另外，作為當進行彩色顯示時在像素中控制的顏色要素，不侷限於RGB(R表示紅色，G表示綠色，B表示藍色)這三種顏色。例如，可以由R像素、G像素、B像素及W(白色)像素的四個像素構成。或者，如PenTile排列，也可以由RGB中的兩個顏色構成一個顏色要素，並根據顏色要素選擇不同的兩個顏色來構成。或者可以對RGB追加黃色(yellow)、青色(cyan)、洋紅色(magenta)等中的一種以上的顏色。另外，各個顏色要素的點的顯示區域的大小可以不同。但是，所公開的發明不侷限於彩色顯示的顯示裝置，而也可以應用於黑白顯示的顯示裝置。
另外，為了將白色光(W)用於背光(有機EL元件、無機EL元件、LED、螢光燈等)使顯示裝置進行全彩色顯示，也可以使用彩色層(也稱為濾光片)。作為彩色層，例如可以適當地組合紅色(R)、綠色(G)、藍色(B)、黃色(Y)等而使用。藉由使用彩色層，可以與不使用彩色層的情況相比進一步提高顏色再現性。此時，也可以藉由設置包括彩色層的區域和不包括彩色層的區域，將不包括彩色層的區域中的白色光直接用於顯示。藉由部分地設置不包括彩色層的區域，在顯示明亮的影像時，有時可以減少彩色層所引起的亮度降低而減少功耗兩成至三成左右。但是，在使用有機EL元件或無機EL元件等自發光元件進行全彩色顯示時，也可以從具有各發光顏 色的元件發射R、G、B、Y、白色(W)。藉由使用自發光元件，有時與使用彩色層的情況相比進一步減少功耗。
在本實施方式中，使用圖19及圖20說明作為顯示元件使用液晶元件及EL元件的結構。圖19是沿著圖18所示的點劃線Q-R的剖面圖，作為顯示元件使用液晶元件的結構。另外，圖20是沿著圖18所示的點劃線Q-R的剖面圖，作為顯示元件使用EL元件的結構。
下面，首先說明圖19與圖20所示的共同部分，接著說明不同的部分。
〈顯示裝置的共同部分的說明〉
圖19及圖20所示的顯示裝置700包括：引線配線部711；像素部702；源極驅動電路部704；以及FPC端子部708。另外，引線配線部711包括信號線710。另外，像素部702包括電晶體750及電容元件790。另外，源極驅動電路部704包括電晶體752。
電晶體750及電晶體752可以使用上述電晶體。
在本實施方式中使用的電晶體包括高度純化且氧缺陷的形成被抑制的氧化物半導體膜。該電晶體可以降低關閉狀態下的電流值(關態電流值)。因此，可以延長影像信號等電信號的保持時間，在開啟電源的狀態下也可以延長寫入間隔。因此，可以降低更新工作的頻率，由此可以發揮抑制功耗的效果。
另外，在本實施方式中使用的電晶體能夠得到較高的場效移動率，因此能夠進行高速驅動。例如，藉由將這種能夠進行高速驅動的電晶體用於 液晶顯示裝置，可以在同一基板上形成像素部的切換電晶體及用於驅動電路部的驅動電晶體。也就是說，因為作為驅動電路不需要另行使用由矽晶圓等形成的半導體裝置，所以可以縮減半導體裝置的構件數。另外，在像素部中也可以藉由使用能夠進行高速驅動的電晶體提供高品質的影像。
電容元件790採用在一對電極間具有電介質的結構。更詳細地說，電容元件790的一個電極使用經與被用作電晶體750的閘極電極的導電膜相同的製程而形成的導電膜，而電容元件790的另一個電極使用被用作電晶體750的源極電極及汲極電極的導電膜。另外，被夾在一對電極之間的電介質使用被用作電晶體750的閘極絕緣膜的絕緣膜。
另外，在圖19及圖20中，在電晶體750、電晶體752以及電容元件790上設置有絕緣膜764、766、768、氧化物半導體膜767以及平坦化絕緣膜770。
絕緣膜764、766、768可以使用與上述實施方式所示的絕緣膜114、116、118相同的材料及製造方法而形成。氧化物半導體膜767可以使用與上述實施方式所示的氧化物半導體膜108同樣的材料及製造方法而形成。作為平坦化絕緣膜770，可以使用具有耐熱性的有機材料如聚醯亞胺樹脂、丙烯酸樹脂、聚醯亞胺醯胺樹脂、苯并環丁烯類樹脂、聚醯胺樹脂、環氧樹脂等。也可以藉由層疊多個由這些材料形成的絕緣膜，形成平坦化絕緣膜770。另外，也可以採用不設置平坦化絕緣膜770的結構。
信號線710與用作電晶體750、752的源極電極及汲極電極的導電膜在同一製程中形成。信號線710也可以使用在與用作電晶體750、752的源極電極及汲極電極的導電膜不同的製程中形成的導電膜，諸如使用用作閘極電極的導電膜。作為信號線710，例如，當使用包含銅元素的材料時，起因 於佈線電阻的信號延遲等較少，而可以實現大螢幕的顯示。
另外，FPC端子部708包括連接電極760、異方性導電膜780及FPC716。連接電極760與用作電晶體750、752的源極電極及汲極電極的導電膜在同一製程中形成。另外，連接電極760與FPC716所包括的端子藉由異方性導電膜780電連接。
另外，作為第一基板701及第二基板705，例如可以使用玻璃基板。另外，作為第一基板701及第二基板705，也可以使用具有撓性的基板。作為該具有撓性的基板，例如可以舉出塑膠基板等。
另外，在第一基板701與第二基板705之間設置有結構體778。結構體778是藉由選擇性地對絕緣膜進行蝕刻而得到的柱狀的間隔物，用來控制第一基板701與第二基板705之間的距離(液晶盒厚(cell gap))。另外，作為結構體778，也可以使用球狀的間隔物。在本實施方式中示出結構體778設置在第一基板701一側的結構，但是本發明不侷限於此。例如，也可以採用在第二基板705一側設置結構體778的結構或者在第一基板701和第二基板705的兩者上設置結構體778的結構。
另外，在第二基板705一側，設置有用作黑矩陣的遮光膜738、用作濾色片的彩色膜736、與遮光膜738及彩色膜736接觸的絕緣膜734。
〈作為顯示元件使用液晶元件的顯示裝置的結構實例〉
圖19所示的顯示裝置700包括液晶元件775。液晶元件775包括導電膜772、導電膜774及液晶層776。導電膜774設置在第二基板705一側並被用作相對電極。圖19所示的顯示裝置700可以藉由由施加到導電膜772 及導電膜774的電壓改變液晶層776的配向狀態，由此控制光的透過及非透過而顯示影像。
導電膜772連接到電晶體750所具有的被用作源極電極及汲極電極的導電膜。導電膜772形成在平坦化絕緣膜770上並被用作像素電極，亦即顯示元件的一個電極。另外，導電膜772具有反射電極的功能。圖19所示的顯示裝置700是由導電膜772反射外光並經過彩色膜736進行顯示的所謂反射型彩色液晶顯示裝置。
另外，作為導電膜772，可以使用對可見光具有透光性的導電膜或對可見光具有反射性的導電膜。作為對可見光具有透光性的導電膜，例如，較佳為使用包含選自銦(In)、鋅(Zn)、錫(Sn)中的一種的材料。作為對可見光具有反射性的導電膜，例如，較佳為使用包含鋁或銀的材料。在本實施方式中，作為導電膜772使用對可見光具有反射性的導電膜。
另外，當使用對可見光具有反射性的導電膜時，導電膜772也可以採用疊層結構。例如，作為下層形成厚度為100nm的鋁膜，作為上層形成厚度為30nm的銀合金膜(例如為包含銀、鈀及銅的合金膜)。藉由採用上述結構，發揮下述優異效果。
上述優異效果為如下：(1)可以提高基底膜與導電膜772的密接性；(2)可以使用化學溶液對鋁膜及銀合金膜一起進行蝕刻；(3)可以使導電膜772的剖面形狀成為良好的形狀(例如為錐形形狀)。(3)的原因可認為如下緣故：當使用化學溶液進行蝕刻時，鋁膜的蝕刻速度比銀合金膜慢，或者當在進行上層的銀合金膜的蝕刻之後使下層的鋁膜露出時，從比銀合金膜賤的金屬，換句話說，離子化傾向高的鋁抽出電子，由此銀合金膜的蝕刻被 抑制，而下層的鋁膜的蝕刻的進行速度快。
在圖19所示的顯示裝置700中，在像素部702的平坦化絕緣膜770的一部分設置有凹凸。例如，使用有機樹脂膜等形成平坦化絕緣膜770，在該有機樹脂膜的表面上設置凹凸，由此可以形成該凹凸。用作反射電極的導電膜772沿著上述凹凸而形成。由此，在外光入射到導電膜772的情況下，可以在導電膜772的表面上使光漫反射，由此可以提高可見度。
另外，圖19所示的顯示裝置700例示出反射型彩色液晶顯示裝置，但是顯示裝置700的方式不侷限於此。例如，也可以採用作為導電膜772利用使可視光透過的導電膜的透過型彩色液晶顯示裝置。當採用透過型彩色液晶顯示裝置時，也可以不設置平坦化絕緣膜770上的凹凸。
注意，雖然在圖19中未圖示，但是也可以分別在導電膜772、774與液晶層776接觸的一側設置配向膜。此外，雖然在圖19中未圖示，但是也可以適當地設置偏振構件、相位差構件、抗反射構件等光學構件(光學基板)等。例如，也可以使用利用偏振基板及相位差基板的圓偏振。此外，作為光源，也可以使用背光、側光等。
在作為顯示元件使用液晶元件的情況下，可以使用熱致液晶、低分子液晶、高分子液晶、高分子分散型液晶、鐵電液晶、反鐵電液晶等。這些液晶材料根據條件呈現出膽固醇相、層列相、立方相、手性向列相、均質相等。
此外，在採用橫向電場方式的情況下，也可以使用不使用配向膜的呈現藍相的液晶。藍相是液晶相的一種，是指當使膽甾型液晶的溫度上升時 即將從膽固醇相轉變到均質相之前出現的相。因為藍相只在較窄的溫度範圍內出現，所以將其中混合了幾wt%以上的手性試劑的液晶組合物用於液晶層，以擴大溫度範圍。由於包含呈現藍相的液晶和手性試劑的液晶組成物的回應速度快，並且其具有光學各向同性。此外，包含呈現藍相的液晶和手性試劑的液晶組成物不需要配向處理，且視角依賴性小。另外，因不需要設置配向膜而不需要摩擦處理，因此可以防止由於摩擦處理而引起的靜電破壞，由此可以降低製程中的液晶顯示裝置的不良和破損。
另外，當作為顯示元件使用液晶元件時，可以使用：TN(Twisted Nematic：扭曲向列)模式、IPS(In-Plane-Switching：平面內切換)模式、FFS(Fringe Field Switching：邊緣電場切換)模式、ASM(Axially Symmetric aligned Micro-cell：軸對稱排列微單元)模式、OCB(Optical Compensated Birefringence：光學補償彎曲)模式、FLC(Ferroelectric Liquid Crystal：鐵電性液晶)模式以及AFLC(AntiFerroelectric Liquid Crystal：反鐵電性液晶)模式等。
另外，也可以使用常黑型液晶顯示裝置，例如採用垂直配向(VA)模式的透過型液晶顯示裝置。作為垂直配向模式，可以舉出幾個例子，例如可以使用MVA(Multi-Domain Vertical Alignment：多象限垂直配向)模式、PVA(Patterned Vertical Alignment：垂直配向構型)模式、ASV(Advanced Super View：高級超視覺)模式等。
〈作為顯示元件使用發光元件的顯示裝置〉
圖20所示的顯示裝置700包括發光元件782。發光元件782包括導電膜784、EL層786及導電膜788。圖20所示的顯示裝置700藉由使發光元件782所包括的EL層786發光，可以顯示影像。
導電膜784連接於電晶體750所具有的用作源極電極及汲極電極的導電膜。導電膜784被用作形成在平坦化絕緣膜770上的像素電極，亦即，顯示元件的一個電極。作為導電膜784，可以使用對可見光具有透光性的導電膜或對可見光具有反射性的導電膜。作為對可見光具有透光性的導電膜，例如較佳為使用包含選自銦(In)、鋅(Zn)和錫(Sn)中的一種的材料。作為對可見光具有反射性的導電膜，例如較佳為使用包含鋁或銀的材料。
在圖20所示的顯示裝置700中，在平坦化絕緣膜770及導電膜784上設置有絕緣膜730。絕緣膜730覆蓋導電膜784的一部分。發光元件782採用頂部發射結構。因此，導電膜788具有透光性且使EL層786發射的光透過。注意，雖然在本實施方式中例示出頂部發射結構，但是不侷限於此。例如，也可以應用於向導電膜784一側發射光的底部發射結構或向導電膜784一側及導電膜788一側的兩者發射光的雙面發射結構。
另外，在與發光元件782重疊的位置上設置有彩色膜736，並在與絕緣膜730重疊的位置、引線配線部711及源極驅動電路部704中設置有遮光膜738。彩色膜736及遮光膜738被絕緣膜734覆蓋。由密封膜732填充發光元件782與絕緣膜734之間。注意，雖然例示出在圖20所示的顯示裝置700中設置彩色膜736的結構，但是並不侷限於此。例如，在藉由分別塗布來形成EL層786時，也可以採用不設置彩色膜736的結構。
本實施方式所示的結構可以與其他實施方式所示的結構適當地組合而使用。
實施方式4
在本實施方式中，參照圖21A至圖21C說明具有本發明的一個實施方式的半導體裝置的顯示裝置。
圖21A所示的顯示裝置包括：具有顯示元件的像素的區域(以下稱為像素部502)；配置在像素部502外側並具有用來驅動像素的電路的電路部(以下稱為驅動電路部504)；具有保護元件的功能的電路(以下稱為保護電路506)；以及端子部507。此外，也可以採用不設置保護電路506的結構。
驅動電路部504的一部分或全部較佳為形成在與像素部502同一的基板上。由此，可以減少構件的數量或端子的數量。當驅動電路部504的一部分或全部不形成在與像素部502相同的基板上時，可以藉由COG或TAB(Tape Automated Bonding：捲帶自動接合)安裝驅動電路部504的一部分或全部。
像素部502包括用來驅動配置為X行(X為2以上的自然數)Y列(Y為2以上的自然數)的多個顯示元件的電路(以下稱為像素電路501)，驅動電路部504包括輸出選擇像素的信號(掃描信號)的電路(以下稱為閘極驅動器504a)、用來供應用來驅動像素的顯示元件的信號(資料信號)的電路(以下稱為源極驅動器504b)等的驅動電路。
閘極驅動器504a具有移位暫存器等。閘極驅動器504a藉由端子部507被輸入用來驅動移位暫存器的信號並將該信號輸出。例如，閘極驅動器504a被輸入起動脈衝信號、時脈信號等並輸出脈衝信號。閘極驅動器504a具有控制被供應掃描信號的佈線(以下稱為掃描線GL_1至GL_X。)的電位的功能。另外，也可以設置多個閘極驅動器504a，並藉由多個閘極驅動器504a 分別控制掃描線GL_1至GL_X。或者，閘極驅動器504a具有能夠供應初始化信號的功能。但是，不侷限於此，閘極驅動器504a可以供應其他信號。
源極驅動器504b具有移位暫存器等。除了用來驅動移位暫存器的信號之外，作為資料信號的基礎的信號(影像信號)也藉由端子部507被輸入到源極驅動器504b。源極驅動器504b具有以影像信號為基礎生成寫入到像素電路501的資料信號的功能。另外，源極驅動器504b具有依照輸入起動脈衝信號、時脈信號等而得到的脈衝信號來控制資料信號的輸出的功能。另外，源極驅動器504b具有控制被供應資料信號的佈線(以下稱為資料線DL_1至DL_Y)的電位的功能。或者，源極驅動器504b具有能夠供應初始化信號的功能。但是，不侷限於此，源極驅動器504b也可以供應其他信號。
源極驅動器504b例如使用多個類比開關等來構成。藉由依次使多個類比開關成為導通狀態，源極驅動器504b可以輸出對影像信號進行時間分割而成的信號作為資料信號。此外，也可以使用移位暫存器等構成源極驅動器504b。
多個像素電路501的每一個分別藉由被供應掃描信號的多個掃描線GLL之一而被輸入脈衝信號，並藉由被供應資料信號的多個資料線DL之一而被輸入資料信號。另外，多個像素電路501的每一個藉由閘極驅動器504a來控制資料信號的資料的寫入及保持。例如，藉由掃描線GL_m(m是X以下的自然數)從閘極驅動器504a對第m行第n列的像素電路501輸入脈衝信號，並根據掃描線GL_m的電位而藉由資料線DL_n(n是Y以下的自然數)從源極驅動器504b對第m行第n列的像素電路501輸入資料信號。
圖21A所示的保護電路506例如與作為閘極驅動器504a和像素電路501 之間的佈線的掃描線GL連接。或者，保護電路506與作為源極驅動器504b和像素電路501之間的佈線的資料線DL連接。或者，保護電路506可以與閘極驅動器504a和端子部507之間的佈線連接。或者，保護電路506可以與源極驅動器504b和端子部507之間的佈線連接。此外，端子部507是指設置有用來從外部的電路對顯示裝置輸入電源、控制信號及影像信號的端子的部分。
保護電路506是在自身所連接的佈線被供應一定範圍之外的電位時使該佈線和其他佈線導通的電路。
如圖21A所示，藉由對各像素部502和驅動電路部504設置保護電路506，可以提高顯示裝置對因ESD(Electro Static Discharge：靜電放電)等而產生的過電流的電阻。但是，保護電路506的結構不侷限於此，例如，也可以採用將閘極驅動器504a與保護電路506連接的結構或將源極驅動器504b與保護電路506連接的結構。或者，也可以採用將端子部507與保護電路506連接的結構。
另外，雖然在圖21A中示出由閘極驅動器504a和源極驅動器504b形成驅動電路部504的例子，但是不侷限於此結構。例如，也可以採用只形成閘極驅動器504a並安裝另外準備的形成有源極驅動電路的基板(例如，使用單晶半導體膜、多晶半導體膜形成的驅動電路基板)的結構。
此外，圖21A所示的多個像素電路501例如可以採用圖21B所示的結構。
圖21B所示的像素電路501包括液晶元件570、電晶體550以及電容元 件560。作為電晶體550，可以應用上述實施方式所示的電晶體。
根據像素電路501的規格適當地設定液晶元件570的一對電極中的一個的電位。根據被寫入的資料設定液晶元件570的配向狀態。此外，也可以對多個像素電路501的每一個所具有的液晶元件570的一對電極中的一個供應共用電位。此外，也可以對各行的像素電路501的每一個所具有的液晶元件570的一對電極中的一個供應不同電位。
例如，作為具備液晶元件570的顯示裝置的驅動方法也可以使用如下模式：TN模式；STN模式；VA模式；ASM(Axially Symmetric Aligned Micro-cell：軸對稱排列微單元)模式；OCB(Optically Compensated Birefringence：光學補償彎曲)模式；FLC(Ferroelectric Liquid Crystal：鐵電性液晶)模式；AFLC(AntiFerroelectric Liquid Crystal：反鐵電液晶)模式；MVA模式；PVA(Patterned Vertical Alignment：垂直配向構型)模式；IPS模式；FFS模式；或TBA(Transverse Bend Alignment：橫向彎曲配向)模式等。另外，作為顯示裝置的驅動方法，除了上述驅動方法之外，還有ECB(Electrically Controlled Birefringence：電控雙折射)模式、PDLC(Polymer Dispersed Liquid Crystal：聚合物分散型液晶)模式、PNLC(Polymer Network Liquid Crystal：聚合物網路型液晶)模式、賓主模式等。但是，不侷限於此，作為液晶元件及其驅動方式可以使用各種液晶元件及驅動方式。
在第m行第n列的像素電路501中，電晶體550的源極電極和汲極電極中的一個與資料線DL_n電連接，源極和汲極中的另一個與液晶元件570的一對電極中的另一個電連接。此外，電晶體550的閘極電極與掃描線GL_m電連接。電晶體550具有藉由成為導通狀態或關閉狀態而對資料信號的資料的寫入進行控制的功能。
電容元件560的一對電極中的一個與被供應電位的佈線(以下，稱為電位供應線VL)電連接，另一個與液晶元件570的一對電極中的另一個電連接。此外，根據像素電路501的規格適當地設定電位供應線VL的電位的值。電容元件560被用作儲存被寫入的資料的儲存電容器。
例如，在具有圖21B的像素電路501的顯示裝置中，例如，藉由圖21A所示的閘極驅動器504a依次選擇各行的像素電路501，並使電晶體550成為導通狀態而寫入資料信號的資料。
當電晶體550成為關閉狀態時，被寫入資料的像素電路501成為保持狀態。藉由按行依次進行上述步驟，可以顯示影像。
圖21A所示的多個像素電路501例如可以採用圖21C所示的結構。
另外，圖21C所示的像素電路501包括電晶體552及554、電容元件562以及發光元件572。可以將上述實施方式所示的電晶體應用於電晶體552和電晶體554中的一個或兩個。
電晶體552的源極電極和汲極電極中的一個電連接於被供應資料信號的佈線(以下，稱為信號線DL_n)。並且，電晶體552的閘極電極電連接於被供應閘極信號的佈線(以下，稱為掃描線GL_m)。
電晶體552具有藉由成為開啟狀態或關閉狀態而對資料信號的寫入進行控制的功能。
電容元件562的一對電極中的一個與被供應電位的佈線(以下，稱為電位供應線VL_a)電連接，另一個與電晶體552的源極電極和汲極電極中的另一個電連接。
電容元件562被用作儲存被寫入的資料的儲存電容器。
電晶體554的源極電極和汲極電極中的一個與電位供應線VL_a電連接。並且，電晶體554的閘極電極與電晶體552的源極電極和汲極電極中的另一個電連接。
發光元件572的陽極和陰極中的一個與電位供應線VL_b電連接，另一個與電晶體554的源極電極和汲極電極中的另一個電連接。
作為發光元件572，可以使用例如有機電致發光元件(也稱為有機EL元件)等。注意，發光元件572並不侷限於有機EL元件，也可以為由無機材料構成的無機EL元件。
此外，高電源電位VDD施加到電位供應線VL_a和電位供應線VL_b中的一個，低電源電位VSS施加到另一個。
例如，在具有圖21C的像素電路501的顯示裝置中，例如，藉由圖21A所示的閘極驅動器504a依次選擇各行的像素電路501，並使電晶體552成為導通狀態而寫入資料信號的資料。
當電晶體552成為關閉狀態時，被寫入資料的像素電路501成為保持狀態。並且，流在電晶體554的源極電極與汲極電極之間的電流量根據被寫 入的資料信號的電位被控制，發光元件572以對應於流動的電流量的亮度發光。藉由按行依次進行上述步驟，可以顯示影像。
本實施方式所示的結構可以與其他實施方式所示的結構適當地組合而實施。
實施方式5
在本實施方式中，參照圖22至圖23G說明具有本發明的一個實施方式的半導體裝置的顯示模組及電子裝置。
圖22所示的顯示模組8000在上蓋8001與下蓋8002之間包括連接於FPC8003的觸控面板8004、連接於FPC8005的顯示面板8006、背光8007、框架8009、印刷電路板8010、電池8011。
可以將本發明的一個實施方式的半導體裝置例如用於顯示面板8006。
上蓋8001及下蓋8002可以根據觸控面板8004及顯示面板8006的尺寸適當地改變其形狀或尺寸。
觸控面板8004可以是電阻膜式觸控面板或靜電容量式觸控面板，並且能夠以與顯示面板8006重疊的方式被形成。此外，也可以使顯示面板8006的相對基板(密封基板)具有觸控面板的功能。另外，也可以在顯示面板8006的各像素內設置光感測器，以製成光學觸控面板。
背光8007包括光源8008。注意，雖然在圖22中例示出在背光8007上 配置光源8008的結構，但是不侷限於此。例如，可以在背光8007的端部設置光源8008，並使用光擴散板。當使用有機EL元件等自發光型發光元件時，或者當使用反射型面板時，可以採用不設置背光8007的結構。
框架8009除了具有保護顯示面板8006的功能以外還具有用來遮斷因印刷電路板8010的工作而產生的電磁波的電磁屏蔽的功能。此外，框架8009也可以具有散熱板的功能。
印刷電路板8010包括電源電路以及用來輸出視訊信號及時脈信號的信號處理電路。作為對電源電路供應電力的電源，既可以使用外部的商業電源，又可以使用另行設置的電池8011的電源。當使用商業電源時，可以省略電池8011。
此外，在顯示模組8000中還可以設置偏光板、相位差板、稜鏡片等構件。
圖23A至圖23G是示出電子裝置的圖。這些電子裝置可以包括外殼9000、顯示部9001、揚聲器9003、操作鍵9005(包括電源開關或操作開關)、連接端子9006、感測器9007(它具有測量如下因素的功能：力、位移、位置、速度、加速度、角速度、轉速、距離、光、液、磁、溫度、化學物質、聲音、時間、硬度、電場、電流、電壓、電力、輻射線、流量、濕度、傾斜度、振動、氣味或紅外線)、麥克風9008等。
圖23A至圖23G所示的電子裝置可以具有各種功能。例如，可以具有如下功能：將各種資訊(靜態影像、動態影像、文字影像等)顯示在顯示部上；觸控面板；顯示日曆、日期或時刻等；藉由利用各種軟體(程式) 控制處理；進行無線通訊；藉由利用無線通訊功能來連接到各種電腦網路；藉由利用無線通訊功能，進行各種資料的發送或接收；讀出儲存在儲存媒體中的程式或資料來將其顯示在顯示部上等。注意，圖23A至圖23G所示的電子裝置可具有的功能不侷限於上述功能，而可以具有各種各樣的功能。另外，雖然在圖23A至圖23G中未圖示，但是電子裝置也可以包括多個顯示部。再者，在具有相機等的電子裝置中，可以具有如下功能：拍攝靜態影像；拍攝動態影像；將所拍攝的影像儲存在儲存媒體(外部或內置於相機)中；將所拍攝的影像顯示在顯示部上等。
下面，對圖23A至圖23G所示的電子裝置進行詳細的說明。
圖23A是示出可攜式資訊終端9100的透視圖。可攜式資訊終端9100所包括的顯示部9001具有撓性。因此，能夠沿著彎曲的外殼9000的彎曲面組裝顯示部9001。另外，顯示部9001具備觸控感測器，可以用手指或觸控筆等觸摸畫面來進行操作。例如，藉由觸摸顯示於顯示部9001的圖示，可以啟動應用程式。
圖23B是示出可攜式資訊終端9101的透視圖。可攜式資訊終端9101例如具有選自電話機、電子筆記本和資訊閱讀裝置等中的一種或多種的功能。明確而言，可以將該可攜式資訊終端9101用作智慧手機。注意，在可攜式資訊終端9101中，省略揚聲器9003、連接端子9006、感測器9007等進行圖示，但是也可以在與圖23A所示的可攜式資訊終端9100同樣的位置設置揚聲器9003、連接端子9006、感測器9007等。另外，作為可攜式資訊終端9101，可以將文字或影像資訊顯示在其多個面上。例如，可以將三個操作按鈕9050(也稱為操作圖示或圖示)顯示在顯示部9001的一個面上。另外，可以將以虛線的矩形示出的資訊9051顯示在顯示部9001的其他面 上。此外，作為資訊9051的一個例子，有提醒收到電子郵件、SNS(Social Networking Services：社交網路服務)、電話等的顯示；電子郵件或SNS等的標題；電子郵件或SNS等的發送者名字；日期；時間；電池電量；天線接收強度等。或者，也可以在顯示資訊9051的位置顯示操作按鈕9050等來代替資訊9051。
圖23C是示出可攜式資訊終端9102的透視圖。可攜式資訊終端9102具有在顯示部9001的三個以上的面顯示資訊的功能。在此，示出將資訊9052、資訊9053、資訊9054分別顯示在不同的面上的例子。例如，可攜式資訊終端9102的使用者能夠在將可攜式資訊終端9102放在上衣口袋裡的狀態下確認其顯示(這裡是資訊9053)。明確而言，將打來電話的人的電話號碼或姓名等顯示在能夠從可攜式資訊終端9102的上方觀看到這些資訊的位置。使用者可以確認到該顯示，由此判斷是否接電話，而無需從口袋裡拿出可攜式資訊終端9102。
圖23D是示出手錶型的可攜式資訊終端9200的透視圖。可攜式資訊終端9200可以執行行動電話、電子郵件、文章的閱讀及編輯、音樂播放、網路通信、電腦遊戲等各種應用程式。另外，顯示部9001的顯示面彎曲，可沿著其彎曲的顯示面進行顯示。另外，可攜式資訊終端9200可以進行基於通信標準的近距離無線通訊。例如，藉由與可進行無線通訊的耳麥相互通信，可以進行免提通話。另外，可攜式資訊終端9200包括連接端子9006，可以藉由連接器直接與其他資訊終端進行資料的交換。另外，也可以藉由連接端子9006進行充電。另外，充電動作也可以利用無線供電進行，而不藉由連接端子9006。
圖23E、圖23F、圖23G是示出能夠折疊的可攜式資訊終端9201的透 視圖。另外，圖23E是將可攜式資訊終端9201展開的狀態的透視圖，圖23F是將可攜式資訊終端9201從展開的狀態和折疊的狀態中的一方轉換成另一方時的中途的狀態的透視圖，圖23G是將可攜式資訊終端9201折疊的狀態的透視圖。可攜式資訊終端9201在折疊狀態下可攜性好，而在展開狀態下因為具有無縫拼接較大的顯示區域所以顯示的一覽性強。可攜式資訊終端9201所包括的顯示部9001被由鉸鏈9055連結的三個外殼9000支撐。藉由鉸鏈9055使兩個外殼9000之間彎曲，可以使可攜式資訊終端9201從展開的狀態可逆性地變為折疊的狀態。例如，能夠使可攜式資訊終端9201以1mm以上且150mm以下的曲率半徑彎曲。
本實施方式所述的電子裝置的特徵在於具有用來顯示某些資訊的顯示部。注意，本發明的一個實施方式的半導體裝置也能夠應用於不包括顯示部的電子裝置。另外，在本實施方式所述的電子裝置的顯示部中，示出具有撓性且能夠沿著彎曲的顯示面進行顯示的結構或能夠折疊的顯示部的結構，但並不侷限於此，也可以採用不具有撓性而在平面部進行顯示的結構。
本實施方式所示的結構可以與其他實施方式所示的結構適當地組合而實施。
實施方式6
在本實施方式中，參照圖24對半導體裝置的電路結構的一個例子進行說明，在該半導體裝置的電路結構中，即使在沒有電力供應的情況下也能夠保持存儲內容，並且對寫入次數也沒有限制。
〈電路結構〉
圖24是說明半導體裝置的電路結構的圖。在圖24中，第一佈線(1st Line)與p型電晶體1280a的源極電極和汲極電極中的一個電連接。另外，p型電晶體1280a的源極電極和汲極電極中的另一個與n型電晶體1280b的源極電極和汲極電極中的一個電連接。另外，n型電晶體1280b的源極電極和汲極電極中的另一個與n型電晶體1280c的源極電極和汲極電極中的一個電連接。
另外，第二佈線(2nd Line)與電晶體1282的源極電極和汲極電極中的一個電連接。另外，電晶體1282的源極電極和汲極電極中的另一個與電容元件1281的一個電極及n型電晶體1280c的閘極電極電連接。
另外，第三佈線(3rd Line)與p型電晶體1280a及n型電晶體1280b的閘極電極電連接。第四佈線(4th Line)與電晶體1282的閘極電極電連接。第五佈線(5th Line)與電容元件1281的另一個電極及n型電晶體1280c的源極電極和汲極電極中的另一個電連接。第六佈線(6th Line)與p型電晶體1280a的源極電極和汲極電極中的另一個及n型電晶體1280b的源極電極和汲極電極中的一個電連接。
另外，電晶體1282可以利用氧化物半導體(OS：Oxide Semiconductor)形成。因此，在圖24中，對電晶體1282附有“OS”的標記。此外，也可以利用氧化物半導體以外的材料形成電晶體1282。另外，作為電晶體1282可以使用實施方式1所示的電晶體100或電晶體170。
另外，在圖24中，對電晶體1282的源極電極和汲極電極中的另一個、電容元件1281的一個電極以及n型電晶體1280c的閘極電極的連接部分附有浮動節點(FN)。藉由使電晶體1282成為關閉狀態，可以保持施加到浮 動節點、電容元件1281的一個電極以及n型電晶體1280c的閘極電極的電位。
在圖24所示的電路結構中，藉由有效地利用能夠保持n型電晶體1280c的閘極電極的電位的特徵，可以以如下方式進行資料的寫入、保持及讀出。
〈資料的寫入及保持〉
首先，對資料的寫入及保持進行說明。將第四佈線的電位設定為使電晶體1282成為開啟狀態的電位，由此使電晶體1282成為開啟狀態。由此，第二佈線的電位施加到n型電晶體1280c的閘極電極及電容元件1281。也就是說，對n型電晶體1280c的閘極電極施加指定的電荷(寫入)。然後，將第四佈線的電位設定為使電晶體1282成為關閉狀態的電位，由此使電晶體1282成為關閉狀態。由此，施加到n型電晶體1280c的閘極電極的電荷被保持(保持)。
由於電晶體1282的關態電流極小，所以n型電晶體1280c的閘極電極的電荷被長時間保持。
〈資料的讀出〉
接著，對資料的讀出進行說明。當第三佈線的電位為低位準電位時，p型電晶體1280a成為開啟狀態，n型電晶體1280b成為關閉狀態。此時，第一佈線的電位施加到第六佈線。另一方面，當第三佈線的電位為高位準電位時，p型電晶體1280a成為關閉狀態，n型電晶體1280b成為開啟狀態。此時，第六佈線根據保持在浮動節點(FN)的電荷量而具有不同的電位。因此，可以藉由測量第六佈線的電位讀出所保持的資料(讀出)。
另外，由於電晶體1282在其通道形成區域中使用氧化物半導體，所以是關態電流極小的電晶體。由於使用氧化物半導體的電晶體1282的關態電流是由矽半導體等形成的電晶體的關態電流的十萬分之一以下，所以可以忽視因電晶體1282的洩漏電流而引起的儲存在浮動節點(FN)的電荷的消失。也就是說，使用氧化物半導體的電晶體1282可以實現即使沒有電力供應也能夠保持資料的非揮發性記憶體電路。
另外，藉由將使用這樣的電路結構的半導體裝置用於暫存器或快取記憶體等記憶體裝置，可以防止因電源電壓的供應停止而記憶體裝置內的資料消失。另外，可以在電源電壓的供應重新開始後，立刻恢復到電源供應停止前的狀態。因此，在整個記憶體裝置或構成記憶體裝置的一個或多個邏輯電路中，在待機狀態中即使在短時間內也可以停止電源，所以可以抑制功耗。
本實施方式所示的結構、方法等可以與其他實施方式所示的結構、方法等適當地組合而實施。
實施例
在本實施例中，製造相當於圖6A及圖6B所示的電晶體170的電晶體，並對該電晶體的Id-Vg特性進行了評價。
另外，在本實施例中，製造下面所示的樣本A1、樣本A2及樣本A3來進行了評價。注意，樣本A1至樣本A3是本發明的一個實施方式的樣本。另外，樣本A1是通道長度L=6μm、通道寬度W=5μm的電晶體，樣本A2是通道長度L=6μm、通道寬度W=50μm的電晶體，樣本A3是通道長度 L=6μm、通道寬度W=200μm的電晶體。另外，作為樣本A1至樣本A3，在基板內分別形成10個上述尺寸的電晶體。
下面，對在本實施例中製造的樣本A1至樣本A3進行說明。另外，樣本A1至樣本A3的不同之處只在於電晶體的通道寬度W的尺寸，而它們的製程是相同的。注意，在以下的說明中，使用在圖6A及圖6B所示的電晶體170中使用的符號來進行說明。
〈樣本A1至樣本A3的製造方法〉
首先，在基板102上形成導電膜104。作為基板102使用玻璃基板。另外，將玻璃基板的尺寸設定為600mm×720mm，將其厚度設定為0.7mm。並且，作為導電膜104藉由使用濺射裝置形成厚度為100nm的鎢膜。
接著，在基板102及導電膜104上形成絕緣膜106、107。作為絕緣膜106藉由使用PECVD設備形成厚度為400nm的氮化矽膜。作為絕緣膜107藉由使用PECVD設備形成厚度為50nm的氧氮化矽膜。
絕緣膜106的成膜條件為如下：基板溫度為350℃；將流量為200sccm的矽烷氣體、流量為2000sccm的氮氣體及流量為100sccm的氨氣體引入到處理室內；壓力為100Pa；以及對設置在PECVD設備內的平行板電極供應2000W的RF功率，形成厚度為50nm的氮化矽膜，接著，將氨流量改變為2000sccm，形成厚度為300nm的氮化矽膜，接著，將氨流量改變為100sccm，形成厚度為50nm的氮化矽膜。
絕緣膜107的成膜條件為如下：基板溫度為350℃；將流量為20sccm的矽烷氣體及流量為3000sccm的一氧化二氮氣體引入到處理室內；壓力為 40Pa；以及對設置在PECVD設備內的平行板電極供應100W的RF功率。
接著，在絕緣膜107上形成氧化物半導體膜108。作為氧化物半導體膜108，形成在用作閘極電極的導電膜104一側的第一氧化物半導體膜108a以及第一氧化物半導體膜108a上的第二氧化物半導體膜108b的疊層。另外，作為第一氧化物半導體膜108a，形成厚度為10nm的IGZO膜，作為第二氧化物半導體膜108b，形成厚度為15nm的IGZO膜。
第一氧化物半導體膜108a的成膜條件為如下：基板溫度為170℃；將流量為140sccm的氬氣體及流量為60sccm的氧氣體引入到處理室內；壓力為0.6Pa；以及對多晶金屬氧化物濺射靶材(In：Ga：Zn=4：2：4.1[原子個數比])供應2500W的AC功率。
第二氧化物半導體膜108b的成膜條件為如下：基板溫度為170℃；將流量為100sccm的氬氣體及流量為100sccm的氧氣體引入到處理室內；壓力為0.6Pa；以及對多晶金屬氧化物濺射靶材(In：Ga：Zn=1：1：1.2[原子個數比])供應2500W的AC功率。
接著，在絕緣膜107及氧化物半導體膜108上形成導電膜112a、112b。作為導電膜112a、112b，藉由使用濺射裝置在真空中以鎢膜、鋁膜、鈦膜的順序連續形成厚度為50nm的鎢膜、厚度為400nm的鋁膜以及厚度為100nm的鈦膜。
接著，在絕緣膜107、氧化物半導體膜108以及導電膜112a、112b上形成絕緣膜114及絕緣膜116。作為絕緣膜114藉由使用PECVD設備形成厚度為50nm的氧氮化矽膜。作為絕緣膜116藉由使用PECVD設備形成厚度 為400nm的氧氮化矽膜。注意，絕緣膜114及絕緣膜116是藉由使用PECVD設備在真空中連續形成的。
絕緣膜114的成膜條件為如下：基板溫度為220℃；將流量為50sccm的矽烷氣體及流量為2000sccm的一氧化二氮氣體引入到處理室內；壓力為20Pa；以及對設置在PECVD設備內的平行板電極供應100W的RF功率。絕緣膜116的成膜條件為如下：基板溫度為220℃；將流量為160sccm的矽烷氣體及流量為4000sccm的一氧化二氮氣體引入到處理室內；壓力為200Pa；以及對設置在PECVD設備內的平行板電極供應1500W的RF功率。
接著，進行第一加熱處理。作為該第一加熱處理，在氮氣體氛圍下以350℃進行一個小時的加熱處理。
藉由使用濺射裝置在絕緣膜116上形成厚度為5nm的ITSO膜。該ITSO膜的成膜條件為如下：基板溫度為室溫；將流量為72sccm的氬氣體、流量為5sccm的氧氣體引入到處理室內；壓力為0.15Pa；以及對設置在濺射裝置內的金屬氧化物靶材(In2O3：SnO2：SiO2=85：10：5[wt.%])供應1000W的DC功率。
接著，經由ITSO膜對絕緣膜116進行氧添加處理。該氧添加處理的條件為如下：利用灰化裝置；基板溫度為40℃；將流量為250sccm的氧氣體引入到處理室內；壓力為15Pa；以及對設置在灰化裝置內的平行板電極供應4500W的RF功率120秒鐘以對基板一側施加偏壓。
接著，去除ITSO膜，使絕緣膜116露出。ITSO膜的去除方法為如下：在利用濕蝕刻裝置，使用濃度為5□的草酸水溶液進行300秒鐘的蝕刻之 後，使用濃度為0.5□的氫氟酸進行15秒鐘的蝕刻。
接著，在絕緣膜116上形成絕緣膜118。作為絕緣膜118藉由使用PECVD設備形成厚度為100nm的氮化矽膜。另外，將形成絕緣膜118時的PECVD設備的基板溫度設定為350℃。
接著，形成到達導電膜112b的開口部142c以及到達導電膜104的開口部142a、142b。開口部142a、142b及142c藉由使用乾蝕刻裝置形成。
接著，以覆蓋開口部142a、142b、142c的方式在絕緣膜118上形成導電膜，且對該導電膜進行加工，來形成導電膜120a及120b。作為導電膜120a及120b藉由使用濺射裝置形成厚度為100nm的ITSO膜。用於ITSO膜的靶材的組成與上面所示的形成ITSO膜的組成相同。
接著，進行第二加熱處理。作為該第二加熱處理，在氮氣體氛圍下以250℃進行一個小時的加熱處理。
經過上述製程，製造本實施例的樣本A1至樣本A3。另外，樣本A1至樣本A3的製程中的最高溫度為350℃。
〈電晶體的Id-Vg特性〉
接著，測定了上述所製造的樣本A1至樣本A3的Id-Vg特性。圖25A至圖25C示出樣本A1至樣本A3的Id-Vg特性結果。注意，圖25A是樣本A1的Id-Vg特性結果，圖25B是樣本A2的Id-Vg特性結果，圖25C是樣本A3的Id-Vg特性結果。在圖25A至圖25C中，第一縱軸表示Id(A)，第二縱軸表示μFE(cm2/Vs)，橫軸表示Vg(V)。另外，在圖25A至圖25C中， 分別重疊地表示10個電晶體特性。
另外，在電晶體170的Id-Vg測定中，作為施加到用作第一閘極電極的導電膜104的電壓(下面也稱為閘極電壓(Vg))以及施加到用作第二閘極電極的導電膜120b的電壓(Vbg)，以每次增加0.25V的方式從-15V施加至+20V。注意，僅在樣本A3的電晶體中，作為Vg及Vbg，以每次增加0.25V的方式從-15V施加至+15V。另外，將施加到用作源極電極的導電膜112a的電壓(下面也稱為源極電壓(Vs))設定為0V(comm)，將施加到用作汲極電極的導電膜112b的電壓(下面也稱為汲極電壓(Vd))設定為0.1V或20V。另外，關於場效移動率(μFE)示出Vd=20V時的結果。
由圖25A至圖25C所示的結果可知，即使製程中的最高溫度是較低的350℃，在本發明的一個實施方式的樣本A1至樣本A3中也幾乎觀察不到FET特性的通道寬度W依賴，並且得到了穩定的常關閉特性。注意，在本實施例中，電晶體的常關閉特性是指：在Vg=0V時流過汲極與源極之間的每通道寬度1μm的電流Ids在室溫下為1×10-20A以下，在85℃下為1×10-18A以下，或在125℃下為1×10-16A以下。另外，還可知本發明的一個實施方式的樣本A1至樣本A3具有高場效移動率。尤其是，可知樣本A2及樣本A3具有場效移動率超過30cm2/Vs的特性。
如上所述，可知在本發明的一個實施方式的半導體裝置中，即使製程溫度較低(例如為350℃)，藉由使用疊層結構的氧化物半導體膜，也可以具有滿足高可靠性及高場效移動率的優異的電特性。
本實施例所示的結構也可以與其他實施方式適當地組合而使用。
140:氧
140a:氧
141:箭頭
142:蝕刻材料

Claims (15)

  1. 一種半導體裝置的製造方法，包括：以第一溫度形成氧化物半導體膜；將該氧化物半導體膜加工為島狀；藉由濺射法在該氧化物半導體膜上沉積將成為源極電極及汲極電極的材料；對該材料進行加工來形成該源極電極及該汲極電極；在該氧化物半導體膜、該源極電極及該汲極電極上形成保護絕緣膜；以高於該第一溫度的第二溫度對該保護絕緣膜進行加熱；藉由濺射法在該保護絕緣膜上形成金屬氧化物膜；以及以高於該第一溫度的第三溫度對該保護絕緣膜進行加熱，其中該第二溫度及該第三溫度至少其中之一是該方法中最高的溫度。
  2. 根據申請專利範圍第1項之半導體裝置的製造方法，其中過量氧或氧自由基在形成該金屬氧化物膜時被添加到該保護絕緣膜；以及該過量氧或該氧自由基在以該第三溫度對該保護絕緣膜進行加熱時擴散到該氧化物半導體膜中。
  3. 一種半導體裝置的製造方法，包括：以第一溫度形成氧化物半導體膜；將該氧化物半導體膜加工為島狀；藉由濺射法在該氧化物半導體膜上沉積將成為源極電極及汲極電極的材料；對該材料進行加工來形成該源極電極及該汲極電極；在該氧化物半導體膜、該源極電極及該汲極電極上形成保護絕緣膜； 以高於該第一溫度的第二溫度對該保護絕緣膜進行加熱；以及藉由濺射法以高於該第一溫度的第三溫度在該保護絕緣膜上形成金屬氧化物膜，其中該第二溫度及該第三溫度至少其中之一是該方法中最高的溫度。
  4. 根據申請專利範圍第1項或第3項之半導體裝置的製造方法，其中該金屬氧化物膜是氧化鋁膜、氧化鉿膜或氧化釔膜。
  5. 根據申請專利範圍第1項或第3項之半導體裝置的製造方法，其中該氧化物半導體膜具有原子個數比為In：M：Zn=4：α1(1.5
    Figure 109114914-A0305-02-0104-7
    α1
    Figure 109114914-A0305-02-0104-8
    2.5)：α2(2.5
    Figure 109114914-A0305-02-0104-1
    α2
    Figure 109114914-A0305-02-0104-2
    3.5)的第一氧化物半導體膜與原子個數比為In：M：Zn=1：β1(0.8
    Figure 109114914-A0305-02-0104-3
    β1
    Figure 109114914-A0305-02-0104-4
    1.2)：β2(0.8
    Figure 109114914-A0305-02-0104-5
    β2
    Figure 109114914-A0305-02-0104-6
    1.2)的第二氧化物半導體膜的疊層結構，並且M是鋁、鎵、釔或錫。
  6. 根據申請專利範圍第1項或第3項之半導體裝置的製造方法，其中該氧化物半導體膜包含結晶部，並且該結晶部具有c軸配向性。
  7. 根據申請專利範圍第1項或第3項之半導體裝置的製造方法，其中該第一溫度低於340℃。
  8. 根據申請專利範圍第1項或第3項之半導體裝置的製造方法，其中該第一溫度為100℃以上且200℃以下。
  9. 根據申請專利範圍第1項或第3項之半導體裝置的製造方法，其中該第二溫度及該第三溫度至少其中之一低於375℃。
  10. 根據申請專利範圍第1項或第3項之半導體裝置的製造方法，其中該第二溫度及該第三溫度至少其中之一為340℃以上且360℃以下。
  11. 根據申請專利範圍第1項或第3項之半導體裝置的製造方法，其中該保護絕緣膜具有包括第一保護絕緣膜及該第一保護絕緣膜上的第二保護絕緣膜的疊層結構。
  12. 根據申請專利範圍第3項之半導體裝置的製造方法，其中過量氧或氧自由基在形成該金屬氧化物膜時被添加到該保護絕緣膜；以及在該保護絕緣膜中的氧、該過量氧或該氧自由基在該金屬氧化物膜形成時擴散到該氧化物半導體膜中。
  13. 一種半導體裝置的製造方法，包括如下步驟：以第一溫度形成氧化物半導體膜；將該氧化物半導體膜加工為島狀；藉由濺射法在該氧化物半導體膜上沉積將成為源極電極及汲極電極的材料；對該材料進行加工來形成該源極電極及該汲極電極；在該氧化物半導體膜、該源極電極及該汲極電極上形成保護絕緣膜；藉由濺射法在該保護絕緣膜上形成第一障壁膜；藉由該第一障壁膜對該保護絕緣膜添加過量氧或氧自由基；利用濕蝕刻去除該第一障壁膜或該第一障壁膜的一部分及該保護絕緣膜的一部分，以及在該保護絕緣膜上形成第二障壁膜， 其中，在加工該氧化物半導體膜後及藉由濺射法沉積將成為該源極電極及該汲極電極的該材料前，不進行比該第一溫度高的溫度的製程。
  14. 根據申請專利範圍第13項之半導體裝置的製造方法，其中該第二障壁膜包含氮化矽。
  15. 一種半導體裝置的製造方法，包括如下步驟：以第一溫度形成氧化物半導體膜；將該氧化物半導體膜加工為島狀；藉由濺射法沉積將成為源極電極及汲極電極的材料；對該材料進行加工來形成該源極電極及該汲極電極；在該氧化物半導體膜、該源極電極及該汲極電極上形成保護絕緣膜；以及藉由濺射法在該保護絕緣膜上形成金屬氧化物膜作為第一障壁膜來添加過量氧或氧自由基到該保護絕緣膜中，其中，在加工該氧化物半導體膜後及藉由濺射法沉積將成為該源極電極及該汲極電極的該材料前，不進行比該第一溫度高的溫度的製程。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI624878B (zh) 2011-03-11 2018-05-21 半導體能源研究所股份有限公司 半導體裝置的製造方法
HUE058345T2 (hu) * 2013-05-17 2022-07-28 Hollister Inc Biológiailag lebomló szagzáró fólia
TWI657488B (zh) * 2014-03-20 2019-04-21 日商半導體能源研究所股份有限公司 半導體裝置、具有該半導體裝置的顯示裝置、具有該顯示裝置的顯示模組以及具有該半導體裝置、該顯示裝置和該顯示模組的電子裝置
US10249644B2 (en) 2015-02-13 2019-04-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
WO2017064590A1 (en) 2015-10-12 2017-04-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US20180122833A1 (en) * 2016-10-31 2018-05-03 LG Display Co. , Ltd. Thin film transistor substrate having bi-layer oxide semiconductor
JP7154136B2 (ja) 2017-02-07 2022-10-17 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI778959B (zh) 2017-03-03 2022-10-01 日商半導體能源硏究所股份有限公司 半導體裝置及半導體裝置的製造方法
JP2019121696A (ja) * 2018-01-05 2019-07-22 株式会社ジャパンディスプレイ 半導体装置およびその製造方法
CN112639937B (zh) * 2018-09-05 2023-06-23 株式会社半导体能源研究所 显示装置、显示模块、电子设备及显示装置的制造方法
US10833206B2 (en) 2018-12-11 2020-11-10 Micron Technology, Inc. Microelectronic devices including capacitor structures and methods of forming microelectronic devices
US11631447B2 (en) * 2019-07-25 2023-04-18 Taiwan Semiconductor Manufacturing Co., Ltd. Memory circuit and manufacturing method thereof
CN111679454B (zh) * 2020-06-19 2023-07-07 联合微电子中心有限责任公司 半导体器件的制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130161610A1 (en) * 2011-12-27 2013-06-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TW201503328A (zh) * 2013-06-05 2015-01-16 Semiconductor Energy Lab 顯示裝置

Family Cites Families (135)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JPH1048667A (ja) * 1996-08-01 1998-02-20 Seiko Epson Corp 液晶パネル用基板およびその製造方法並びに投射型表示装置
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP2003172949A (ja) * 2001-12-06 2003-06-20 Toshiba Corp 表示装置用アレイ基板の製造方法
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
KR101078509B1 (ko) 2004-03-12 2011-10-31 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 박막 트랜지스터의 제조 방법
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
CA2585071A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
WO2006051994A2 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Light-emitting device
CN102938420B (zh) 2004-11-10 2015-12-02 佳能株式会社 无定形氧化物和场效应晶体管
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
EP1995787A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method therof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101707212B (zh) 2005-11-15 2012-07-11 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
TWI650848B (zh) * 2009-08-07 2019-02-11 日商半導體能源研究所股份有限公司 半導體裝置和其製造方法
CN104681447A (zh) 2009-09-04 2015-06-03 株式会社半导体能源研究所 半导体器件的制造方法
KR102157249B1 (ko) 2009-09-16 2020-09-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
JP2011108739A (ja) 2009-11-13 2011-06-02 Dainippon Printing Co Ltd 薄膜トランジスタ基板、その製造方法及び画像表示装置
WO2011068022A1 (en) 2009-12-04 2011-06-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101969291B1 (ko) 2010-02-26 2019-04-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011118741A1 (en) 2010-03-26 2011-09-29 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101435970B1 (ko) * 2010-03-26 2014-08-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치를 제작하는 방법
KR20130055607A (ko) 2010-04-23 2013-05-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
WO2011145738A1 (en) 2010-05-20 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving semiconductor device
CN107195686B (zh) 2010-07-02 2021-02-09 株式会社半导体能源研究所 半导体装置
KR101757022B1 (ko) 2010-07-02 2017-07-12 오레곤 스테이트 유니버시티 박막 트랜지스터
JP2012094853A (ja) 2010-09-30 2012-05-17 Kobe Steel Ltd 配線構造
KR101630503B1 (ko) * 2010-12-20 2016-06-14 샤프 가부시키가이샤 반도체 장치 및 표시 장치
TWI624878B (zh) 2011-03-11 2018-05-21 半導體能源研究所股份有限公司 半導體裝置的製造方法
US8541266B2 (en) * 2011-04-01 2013-09-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8901554B2 (en) 2011-06-17 2014-12-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including channel formation region including oxide semiconductor
JP4982619B1 (ja) * 2011-07-29 2012-07-25 富士フイルム株式会社 半導体素子の製造方法及び電界効果型トランジスタの製造方法
US20130137232A1 (en) 2011-11-30 2013-05-30 Semiconductor Energy Laboratory Co., Ltd. Method for forming oxide semiconductor film and method for manufacturing semiconductor device
JP5873324B2 (ja) * 2011-12-20 2016-03-01 株式会社半導体エネルギー研究所 半導体装置の作製方法
TW201901972A (zh) * 2012-01-26 2019-01-01 日商半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
US8916424B2 (en) 2012-02-07 2014-12-23 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US20130207111A1 (en) * 2012-02-09 2013-08-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including semiconductor device, electronic device including semiconductor device, and method for manufacturing semiconductor device
US8981370B2 (en) * 2012-03-08 2015-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8999773B2 (en) 2012-04-05 2015-04-07 Semiconductor Energy Laboratory Co., Ltd. Processing method of stacked-layer film and manufacturing method of semiconductor device
JP6239292B2 (ja) 2012-07-20 2017-11-29 株式会社半導体エネルギー研究所 半導体装置
EP2899588A4 (en) * 2012-09-21 2015-09-30 Sharp Kk LIQUID CRYSTAL DISPLAY
JP6059501B2 (ja) 2012-10-17 2017-01-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP6300489B2 (ja) * 2012-10-24 2018-03-28 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI614813B (zh) 2013-01-21 2018-02-11 半導體能源研究所股份有限公司 半導體裝置的製造方法
TWI666776B (zh) 2014-06-20 2019-07-21 日商半導體能源研究所股份有限公司 半導體裝置以及包括該半導體裝置的顯示裝置
WO2016009310A1 (en) 2014-07-15 2016-01-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, and display device including the semiconductor device
US9704704B2 (en) 2014-10-28 2017-07-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130161610A1 (en) * 2011-12-27 2013-06-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TW201503328A (zh) * 2013-06-05 2015-01-16 Semiconductor Energy Lab 顯示裝置

Also Published As

Publication number Publication date
TW201639148A (zh) 2016-11-01
US10431600B2 (en) 2019-10-01
TWI693712B (zh) 2020-05-11
JP6905575B2 (ja) 2021-07-21
KR20170109237A (ko) 2017-09-28
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CN112436021A (zh) 2021-03-02
US9831275B2 (en) 2017-11-28
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JP7209774B2 (ja) 2023-01-20
US20180083048A1 (en) 2018-03-22
JP2021168400A (ja) 2021-10-21

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