TWI706548B - 記憶體裝置及其製造方法 - Google Patents

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Abstract

一種記憶體裝置包括導電層的堆疊以及穿過堆疊的柱的陣列。柱中的每一者包括多個串聯連接的記憶胞，所述多個串聯連接的記憶胞在柱位置的佈局圖案中位於柱與導電層之間的交叉點處。陣列中的柱排列成在第一方向上延伸的一組柱列。第一源極線及第二源極線安置成垂直地穿過特定第一列柱及特定第二列柱中的柱。所述一組柱列包括柱列子組，柱列子組包括安置於第一源極線與第二源極線之間的多個部件。源極線導體安置於第一源極線、第二源極線及安置於第一源極線與第二源極線之間的柱列子組下方，且電性連接至第一源極線、第二源極線及柱列子組。

Description

記憶體裝置及其製造方法
本發明技術是有關於高密度記憶體裝置，且具體而言是有關於對記憶胞的多個平面進行排列以提供三維（3D）陣列的記憶體裝置。
在製造三維垂直通道反及（NAND）記憶體陣列時，可將導電材料層圖案化為穿過導電材料層的孔洞陣列，然後可在孔洞陣列中形成記憶胞陣列。可形成源極線，以使得將孔洞子陣列設置於鄰近的源極線之間。設置於兩個鄰近的源極線之間的孔洞子陣列可包括：位於子陣列的邊緣處、較接近於所述鄰近的源極線的邊緣孔洞；以及位於子陣列的中心處、距鄰近的源極線較遠的中心孔洞。邊緣孔洞與中心孔洞圖案的不規則性可在製造半導體裝置時導致成像誤差，且可使陣列的一些部分不可用。在一些情形中，可使用光學接近修正（optical proximity correction，OPC）來在中心孔洞與邊緣孔洞之間實現均勻圖案化。然而，OPC會提高光罩的複雜性及光罩製作成本。在其他情形中，無法找到適合的OPC。
期望提供具有高密度同時減少成像誤差的記憶體架構。
提供一種記憶體裝置，所述記憶體裝置包括導電層的堆疊以及穿過所述堆疊的柱的陣列。所述柱排列成可減少成像誤差的柱位置的佈局圖案。在示例性實施例中，所述柱中的每一者包括多個串聯連接的記憶胞，所述多個串聯連接的記憶胞位於所述柱與所述導電層之間的交叉點處。所述陣列中的所述柱排列成在第一方向上延伸的一組柱列。
第一源極線可安置成垂直地穿過所述一組柱列中的特定第一列柱中的所述柱。第二源極線可安置成垂直地穿過所述一組柱列中的特定第二列柱中的所述柱，其中所述一組柱列包括柱列子組，所述柱列子組包括安置於所述第一源極線與所述第二源極線之間的多個部件。所述柱列子組中的所述柱可穿透過所述堆疊中的所述導電層且被所述導電層環繞。
源極線導體可安置於所述第一源極線、所述第二源極線及安置於所述第一源極線與所述第二源極線之間的所述柱列子組下方，且電性連接至所述第一源極線、所述第二源極線及所述柱列子組。
所述佈局圖案於在第二方向上延伸的一行柱位置中的柱位置之間可具有列間距，所述第二方向與所述第一方向正交。所述列間距對於所述行中的柱位置而言可以是固定的，所述行中的所述柱位置包括安置所述第一源極線時所穿過的特定第一列中的至少一柱位置以及所述第一源極線與所述第二源極線之間的所述行中的所有柱位置。
所述導電層的堆疊可包括：一個或多個上層，被配置為串選擇閘極，所述串選擇閘極包括用於所述柱列子組的一個串選擇閘極；以及位於所述一個或多個上層之下的多個層，被配置為字元線。
所述源極線可安置於縫隙中，所述縫隙具有延伸穿過所述堆疊中的所述導電層的側壁。在所述源極線較所述柱窄或輕微不對齊的實施例中，所述縫隙的一側或兩側上的側壁可在安置所述第一源極線時所穿過的所述特定第一列柱的柱位置處包括所述柱的一系列殘餘物。
所述佈局圖案在所述第二方向上在鄰近的數行柱位置中的鄰近柱位置之間可具有列偏差。所述佈局圖案在所述第一方向上在一列柱位置中的鄰近柱位置之間可具有行間距，且在所述第一方向上在鄰近的數列柱位置中的鄰近柱位置之間可具有行偏差。所述柱在所述第二方向上可具有第一寬度，且所述第一源極線在所述第二方向上可具有第二寬度，所述第二寬度較所述第一寬度窄。
所述柱的殘餘物可位於安置所述第一源極線時所穿過的所述特定第一列柱的柱位置處。絕緣間隔件可將所述殘餘物與所述第一源極線分隔開。導電插塞可垂直地安置於所述柱的所述陣列中的柱與所述源極線導體之間，其中所述源極線導體連接至所述源極線。所述導電插塞的殘餘物可位於安置所述第一源極線時所穿過的所述特定第一列柱的柱位置處。
在一個實施例中，所述第一源極線可安置成垂直地穿過至少兩個鄰近的柱列中的所述柱，所述至少兩個鄰近的柱列在包括所述特定第一列柱的所述一組柱列中。所述柱的殘餘物可位於安置所述第一源極線時所穿過的所述至少兩個鄰近的柱列的柱位置處。絕緣間隔件可將所述殘餘物與所述第一源極線分隔開。
亦提供一種製造本文中所述的記憶體裝置的方法。所述方法可包括形成導電層的堆疊以及穿過所述堆疊形成柱的陣列。所述柱中的每一者包括多個串聯連接的記憶胞，所述多個串聯連接的記憶胞在柱位置的佈局圖案中位於所述柱與所述導電層之間的交叉點處。所述陣列中的所述柱可排列成在第一方向上延伸的一組柱列。所述柱列子組中的所述柱穿透過所述堆疊中的所述導電層且被所述導電層環繞。
所述方法可包括形成第一源極線，所述第一源極線安置成垂直地穿過所述一組柱列中的特定第一列柱中的所述柱。所述方法可包括形成第二源極線，所述第二源極線安置成垂直地穿過所述一組柱列中的特定第二列柱中的所述柱，其中所述一組柱列包括柱列子組，所述柱列子組包括安置於所述第一源極線與所述第二源極線之間的多個部件。
可在所述第一源極線、所述第二源極線及安置於所述第一源極線與所述第二源極線之間的所述柱列子組下方形成源極線導體，且將所述源極線導體電性連接至所述第一源極線、所述第二源極線及所述柱列子組。
所述佈局圖案於在第二方向上延伸的一行柱位置中的柱位置之間可具有列間距，所述第二方向與所述第一方向正交。所述列間距對於所述行中的柱位置而言可以是固定的，所述行中的所述柱位置包括安置所述第一源極線時所穿過的所述特定第一列中的至少一柱位置及所述第一源極線與所述第二源極線之間的所述行中的所有柱位置。
所述佈局圖案在所述第二方向上在鄰近的數行柱位置中的鄰近柱位置之間可具有列偏差。所述佈局圖案在所述第一方向上在一列柱位置中的鄰近柱位置之間可具有行間距，且在所述第一方向上在鄰近的數列柱位置中的鄰近柱位置之間可具有行偏差。所述柱在所述第二方向上可具有第一寬度，且所述第一源極線在所述第二方向上具有第二寬度，所述第二寬度較所述第一寬度窄。
形成所述第一源極線可包括穿過所述特定第一列柱中的所述柱蝕刻出縫隙；在所述縫隙中形成絕緣間隔件；以及使用導電材料在所述縫隙中的所述絕緣間隔件之上填充所述縫隙。蝕刻出所述縫隙可在所述特定第一列柱的柱位置處留下所述柱的殘餘物，其中所述絕緣間隔件可將所述殘餘物與所述第一源極線分隔開。
所述方法可包括：形成導電插塞，所述導電插塞垂直地安置於所述柱的所述陣列中的垂直通道結構與所述源極線導體之間，其中所述源極線導體連接至所述第一源極線；以及對垂直地安置於所述特定第一列柱中的所述柱中的垂直通道結構與所述源極線導體之間的所述導電插塞進行蝕刻並穿過所述導電插塞，在安置所述第一源極線時所穿過的所述特定第一列柱的柱位置處留下所述導電插塞的殘餘物。所述絕緣間隔件可將所述導電插塞的所述殘餘物與所述第一源極線分隔開。
在一個實施例中，所述方法可包括：穿過至少兩個鄰近的柱列中的所述柱蝕刻出縫隙，所述至少兩個鄰近的柱列在包括所述特定第一列柱的所述一組柱列中；在所述縫隙中形成絕緣間隔件；以及使用導電材料在所述縫隙中的所述絕緣間隔件之上填充所述縫隙。蝕刻出所述縫隙可在所述至少兩個鄰近的柱列的柱位置處留下所述柱的殘餘物，其中所述絕緣間隔件可將所述殘餘物與所述源極線分隔開。
在審閱圖式、以下詳細說明及申請專利範圍時可明白本發明的其他態樣及優勢。
參考圖提供對本發明實施例的詳細說明。應理解，並不旨在將技術限制於具體揭露的結構性實施例及方法，而是可使用其他特徵、元件、方法及實施例來實踐所述技術。闡述較佳實施例以說明本發明技術而非限制其範疇，本發明技術的範疇是由申請專利範圍界定。熟習此項技術者將基於以下說明認識到各種等效變化形式。在各種實施例中，通常使用相似的參考編號來指代相似的元件。
圖1A、圖1B、圖1C及圖1D說明三維垂直通道反及（3D VC NAND）記憶體裝置。圖1A是3D VC NAND記憶體裝置100的簡化的水平剖視圖。圖1A是在基底201上的導電層811至816的堆疊中的上部導電層816的水平高度處截取，如圖1C中所示。圖1B說明圖1A中所示區域950的放大視圖。圖1C是3D VC NAND記憶體裝置的簡化的垂直剖視圖。圖1C是沿著圖1A中所示線A-A’截取。
柱的陣列（圖1A及圖1C所示的柱151）安置成穿過堆疊。在示例性實施例中，柱（151）中的每一者包括多個串聯連接的記憶胞（例如，圖1C所示的112、113），所述多個串聯連接的記憶胞在柱位置的佈局圖案中位於柱與導電層（例如圖1C所示的812至813）之間的交叉點處。參考圖3A闡述柱位置的佈局圖案。
如圖1A中所示，陣列中的柱排列成在第一方向（X方向）上延伸的一組柱列。第一源極線912（圖1A及圖1C）可安置成垂直地穿過所述一組柱列中的特定第一列柱中的柱。
第二源極線914（圖1A）可安置成垂直地穿過特定第二列柱中的柱。所述一組柱列包括柱列子組（圖1A所示的913），所述柱列子組包括安置於第一源極線912與第二源極線914之間的多個部件。類似地，另一柱列子組915安置於兩個源極線914與916之間。
源極線導體（圖1C所示的202）安置於第一源極線912、第二源極線914（圖1A）以及安置於第一源極線與第二源極線之間的柱列子組（圖1A所示的913）下方，且電性連接至第一源極線912、第二源極線914以及所述柱列子組。
如圖1A中所示，安置於第一源極線912與第二源極線914之間的柱列子組中的柱穿透過堆疊中的導電層（例如816）且被所述導電層環繞。位於柱與導電層之間的交叉點處的記憶胞可以是閘極全環（gate all around，GAA）胞。
圖1B說明圖1A中所示區域950的放大視圖。如圖1B中所示，柱在第二方向（Y方向）上具有第一寬度941，且源極線912在第二方向上具有第二寬度942，第二寬度942較第一寬度914窄。柱的殘餘物（911R、913R）可位於安置源極線912時所穿過的特定一列柱的柱位置處。絕緣間隔件912S可將殘餘物與源極線912分隔開。絕緣間隔件912S可具有第三寬度943。在一個實施例中，柱在第二方向上的第一寬度941可大於源極線的第二寬度942加上絕緣間隔件的第三寬度943的兩倍的和。舉例而言，柱在第二方向上的第一寬度941可為130奈米（nanometer，nm），源極線在第二方向上的第二寬度942可為30奈米，且絕緣間隔件的第三寬度943可為30奈米。
如圖1C中所示，被絕緣層205分隔開的導電層的堆疊可包括：上部導電層816，可被配置為串選擇線SSL；多個中間導電層（812至815），可被配置為字元線WL；以及下部導電層（811），可被配置為地選擇線GSL。柱的陣列中的柱可包括電荷儲存結構421、垂直通道結構431及著陸接墊（landing pad）451，著陸接墊在上端處連接至電荷儲存結構421及垂直通道結構431。柱可包括被垂直通道結構431環繞且與垂直通道結構431接觸的絕緣填充物441，諸如二氧化矽。絕緣填充物441可包括空隙442。底部絕緣層203將下部導電層811與基底201分隔開。硬罩幕220可安置於導電層的堆疊的頂部上。絕緣層460可安置於著陸接墊451之上。
導電插塞411可垂直地安置於柱的陣列中的柱與基底201上的源極線導體202之間，且連接至所述柱及源極線導體202，其中源極線導體202連接至源極線912。導電插塞可具有位於多個中間導電層（812至815）之下且位於下部導電層811上方的頂表面。在一個實施例中，導電插塞可以是藉由自基底磊晶生長而形成的晶體半導體插塞，且基底201上的矽P型井可用作源極線導體202。
如圖1C中所示，柱的殘餘物（圖1B所示的911R、913R）可包括著陸接墊的殘餘物452R及電荷儲存結構422的殘餘物422R。柱的殘餘物亦可包括安置源極線912時所穿過的特定一列柱的柱位置處的垂直通道結構的殘餘物432R。導電插塞的殘餘物412R可位於安置源極線912時所穿過的特定一列柱的柱位置處。無論柱的殘餘物是否存在於溝渠處，本發明技術皆允許使用圖3A的實例中所示的佈局圖案或類似的佈局圖案，以使得將對實際上最終裝置中的所有柱更均勻地執行微影。此會實現更高的密度及更佳的良率。
如圖1C中所示，導電層的堆疊可包括：一個或多個上層或上部導電層（例如816），被配置為串選擇閘極，所述串選擇閘極包括用於柱列子組（圖1A所示的913）的一個串選擇閘極；多個層或導電層（例如811至815），位於一個或多個上層之下，被配置為多條字元線。
圖1D在所述結構的沿著圖1A中所示線C-C’截取的垂直橫截面中說明延伸穿過堆疊中的導電層的縫隙的側壁，其中源極線912安置於縫隙612中。在源極線較柱窄或輕微不對齊的實施例中，圖1D中所示的側壁可位於縫隙的一側或兩側上。
如圖1D中所示，縫隙612（圖1A、圖6A及圖9C）的側壁100D延伸穿過堆疊中的導電層（811至816）。側壁在安置源極線（圖1A所示的912）時所穿過的特定一列柱的柱位置處包括柱的一系列殘餘物。柱的殘餘物可包括導電插塞的殘餘物111R及112R、電荷儲存結構的殘餘物121R及122R、垂直通道結構的殘餘物131R及132R、絕緣填充物的殘餘物141R及142R以及著陸接墊的殘餘物151R及152R。
圖2、圖3A、圖3B、圖4A、圖4B、圖5A、圖5B、圖5C、圖6A、圖6B、圖7A、圖7B、圖8A、圖8B、圖9A及圖9B說明製造本文中所述的記憶體裝置的示例性製程流程。
圖2說明製程流程中在基底（201）上形成被絕緣層（205）分隔開的犧牲層（211至216）的堆疊之後的階段。所述犧牲層堆疊可包括上部犧牲層（216）、多個中間犧牲層（212至215）及下部犧牲層（211）。底部絕緣層（203）將犧牲層堆疊中的下部犧牲層（211）與基底（201）分隔開。硬罩幕220可安置於犧牲層堆疊的頂部上。安置於基底201上的矽P型井結構可用作源極線導體202，如參考圖4B進一步闡述。
犧牲層堆疊中的犧牲層可包含氮化矽，且可稍後在製程中使用導電材料來替換所述犧牲層以形成導電層的堆疊。
圖3A及圖3B說明製程流程中在穿過所述堆疊形成孔洞（例如351、352）陣列之後的階段。陣列中的孔洞位於柱位置的佈局圖案中。陣列中的孔洞排列於在第一方向（X方向）上延伸的一組柱列中。圖3A說明所述結構在製程中的此階段處的俯視圖。
如圖3A中所示，佈局圖案可於在第二方向（Y方向）上延伸的一行柱位置（302至306）中的柱位置之間具有列間距390，所述第二方向與所述第一方向正交。列間距對於所述行中的柱位置而言可以是固定的，所述行包括安置第一源極線時所穿過的特定第一列柱的至少一柱位置303以及所述行中位於第一源極線與第二源極線（圖1A所示的912、914）之間的所有柱位置（304、305）。所述佈局圖案在第二方向上在鄰近的數行柱位置中的鄰近柱位置之間可具有列偏差391。
如圖3A中所示，佈局圖案在第一方向上在一列柱位置中的鄰近柱位置之間可具有行間距（380）。佈局圖案在第一方向上在鄰近的數列柱位置中的鄰近柱位置之間可具有行偏差381。
圖3B說明圖3A中所示結構的垂直剖視圖，所述垂直剖視圖是跨越孔洞351及孔洞352在線A-A’處截取。線A-A’定向於與第一方向正交的第二方向（Y方向）上。如圖3B的實例中所示，孔洞（例如351、352）穿過犧牲層211至犧牲層216的堆疊而形成。
圖4A及圖4B說明製程流程中在孔洞（例如，圖3A及圖3B所示的351、352）陣列中形成柱的陣列之後的階段。柱的陣列安置成穿過堆疊。柱中的每一者可包括多個串聯連接的記憶胞。 所述記憶胞在柱位置的佈局圖案中位於柱與導電層之間的交叉點處。參考圖3A進一步闡述佈局圖案。陣列中的柱在第一方向（X方向）上排列成一組柱列。圖4A說明在製程中的此階段處結構的俯視圖。
如圖4A中所示，包括電荷儲存結構421及著陸接墊451的第一柱以及包括電荷儲存結構422及著陸接墊452的第二柱沿著線A-A’在一行柱中的柱位置處安置於圖3A中所示的孔洞351及孔洞352中。線A-A’定向成在與第一方向正交的第二方向（Y方向）上。
圖4B說明所述結構的在圖4A中所示線A-A’處截取的垂直剖視圖。所述製程可包括在孔洞（351及352）中形成導電插塞（411及412）。所述導電插塞可垂直地安置於柱的陣列中的柱與基底201上的源極線導體202之間。導電插塞可具有位於所述多個中間犧牲層（212至215）之下且位於下部犧牲層（211）上方的頂表面。在一個實施例中，導電插塞可以是藉由自基底磊晶生長而形成的晶體半導體插塞，且基底201上的矽P型井可用作源極線導體202。導電插塞（例如411）可將源極線導體202連接至孔洞（例如351）中的垂直通道結構（例如431）。
所述製程可包括在孔洞（351、352）的側壁之上形成電荷儲存結構（421、422）。電荷儲存結構可包括快閃記憶體技術常用的多層介電電荷捕獲結構，如氧化物-氮化物-氧化物（oxide-nitride-oxide，ONO）；氧化物-氮化物-氧化物-氮化物-氧化物（oxide-nitride-oxide-nitride-oxide，ONONO）；氧化物-氮化物-氧化物-氮化物-氧化物-氮化物-氧化物（oxide-nitride-oxide-nitride-oxide-nitride-oxide，ONONONO）；矽-氧化物-氮化物-氧化物-矽（silicon-oxide-nitride-oxide-silicon，SONOS）；能帶間隙工程矽-氧化物-氮化物-氧化物-矽（bandgap engineered silicon-oxide-nitride-oxide-silicon，BE-SONOS）；氮化鉭、氧化鋁、氮化矽、氧化矽、矽（tantalum nitride, aluminum oxide, silicon nitride, silicon oxide, silicon，TANOS）；以及金屬-高k值能帶間隙工程矽-氧化物-氮化物-氧化物-矽（metal-high-k bandgap-engineered silicon-oxide-nitride-oxide-silicon，MA BE-SONOS）；或其他電荷捕獲層或者該些層的組合。
所述製程可包括在電荷儲存結構之上且在導電插塞（411、412）的頂表面之上形成垂直通道結構（431、432）。所述垂直通道結構可包括一個或多個多晶矽膜。所述製程可包括使用諸如二氧化矽等絕緣填充物441來填充孔洞的填充步驟。所述製程可在絕緣填充物中留下空隙442。
在填充步驟之後，可應用回蝕（etch back）步驟以在垂直通道結構（431、432）的頂表面之上形成凹口，且暴露出垂直通道結構的頂表面。可在孔洞（例如351、352）中的垂直通道結構上形成著陸接墊（451、452）且使所述著陸接墊與垂直通道結構接觸。所述著陸接墊可密封凹口。可對著陸接墊應用平坦化步驟（諸如，化學機械研磨），且可在著陸接墊之上形成絕緣層460。
圖5A、圖5B及圖5C說明製程流程中在圖4A及圖4B中所示的一組柱列之上形成罩幕之後的階段。圖5A說明罩幕500，罩幕500包括不透光的罩幕區域（511、513、515、517）及允許光照射穿過的開放區域（512、514、516）。所述罩幕可包含光阻材料，諸如包含非晶碳的先進圖案化膜（Advanced Patterning Film，APF）、或三層式APF/含矽的硬罩幕底部（Silicon Containing Hardmask Bottom，SHB）/APF。
所述罩幕區域安置於絕緣層460（圖5B）之上，絕緣層460位於所述一組柱列中的相應柱列子組之上。為示出罩幕區域及開放區域相對於安置於罩幕區域下方及絕緣層460下方的所述組中的柱列的佈局，圖5A中對所述柱列加以說明。柱列子組可包括兩個或更多個柱列，且安置於兩個鄰近的開放區域之間。開放區域在第一方向（X方向）上延伸，且安置於所述一組柱列中的特定一列柱之上、兩個鄰近的柱列子組之間。上面安置有開放區域的特定一列柱未位於上面安置有罩幕區域的柱列子組中。
圖5B說明圖5A中所示結構的沿著圖5A中所示線A-A’截取的垂直橫截面，所述垂直橫截面包括罩幕中的對齊於特定一列柱之上的開放區域。罩幕中位於罩幕區域511與罩幕區域513之間的開放區域512對齊於所述一組柱列中的特定一列柱之上。所述特定一列柱包括第一柱，所述第一柱包括電荷儲存結構422、垂直通道結構432及著陸接墊452。罩幕中的罩幕區域511安置於第二柱之上，所述第二柱包括電荷儲存結構421、垂直通道結構431及著陸接墊451。
圖5C說明圖5A中所示結構的沿著圖5A中所示線B-B’截取的垂直橫截面，所述垂直橫截面包括罩幕中位於一行柱中的兩個鄰近的柱之間且未位於所述兩個鄰近的柱之上的開放區域。罩幕中位於罩幕區域513與罩幕區域515之間的開放區域514安置於沿著線B-B’的一行柱中的兩個鄰近的柱之間且未安置於所述兩個鄰近的柱之上。罩幕區域513及罩幕區域515可分別安置於第一柱及第二柱之上。一行中的兩個鄰近的柱可包括第一柱及第二柱。所述第一柱可包括電荷儲存結構424、垂直通道結構434、著陸接墊454及導電插塞414。所述第二柱可包括電荷儲存結構425、垂直通道結構435及著陸接墊455以及導電插塞415。
圖6A及圖6B說明製程流程中在使用參考圖5A、圖5B及圖5C所述的罩幕500穿過特定一列柱中的柱蝕刻出縫隙之後的階段。圖6A說明所述結構的在穿過特定一列柱中的柱蝕刻出縫隙612之後的垂直橫截面，所述垂直橫截面是沿著圖5A中所示線A-A’截取。此蝕刻步驟可使用參考圖5B所述的罩幕。可通過圖5B中所示的開放區域512蝕刻出縫隙612，直至蝕刻至源極線導體202。
如圖6A的實例中所示，所述蝕刻步驟可包括穿過特定一列柱中的柱中的元件進行蝕刻，所述元件包括：安置於罩幕500下方的絕緣層460、安置於絕緣層460下方的著陸接墊452（圖5B）、電荷儲存結構422（圖5B）、垂直通道結構432（圖5B）、絕緣填充物441及導電插塞412（圖5B）。
在一個實施例中，蝕刻步驟可留下特定一列柱中的柱的殘餘物。柱的殘餘物可包括著陸接墊452的殘餘物452R、電荷儲存結構422的殘餘物422R、垂直通道結構432的殘餘物432R、絕緣填充物441的殘餘物441R及導電插塞412的殘餘物412R。在替代性實施例中，此蝕刻步驟可移除特定一列柱中的所有柱，然後在製程中的稍後階段處可在特定一列柱的「柱位置」處形成源極線（例如，圖9C所示的912），且將不存在柱的殘餘物。
圖6B說明所述結構的在穿過安置於罩幕500下方的絕緣層460且穿過犧牲層（211至216）堆疊蝕刻出縫隙614之後的垂直橫截面，所述垂直橫截面是沿著圖5A中所示線B-B’截取。此蝕刻步驟可使用參考圖5C所述的罩幕。可通過圖5C中所示的開放區域514蝕刻出縫隙614，直至蝕刻至源極線導體202。
如圖6B的實例中所示，縫隙614安置於沿著線B-B’的一行柱中的兩個鄰近的柱之間。一行中的兩個鄰近的柱可包括：第一柱，包括電荷儲存結構424、垂直通道結構434及著陸接墊454；以及第二柱，包括電荷儲存結構425、垂直通道結構435及著陸接墊455。
圖7A及圖7B說明製程流程中在經由縫隙（圖7A所示的612、圖7B所示的614）移除堆疊中的犧牲層（圖6A及圖6B所示的211至216）以在絕緣層（205、203）之間形成水平開口711至716之後的階段。水平開口可包括分別與上部犧牲層（圖6A及圖6B所示的216）、多個中間犧牲層（圖6A及圖B所示的212至215）以及下部犧牲層（圖6A及圖6B所示的211）對應的頂部開口層中的水平開口716、多個中間開口層的水平開口712至715以及底部開口層的水平開口711。
圖7A說明所述結構的在移除犧牲層（圖6A所示的211至216）之後的垂直橫截面，所述垂直橫截面是沿著圖5A中所示線A-A’截取。圖7B說明所述結構的在移除犧牲層（圖6B所示的211至216）之後的垂直橫截面，所述垂直橫截面是沿著圖5A中所示線B-B’截取。
製程中的此階段留下黏附至電荷儲存結構421的絕緣層（205），其中水平開口711至716位於絕緣層之間。可藉由使用磷酸（H 3PO 4）作為蝕刻劑的蝕刻製程來移除所述多個犧牲層。磷酸（H 3PO 4）對犧牲層中所使用的氮化矽材料且對絕緣層中所使用的氧化物材料具有高蝕刻選擇性。
舉例而言，頂部開口層中的水平開口716可用於形成串選擇線（string select line，SSL），所述多個中間開口層中的水平開口可用於形成字元線（word line，WL），且底部開口層中的水平開口711可用於形成地選擇線（ground select line，GSL）。
圖8A及圖8B說明製程流程中在經由縫隙（圖7A所示的612、圖7B所示的614）在水平開口中形成導電材料以形成導電層（811至816）或導電條帶堆疊之後的階段。圖8A說明所述結構的在導電材料形成於水平開口中之後的垂直橫截面，所述垂直橫截面是沿著圖5A中所示線A-A’截取。圖8B說明所述結構的在導電材料形成於水平開口中之後的垂直橫截面，所述垂直橫截面是沿著圖5A中所示線B-B’截取。
導電材料可以是N+或P+多晶矽材料、或者根據與電荷儲存結構的相容性而選擇的其他導電材料。其他實施例可包含金屬、金屬氮化物、其他金屬化合物、或金屬與金屬化合物的組合，諸如鉑、氮化鉭、金屬矽化物、鋁、或其他金屬、或金屬化合物閘極材料（例如，由Ti、TiN、Ta、Ru、Ir、RuO 2、IrO 2、W、WN形成）等等。對於一些應用而言，較佳地使用功函數高於4 eV、較佳地高於4.5 eV的材料。
沉積製程可在水平開口之外留下多餘的導電材料。此階段可包括經由縫隙移除在水平開口之外的多餘導電材料，以垂直地分隔開導電條帶堆疊中的鄰近的導電條帶中的導電材料。
所述製程流程可更包括形成高k值材料（例如AlOx、HfOx、ZrOx）層，從而用作電荷儲存結構（例如421）與堆疊中的導電層（811至816）之間的阻擋層。舉例而言，可先在水平開口（例如711至716）中形成高k值材料層，再在所述水平開口中沉積導電材料。
圖9A、圖9B、圖9C及圖9D說明製程流程中在縫隙中形成絕緣間隔件並使用導電材料在所述絕緣間隔件之上填充所述縫隙以形成源極線之後的階段。圖9A說明所述結構的在圖9C及圖9D中所示的導電層的堆疊中的上部導電層816處截取的水平橫截面。第一源極線912安置成垂直地穿過所述一組柱列中的特定一列柱中的柱。第二源極線914及第三源極線916分別安置成垂直地穿過所述一組柱列中的特定第二列柱中的柱及特定第三列柱中的柱。所述一組柱列包括若干柱列子組（911、913、915及917），所述柱列子組包括在與第一方向（X方向）正交的第二方向（Y方向）上安置於第一源極線與第二源極線之間的多個部件。舉例而言，柱列子組913在第二方向（Y方向）上安置於第一源極線912與第二源極線914之間。類似地，另一柱列子組915在第二方向（Y方向）上安置於兩個源極線914與916之間。安置於第一源極線912與第二源極線914之間的柱列子組中的柱穿透過堆疊中的導電層（例如816）且被所述導電層環繞。參考圖9B、圖9C及圖9D進一步闡述形成於縫隙中的絕緣間隔件。
圖9B參考圖9A中的區域950的放大視圖說明源極線的寬度。如圖9B中所示，柱在第二方向上具有第一寬度941，且源極線912在第二方向上具有第二寬度942，第二寬度942較第一寬度窄。由於是穿過特定一列柱中的柱蝕刻出縫隙，因此安置源極線912時所穿過的特定一列柱中可存在柱的殘餘物（911R、913R）。絕緣間隔件912S可將殘餘物（911R、913R）與源極線912分隔開。絕緣間隔件912S可具有第三寬度943。在一個實施例中，柱的第一寬度941可大於源極線的第二寬度942加上絕緣間隔件的第三寬度943的兩倍的和。舉例而言，柱的第一寬度941可為130奈米（nanometer，nm），源極線的第二寬度942可為30奈米，且絕緣間隔件的第三寬度943可為30奈米。
圖9C說明所述結構的在縫隙612中形成絕緣間隔件912S並使用導電材料在絕緣間隔件912S之上填充縫隙612以在縫隙612中形成源極線912之後的垂直橫截面，所述垂直橫截面是沿著圖9A中所示線A-A’截取。源極線導體（圖9C所示202）安置於第一源極線912、第二源極線914（圖9A）及柱列子組（圖9A所示的913）下方，且電性連接至第一源極線912、第二源極線914及柱列子組，所述柱列子組安置於第一源極線與第二源極線之間。圖9D說明所述結構的在縫隙614中形成絕緣間隔件914S並使用導電材料在絕緣間隔件914S之上填充縫隙614以在縫隙614中形成源極線914之後的垂直橫截面，所述垂直橫截面是沿著圖9A中所示線B-B’截取。
圖10在替代性實施例中說明製程流程中在兩個鄰近的柱列的柱位置處穿過柱形成源極線之後的階段。圖10說明所述結構的在圖9C及圖9D中所示導電層的堆疊中的上部導電層816處截取的水平橫截面。在此實施例中，可在兩個鄰近的柱列的柱位置處穿過柱蝕刻出縫隙，可在所述縫隙中形成絕緣間隔件（1012S、1014S、1016S），且可使用導電材料在所述絕緣間隔件之上填充所述縫隙以形成源極線（1012、1014、1016）。
第一源極線1012安置成垂直地穿過所述一組柱列中的特定一列柱中的柱。第二源極線1014及第三源極線1016分別安置成垂直地穿過所述一組柱列中的特定第二列柱及特定第三列柱中的柱。所述一組柱列包括柱列子組（1011、1013、1015）。每一柱列子組在第二方向（Y方向）上安置於第一源極線與第二源極線之間。舉例而言，柱列子組1013在第二方向（Y方向）上安置於兩個源極線1012與1014之間。類似地，另一柱列子組1015在第二方向（Y方向）上安置於兩個源極線1014與1016之間。
由於是穿過兩個鄰近的柱列中的柱蝕刻出縫隙，因此安置源極線1012時所穿過的兩個鄰近的柱列的柱位置處可存在柱的殘餘物（1011R、1013R）。絕緣間隔件（1012S）可將殘餘物（1011R、1013R）及導電層（816）與源極線（1012）分隔開。
圖11在第二替代性實施例中說明製程流程中在穿過三個鄰近的柱列中的柱形成源極線之後的階段。圖11說明所述結構的在圖9C及圖9D中所示導電層的堆疊中的上部導電層816處截取的水平橫截面。在此實施例中，可穿過三個鄰近的柱列中的柱蝕刻出縫隙，可在縫隙中形成絕緣間隔件（1112S、1114S、1116S），且可使用導電材料在所述絕緣間隔件之上填充所述縫隙以形成源極線（1112、1114、1116）。
第一源極線1112安置成垂直地穿過所述一組柱列中的特定一列柱中的柱。第二源極線1114及第三源極線1116分別安置成垂直地穿過所述一組柱列中的特定第二列柱中的柱及特定第三列柱中的柱。所述一組柱列包括若干柱列子組（1111、1113、1115）。每一柱列子組在第二方向（Y方向）上安置於第一源極線與第二源極線之間。舉例而言，柱列子組1113在第二方向（Y方向）上安置於兩個源極線1112與1114之間。類似地，另一柱列子組1115在第二方向（Y方向）上安置於兩個源極線1114與1116之間。
由於是穿過兩個鄰近的柱列中的柱蝕刻出縫隙，因此可存在兩個鄰近的柱列中的柱的殘餘物（1111R、1113R），且絕緣間隔件（1112S）可將殘餘物（1111R、1113R）及導電層（例如816）與源極線（1112）分隔開。
圖12是說明製造本文中所述的記憶體裝置的製程的示例性流程圖。在步驟1210處，可在基底上形成導電層的堆疊，其中層中的每一者被定向成與基底平行。此步驟可包括形成在基底上被絕緣層分隔開的犧牲層的堆疊，如參考圖2所述；且稍後使用導電材料來替換所述犧牲層以形成導電層的堆疊，如參考圖7A、圖7B、圖8A及圖8B所述。
在步驟1220處，可在基底上形成柱的陣列，其中陣列中的柱安置成穿過所述堆疊。柱中的每一者可包括多個串聯連接的記憶胞，所述多個串聯連接的記憶胞在柱位置的佈局圖案中位於柱與導電層的交叉點處。所述陣列中的柱排列成在第一方向上延伸的一組柱列。參考圖4A及圖4B進一步闡述柱的陣列的形成。
佈局圖案可於在第二方向（Y方向）上延伸的一行柱位置中的柱位置之間具有列間距（圖3A所示的390），所述第二方向與所述第一方向正交。列間距對於所述行中的柱位置而言可以是固定的，所述行包括安置源極線時所穿過的特定列中的至少一柱位置以及所述行中位於第一源極線與第二源極線之間的所有柱位置。佈局圖案可在第二方向上在鄰近的數行柱位置中的鄰近柱位置之間具有列偏差（圖3A所示的391）。
佈局圖案可在第一方向（X方向）上在一列柱位置中的鄰近柱位置之間具有行間距（圖3A所示的380）。佈局圖案在第一方向上在鄰近的數列柱位置中的鄰近柱位置之間可具有行偏差（圖3A所示的381）。參考圖3A進一步闡述所述佈局圖案。
在步驟1230處，可垂直地穿過所述一組柱列中的特定一列柱中的柱形成源極線。柱在第二方向上可具有第一寬度，且源極線在第二方向上可具有第二寬度，所述第二寬度較所述第一寬度窄。形成源極線可包括：穿過特定一列柱中的柱蝕刻出縫隙，在所述縫隙中形成絕緣間隔件，以及使用導電材料在所述縫隙中的所述絕緣間隔件之上填充所述縫隙。蝕刻出縫隙可在特定一列柱的柱位置處留下柱的殘餘物，絕緣間隔件將殘餘物與源極線分隔開。
第二源極線可形成為垂直地穿過所述一組柱列中的特定第二列柱中的柱。所述一組柱列可包括在第二方向上安置於第一源極線與第二源極線之間的柱列子組。參考圖5A、圖5B、圖5C、圖6A、圖6B、圖9A、圖9B、圖9C及圖9D進一步闡述源極線的形成。
所述製程可進一步包括形成垂直地安置於柱的陣列中的垂直通道結構與基底之間的導電插塞。蝕刻出縫隙可包括對垂直地安置於特定一列柱中的柱的垂直通道結構與源極線導體之間的導電插塞進行蝕刻並穿過所述導電插塞，留下安置源極線時所穿過的特定一列柱的柱位置處的導電插塞的殘餘物。絕緣間隔件可將導電插塞的殘餘物與源極線分隔開，如參考圖9C所述。
圖13是根據本發明技術的積體電路記憶體裝置的方塊圖。在圖13中所示的實例中，積體電路1300或積體電路記憶體裝置包括三維（three dimensional，3D）垂直通道（vertical channel，VC）記憶體陣列1360。記憶體陣列1360包括位於基底上的導電層的堆疊以及穿過所述堆疊的柱的陣列。在示例性實施例中，柱中的每一者包括多個串聯連接的記憶胞，所述多個串聯連接的記憶胞在柱位置的佈局圖案中位於柱與導電層之間的交叉點處。陣列中的柱排列成在第一方向上延伸的一組柱列。
所述佈局圖案可於在第二方向（Y方向）上延伸的一行柱位置中的柱位置之間具有列間距（圖3A所示的390），所述第一方向與所述第一方向正交。列間距對於行中的柱位置而言可以是固定的，所述位置包括安置源極線時所穿過的特定列中的至少一柱位置以及所述行中在第一源極線與第二源極線之間的所有柱位置。所述佈局圖案在第二方向上在鄰近的數行柱位置中的鄰近柱位置之間可具有列偏差（圖3A所示的391）。
所述佈局圖案在第一方向（X方向）上在一列柱位置中的鄰近柱位置之間可具有行間距（圖3A所示的380）。所述佈局圖案在第一方向上在鄰近的數列柱位置中的鄰近柱位置之間可具有行偏差（圖3A所示的381）。
第一源極線安置成垂直地穿過所述一組柱列中的特定一列柱中的柱。第二源極線安置成垂直地穿過所述一組柱列中的特定第二列柱中的柱，其中所述一組柱列包括在第二方向上安置於第一源極線與第二源極線之間的柱列子組。在一個實施例中，柱在第二方向上具有第一寬度，且源極線在第二方向上具有第二寬度，所述第二寬度較所述第一寬度窄。
柱的殘餘物可位於安置源極線時所穿過的特定一列柱的柱位置處。絕緣間隔件可將殘餘物與源極線分隔開。
列解碼器1350耦合至多條線1355，所述多條線1355包括串選擇線SSL、字元線WL及地選擇線GSL且沿著記憶體陣列1360中的列排列。行解碼器1363耦合至多條位元線1364，所述多條位元線1364沿著記憶體陣列1360中的行排列以自記憶體陣列1360中的記憶胞讀取資料並將所述資料程式化。將位址（address）經由匯流排1365供應至行解碼器1363及列解碼器1361。在此實例中，區塊1366中的感測放大器及資料輸入結構經由資料匯流排1367耦合至行解碼器1363。將資料經由來自積體電路1300上的輸入/輸出埠的資料輸入線1371或在積體電路1300內部或外部的其他資料源供應至區塊1366中的資料輸入結構。在所說明的實施例中，所述積體電路上包括其他電路系統（other circuitry）1374，諸如一般用途處理器或特殊用途應用電路系統、或者提供由可程式化電阻胞陣列支援的系統晶片功能性的模組的組合。將資料經由資料輸出線1372自區塊1366中的感測放大器供應至積體電路1300上的輸入/輸出埠，或供應至在積體電路1300內部或外部的其他資料目的地。
在此實例中使用偏壓排列狀態機實施的控制器1369控制由區塊1368中的一個或多個電壓供應器產生或提供的偏壓排列供應電壓（諸如，讀取電壓、驗證電壓、程式化電壓及抹除電壓）的施加。控制器1369可被配置成對記憶體陣列1360中的記憶胞執行程式運算。
可使用此項技術中已知的特殊用途邏輯電路系統來實施所述控制器。在替代實施例中，所述控制器包括一般用途處理器，所述一般用途處理器可實施於同一積體電路上，執行電腦程式以控制裝置的操作。在其他實施例中，可利用特殊用途邏輯電路系統與一般用途處理器的組合來實施控制器。
雖然參考上文詳述的較佳實施例及實例揭露了本發明，但應理解該些實例旨在進行說明而非加以限制。預期熟習此項技術者將容易想到一些潤飾及組合，該些潤飾及組合將在本發明的精神及以下申請專利範圍的範疇內。
100:三維垂直通道反及記憶體裝置 100D:側壁 111R、112R、121R、122R、131R、132R、141R、142R、151R、152R、412R、422R、432R、441R、452R、911R、913R、1011R、1013R、1111R、1113R:殘餘物 112、113:記憶胞 151:柱 201:基底 202:源極線導體 203:絕緣層 205、460:絕緣層 211、212、213、214、215、216:犧牲層 220:硬罩幕 302、303、304、305、306:柱位置 351、352:孔洞 380:行間距 381:行偏差 390:列間距 391:列偏差 411、412、414、415:導電插塞 421、422、424、425:電荷儲存結構 431、432、434、435:垂直通道結構 441:絕緣填充物 442:空隙 451、452、454、455:著陸接墊 500:罩幕 511、513、515、517:罩幕區域 512、514、516:開放區域 612、614:縫隙 711、712、713、714、715、716:水平開口 811、812、813、814、815、816:導電層 911、913、915:柱列子組 912、914、916、1012、1014、1016、1112、1114、1116:源極線 912S、914S、1012S、1014S、1016S、1112S、1114S、1116S:絕緣間隔件 941:第一寬度 942:第二寬度 943:第三寬度 950:區域 1011、1013、1015、1111、1113、1115:柱列子組 1210、1220、1230:步驟 1300:積體電路 1350:列解碼器 1355、A-A’、B-B’、C-C’:線 1360:記憶體陣列 1363:行解碼器 1364:位元線 1365:匯流排 1366、1368:區塊 1367:資料匯流排 1369:控制器 1371:資料輸入線 1372:資料輸出線 1374:其他電路系統 X、Y、Z:方向
圖1A、圖1B、圖1C及圖1D說明三維垂直通道反及（three-dimensional vertical channel NAND，3D VC NAND）記憶體裝置。 圖2說明製程流程中在基底上形成被絕緣層分隔開的犧牲層堆疊之後的階段。 圖3A及圖3B說明製程流程中在穿過所述堆疊形成孔洞陣列之後的階段。 圖4A及圖4B說明製程流程中在孔洞陣列中形成柱的陣列之後的階段。 圖5A、圖5B及圖5C說明製程流程中在圖4A及圖4B中所示的一組柱列之上形成罩幕之後的階段。 圖6A及圖6B說明製程流程中在特定一列柱的柱位置處穿過柱蝕刻出縫隙之後的階段。 圖7A及圖7B說明製程流程中經由所述縫隙移除堆疊中的犧牲層以在絕緣層之間形成水平開口之後的階段。 圖8A及圖8B說明製程流程中在經由所述縫隙在水平開口中形成導電材料以形成導電條帶堆疊之後的階段。 圖9A、圖9B、圖9C及圖9D說明製程流程中在縫隙中形成絕緣間隔件並使用導電材料在絕緣間隔件之上填充所述縫隙以形成源極線之後的階段。 圖10在替代性實施例中說明製程流程中在兩個鄰近的柱列的柱位置處穿過柱形成源極線之後的階段。 圖11在第二替代性實施例中說明製程流程中在三個鄰近的柱列的柱位置處穿過柱形成源極線之後的階段。 圖12是說明製造本文中所述的記憶體裝置的製程的示例性流程圖。 圖13是根據本發明技術的積體電路記憶體的方塊圖。
100:三維垂直通道反及記憶體裝置
151:柱
612:縫隙
816:導電層
911、913、915:柱列子組
912、916:源極線
914:第一寬度
950:區域
A-A’、C-C’:線
X、Y:方向

Claims (12)

  1. 一種記憶體裝置，包括：導電層的堆疊；柱的陣列，穿過所述堆疊，所述柱中的每一者包括多個串聯連接的記憶胞，所述多個串聯連接的記憶胞在柱位置的佈局圖案中位於所述柱與所述導電層之間的交叉點處，所述陣列中的所述柱排列成在第一方向上的延伸的一組柱列；第一源極線，安置成垂直地穿過所述一組柱列中的特定第一列柱中的所述柱；第二源極線，安置成垂直地穿過所述一組柱列中的特定第二列柱中的所述柱，其中所述一組柱列包括柱列子組，所述柱列子組包括安置於所述第一源極線與所述第二源極線之間的多個部件，且所述柱列子組包含至少兩列柱；以及源極線導體，安置於所述第一源極線、所述第二源極線及安置於所述第一源極線與所述第二源極線之間的所述柱列子組下方，且電性連接至所述第一源極線、所述第二源極線及所述柱列子組。
  2. 如申請專利範圍第1項所述的記憶體裝置，其中所述佈局圖案於在第二方向上延伸的一行柱位置中的柱位置之間具有列間距，所述第二方向與所述第一方向正交，所述列間距對於所述一行柱位置中的所述柱位置而言是固定的，所述一行柱位置中的所述柱位置包括安置所述第一源極線時所穿過的所述特定第一列柱中的至少一柱位置以及所述一行柱位置中的在所述第一源極線與所述第二源極線之間的所有柱位置。
  3. 如申請專利範圍第1項所述的記憶體裝置，其中所述柱列子組中的所述柱穿透過所述堆疊中的所述導電層且被所述導電層環繞。
  4. 如申請專利範圍第3項所述的記憶體裝置，其中所述導電層的所述堆疊包括：一個或多個上層，被配置為串選擇閘極，所述串選擇閘極包括用於所述柱列子組的一個串選擇閘極；以及位於所述一個或多個上層之下的多個層，被配置為字元線。
  5. 如申請專利範圍第1項所述的記憶體裝置，包括：縫隙，具有延伸穿過所述堆疊中的所述導電層的側壁，所述側壁在安置所述第一源極線時所穿過的所述特定第一列柱的柱位置處包括所述柱的一系列殘餘物。
  6. 如申請專利範圍第1項所述的記憶體裝置，其中所述佈局圖案在第二方向上在鄰近的數行柱位置中的鄰近柱位置之間具有列偏差。
  7. 如申請專利範圍第1項所述的記憶體裝置，其中所述佈局圖案在所述第一方向上在一列柱位置中的鄰近柱位置之間具有行間距，且在所述第一方向上在鄰近的數列柱位置中的鄰近柱位置之間具有行偏差。
  8. 如申請專利範圍第1項所述的記憶體裝置，其中所述柱在第二方向上具有第一寬度，且所述第一源極線在所述第二方向上具有第二寬度，所述第二寬度較所述第一寬度窄。
  9. 如申請專利範圍第1項所述的記憶體裝置，包括：所述柱的殘餘物，位於安置所述第一源極線時所穿過的所述特定第一列柱的柱位置處；以及 絕緣間隔件，將所述殘餘物與所述第一源極線分隔開。
  10. 如申請專利範圍第1項所述的記憶體裝置，包括：導電插塞，垂直地安置於所述柱的所述陣列中的所述柱與所述源極線導體之間，且連接至所述柱及所述源極線導體；以及所述導電插塞的殘餘物，位於安置所述第一源極線時所穿過的所述特定第一列柱的柱位置處。
  11. 如申請專利範圍第1項所述的記憶體裝置，其中所述第一源極線安置成垂直地穿過至少兩個鄰近的柱列中的所述柱，所述至少兩個鄰近的柱列在包括所述特定第一列柱的所述一組柱列中。
  12. 如申請專利範圍第11項所述的記憶體裝置，包括：所述柱的殘餘物，位於安置所述第一源極線時所穿過的所述至少兩個鄰近的柱列的柱位置處；以及絕緣間隔件，將所述殘餘物與所述第一源極線分隔開。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230067455A1 (en) * 2021-08-30 2023-03-02 Taiwan Semiconductor Manufacturing Co., Ltd. Air gaps in memory array structures

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11037947B2 (en) 2019-04-15 2021-06-15 Macronix International Co., Ltd. Array of pillars located in a uniform pattern
CN110323181B (zh) * 2019-07-17 2021-08-24 武汉新芯集成电路制造有限公司 一种半导体器件的制造方法
US11600630B2 (en) * 2020-08-07 2023-03-07 Micron Technology, Inc. Integrated assemblies and methods of forming integrated assemblies
US11476276B2 (en) * 2020-11-24 2022-10-18 Macronix International Co., Ltd. Semiconductor device and method for fabricating the same
US11737276B2 (en) * 2021-05-27 2023-08-22 Tokyo Electron Limited Method of manufacturing semiconductor device and semiconductor device
US11849578B2 (en) * 2021-07-29 2023-12-19 Sandisk Technologies Llc Three-dimensional memory device with a columnar memory opening arrangement and method of making thereof

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201236110A (en) * 2011-02-17 2012-09-01 Macronix Int Co Ltd Three dimensional stacked AND-type flash memory and methods for manufacturing and operating the same
US20120273862A1 (en) * 2011-04-28 2012-11-01 Micron Technology, Inc. Semiconductor apparatus with multiple tiers, and methods
TW201519411A (zh) * 2013-11-07 2015-05-16 Macronix Int Co Ltd 半導體裝置及其製造方法
US20150340371A1 (en) * 2014-05-21 2015-11-26 Macronix International Co., Ltd. 3d independent double gate flash memory on bounded conductor layer
US20150340369A1 (en) * 2014-05-21 2015-11-26 Macronix International Co., Ltd. 3d independent double gate flash memory
TW201724472A (zh) * 2015-12-30 2017-07-01 旺宏電子股份有限公司 記憶體元件及其製作方法
TW201843811A (zh) * 2017-03-16 2018-12-16 日商東芝記憶體股份有限公司 半導體記憶體
TW201901936A (zh) * 2017-05-17 2019-01-01 旺宏電子股份有限公司 立體記憶體元件的製作方法及其結構

Family Cites Families (66)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6933556B2 (en) 2001-06-22 2005-08-23 Fujio Masuoka Semiconductor memory with gate at least partially located in recess defined in vertically oriented semiconductor layer
US6906940B1 (en) 2004-02-12 2005-06-14 Macronix International Co., Ltd. Plane decoding method and device for three dimensional memories
US7378702B2 (en) 2004-06-21 2008-05-27 Sang-Yun Lee Vertical memory device structures
US7315474B2 (en) 2005-01-03 2008-01-01 Macronix International Co., Ltd Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays
US7420242B2 (en) 2005-08-31 2008-09-02 Macronix International Co., Ltd. Stacked bit line dual word line nonvolatile memory
JP4822841B2 (ja) 2005-12-28 2011-11-24 株式会社東芝 半導体記憶装置及びその製造方法
JP5016832B2 (ja) 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP2008078404A (ja) 2006-09-21 2008-04-03 Toshiba Corp 半導体メモリ及びその製造方法
JP4945248B2 (ja) 2007-01-05 2012-06-06 株式会社東芝 メモリシステム、半導体記憶装置及びその駆動方法
JP5091491B2 (ja) 2007-01-23 2012-12-05 株式会社東芝 不揮発性半導体記憶装置
KR20090037690A (ko) 2007-10-12 2009-04-16 삼성전자주식회사 비휘발성 메모리 소자, 그 동작 방법 및 그 제조 방법
KR20090079694A (ko) 2008-01-18 2009-07-22 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
KR101477690B1 (ko) * 2008-04-03 2014-12-30 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
US7867831B2 (en) * 2008-05-28 2011-01-11 Hynix Semiconductor Inc. Manufacturing method of flash memory device comprising gate columns penetrating through a cell stack
JP2009295694A (ja) 2008-06-03 2009-12-17 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2010161132A (ja) 2009-01-07 2010-07-22 Toshiba Corp 不揮発性半導体記憶装置、及びその製造方法
JP5383241B2 (ja) 2009-02-16 2014-01-08 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
TWI433302B (zh) 2009-03-03 2014-04-01 Macronix Int Co Ltd 積體電路自對準三度空間記憶陣列及其製作方法
US8829646B2 (en) 2009-04-27 2014-09-09 Macronix International Co., Ltd. Integrated circuit 3D memory array and manufacturing method
US8541832B2 (en) 2009-07-23 2013-09-24 Samsung Electronics Co., Ltd. Integrated circuit memory devices having vertical transistor arrays therein and methods of forming same
US9536970B2 (en) * 2010-03-26 2017-01-03 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
US8890233B2 (en) 2010-07-06 2014-11-18 Macronix International Co., Ltd. 3D memory array with improved SSL and BL contact layout
JP5651415B2 (ja) 2010-09-21 2015-01-14 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
DE102011084603A1 (de) * 2010-10-25 2012-05-16 Samsung Electronics Co., Ltd. Dreidimensionales Halbleiterbauelement
KR101787041B1 (ko) 2010-11-17 2017-10-18 삼성전자주식회사 식각방지막이 구비된 반도체 소자 및 그 제조방법
US8432719B2 (en) * 2011-01-18 2013-04-30 Macronix International Co., Ltd. Three-dimensional stacked and-type flash memory structure and methods of manufacturing and operating the same hydride
US8363476B2 (en) 2011-01-19 2013-01-29 Macronix International Co., Ltd. Memory device, manufacturing method and operating method of the same
US8503213B2 (en) 2011-01-19 2013-08-06 Macronix International Co., Ltd. Memory architecture of 3D array with alternating memory string orientation and string select structures
KR101857681B1 (ko) * 2011-07-07 2018-05-14 삼성전자주식회사 3차원 반도체 기억 소자 및 그 제조방법
US8648438B2 (en) 2011-10-03 2014-02-11 International Business Machines Corporation Structure and method to form passive devices in ETSOI process flow
US8878278B2 (en) 2012-03-21 2014-11-04 Sandisk Technologies Inc. Compact three dimensional vertical NAND and method of making thereof
US9196315B2 (en) * 2012-11-19 2015-11-24 Macronix International Co., Ltd. Three dimensional gate structures with horizontal extensions
US9219073B2 (en) * 2014-01-17 2015-12-22 Macronix International Co., Ltd. Parallelogram cell design for high speed vertical channel 3D NAND memory
US9219074B2 (en) * 2014-01-17 2015-12-22 Macronix International Co., Ltd. Three-dimensional semiconductor device
US9502349B2 (en) 2014-01-17 2016-11-22 Macronix International Co., Ltd. Separated lower select line in 3D NAND architecture
US9437605B2 (en) 2012-12-24 2016-09-06 Macronix International Co., Ltd. 3D NAND array architecture
US8759899B1 (en) 2013-01-11 2014-06-24 Macronix International Co., Ltd. Integration of 3D stacked IC device with peripheral circuits
US9219070B2 (en) * 2013-02-05 2015-12-22 Micron Technology, Inc. 3-D memory arrays
US8853818B2 (en) 2013-02-20 2014-10-07 Macronix International Co., Ltd. 3D NAND flash memory
US8993429B2 (en) 2013-03-12 2015-03-31 Macronix International Co., Ltd. Interlayer conductor structure and method
JP6189705B2 (ja) 2013-10-10 2017-08-30 日本光電工業株式会社 センサ、および形状保持具
KR102128465B1 (ko) * 2014-01-03 2020-07-09 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자
US9698156B2 (en) 2015-03-03 2017-07-04 Macronix International Co., Ltd. Vertical thin-channel memory
US9373632B2 (en) 2014-01-17 2016-06-21 Macronix International Co., Ltd. Twisted array design for high speed vertical channel 3D NAND memory
US9679849B1 (en) 2014-01-17 2017-06-13 Macronix International Co., Ltd. 3D NAND array with sides having undulating shapes
JP2015149413A (ja) * 2014-02-06 2015-08-20 株式会社東芝 半導体記憶装置及びその製造方法
US9147468B1 (en) 2014-05-21 2015-09-29 Macronix International Co., Ltd. Multiple-bit-per-cell, independent double gate, vertical channel memory
US9391084B2 (en) 2014-06-19 2016-07-12 Macronix International Co., Ltd. Bandgap-engineered memory with multiple charge trapping layers storing charge
US9218874B1 (en) * 2014-08-11 2015-12-22 Sandisk Technologies Inc. Multi-pulse programming cycle of non-volatile memory for enhanced de-trapping
US9455267B2 (en) 2014-09-19 2016-09-27 Sandisk Technologies Llc Three dimensional NAND device having nonlinear control gate electrodes and method of making thereof
US9230984B1 (en) 2014-09-30 2016-01-05 Sandisk Technologies Inc Three dimensional memory device having comb-shaped source electrode and methods of making thereof
US9711522B2 (en) 2014-10-03 2017-07-18 Sandisk Technologies Llc Memory hole structure in three dimensional memory
JP2016092044A (ja) 2014-10-30 2016-05-23 株式会社東芝 半導体記憶装置の製造方法
US9362302B1 (en) * 2015-01-28 2016-06-07 Macronix International Co., Ltd. Source line formation in 3D vertical channel and memory
US9524980B2 (en) 2015-03-03 2016-12-20 Macronix International Co., Ltd. U-shaped vertical thin-channel memory
KR102408657B1 (ko) * 2015-07-23 2022-06-15 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102409748B1 (ko) * 2015-07-28 2022-06-17 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102428311B1 (ko) * 2015-08-06 2022-08-02 삼성전자주식회사 반도체 장치
CN108140643B (zh) 2015-11-20 2022-03-15 桑迪士克科技有限责任公司 用于埋入源极线的包含支撑基座结构的三维nand设备及制造其的方法
US9799670B2 (en) * 2015-11-20 2017-10-24 Sandisk Technologies Llc Three dimensional NAND device containing dielectric pillars for a buried source line and method of making thereof
IT201700019392A1 (it) * 2017-02-21 2018-08-21 Sabrina Barbato Dispositivo di memoria 3d
IT201700061469A1 (it) * 2017-06-06 2018-12-06 Sabrina Barbato Dispositivo di memoria 3d con stringhe di celle di memoria ad “u”
KR20180138403A (ko) * 2017-06-21 2018-12-31 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
JP2019192663A (ja) * 2018-04-18 2019-10-31 東芝メモリ株式会社 半導体メモリ
CN109300907B (zh) 2018-10-17 2021-02-12 长江存储科技有限责任公司 3d存储器件及其制造方法
US11037947B2 (en) 2019-04-15 2021-06-15 Macronix International Co., Ltd. Array of pillars located in a uniform pattern

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201236110A (en) * 2011-02-17 2012-09-01 Macronix Int Co Ltd Three dimensional stacked AND-type flash memory and methods for manufacturing and operating the same
US20120273862A1 (en) * 2011-04-28 2012-11-01 Micron Technology, Inc. Semiconductor apparatus with multiple tiers, and methods
US20150021609A1 (en) * 2011-04-28 2015-01-22 Micron Technology, Inc. Semiconductor apparatus with multiple tiers, and methods
US20170309641A1 (en) * 2011-04-28 2017-10-26 Micron Technology, Inc. Semiconductor apparatus with multiple tiers, and methods
TW201519411A (zh) * 2013-11-07 2015-05-16 Macronix Int Co Ltd 半導體裝置及其製造方法
US20150340371A1 (en) * 2014-05-21 2015-11-26 Macronix International Co., Ltd. 3d independent double gate flash memory on bounded conductor layer
US20150340369A1 (en) * 2014-05-21 2015-11-26 Macronix International Co., Ltd. 3d independent double gate flash memory
TW201724472A (zh) * 2015-12-30 2017-07-01 旺宏電子股份有限公司 記憶體元件及其製作方法
TW201843811A (zh) * 2017-03-16 2018-12-16 日商東芝記憶體股份有限公司 半導體記憶體
TW201901936A (zh) * 2017-05-17 2019-01-01 旺宏電子股份有限公司 立體記憶體元件的製作方法及其結構

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230067455A1 (en) * 2021-08-30 2023-03-02 Taiwan Semiconductor Manufacturing Co., Ltd. Air gaps in memory array structures
US11968838B2 (en) * 2021-08-30 2024-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Air gaps in memory array structures

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