TWI612617B - 半導體裝置的製造方法、基板處理裝置、程式及記錄媒體 - Google Patents

半導體裝置的製造方法、基板處理裝置、程式及記錄媒體 Download PDF

Info

Publication number
TWI612617B
TWI612617B TW105124473A TW105124473A TWI612617B TW I612617 B TWI612617 B TW I612617B TW 105124473 A TW105124473 A TW 105124473A TW 105124473 A TW105124473 A TW 105124473A TW I612617 B TWI612617 B TW I612617B
Authority
TW
Taiwan
Prior art keywords
film thickness
wiring layer
etching
film
outer peripheral
Prior art date
Application number
TW105124473A
Other languages
English (en)
Other versions
TW201743407A (zh
Inventor
Naofumi Ohashi
Kazuyuki Toyoda
Satoshi Shimamoto
Toshiyuki Kikuchi
Original Assignee
Hitachi Int Electric Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Int Electric Inc filed Critical Hitachi Int Electric Inc
Publication of TW201743407A publication Critical patent/TW201743407A/zh
Application granted granted Critical
Publication of TWI612617B publication Critical patent/TWI612617B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H01L22/26—Acting in response to an ongoing measurement without interruption of processing, e.g. endpoint detection, in-situ thickness measurement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76813—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving a partial via etch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32431—Constructional details of the reactor
    • H01J37/3244—Gas supply means
    • H01J37/32449—Gas control, e.g. control of the gas flow
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H01L21/67063—Apparatus for fluid treatment for etching
    • H01L21/67069—Apparatus for fluid treatment for etching for drying etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/764—Air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions

Abstract

本發明的課題是提供一種在形成有氣隙(air gap)的半導體裝置中可實現良好的良品率之技術。
為了解決上述課題，本發明提供一種具有下列工程的技術：接收形成有配線層的基板之中前述配線層的膜厚資訊之工程；將前述基板載置於處理室的內側所設的基板載置部之工程；及根據對應於前述配線層的膜厚資訊的蝕刻控制值來蝕刻前述配線層之工程，前述配線層係具有：第一層間絕緣膜、及形成於前述第一層間絕緣膜上，埋入有作為配線使用的複數的含銅膜之溝、及設於前述溝之間，將前述含銅膜間絕緣的配線間絕緣膜。

Description

半導體裝置的製造方法、基板處理裝置、程式及記錄媒體
本發明是有關半導體裝置的製造方法、基板處理裝置、程式及記錄媒體。
近年來，半導體裝置是有高集成化的傾向，隨之，配線間會被微細化。因此，在配線間，電容會變大，有引起訊號的傳播速度的降低等的問題。於是，被要求儘可能使配線間低介電常數化。
作為實現低介電常數化的方法之一，有在配線間設置空隙的氣隙構造被檢討。作為形成空隙的方法，例如有蝕刻配線間的方法。例如在專利文獻1中記載有氣隙的形成方法。
[先行技術文獻]
[專利文獻]
[專利文獻1]日本特開2006-334703
可是，在配線的一部分的構造中，因為電場會變強，所以擔心在該部分電容變大。因此，恐有良品率降低等之虞。
於是，本發明是以提供一種在形成有氣隙的半導體裝置中可實現良好的良品率之技術為目的。
為了解決上述課題，而提供一種具有下列工程的技術：接收形成有配線層的基板之中前述配線層的膜厚資訊之工程；將前述基板載置於處理室的內側所設的基板載置部之工程；及根據對應於前述配線層的膜厚資訊的蝕刻控制值來蝕刻前述配線層之工程，前述配線層係具有：第一層間絕緣膜、及形成於前述第一層間絕緣膜上，埋入有作為配線使用的複數的含銅膜之溝、及設於前述溝之間，將前述含銅膜間絕緣的配線間絕緣膜。
若根據本發明的技術，則能提供一種在形成 有氣隙的半導體裝置中可實現良好的良品率之技術。
200‧‧‧晶圓(基板)
201‧‧‧處理空間
202‧‧‧腔室
212‧‧‧基板載置台
圖1是說明一實施形態的半導體裝置的製造流程的說明圖。
圖2是一實施形態的晶圓的說明圖。
圖3是說明一實施形態的晶圓的處理狀態的說明圖。
圖4是說明一實施形態的研磨裝置的說明圖。
圖5是說明一實施形態的研磨裝置的說明圖。
圖6是說明一實施形態的研磨後的膜厚分布的說明圖。
圖7是說明一實施形態的晶圓的處理狀態的說明圖。
圖8是說明一實施形態的晶圓的處理狀態的說明圖。
圖9是說明一實施形態的晶圓的處理狀態的說明圖。
圖10是說明一實施形態的晶圓的處理狀態及其比較例的說明圖。
圖11是說明一實施形態的基板處理裝置的說明圖。
圖12是說明一實施形態的基板處理裝置的說明圖。
圖13是說明一實施形態的基板處理裝置的說明圖。
圖14是說明一實施形態的基板處理裝置的說明圖。
圖15是說明一實施形態的基板處理裝置的說明圖。
圖16是說明一實施形態的基板處理裝置的說明圖。
圖17是說明一實施形態的基板處理流程的說明圖。
圖18是說明一實施形態的晶圓的處理狀態的說明圖。
圖19是說明一實施形態的晶圓的處理狀態的說明圖。
圖20是說明一實施形態的基板處理裝置的說明圖。
(第一實施形態)
以下說明有關本發明的第一實施形態。
利用圖1來說明半導體裝置的製造工程的一工程。
(配線層形成工程S101)
說明有關配線層形成工程S101。
利用圖2來說明有關配線層形成工程S101。圖2是說明形成於半導體晶圓200的配線層2006的圖。配線層2006是形成於第一層間絕緣膜2001上。在比第一層間絕緣膜2001還下方存在有未圖示的電極層，在電極層設有閘極電極、陽極等的構成。
絕緣膜2001是例如多孔狀的含碳矽膜(SiOC膜)。在絕緣膜2001上形成有配線間絕緣膜2002。配線間絕緣膜2002是例如以SiOC膜所形成。
在配線間絕緣膜2002設有複數的溝2003，在 溝2003的表面形成有屏障膜2004。屏障膜2004是例如氮化鉭膜(TaN膜)。
在屏障膜2004上藉由濺射等形成有含銅膜2005。含銅膜2005是之後作為配線使用。可是由基板面內均一性的觀點來看，需要使各配線的電阻值等形成相等，為此需要使溝2003內充填。於是在形成含銅膜2005時，以含銅膜2005能夠從溝2003的上端溢出的方式形成。
另外，在本實施形態中，將溝2003內的含銅膜2005稱為含銅膜2005a，將從溝2003的上端溢出的部分稱為含銅膜2005b。含銅膜2005是例如以銅所構成。
(含銅膜研磨工程S102)
被形成的含銅膜2005是在配線層2006上被物理性地連接，成為被電氣性連接的狀態。於是為了將鄰接的含銅膜2005a絕緣，而以研磨裝置來研磨配線層2006上。具體而言，研磨含銅膜2005b。
為了將鄰接的含銅膜2005a確實地絕緣，而研磨至比配線間絕緣膜2002的上端更低的位置，如圖3所記載般，除去配線層2006上的含銅膜2005b。
在此，利用圖4、圖5來說明有關研磨裝置400。
在圖4中，401是研磨盤，402是研磨晶圓200的研磨布。研磨盤401是被連接至未圖示的旋轉機構，研磨晶 圓200時，被旋轉於箭號406方向。
403是研磨頭，在研磨頭403的上面連接軸404。軸404是被連接至未圖示的旋轉機構．上下驅動機構。在研磨晶圓200的期間，被旋轉於箭號407方向。
405是供給研磨液(slurry)(研磨劑)的供給管。在研磨晶圓200的期間，從供給管405往研磨布402供給研磨液。
接著，利用圖5來說明研磨頭403及其周邊構造的詳細。圖5是以研磨頭403的剖面圖為中心，說明其周邊構造的說明圖。研磨頭403是具有頂環403a、扣環(retaining ring)403b、彈簧墊403c。研磨的期間，晶圓200的外側是藉由扣環403b來包圍，且藉由彈簧墊403c來推壓於研磨布402。在扣環403b中形成有用以從扣環403b的外側到內側通過研磨液的溝403d。溝403d是配合扣環403b的形狀，圓周狀設置複數個。構成經由溝403d來替換新鮮的研磨液及使用完畢的研磨液。
接著，說明本工程的動作。
一旦將晶圓200搬入至研磨頭403內，則從供給管405供給研磨液，且使研磨盤401及研磨頭403旋轉。研磨液是流入扣環403b內，研磨晶圓200的表面。藉由如此研磨，如圖3記載般，可除去含銅膜2005b。一旦研磨預定的時間，則搬出晶圓200。
可是，調查研磨後的配線層2006的晶圓面內的膜厚分布時，得知在晶圓200的面內，如圖3般，有配 線間絕緣膜2002的高度不一致的情況。若在晶圓面內作確認，則例如圖6般，晶圓200的外周面的膜厚相較於中央面，為薄的分布A，或晶圓200的外周面的膜厚相較於中央面，為厚的分布B。
一旦在膜厚分布有偏倚，則在後述的空隙形成工程106，會有能夠將空隙形成至所望的深度之處及無法將空隙形成至所望的深度之處存在的問題。在此所謂的空隙是之後作為氣隙使用的空隙該等的偏差會引起半導體裝置的良品率降低。
發明者之深入研究的結果，可知分別在分布A、分布B有原因。以下說明其原因。
分布A的原因是對於晶圓之研磨液的供給方法。如前述般，被供給至研磨布402的研磨液是經由扣環403b來從晶圓200的周圍供給。因此，在晶圓200的中央面，研磨晶圓外周面之後的研磨液會流入，另一方面，在晶圓外周面流入新鮮的研磨液。新鮮的研磨液，由於研磨效率高，因此晶圓200的外周面是比中央面更被研磨。基於以上的原因，可想像配線層2006的膜厚形成分布A般。
分布B的原因是扣環403b的摩耗。一旦在研磨裝置400研磨多量的晶圓，則被推壓於研磨布402的扣環403b的前端會摩耗，與溝403d或研磨布402的接觸面會變形。因此，有原本應被供給的研磨液未被供給至扣環403h的內周的情況。如此的情況，由於研磨液未被供給 至晶圓200的外周面，所以晶圓200的中央面會被研磨，形成外周面未被研磨的狀態。因此，可想像配線層2006的膜厚形成分布B。
(膜厚測定工程S103)
在本工程中，測定配線層2006的膜厚。測定是例如在既存的光學測定裝置進行，在此是以光所透過的配線間絕緣膜2002為對象進行。測定處是在基板面內至少二處，一處是晶圓200的中央面。另一處是晶圓200的外周面。在本實施形態中，將晶圓中央面的配線間絕緣膜2002稱為配線間絕緣膜2002a，將晶圓外周面的配線間絕緣膜2002稱為配線間絕緣膜2002b。
測定裝置是測定圖3的狀態的晶圓200，具體而言測定配線間絕緣膜2002a的高度Ha、及配線間絕緣膜2002b的高度Hb。另外，在此所謂的配線間絕緣膜的高度是意指從第一層間絕緣膜2001的上端到配線間絕緣膜2002的上端的寬度。
測定配線間絕緣膜的膜厚，且測定膜厚分布，測定裝置是將該等的資訊發送至上位裝置。
(擴散防止膜形成工程S104)
接著，利用圖7來說明有關擴散防止膜形成工程S104。在此是對於形成有圖3的配線層2006的狀態的晶圓200形成擴散防止膜2007。擴散防止膜2007是例如 SiON膜。擴散防止膜2007是具有絕緣性的性質及抑制擴散的性質。藉由形成擴散防止膜2007，可抑制含銅膜2005的成分往上層擴散。並且，當配線間顯著狹窄時，恐有經由被形成於配線層2006上的上層來鄰接的配線(含銅膜2005)彼此間導通之虞，但可藉由擴散防止膜2007來予以抑制。在本實施形態中，將晶圓中央面的擴散防止膜2007稱為擴散防止膜2007a，將晶圓外周面的擴散防止膜2007稱為擴散防止膜2007b。
(阻劑塗佈．曝光工程S105)
其次，說明有關阻劑塗佈．曝光工程S105。
在此，處理形成有圖7所記載的擴散防止膜2007的狀態的晶圓200。首先，在擴散防止膜2007上形成圖案化用的阻劑層2008。之後進行曝光處理，如圖8記載般，將阻劑層2008形成所望的圖案。在本實施形態中，將晶圓中央面的阻劑層2008稱為阻劑層2008a，將晶圓外周面的阻劑層2008稱為阻劑層2008b。
(空隙形成工程S106)
一旦將阻劑層2008形成所望的圖案，則進行蝕刻處理，如圖9記載般，蝕刻配線間絕緣膜2002的一部分，在含銅膜2005間形成空隙2009。例如，在相鄰的含銅膜2005之間形成空隙2009。空隙2009是之後作為氣隙而被構成。在本實施形態中，將晶圓中央面的空隙2009稱為 空隙2009a，將晶圓外周面的空隙2009稱為空隙2009b。形成空隙2009之後，除去阻劑2008。
在此，詳細說明有關本實施形態的空隙。
隨著近年來的微細化、高密度化，配線間的距離變窄。如此一來，在配線間會有電容器電容增加而發生訊號延遲的問題。此情況，以往同樣可思考在配線間充填低介電常數的絕緣物，但其有物理性的限度。為了予以迴避，而在配線間設置被稱為氣隙的空隙，降低介電常數。
可是，在氣隙構造中也有可能鄰接的配線導通。有關於此，利用本實施形態的圖10(A)及本實施形態的比較例的圖10(B)來說明。圖10是擴大形成有空隙之處的圖。在此，將一方的溝2003稱為溝2003a，且將鄰接的溝2003稱為溝2003b。而且，將溝2003a、溝2003b各自的底(亦稱為溝的下端)之中，隔著空隙2009而鄰接的部分稱為溝2003c。另外，溝2003c是以點線○所包圍之處。
圖10(A)、(B)各自的空隙2009是具有被溝2003所夾的空間之空間2010。在圖10(A)中更具有空間2011。空間2011是被設在比溝2003的底位置更下方的位置之空間。亦即，被設在比溝2003c更下方。空間2011是例如被設於配線間絕緣膜2001。
可是，如此在溝2003中充填含銅膜2003時，電場會集中於溝2003c。因此，像圖10(B)那樣的構成的情況，如點線箭號2012般，恐有電流經由層間絕緣 膜2001而洩漏之虞。如此一來，當配線間的距離縮短時，發生因洩漏電流而鄰接的配線彼此間導通的問題。
於是，發明者是如圖10(A)般設置空間2011。如此，在比溝2003c更下方也形成有空隙，因此可抑制如圖10(B)般因洩漏電流而鄰接的配線彼此間導通的問題。
(基板處理裝置)
其次，利用圖11~圖16來說明有關在空隙形成工程S106所使用的基板處理裝置100。在本實施形態中，基板處理裝置100是作為用以形成空隙2009的蝕刻裝置使用。在本實施形態中，基板處理裝置100是如圖11所示般，作為單片式基板處理裝置而被構成。
如圖11所示般，基板處理裝置100是具備處理容器202。處理容器202是例如橫剖面為圓形，構成為扁平的密閉容器。並且，處理容器202是例如藉由鋁(Al)或不鏽鋼(SUS)等的金屬材料或、石英所構成。在處理容器202內是形成有處理作為基板的矽晶圓等的晶圓200之處理空間(處理室)201、搬送空間203。處理容器202是以上部容器202a及下部容器202b所構成。在上部容器202a與下部容器202b之間是設有隔板204。將被上部處理容器202a所包圍的空間，比隔板204更上方的空間稱為處理空間，將予以構成的室稱為處理室201。將被下部容器202b所包圍的空間，比隔板更下方的空間稱為搬送空 間，將予以構成的室稱為搬送室203。隔板204是以絕緣體所構成，將後述的基板載置台212與下部容器202b絕緣。
在上部容器202a與下部容器202b之間是以絕緣體所構成，設有支撐上部容器202a的支撐部208。支撐部208是將上部容器202a與下部容器202b電性絕緣。
在下部容器202b的側面是設有與閘閥205鄰接的基板搬入出口206，晶圓200是經由基板搬入出口206來移動於與未圖示的搬送室之間。在下部容器202b的底部是設有複數個昇降銷207。
在處理室201內設有支撐晶圓200的基板載置部210。基板載置部210是具有：載置晶圓200的載置面211、及在表面持有載置面211的基板載置台212。在基板載置台212內設有後述的偏壓電極219。在基板載置台212中，昇降銷207所貫通的貫通孔214亦可分別設在與昇降銷207對應的位置。
基板載置台212是藉由軸217所支撐。軸217是貫通處理容器202的底部，更在處理容器202的外部連接至昇降機構218。使昇降機構218作動來令軸217及基板載置台212昇降，藉此構成可使被載置於基板載置面211上的晶圓200昇降。另外，軸217下端部的周圍是藉由波紋管219所覆蓋，處理室201內是被氣密地保持。
基板載置台212是在晶圓200的搬送時，以 基板載置面211能夠成為基板搬出入口206的位置(晶圓搬送位置)之方式下降，在晶圓200的處理時，如在圖11所示般，晶圓200會上昇至處理室201內的處理位置(晶圓處理位置)。
具體而言，使基板載置台212下降至晶圓搬送位置時，昇降銷207的上端部會從基板載置面211的上面突出，昇降銷207會由下方來支撐晶圓200。並且，在使基板載置台212上昇至晶圓處理位置時，昇降銷207是從基板載置面211的上面埋没，基板載置面211會由下方來支撐晶圓200。另外，由於昇降銷207是與晶圓200直接觸，因此最好是例如以石英或礬土等的材質所形成。另外，亦可在昇降銷207設置昇降機構，而構成基板載置台212與昇降銷207會相對地作動。
利用圖12、圖13來說明有關偏壓電極219。在基板載置台212是設有作為偏壓電極219的第1偏壓電極219a及第2偏壓電極219b。第1偏壓電極219a是與匹配器220a連接，第2偏壓電極219b是與匹配器220b連接。而且，第1偏壓電極219a、第2偏壓電極219b是分別被接地。如圖13所示般，第1偏壓電極219a與第2偏壓電極219b是形成同心圓狀，構成可調整基板的中心側的電位及外周側的電位。
又，亦可構成，在匹配器220a設置高頻電源221a，在匹配器220b設置高頻電源221b。藉由設置高頻電源221a，可擴大第1偏壓電極219a的電位的調整幅 度，可擴大被引入至晶圓200的中心側的活性種的量的調整幅度。又，藉由設置高頻電源221b，可擴大第2偏壓電極219b的電位的調整幅度，可擴大被引入至晶圓200的外周側的活性種的量的調整幅度。例如，在活性種為正的電位的情況，將第1偏壓電極219a的電位構成為負，將第2偏壓電極219b的電位構成比第1偏壓電極219a的電位更高，藉此比起被供給至晶圓200的外周側的活性種量，可增更多被供給至中心側的活性種量。又，即使被生成於處理室201內的活性種的電位接近中性時，還是可藉由高頻電源221a及高頻電源221b的任一方或雙方來調整引入至晶圓200的量。
在本實施形態中，將偏壓電極219、匹配器220a、匹配器220b稱為偏壓調整部。亦可將高頻電源221a、高頻電源221b含在偏壓調整部中。
(排氣系)
在處理室201(上部容器202a)的內壁上面是設有將處理室201的環境排氣的排氣口223。在排氣口223連接排氣管224，在排氣管224中，依序串連將處理室201內控制成預定的壓力之APC(Auto Pressure Controller)等的壓力調整器225、真空泵226。主要藉由排氣口223、排氣管224、壓力調整器225來構成排氣部(排氣管線)。另外，亦可構成將真空泵226含在排氣部中。
(緩衝室)
在處理室201的上方設有緩衝室232。緩衝室232是藉由側壁232a、頂部232b所構成。緩衝室232是將淋浴頭234內包。在緩衝室232的內壁232a與淋浴頭234之間是構成氣體供給路徑235。亦即，氣體供給路徑235是設成包圍淋浴頭234的外壁234b。
在區劃淋浴頭234與處理室201的壁是設有分散板234a。分散板234a是例如構成圓盤狀。若由處理室201側來看，則如圖14般，氣體供給路徑235是在淋浴頭側壁234b與側壁232a之間，成為設於分散板234的水平方向周圍的構造。
在緩衝室232的頂部232b，氣體導入管236會被貫通。而且，連接氣體導入管238。氣體導入管236是被連接至淋浴頭234。氣體導入管236、氣體導入管238是被連接至後述的氣體供給系。
從氣體導入管236導入的氣體是經由淋浴頭234來供給至處理室201。從氣體導入管238導入的蝕刻氣體是經由氣體供給路徑235來供給至處理室201。
從淋浴頭234供給的氣體是被供給至晶圓200的中心。從氣體供給路徑235供給的氣體是被供給至晶圓200的外周面。所謂晶圓的外周面(邊緣)是意指對於前述的晶圓中心而言為其外周。淋浴頭234是例如以石英、礬土、不鏽鋼、鋁等的材料所構成。
(氣體供給系)
接著，利用圖15來說明氣體供給系。
圖15的A1是被連接至圖11的A1，A2是被連接至圖11的A2。亦即，氣體供給管241a是被連接至氣體導入管236，氣體供給管242a是被連接至氣體導入管238。
在氣體供給管241a中，從上游依序設有合流管240b、質量流控制器241b、閥241c。藉由質量流控制器241b、閥241c來控制通過氣體供給管241a的氣體的流量。在合流管240b的上游是設有可蝕刻含矽的膜之氟系蝕刻氣體的氣體源240a。例如使用四氟化碳(CF4)或六氟乙烷(C2F6)等的氟系氣體，作為蝕刻氣體。
較理想是在閥241c的下游側連接用以供給惰性氣體的第一惰性氣體供給管243a。在惰性氣體供給管243a中，從上游依序設有惰性氣體源243b、質量流控制器243c、閥243d。惰性氣體是例如使用氮(N2)氣體。惰性氣體是被添加在流動於氣體供給管241a的處理氣體中，作為稀釋氣體使用。藉由控制質量流控制器243c、閥243d，可更將經由氣體導入管236、淋浴頭234來供給的蝕刻氣體的濃度或流量調諧成最適。
在與氣體導入管238連接的氣體供給管242a中，從上游起設有合流管240b、質量流控制器242b、閥242c。藉由質量流控制器242b、閥242c來控制通過氣體供給管242a的氣體的流量。在合流管240b的上游是設有蝕刻氣體的氣體源240a。
較理想是在閥242c的下游側連接用以供給惰性氣體的第二惰性氣體供給管244a。在惰性氣體供給管244a中，從上游依序設有惰性氣體源244b、質量流控制器244c、閥244d。惰性氣體是例如使用氦(He)氣體。惰性氣體是被添加在流動於氣體供給管242a的氣體中，作為稀釋氣體使用。藉由控制質量流控制器244c、閥244d，可更將流動於氣體導入管238、氣體供給路徑235的氣體的濃度或流量調諧成最適。
將氣體供給管241a、質量流控制器241b、閥241c、氣體供給管242a、質量流控制器242b、閥242c、合流管240b彙總稱為蝕刻氣體供給部。另外，亦可將氣體源240a、氣體導入管236、氣體導入管238含在氣體供給部中。
將第一惰性氣體供給管243a、質量流控制器243c、閥243d、第二惰性氣體供給管244a、質量流控制器244c、閥244d彙總稱為惰性氣體供給部。另外，亦可在惰性氣體供給部中含惰性氣體源243b、惰性氣體源244b。而且，亦可在蝕刻氣體供給部中含惰性氣體供給部。
(電漿生成部)
在上部容器202a連接電漿生成部215。電漿生成部215是至少具有電源215a及匹配部215b以及將該等連接至上部容器202a的配線215c。電漿生成部215是被連接 至後述的控制器260。
在電漿生成部215中，一旦電源215a開啟(ON)，則被供給至處理室201的蝕刻氣體是成為電漿狀態。電源215的ON/OFF的切換是按照控制器260的指示來控制。
(控制器)
基板處理裝置100是具有控制基板處理裝置100的各部的動作之控制器260。
將控制器260的概略顯示於圖16。控制部(控制手段)的控制器260是構成為具備CPU(Central Processing Unit)260a、RAM(Random Access Memory)260b、作為記憶部的記憶裝置260c、I/O埠260d之電腦。RAM260b、記憶裝置260c、I/O埠260d是構成可經由內部匯流排260f來與CPU260a資料交換。基板處理裝置100內的資料的發送接收是藉由發送接收部260e的支持來進行。
在控制器260是構成可連接例如作為觸控面板等而被構成的輸出入裝置261或外部記憶裝置262。而且，設有經由網路來連接至上位裝置270的接收部263。接收部260是可從上位裝置接收其他的裝置的資訊。
記憶裝置260c是例如以快閃記憶體，HDD(Hard Disk Drive)等所構成。在記憶裝置260c內，控制基板處理裝置的動作之控制程式，或記載有後述的基板 處理的程序或條件等的製程處方等是可讀出地被儲存。例如，記憶有使配線層2006的膜厚分布與氣體供給部或電漿生成部的控制關聯的資料等。另外，製程處方是使後述的基板處理工程的各程序實行於控制器260，組合成可取得預定的結果，作為程式機能。以下，亦將此製程處方或控制程式等總稱簡稱為程式。另外，在本說明書中稱為程式時，有只包含製程處方單體時，只包含控制程式單體時，或包含其雙方時。RAM260b是構成為暫時性地保持藉由CPU260a所讀出的程式或資料等的記憶領域(工作區域)。
I/O埠260d是被連接至閘閥205、昇降機構218、偏壓電極219、壓力調整器225、真空泵226等、基板處理裝置100的各構成。
CPU260a是構成從記憶裝置260c讀出控制程式來實行，且按照來自輸出入裝置261的操作指令的輸入等從記憶裝置260c讀出製程處方。然後，CPU260a是以能夠按照讀出的製程處方的內容之方式，構成可控制閘閥205的開閉動作、昇降機構218的昇降動作、往偏壓電極219的電力供給動作、壓力調整器225的壓力調整動作、真空泵226的ON/OFF控制、質量流控制器的流量調整動作、閥等。
另外，控制器260並非限於作為專用的電腦構成時，亦可作為泛用的電腦構成。例如，準備儲存上述程式的外部記憶裝置(例如，磁帶，軟碟或硬碟等的磁 碟，CD或DVD等的光碟，MO等的光磁碟，USB記憶體或記憶卡等的半導體記憶體)262，利用該外部記憶裝置262來將程式安裝於泛用的電腦，藉此可構成本實施形態的控制器260。另外，用以對電腦供給程式的手段是不限於經由外部記憶裝置262來供給的情況。例如，亦可利用網際網際或專線等的通訊手段，不經由外部記憶裝置262來供給程式。另外，記憶裝置260c或外部記憶裝置262是構成為電腦可讀取的記錄媒體。以下，亦將該等總稱簡稱為記錄媒體。另外，在本說明書中稱記錄媒體時，有只包含記憶裝置260c單體時，只包含外部記憶裝置262單體時，或包含其雙方時。
(基板處理方法)
接著，利用圖17來說明有關使用基板處理裝置100的空隙形成方法。圖17是說明圖1的空隙形成工程S106的詳細的圖。空隙形成方法是基板處理方法之一。另外，在以下的說明中，構成基板處理裝置的各部的動作是藉由控制器260來控制。
(膜厚資訊接收工程S3002)
接收部263會從上位裝置270接收在膜厚測定工程S103所測定的膜厚資訊。接收的資訊是配線間絕緣膜2002的膜厚資訊。具體而言，為配線間絕緣膜2002a或配線間絕緣膜2002b的膜厚資訊。在本實施形態中亦稱為 膜厚分布資訊。接收的資訊是被暫時性地儲存於RAM260b。
(基板搬入工程S3004)
阻劑塗佈．曝光工程S105之後，晶圓200是被搬入至基板處理裝置100。
在此，使基板載置部210藉由昇降機構218來下降，使昇降銷207形成從貫通孔214突出至基板載置部210的上面側的狀態。並且，將處理室201內調壓成預定的壓力之後，開放閘閥205，使晶圓200從閘閥205載置於昇降銷207上。將晶圓200載置於昇降銷207上之後，藉由昇降部218來使基板載置部210上昇至預定的位置，藉此晶圓200會從昇降銷207往基板載置部210載置。
(蝕刻控制值調整工程S3006)
CPU260a是讀出被接收於RAM260b的膜厚資訊、及被記憶於記憶裝置260c的蝕刻控制值資料庫。在此所謂的蝕刻控制值是例如質量流控制器、閥、電漿生成部等的控制資料或該等的運轉時間等的資料。
接著，CPU260a是比較接收的膜厚資訊及蝕刻控制資料庫，且抽出對應於膜厚資訊的蝕刻控制值。而且，CPU260a是以能夠實現抽出的蝕刻控制值之方式指示各構成。
其次，針對根據被抽出的蝕刻控制值的處理 來說明概要。詳細後述。
首先，以處理室201內能夠成為預定的壓力(真空度)之方式經由排氣管224來將處理室201內排氣。此時，以能夠成為抽出的蝕刻控制值的壓力值之方式，反餽控制作為壓力調整器225的APC閥的閥的開度。
晶圓200會被載置於基板載置部210，處理室201內的環境安定後，使質量流控制器241b、質量流控制器242b、電漿控制部215運轉，且調整閥241c、閥242c的開度。此時，亦可使質量流控制器243c、質量流控制器244c運轉，且調整閥252d、閥244d的開度。
(蝕刻氣體供給工程S3008)
在蝕刻氣體供給工程中，從氣體供給系供給氣體至處理室201。
在此是控制在蝕刻控制值調整工程S3006被調整的質量流控制器或閥，分別控制供給至晶圓的中央面的氣體的量(或濃度)及供給至外周面的氣體的量(或濃度)。
被供給的蝕刻氣體是藉由電漿生成部215來成為電漿狀態。電漿狀態的蝕刻氣體是被供給至處理室201內，與晶圓200反應，形成空隙2009。
另外，供給蝕刻氣體時，亦可藉由偏壓調整部來調整基板載置部210的偏壓。調整偏壓時，按照從上位裝置270接收的配線間絕緣膜2002的膜厚測定資料來 控制高頻電源221a、高頻電源221b，調整第1偏壓電極219a的電位及第2偏壓電極219b的電位。
藉由如此調整分別到達晶圓200的中央或外周的蝕刻氣體的離子成分量，可在晶圓200的中央及外周調整蝕刻量。
更因為使用高頻電源，所以可實現更確實的各向異性蝕刻。因此，可一面確保空隙2009與溝2003之間的壁2013的厚度，一面形成空隙2009。藉由如此，在空隙形成後的半導體裝置的構造中，可保持對於橫方向的強度。假設未使用高頻電源的情況，因為離子的引入變弱，所以可想像將壁2013蝕刻。此情況，恐有配線的橫方向的強度變低之虞。
預定的時間經過後，關閉各閥，停止氣體的供給。
(基板搬出工程S3010)
成膜工程結束後，使基板載置部210藉由昇降機構218來下降，使昇降銷207形成從貫通孔214突出至基板載置部210的上面側的狀態。並且，將處理室201內調壓成預定的壓力之後，解放閘閥205，將晶圓200從昇降銷207上往閘閥205外搬送。
接著，說明有關本實施形態的蝕刻控制值調整工程S3006的詳細。如前述般，研磨工程S102終了後，配線間絕緣膜2002是在晶圓的中央面及外周面，膜 厚不同。在測定工程S103中測定其膜厚分布。測定結果是經由上位裝置270來儲存於RAM260b。被儲存的資料是與記憶裝置260c內的處方作比較，進行根據該處方的裝置控制。
其次，說明被儲存於RAM260b的資料為分布A的情況。所謂分布A的情況是如圖6、圖7所記載般，意指配線間絕緣膜2002a的膜厚Ha比配線間絕緣膜2002b膜厚Hb更厚的情況。
分布A的情況，在本工程中控制成，相對於晶圓中央面的蝕刻量，減少晶圓外周面的蝕刻量。例如，將蝕刻氣體的供給量設為10~100sccm。更將蝕刻時間配合膜厚厚的一方，亦即晶圓中央的蝕刻時間。在本實施形態中，如前述般，以至少可形成空間2011的程度的時間進行蝕刻處理。並且，即使最大，也設為不貫通層間絕緣膜2001的程度的蝕刻時間。例如30~120秒。
在此，說明將蝕刻時間配合膜厚厚的一方的理由。假設將蝕刻時間配合膜厚薄的一方(分布A的情況是晶圓外周，分布B的情況是晶圓中央)的情況，恐有在膜厚厚的一方(分布A的情況是晶圓中央，分布B的情況是晶圓外周)蝕刻量不夠充分。因此，恐有無法形成空間2011之虞。該情況，造成配線間的導通。
於是，在本實施形態中，藉由將蝕刻時間配合膜厚厚的一方，可在晶圓200的中央及外周確實地形成空間2011。
接著，說明增多晶圓200的中央面的蝕刻量，將晶圓200的外周面的蝕刻量形成比晶圓中央面更少之具體的方法。在此，供給蝕刻氣體時，將供給至晶圓200的外周面的蝕刻氣體的成分控制成比中央面更少。
此時在氣體供給系中，控制質量流控制器241b，且控制閥241c的開度，控制從淋浴頭234供給至處理室201的蝕刻氣體的量。更控制質量流控制器242b，且控制閥242c的開度，從氣體供給路徑235供給蝕刻氣體至處理室201。晶圓表面的每單位面積的蝕刻氣體的暴露量是被控制成從氣體供給路徑235供給的氣體的暴露量比從淋浴頭供給的氣體的暴露量更少。
經由淋浴頭234來供給的蝕刻氣體是被供給至晶圓200的中央面所形成的配線間絕緣膜2002a上。被供給的蝕刻氣體是如圖9所記載般，蝕刻配線間絕緣膜2002a，形成溝2009a。
經由氣體供給路徑235來供給的蝕刻氣體是被供給至晶圓200的外周面所形成的配線間絕緣膜2002b上。被供給的蝕刻氣體是如圖9所記載般，蝕刻配線間絕緣膜2002b，形成溝2009b。
如前述般，晶圓表面的每單位面積的蝕刻氣體的暴露量是配線間絕緣膜2002a上比配線間絕緣膜2002b上更多，因此可將配線間絕緣膜2002a的蝕刻量形成比配線間絕緣膜2002b的蝕刻量更多。
此時，如圖9、圖10(A)記載般，以能夠在溝 2009a、溝2009b分別形成有空間2011的方式調整蝕刻時間。如此，在晶圓200的面內，可在溝2009中形成空間2011。因此，可提供電力成分的漏洩被抑制之高品質的半導體裝置。
另外，在控制蝕刻氣體的供給時，亦可調整第1偏壓電極219a及第2偏壓電極219b各自的電位。例如，以第1偏壓電極219a的電位能夠比第2偏壓電極219b的電位更低之方式，分別調整高頻電源221a及高頻電源221b。藉由將第1偏壓電極219a的電位形成比第2偏壓電極219b的電位更低，可將被引入至晶圓200的中心側的離子成分的量形成比被引入至晶圓200的外周側的離子成分的量更多，可將晶圓200的中心側的蝕刻量形成比外周側的蝕刻量更多。
藉由如此，有關晶圓表面的每單位面積的蝕刻氣體的暴露量，可更緻密地控制成，從淋浴頭234供給的蝕刻氣體量會比從氣體供給路徑235供給的蝕刻氣體量更多。
又，作為別的方法，亦可將氣體供給管241a及氣體供給管242a的蝕刻氣體的供給量設為相同，取而代之，控制氣體供給管241a及氣體供給管242a各自的蝕刻氣體的濃度。控制蝕刻氣體的濃度時，藉由控制惰性氣體供給系，控制通過氣體供給管241a、氣體供給管242a的蝕刻氣體的濃度。分布A的情況，將從氣體供給管243a供給的惰性氣體的量形成比從氣體供給管244a供給 的惰性氣體的量更少，將通過氣體供給管241a的蝕刻氣體的濃度形成比通過氣體供給管242a的蝕刻氣體的濃度更高。
更佳是亦可使氣體供給管241a及氣體供給管242a的蝕刻氣體的供給量不同，且使濃度不同。藉由如此的控制，可以更大的差分來供給每單位面積的蝕刻氣體的暴露量。
其次，說明被儲存於RAM260b的資料為分布B的情況。所謂分布B的情況是如圖18記載般，意指配線間絕緣膜2002b的膜厚Hb比配線間絕緣膜2002a的膜厚Ha更厚的情況。
分布B的情況，在本工程中控制成，相對於晶圓中央面的蝕刻量，增多晶圓外周面的蝕刻量。例如，將蝕刻氣體的供給量設為10~100sccm。而且，將蝕刻時間配合膜厚厚的一方，亦即晶圓外周的蝕刻時間。在本實施形態中，如前述般，以至少可形成空間2011的程度的時間進行蝕刻處理。並且，即使最大，也設為不貫通層間絕緣膜2001的程度的蝕刻時間。例如30~120秒。如前述般，藉由將蝕刻時間配合膜厚厚的一方，可在晶圓200的中央及外周確實地形成空間2011。
接著，說明減少晶圓200的中央面的蝕刻量，增多晶圓200的外周面的蝕刻量之具體的方法。在此，供給蝕刻氣體時，將供給至晶圓200的中央面的蝕刻氣體的成分控制成比外周面更少。
此時，在氣體供給系中，控制質量流控制器241b，且控制閥241c的開度，控制從淋浴頭234供給至處理室201的蝕刻氣體的量。更控制質量流控制器242b，且控制閥242c的開度，從氣體供給路徑235供給蝕刻氣體至處理室201。晶圓表面的每單位面積的蝕刻氣體的暴露量是被控制成從淋浴頭234供給的氣體的暴露量會比從氣體供給路徑235供給的氣體的暴露量更少。
經由淋浴頭234來供給的蝕刻氣體是被供給至晶圓200的中央面所形成的配線間絕緣膜2002a上。被供給的蝕刻氣體是如圖18記載般，蝕刻配線間絕緣膜2002a，形成溝2009a。
經由氣體供給路徑235來供給的蝕刻氣體是被供給至晶圓200的外周面所形成的配線間絕緣膜2002b上。被供給的氣體是如圖18記載般，蝕刻配線間絕緣膜2002b，形成溝2009b。
如前述般，晶圓表面的每單位面積的蝕刻氣體的暴露量是配線間絕緣膜2002b上比配線間絕緣膜2002a上更多，因此可將配線間絕緣膜2002b的蝕刻量形成比配線間絕緣膜2002a的蝕刻量更多。
此時，如圖18、圖10(A)所記載般，以能夠分別在溝2009a、溝2009b形成空間2011的方式調整蝕刻時間。如此，在晶圓200的面內，可在溝2009中形成空間2011。因此，可提供洩漏電流被抑制之高品質的半導體裝置。
另外，在控制蝕刻氣體的供給時，亦可調整第1偏壓電極219a及第2偏壓電極219b各自的電位。例如，以第2偏壓電極219b的電位能夠形成比第1偏壓電極219a的電位更低之方式，分別調整高頻電源221a及高頻電源221b。藉由將第2偏壓電極219b的電位形成比第1偏壓電極219a的電位更低，可將被引入至晶圓200的外周側的離子成分的量形成比被引入至晶圓200的中心側的離子成分的量更多，可將晶圓200的外周側的蝕刻量形成比中央側的蝕刻量更多。
藉由如此，可更確實地控制成，晶圓表面的每單位面積的蝕刻氣體的暴露量是從氣體供給路徑235供給的氣體量要比從淋浴頭234供給的氣體量更多。
又，作為別的方法，亦可將氣體供給管241a及氣體供給管242a的蝕刻氣體的供給量設為相同，取而代之，控制氣體供給管241a及氣體供給管242a各自的蝕刻氣體的濃度。控制蝕刻氣體的濃度時，藉由控制惰性氣體供給系，控制通過氣體供給管241a、氣體供給管242a的蝕刻氣體的濃度。分布B的情況，將從氣體供給管244a供給的惰性氣體的量形成比從氣體供給管243a供給的惰性氣體的量更少，將通過氣體供給管242a的蝕刻氣體的濃度形成比通過氣體供給管241a的蝕刻氣體的濃度更高。
更佳是亦可使氣體供給管241a及氣體供給管242a的蝕刻氣體的供給量不同，且使濃度不同。藉由如 此的控制，可以更大的差分來供給每單位面積的蝕刻氣體的暴露量。
如以上說明般，藉由調整晶圓200的每單位面積的蝕刻氣體的量，可在晶圓200的中央及其外周分別控制蝕刻量。
此時，以能夠在晶圓200的中央及其外周分別形成有空間2011的方式控制蝕刻量、蝕刻時間。
一旦進行所望的時間蝕刻處理，則搬出晶圓。在此，使基板載置台212下降，使晶圓200支撐於從基板載置台212的表面突出的昇降銷207上。藉此，晶圓200是從處理位置成為搬送位置。
其次，一旦晶圓200移動至搬送位置，則藉由將搬送室203的環境排氣，使腔室202維持於高真空(超高真空)狀態(例如10-5Pa以下)，減低與同樣被維持於高真空(超高真空)狀態(例如10-6Pa以下)的移載室的壓力差。一旦到達預定的壓力，則藉由未圖示的機械手臂來搬出晶圓200。
(層間絕緣膜形成工程S107)
接著，說明有關形成層間絕緣膜2012的層間絕緣膜形成工程S107。在此，利用假想分布A的圖19來說明。一旦藉由蝕刻處理來形成空隙2009，則使晶圓200移動至形成第二層間絕緣膜的基板處理裝置。在此是如圖19所記載般，在擴散防止膜2007上形成層間絕緣膜2012。 層間絕緣膜2012是例如含碳矽氧化膜(SiOC膜)。形成時，可思考例如將含矽氣體及含氧氣體供給至晶圓200上而使氣相反應，之後摻雜碳等的方法。
其次，說明在此工程中以確保空隙2009的狀態形成層間絕緣膜2012的理由。
如前述般，當配線間非常窄時，按照層間絕緣膜2012的堆積進展，在擴散防止膜2007的上部附近，被堆積物遮擋，氣體難以繞進下方。因此，空隙2009的下方的堆積速度是比擴散防止膜2007的上方的堆積速度更小。藉由在如此的狀態下繼續成膜處理，確保空隙2009。被確保的空隙2009是作為氣隙使用。在本實施形態中，將晶圓中央面的層間絕緣膜2012稱為層間絕緣膜2012a，將晶圓外周面的層間絕緣膜2012稱為層間絕緣膜2012b。如以上般，形成氣隙。
(第二實施形態)
接著，說明有關第二實施形態。
在第二實施形態中，使用於空隙形成工程S106的蝕刻裝置不同。第一實施形態是在基板處理裝置100進行蝕刻處理，但本實施形態是在圖20記載的基板處理裝置500進行蝕刻處理。以下，說明基板處理裝置500的具體的內容。另外，在圖面中，由於與第一實施形態同樣的號碼者是與第一實施形態同樣的構成，因此省略說明。
如圖20所示般，基板處理裝置500是具備處 理容器202。在處理容器202內形成有：處理作為基板的矽晶圓等的晶圓200之處理室201、搬送室203。處理容器202是以上部容器202a、下部容器202b所構成。下部容器202B是被接地。
(基板載置台)
在處理空間201內是設有支撐晶圓200的基板載置部210。基板支撐部(基座)210是與實施例1的基板處理裝置100同樣的構成，所以在此是省略說明。
(電漿生成部)
在上部容器202a的上方是設有作為第1電漿生成部(上方電漿生成部)的第1線圈250a。在第1線圈250a是經由匹配器250d來連接高頻電源250c。藉由高頻電力被供給至第1線圈250a，構成可激發被供給至處理室201的氣體而產生電漿。特別是在處理室201的上部，與晶圓200對向的空間(第1電漿生成領域251)產生電漿。而且，亦可構成在與基板載置台212對向的空間產生電漿。
並且，在上部容器202a的側方設置作為第2電漿生成部(側方電漿生成部)的第2線圈250b。在線圈250b是經由匹配器250e來連接高頻電源250f。藉由高頻電力被供給至第2線圈250b，構成可激發被供給至處理室201的氣體而產生電漿。特別是在處理室201的側方，比與晶圓200對向的空間更外側的空間(第2電漿生成領 域252)產生電漿。而且，亦可構成在比與基板載置台212對向的空間更外側產生電漿。
另外，將第1電漿生成部及第2電漿生成部匯集稱為電漿生成部。
(排氣系)
在搬送室203(下部容器202b)的內壁設有作為將處理空間201的環境排氣的排氣部之排氣口223。在排氣口223連接排氣管224，在排氣管224中，依序串連將處理空間201內控制成預定的壓力之APC(Auto Pressure Controller)等的壓力調整器225、真空泵226。主要藉由排氣口223、排氣管224、壓力調整器225來構成排氣系(排氣管線)。另外，亦可將真空泵226加成排氣系(排氣管線)構成的一部分。
在上部容器202a的上部，設有用以對處理空間201內供給各種氣體的氣體導入口251，連接氣體供給管252a。
(氣體供給部)
從包含氣體供給管252a的第一氣體供給部243是主要供給蝕刻氣體。
在氣體供給管252a中，從上游方向依序設有蝕刻氣體供給源252b、流量控制器(流量控制部)的MFC252c、及開閉閥的閥252d。
蝕刻氣體是從蝕刻氣體供給源252b經由MFC252c、閥252d、第一氣體供給管252a來供給至處理室201。
在比氣體供給管252a的閥252d更下游側連接惰性氣體供給管253a的下游端。在惰性氣體供給管253a，從上游方向依序設有惰性氣體供給源253b、MFC253c、及開閉閥的閥253d。惰性氣體是例如氮(N2)氣體。
主要藉由氣體供給管252a、MFC252c、閥252d來構成蝕刻氣體供給系253。在本實施形態中，將蝕刻氣體供給系253稱為蝕刻氣體供給部。
又，主要藉由惰性氣體供給管253a、MFC253c及閥253d來構成惰性氣體供給部。另外，亦可思考將惰性氣體供給源253b、氣體供給管252a含在惰性氣體供給部中。
而且，亦可思考將蝕刻氣體供給源252b、惰性氣體供給部含在蝕刻氣體供給部中。
(控制部)
本實施形態的控制部是與第一實施形態的控制部260同樣的構成，因此省略說明。
(基板處理方法)
接著，說明有關使用基板處理裝置100的空隙形成方 法。空隙形成方法是基板處理方法之一。基板處理方法是與第一實施例大致相同，但蝕刻控制值調整工程S3006、蝕刻氣體供給工程S3008的內容不同。以下，以蝕刻控制值調整工程S3006為中心，說明本實施形態的基板處理方法。另外，在以下的說明中，構成基板處理裝置的各部的動作是藉由控制器260來控制。
膜厚資訊接收工程S3002、基板搬入工程S3004是與第一實施例同樣，因此省略說明。
(蝕刻控制值調整工程S3006)
CPU260a是讀出被接收於RAM260b的膜厚資訊、及被記憶於記憶裝置260c的蝕刻控制值資料庫。接著，CPU260a是比較接收的膜厚資訊與蝕刻控制值資料庫，且抽出對應於膜厚資訊的蝕刻控制值。
首先，基板搬入工程之後，以處理室201內能夠成為預定的壓力(真空度)之方式，經由排氣管224來將處理室201內排氣。此時，根據壓力感測器所測定的壓力值，反餽控制作為壓力調整器225的APC閥的閥的開度。
晶圓200會被載置於基板載置部210，處理室201內的環境安定後，使MFC252c、電漿控制部250運轉，且調整閥252d的開度。此時，亦可使MFC253c運轉，且調整閥253d的開度。
(蝕刻氣體供給工程S3008)
首先，調整分別供給至第1線圈250a及第2線圈250b的高頻電力的設定值。例如，以供給至第1線圈250a的高頻電力能夠比被供給至第2線圈250b的高頻電力更大之方式，調整(變更)第1高頻電源250c及第2高頻電源250f的設定值。
而且，亦可調整第1偏壓電極219a及第2偏壓電極219b的各自的電位。例如，以第1偏壓電極219a的電位能夠比第2偏壓電極219b的電位更低之方式，調整匹配器220a及匹配器220b。
在此，控制在蝕刻控制值調整工程S3006所被調整的MFC252c或閥252d，分別控制供給至晶圓的中央面的氣體的電漿的密度(或電漿的量)及供給至外周面的氣體的電漿的密度(或電漿的量)。
電漿狀態的蝕刻氣體是被供給至處理室201內，形成空隙2009。
預定的時間經過後，關閉各閥，停止氣體的供給。
接著，說明有關本實施形態的蝕刻控制值調整工程S3006的詳細。如前述般，研磨工程S102終了後，配線間絕緣膜2002是在晶圓的中央面及外周面膜厚不同。在測定工程S103中測定其膜厚分布。測定結果是經由上位裝置270來儲存於RAM260b。被儲存的資料是與記憶裝置260c內的處方作比較，進行根據該處方的裝 置控制。
其次，說明被儲存於RAM260b的資料為分布A的情況。
分布A的情況，在本工程中控制成，相對於晶圓中央面的蝕刻量，減少晶圓外周面的蝕刻量。例如，將蝕刻氣體的供給量設為10~100sccm。而且，與第一實施形態同樣，將蝕刻時間配合膜厚厚的一方，亦即晶圓中央的蝕刻時間。例如，設為30~120秒。
接著，說明將晶圓中央面的蝕刻量設為比晶圓外周面的蝕刻量更多的具體的方法。在此，供給蝕刻氣體時，將供給至晶圓200的外周面的電漿狀態的蝕刻氣體的成分控制成比晶圓中央面更少。
在蝕刻氣體供給系252中，控制質量流控制器252c，且控制閥252d的開度，將蝕刻氣體供給至處理室201內。供給時，將供給至第一線圈250a的高頻電力設為比供給至第二線圈250b的高頻電力更大的狀態。
藉由在將供給至第1線圈250a的高頻電力設為比供給至第2線圈250b的高頻電力更大的狀態下供給蝕刻氣體，可使被供給至晶圓200的中心側的活性種量(活性種濃度)形成比被供給至晶圓200的外周側的活性種量(活性種濃度)更多，可使晶圓200的中心側的蝕刻量形成比外周側的處理量更多。被供給的蝕刻氣體是如圖9記載般，蝕刻配線間絕緣膜2002a而形成溝2009a。更蝕刻配線間絕緣膜2002b而形成溝2009b。
另外，在控制蝕刻氣體的供給時，亦可調整第1偏壓電極219a及第2偏壓電極219b各個的電位。例如，以第1偏壓電極219a的電位能夠比第2偏壓電極219b的電位更低的方式，分別調整高頻電源221a及高頻電源221b。藉由將第1偏壓電極219a的電位形成比第2偏壓電極219b的電位更低，可將被引入至晶圓200的中心側的離子成分的量形成比被引入至晶圓200的外周側的離子成分的量更多，可將晶圓200的中心側的蝕刻量形成比外周側的蝕刻量更多。
此時，如圖9、圖10(A)所記載般，以能夠分別在溝2009a、溝2009b形成空間2011的方式調整蝕刻時間。如此，在晶圓200的面內，可在溝2009中形成空間2011。因此，可提供洩漏電流的發生被抑制之高品質的半導體裝置。
其次，說明被儲存於RAM260b的資料為分布B的情況。
分布B的情況，在本工程中控制成，相對於晶圓中央面的蝕刻量，增多晶圓外周面的蝕刻量。例如，將蝕刻氣體的供給量設為10~100sccm。而且，將蝕刻時間配合膜厚厚的一方，亦即晶圓外周的蝕刻時間。例如，設為30~120秒。
接著，說明減少形成於晶圓中央面的蝕刻量，增多晶圓外周面的蝕刻量之具體的方法。在此，供給蝕刻氣體時，將供給至晶圓200的中央面的蝕刻氣體的成 分控制成比晶圓外周面更少。
在氣體供給系中，控制MFC253c，且控制閥252d的開度，將蝕刻氣體供給至處理室201內。供給時，將供給至第二線圈250b的高頻電力設為比供給至第一線圈250a的高頻電力更大的狀態。
藉由在將供給至第2線圈250b的高頻電力形成比供給至第1線圈250a的高頻電力更大的狀態下供給蝕刻氣體，可使被供給至晶圓200的外周側的活性種量(活性種濃度)形成比被供給至晶圓200的中央側的活性種量(活性種濃度)更多，可使晶圓200的外周側的蝕刻量形成比中央側的處理量更多。被供給的蝕刻氣體是如圖18所記載般，蝕刻配線間絕緣膜2002a來形成溝2009a。更蝕刻配線間絕緣膜2002b來形成溝2009b。
此時，如圖18、圖10(A)記載般，以能夠分別在溝2009a、溝2009b形成空間2011的方式調整蝕刻時間。如此，在晶圓200的面內，可在溝2009中形成空間2011。因此，可提供一種洩漏電流的發生被抑制之高品質的半導體裝置。
另外，在控制蝕刻氣體的供給時，亦可調整第1偏壓電極219a及第2偏壓電極219b各自的電位。例如，以第2偏壓電極219b的電位能夠比第1偏壓電極219a的電位更低之方式，分別調整高頻電源221a及高頻電源221b。藉由使第2偏壓電極219b的電位形成比第1偏壓電極219a的電位更低，可將引入至晶圓200的外周 側的離子成分的量形成比引入至晶圓200的中心側的離子成分的量更多，可將晶圓200的外周側的蝕刻量形成比中央側的蝕刻量更多。
一旦進行所望的時間蝕刻處理，則實行基板搬出工程S3010。
若根據以上說明的本實施形態的技術，則在形成有氣隙的半導體裝置中，可形成電氣成分的漏洩被抑制的構造，因此可實現良好的良品率。

Claims (19)

  1. 一種半導體裝置的製造方法，其特徵係具有：接收形成有配線層的基板之中前述配線層的膜厚資訊之工程；將前述基板載置於處理室的內側所設的基板載置部之工程；及根據對應於前述配線層的膜厚資訊的蝕刻控制值，藉由蝕刻氣體來蝕刻前述配線層之工程，前述配線層係具有：第一層間絕緣膜、及形成於前述第一層間絕緣膜上，埋入有作為配線使用的複數的含銅膜之溝、及設於前述溝之間，將前述含銅膜間絕緣的配線間絕緣膜。
  2. 如申請專利範圍第1項之半導體裝置的製造方法，其中，前述蝕刻控制值為蝕刻時間，前述蝕刻時間係被設定成蝕刻至比前述溝的底位置更深的位置。
  3. 如申請專利範圍第1項之半導體裝置的製造方法，其中，前述配線層的膜厚資訊為前述配線間絕緣膜的膜厚資訊。
  4. 如申請專利範圍第3項之半導體裝置的製造方法，其中，前述配線層的膜厚資訊為研磨前述含銅膜之後的前述配線層的膜厚資訊。
  5. 如申請專利範圍第1項之半導體裝置的製造方法，其中，前述配線層的膜厚資訊為研磨前述含銅膜之後的前述配線層的膜厚資訊。
  6. 如申請專利範圍第1項之半導體裝置的製造方法，其中，前述膜厚資訊為前述基板的中央面及外周面的膜厚分布資訊，在前述蝕刻的工程中，當前述膜厚分布資訊為顯示前述中央面比前述外周面更厚時，將前述中央面之前述基板的每單位面積的前述蝕刻氣體的暴露量形成比前述外周面更多，當前述膜厚分布資訊為顯示前述外周面比前述中央面更大的資訊時，將前述外周面之前述基板的每單位面積的前述蝕刻氣體的暴露量形成比前述中央面更大。
  7. 如申請專利範圍第6項之半導體裝置的製造方法，其中，前述配線層的膜厚資訊為研磨前述含銅膜之後的前述配線層的膜厚資訊。
  8. 如申請專利範圍第1項之半導體裝置的製造方法，其中，前述膜厚資訊為前述基板的中央面及外周面的膜厚分布資訊，在前述蝕刻的工程中，當前述膜厚分布資訊為顯示前述中央面比前述外周面更厚時，將供給至前述中央面的前述蝕刻氣體的量形成比前述外周面更多，當前述膜厚分布資訊為顯示前述外周面比前述中央面更大時，將供給至前述外周面的前述蝕刻氣體的量形成比前述中央面更多。
  9. 如申請專利範圍第8項之半導體裝置的製造方法， 其中，前述配線層的膜厚資訊為研磨前述含銅膜之後的前述配線層的膜厚資訊。
  10. 如申請專利範圍第1項之半導體裝置的製造方法，其中，前述膜厚資訊為前述基板的中央面及其外周面的膜厚分布資訊，在前述蝕刻的工程中，當前述膜厚分布資訊為顯示前述中央面比前述外周面更厚時，將供給至前述中央面的前述蝕刻氣體的濃度形成比前述外周面更高，當前述膜厚分布資訊為顯示前述外周面的膜厚比前述中央面更大時，將供給至前述外周面的前述蝕刻氣體的濃度形成比前述中央面更高。
  11. 如申請專利範圍第10項之半導體裝置的製造方法，其中，前述配線層的膜厚資訊為研磨前述含銅膜之後的前述配線層的膜厚資訊。
  12. 如申請專利範圍第10項之半導體裝置的製造方法，其中，控制前述蝕刻氣體的濃度時，控制添加於前述蝕刻氣體的惰性氣體的供給量。
  13. 如申請專利範圍第12項之半導體裝置的製造方法，其中，前述配線層的膜厚資訊為研磨前述含銅膜之後的前述配線層的膜厚資訊。
  14. 如申請專利範圍第1項之半導體裝置的製造方法，其中，前述膜厚資訊為前述基板的中央面及其外周面的膜厚分布資訊， 在前述蝕刻的工程中，當前述膜厚分布資訊為顯示前述中央面比前述外周面更厚時，將供給至前述中央面的前述蝕刻氣體的電漿密度形成比前述外周面更高，當前述膜厚分布資訊為顯示前述外周面比前述中央面更大時，將供給至前述外周面的前述蝕刻氣體的電漿密度形成比前述中央面更高。
  15. 如申請專利範圍第14項之半導體裝置的製造方法，其中，前述配線層的膜厚資訊為研磨前述含銅膜之後的前述配線層的膜厚資訊。
  16. 如申請專利範圍第14項之半導體裝置的製造方法，其中，更在前述蝕刻的工程中，為顯示前述中央面比前述外周面更大的資訊時，將載置前述基板的基板載置部的中央所設的偏壓電極的電位形成比設於其外周的偏壓電極更低，當前述膜厚分布資訊為顯示前述外周面比前述中央面更大時，將載置前述基板的基板載置部的外周所設的偏壓電極的電位形成比設於其中央的偏壓電極更低。
  17. 如申請專利範圍第16項之半導體裝置的製造方法，其中，前述配線層的膜厚資訊為研磨前述含銅膜之後的前述配線層的膜厚資訊。
  18. 一種基板處理裝置，其特徵係具有：基板載置部，其係載置形成有配線層的基板，該配線 層係具有：第一層間絕緣膜、及形成於前述第一層間絕緣膜上，埋入有作為配線使用的複數的含銅膜之溝、及設於前述溝之間，將前述含銅膜間絕緣的配線間絕緣膜；處理室，其係前述基板載置部設於內側；接收部，其係接收前述配線間絕緣膜的膜厚資訊；蝕刻氣體供給部，其係對前述處理室供給蝕刻氣體；及控制部，其係控制前述蝕刻氣體供給部，而使能夠根據前述膜厚資訊來蝕刻前述配線層。
  19. 一種程式，其特徵為使下列處理實行於基板處理裝置，接收形成有配線層的基板之中前述配線層的膜厚資訊之處理；將前述基板載置於處理室的內側所設的基板載置部之處理；及根據對應於前述配線層的膜厚資訊的蝕刻控制值，蝕刻前述配線層之處理，前述配線層係具有：第一層間絕緣膜、及形成於前述第一層間絕緣膜上，埋入有作為配線使用的複數的含銅膜之溝、及設於前述溝之間，將前述含銅膜間絕緣的配線間絕緣膜。
TW105124473A 2016-06-10 2016-08-02 半導體裝置的製造方法、基板處理裝置、程式及記錄媒體 TWI612617B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016116351A JP2017220642A (ja) 2016-06-10 2016-06-10 半導体装置の製造方法、基板処理装置、プログラムおよび記録媒体

Publications (2)

Publication Number Publication Date
TW201743407A TW201743407A (zh) 2017-12-16
TWI612617B true TWI612617B (zh) 2018-01-21

Family

ID=60384434

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105124473A TWI612617B (zh) 2016-06-10 2016-08-02 半導體裝置的製造方法、基板處理裝置、程式及記錄媒體

Country Status (5)

Country Link
US (1) US9991179B2 (zh)
JP (1) JP2017220642A (zh)
KR (1) KR101793945B1 (zh)
CN (1) CN107492491A (zh)
TW (1) TWI612617B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018038892A1 (en) * 2016-08-26 2018-03-01 Applied Materials, Inc. Self-healing semiconductor wafer processing
CN113823582A (zh) * 2020-06-21 2021-12-21 拓荆科技股份有限公司 用于处理站阻抗调节的装置、系统和方法
CN117043927A (zh) * 2021-03-24 2023-11-10 索尼半导体解决方案公司 半导体器件及半导体器件制造方法
US20230061693A1 (en) * 2021-08-24 2023-03-02 Qualcomm Incorporated Three-dimensional (3d) interconnect structures employing via layer conductive structures in via layers and related fabrication methods

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090200636A1 (en) * 2008-02-12 2009-08-13 International Business Machines Corporation Sub-lithographic dimensioned air gap formation and related structure

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6324623A (ja) * 1986-07-17 1988-02-02 Mitsubishi Electric Corp プラズマ処理装置
JPH09251986A (ja) * 1996-03-15 1997-09-22 Sony Corp エッチング装置及びエッチング方法
JP3321403B2 (ja) * 1997-12-08 2002-09-03 株式会社東芝 成膜装置及び成膜方法
JP3954315B2 (ja) * 2001-02-01 2007-08-08 松下電器産業株式会社 半導体装置の配線形成方法
JP2003203970A (ja) 2002-01-04 2003-07-18 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP4482308B2 (ja) * 2002-11-26 2010-06-16 東京エレクトロン株式会社 プラズマ処理装置及びプラズマ処理方法
JP2005039216A (ja) * 2003-06-23 2005-02-10 Toshiba Corp 不揮発性半導体記憶装置
US7723236B2 (en) * 2005-01-18 2010-05-25 Tokyo Electron Limited Gas setting method, gas setting apparatus, etching apparatus and substrate processing system
JP4410117B2 (ja) * 2005-01-18 2010-02-03 東京エレクトロン株式会社 ガス設定方法，ガス設定装置，エッチング装置及び基板処理システム
US7674393B2 (en) * 2005-03-25 2010-03-09 Tokyo Electron Limited Etching method and apparatus
JP4608370B2 (ja) 2005-06-01 2011-01-12 独立行政法人海洋研究開発機構 試料採取用マイクロミル
JP2008177266A (ja) * 2007-01-17 2008-07-31 Fujitsu Ltd 半導体基板、および半導体装置の製造方法
JP2008294335A (ja) * 2007-05-28 2008-12-04 Panasonic Corp 半導体装置の製造方法
JP5334434B2 (ja) 2007-06-04 2013-11-06 パナソニック株式会社 半導体装置の製造方法
JP2009152357A (ja) * 2007-12-20 2009-07-09 Oki Semiconductor Co Ltd 半導体基板の処理方法および半導体基板の処理装置
JP2011165876A (ja) 2010-02-09 2011-08-25 Consortium For Advanced Semiconductor Materials & Related Technologies 半導体装置、及びその製造方法
JP5485309B2 (ja) 2012-01-30 2014-05-07 株式会社東芝 半導体装置及びその製造方法
JP5898991B2 (ja) * 2012-02-10 2016-04-06 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
JP6147250B2 (ja) * 2012-05-30 2017-06-14 オリンパス株式会社 撮像装置の製造方法および半導体装置の製造方法
JP5932604B2 (ja) * 2012-10-24 2016-06-08 株式会社東芝 半導体装置及びその製造方法
JP6138143B2 (ja) * 2012-11-02 2017-05-31 キヤノンアネルバ株式会社 半導体装置の製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090200636A1 (en) * 2008-02-12 2009-08-13 International Business Machines Corporation Sub-lithographic dimensioned air gap formation and related structure

Also Published As

Publication number Publication date
JP2017220642A (ja) 2017-12-14
US9991179B2 (en) 2018-06-05
US20170358506A1 (en) 2017-12-14
KR101793945B1 (ko) 2017-11-06
TW201743407A (zh) 2017-12-16
CN107492491A (zh) 2017-12-19

Similar Documents

Publication Publication Date Title
JP6055783B2 (ja) 基板載置台及びプラズマ処理装置
JP6001529B2 (ja) プラズマエッチング装置及びプラズマエッチング方法
TWI612617B (zh) 半導體裝置的製造方法、基板處理裝置、程式及記錄媒體
TWI459465B (zh) 電漿蝕刻方法
KR101913891B1 (ko) 플라즈마 에칭 방법 및 반도체 장치의 제조 방법
JP4877747B2 (ja) プラズマエッチング方法
US7432172B2 (en) Plasma etching method
US9048191B2 (en) Plasma etching method
JP3958106B2 (ja) 基板エッチング方法および基板エッチング装置
KR101725230B1 (ko) 기판 처리 장치, 기판 처리 시스템, 반도체 장치의 제조 방법 및 기록 매체
US20060292876A1 (en) Plasma etching method and apparatus, control program and computer-readable storage medium
US8870164B2 (en) Substrate processing method and storage medium
KR101733064B1 (ko) 반도체 장치의 제조 방법, 기판 처리 시스템, 기판 처리 장치 및 기록 매체
JP4645167B2 (ja) フォーカスリング、プラズマエッチング装置及びプラズマエッチング方法。
JP2007258467A (ja) 吸着装置、研磨装置、半導体デバイス製造方法およびこの方法により製造される半導体デバイス
US20130288474A1 (en) Methods for fabricating dual damascene interconnect structures
TW202139252A (zh) 載置台、基板處理裝置及傳熱氣體供給方法
TWI611509B (zh) 半導體裝置的製造方法、基板處理系統、基板處理裝置及程式
JP2013077594A (ja) プラズマエッチング方法及び半導体装置の製造方法
KR20080086660A (ko) 반도체 소자의 화학적기계적연마방법
JPH08162430A (ja) 半導体装置の製造方法及び研磨装置