KR101793945B1 - 반도체 장치의 제조 방법, 기판 처리 장치 및 기록 매체 - Google Patents

반도체 장치의 제조 방법, 기판 처리 장치 및 기록 매체 Download PDF

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나오후미 오하시
카즈유키 토요다
사토시 시마모토
토시유키 키쿠치
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가부시키가이샤 히다치 고쿠사이 덴키
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Abstract

에어 갭이 형성된 반도체 장치에서 양호한 수율을 실현 가능하게 하는 기술을 제공한다.
상기 과제를 해결하기 위해서, 제1 층간 절연막 및 상기 제1 층간 절연막 상에 형성되고 배선으로 이용되는 복수의 구리 함유막이 매립되는 홈과 상기 홈의 사이에 설치되고 상기 구리 함유막간을 절연하는 배선 간 절연막을 포함하는 배선층이 형성된 기판의 상기 배선층의 막 두께 정보를 수신하는 공정; 및 상기 기판을 처리실의 내측에 설치된 기판 재치부에 재치하는 공정과 상기 배선층의 막 두께 정보에 대응한 에칭 제어값에 기초하여 상기 배선층을 에칭하는 공정을 포함하는 기술을 제공한다.

Description

반도체 장치의 제조 방법, 기판 처리 장치 및 기록 매체{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE, SUBSTRATE PROCESSING APPARATUS AND NON-TRANSITORY COMPUTER-READABLE RECORDING MEDIUM}
본 발명은 반도체 장치의 제조 방법, 기판 처리 장치 및 기록 매체에 관한 것이다.
최근 반도체 장치는 고(高)집적화의 경향에 있고 그것에 따라 배선 간(間)이 미세화된다. 이로 인해 배선 간의 전기적 용량이 크게 되어, 신호의 전파[傳搬] 속도의 저하를 일으키는 등의 문제가 있다. 그래서 배선 간을 될 수 있는 한 저(低)유전율화하는 것이 요구된다.
저유전율화를 실현하는 방법의 하나로서 배선 간에 공극(空隙)을 설치하는 에어 갭 구조가 검토된다. 공극을 형성하는 방법으로서 예컨대 배선 간을 에칭하는 방법이 있다. 예컨대 특허문헌 1에 에어 갭의 형성 방법이 기재된다.
일본 특개 2006-334703
그런데 배선의 일부의 구조에서는 전계가 강해지기 때문에 그 부분에서 전기적 용량이 커지는 것이 우려된다. 이에 의해 수율의 저하 등을 일으키는 우려가 있다.
따라서 본 발명은 에어 갭이 형성된 반도체 장치에서 양호한 수율을 실현 가능하게 하는 기술을 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위해서 제1 층간 절연막 및 상기 제1 층간 절연막 상에 형성되고 배선으로 이용되는 복수의 구리 함유막이 매립되는 홈[溝]과 상기 홈 사이에 설치되고 상기 구리 함유막 간을 절연하는 배선 간 절연막을 포함하는 배선층이 형성된 기판 중 상기 배선층의 막 두께 정보를 수신하는 공정; 상기 기판을 처리실의 내측에 설치된 기판 재치부에 재치하는 공정; 및 상기 배선층의 막 두께 정보에 대응한 에칭 제어값에 기초하여 상기 배선층을 에칭하는 공정을 포함하는 기술을 제공한다.
본 발명에 따른 기술에 의하면 에어 갭이 형성된 반도체 장치에서 양호한 수율을 실현 가능하게 하는 기술을 제공할 수 있다.
도 1은 일 실시예에 따른 반도체 디바이스의 제조 플로우를 설명하는 설명도.
도 2는 일 실시예에 따른 웨이퍼의 설명도.
도 3은 일 실시예에 따른 웨이퍼의 처리 상태를 설명하는 설명도.
도 4는 일 실시예에 따른 연마 장치를 설명하는 설명도.
도 5는 일 실시예에 따른 연마 장치를 설명하는 설명도.
도 6은 일 실시예에 따른 연마 후의 막 두께 분포를 설명하는 설명도.
도 7은 일 실시예에 따른 웨이퍼의 처리 상태를 설명하는 설명도.
도 8은 일 실시예에 따른 웨이퍼의 처리 상태를 설명하는 설명도.
도 9는 일 실시예에 따른 웨이퍼의 처리 상태를 설명하는 설명도.
도 10은 일 실시예에 따른 웨이퍼의 처리 상태와 그 비교예를 설명하는 설명도.
도 11은 일 실시예에 따른 기판 처리 장치를 설명하는 설명도.
도 12는 일 실시예에 따른 기판 처리 장치를 설명하는 설명도.
도 13은 일 실시예에 따른 기판 처리 장치를 설명하는 설명도.
도 14는 일 실시예에 따른 기판 처리 장치를 설명하는 설명도.
도 15는 일 실시예에 따른 기판 처리 장치를 설명하는 설명도.
도 16은 일 실시예에 따른 기판 처리 장치를 설명하는 설명도.
도 17은 일 실시예에 따른 기판 처리 플로우를 설명하는 설명도.
도 18은 일 실시예에 따른 웨이퍼의 처리 상태를 설명하는 설명도.
도 19는 일 실시예에 따른 웨이퍼의 처리 상태를 설명하는 설명도.
도 20은 일 실시예에 따른 기판 처리 장치를 설명하는 설명도.
(제1 실시예)
이하에 본 발명의 제1 실시예에 대하여 설명한다.
도 1을 이용하여 반도체 장치의 제조 공정의 일 공정을 설명한다.
[배선층 형성 공정(S101)]
배선층 형성 공정(S101)에 대하여 설명한다. 배선층 형성 공정(S101)에 관하여 도 2를 이용하여 설명한다. 도 2는 반도체 웨이퍼(200)에 형성하는 배선층(2006)을 설명한 도면이다. 배선층(2006)은 제1 층간 절연막(2001) 상에 형성된다. 제1 층간 절연막(2001)보다 하방(下方)으로는 전극층(미도시)이 존재하고 전극층에는 게이트 전극, 애노드 등의 구성이 설치된다.
절연막(2001)은 예컨대 포러스 상(狀)의 탄소 함유 실리콘막(SiOC막)이다. 절연막(2001) 상에는 배선 간 절연막(2002)이 형성된다. 배선 간 절연막(2002)은 예컨대 SiOC막으로 형성된다.
배선 간 절연막(2002)에는 복수의 홈(2003)이 설치되고, 홈(2003)의 표면에는 배리어 막(2004)이 형성된다. 배리어 막(2004)은 예컨대 질화 탄탈막(TaN막)이다.
배리어 막(2004) 상에는 스퍼터 등에 의해 구리 함유막(2005)이 형성된다. 구리 함유막(2005)은 뒤에 배선으로서 이용된다. 또한 기판 면내 균일성의 관점에서 각 배선의 저항치 등을 동등하게 할 필요가 있고, 그것을 위해서 홈(2003) 내를 충전(充塡)시킬 필요가 있다. 거기서 구리 함유막(2005)을 형성할 때는 구리 함유막(2005)이 홈(2003)의 상단으로부터 돌출하도록 형성된다.
또한 본 실시예에서는 홈(2003) 내의 구리 함유막(2005)을 구리 함유막(2005a)이라고 부르고, 홈(2003)의 상단으로부터 돌출한 부분을 구리 함유막(2005b)이라고 부른다. 구리 함유막(2005)은 예컨대 구리로 구성된다.
[구리 함유막 연마 공정(S102)]
형성된 구리 함유막(2005)은 배선층(2006) 상에서 물리적으로 접속되고, 전기적으로 접속된 상태가 된다. 거기서 인접하는 구리 함유막(2005a)을 절연하기 위해서 배선층(2006) 상을 연마 장치에서 연마한다. 구체적으로는 구리 함유막(2005b)을 연마한다.
인접하는 구리 함유막(2005a)을 확실하게 절연하기 위해서 배선 간 절연막(2002)의 상단보다 낮은 위치까지 연마하여, 도 3에 도시된 바와 같이 배선층(2006) 상의 구리 함유막(2005b)을 제거한다.
여기서 도 4, 도 5를 이용하여 연마 장치(400)에 대하여 설명한다. 도 4에서 부호(401)는 연마반(硏磨盤)이며, 부호(402)는 웨이퍼(200)를 연마하는 연마포(硏磨布)다. 연마반(401)은 회전 기구(미도시)에 접속되고, 웨이퍼(200)를 연마할 때는 화살표(406) 방향으로 회전된다.
부호(403)는 연마 헤드이며, 연마 헤드(403)의 상면에는 축(404)이 접속된다. 축(404)은 회전 기구·상하 구동(驅動) 기구(미도시)에 접속된다. 웨이퍼(200)를 연마하는 동안 화살표(407) 방향으로 회전된다.
부호(405)는 슬러리(연마제)를 공급하는 공급관이다. 웨이퍼(200)를 연마하는 동안 공급관(405)으로부터 연마포(402)을 향하여 슬러리가 공급된다.
계속해서 도 5를 이용하여 연마 헤드(403)와 그 주변 구조의 상세를 설명한다. 도 5는 연마 헤드(403)의 단면도를 중심으로, 그 주변 구조를 설명하는 설명도다. 연마 헤드(403)는 탑 링(403a), 리테이너 링(403b), 탄성 매트(403c)를 포함한다. 연마하는 동안 웨이퍼(200)의 외측은 리테이너 링(403b)에 의해 둘러싸여지는 것과 함께, 탄성 매트(403c)에 의해 연마포(402)에 억제된다. 리테이너 링(403b)에는 리테이너 링(403b)의 외측으로부터 내측에 걸쳐서 슬러리가 통과하기 위한 홈(403d)이 형성된다. 홈(403d)은 리테이너 링(403b)의 형상에 맞춰서 원주(圓周) 형상으로 복수 설치된다. 홈(403d)을 개재하여 후레쉬한(사용 전인) 슬러리와 사용된 슬러리가 교체하도록 구성된다.
계속해서 본 공정에서의 동작을 설명한다. 연마 헤드(403) 내에 웨이퍼(200)를 반입하면, 공급관(405)으로부터 슬러리를 공급하는 것과 함께, 연마반(401) 및 연마 헤드(403)를 회전시킨다. 슬러리는 리테이너 링(403b) 내에 유입하여 웨이퍼(200)의 표면을 연마한다. 이와 같이 연마하는 것에 의해 도 3에 도시된 바와 같이 구리 함유막(2005b)을 제거할 수 있다. 소정의 시간 연마하면, 웨이퍼(200)를 반출한다.
또한 연마 후의 배선층(2006)의 웨이퍼 면내의 막 두께 분포를 조사한 바, 웨이퍼(200)의 면내에서는 도 3에 도시된 바와 같이 배선 간 절연막(2002)의 높이가 일치하지 않는 경우가 있는 것을 알게 되었다. 웨이퍼 면내에서 확인하면 예컨대 도 6에 도시된 바와 같이 웨이퍼(200)의 외주면의 막 두께가 중앙면에 비해서 얇은 분포A나 웨이퍼(200)의 중앙면의 막 두께가 외주면에 비해서 얇은 분포B를 볼 수 있다.
막 두께 분포에 치우침이 있으면, 후술하는 공극 형성 공정(106)에서 공극을 원하는 깊이까지 형성할 수 있는 개소(箇所)와 할 수 없는 개소가 존재한다는 문제가 있다. 여기서 말하는 공극이라는 뒤에 에어 갭으로서 이용되는 공극이다. 이들의 편차는 반도체 장치의 수율 저하를 일으킨다.
발명자에 의한 예의 연구의 결과 분포A, 분포B 각각에 원인이 있는 것을 알게 되었다. 이하에 그 원인을 설명한다.
분포A의 원인은 웨이퍼에 대한 슬러리의 공급 방법이다. 전술한 바와 같이 연마포(402)에 공급된 슬러리는 리테이너 링(403b)을 개재하여 웨이퍼(200)의 주위로부터 공급된다. 그렇기 때문에 웨이퍼(200)의 중앙면에는 웨이퍼 외주면을 연마한 후의 슬러리가 유입되고, 한편 웨이퍼 외주면에는 후레쉬한 슬러리가 유입된다. 후레쉬한 슬러리는 연마 효율이 높기 때문에 웨이퍼(200)의 외주면은 중앙면보다 더 연마된다. 이상으로부터 배선층(2006)의 막 두께는 분포A와 같이 된다고 생각된다.
분포B가 되는 원인은 리테이너 링(403b)의 마모다. 연마 장치(400)에서 많은 웨이퍼를 연마하면, 연마포(402)에 압부(押付)된 리테이너 링(403b)의 선단이 마모되고, 홈(403d)이나 연마포(402)와의 접촉면이 변형된다. 그렇기 때문에 본래 공급되어야 할 슬러리가 리테이너 링(403b)의 내주에 공급되지 않는 경우가 있다. 이와 같은 경우, 웨이퍼(200)의 외주면에 슬러리가 공급되지 않기 때문에 웨이퍼(200)의 중앙면이 연마되고, 외주면이 연마되지 않는 상태가 된다. 따라서 배선층(2006)의 막 두께는 분포B와 같이 된다고 생각된다.
[막 두께 측정 공정(S103)]
본 공정에서는 배선층(2006)의 막 두께를 측정한다. 측정은 예컨대 기존의 광학 측정 장치에서 수행하고, 여기서는 광이 투과하는 배선 간 절연막(2002)을 대상으로 수행한다. 측정 개소는 기판 면내에서 적어도 2개소이며, 1개소는 웨이퍼(200)의 중앙면이다. 다른 1개소는 웨이퍼(200)의 외주면이다. 본 실시예에서는 웨이퍼 중앙면에서의 배선 간 절연막(2002)을 배선 간 절연막(2002a)이라고 부르고, 웨이퍼 외주면에서의 배선 간 절연막(2002)을 배선 간 절연막(2002b)이라고 부른다.
측정 장치는 도 3의 상태의 웨이퍼(200)를 측정하고, 구체적으로는 배선 간 절연막(2002a)의 높이 Ha와 배선 간 절연막(2002b)의 높이 Hb를 측정한다. 또한 여기서 말하는 배선 간 절연막의 높이라는 제1 층간 절연막(2001)의 상단에서 배선 간 절연막(2002)의 상단까지의 폭을 말한다.
배선 간 절연막의 막 두께를 측정하는 것과 함께, 막 두께 분포를 측정하고, 측정 장치는 그들의 정보를 상위 장치에 송신한다.
[확산 방지막 형성 공정(S104)]
계속해서 확산 방지막 형성 공정(S104)에 대하여 도 7을 이용하여 설명한다. 여기서는 도 3의 배선층(2006)이 형성된 상태의 웨이퍼(200)에 대하여 확산 방지막(2007)을 형성한다. 확산 방지막(2007)은 예컨대 실리콘 산질화막(SiON막)이다. 확산 방지막(2007)은 절연성의 성질 및 확산을 억제하는 성질을 가진다. 확산 방지막(2007)을 형성하는 것에 의해 구리 함유막(2005)의 성분이 상층(上層)으로 확산하는 것을 억제할 수 있다. 또한 현저하게 배선 간이 좁은 경우에는 배선층(2006) 상에 형성되는 상층을 개재하여 인접하는 배선[구리 함유막(2005)]끼리가 도통하는 우려가 있지만, 확산 방지막(2007)에 의해 그것을 억제할 수 있다. 본 실시예에서는 웨이퍼 중앙면에서의 확산 방지막(2007)을 확산 방지막(2007a)이라고 부르고, 웨이퍼 외주면에서의 확산 방지막(2007)을 확산 방지막(2007b)이라고 부른다.
[레지스트 도포·노광 공정(S105)]
다음으로 레지스트 도포·노광 공정(S105)에 대하여 설명한다. 여기서는 도 7에 도시된 확산 방지막(2007)이 형성된 상태의 웨이퍼(200)를 처리한다. 우선 확산 방지막(2007) 상에 패터닝용의 레지스트층(2008)을 형성한다. 그 후 노광 처리를 수행하고, 도 8에 도시된 바와 같이 레지스트층(2008)을 원하는 패턴에 형성한다. 본 실시예에서는 웨이퍼 중앙면에서의 레지스트층(2008)을 레지스트층(2008a)이라고 부르고, 웨이퍼 외주면에서의 레지스트층(2008)을 레지스트층(2008b)이라고 부른다.
[공극 형성 공정(S106)]
레지스트층(2008)을 원하는 패턴에 형성하면, 에칭 처리를 수행하고, 도 9에 도시된 바와 같이 배선 간 절연막(2002)의 일부를 에칭하여 구리 함유막(2005)사이에 공극(2009)을 형성한다. 예를 들면, 이웃이 되는 구리 함유막(2005)의 사이에 공극(2009)을 형성한다. 공극(2009)은 뒤에 에어 갭으로서 구성된다. 본 실시예에서는 웨이퍼 중앙면에서의 공극(2009)을 공극(2009a)이라고 부르고, 웨이퍼 외주면에서의 공극(2009)을 공극(2009b)이라고 부른다. 공극(2009)을 형성한 후, 레지스트(2008)를 제거한다.
여기서 본 실시예에서의 공극에 대하여 상세를 설명한다. 최근의 미세화, 고밀도화에 따라 배선 간의 거리가 좁아진다. 그와 같이 되면 배선 간에서 콘덴서 용량이 증가하여 신호 지연이 발생한다는 문제가 있다. 이 경우, 종래와 같이 배선 간에 저유전율의 절연물을 충전하는 것이 생각되지만, 거기에는 물리적인 한계가 있다. 그것을 회피하기 위해서 배선 간에 에어 갭이라고 불리는 공극을 설치하여 유전율을 낮춘다.
또한 에어 갭 구조에서도 인접하는 배선이 도통되는 것이 생각된다. 이에 관해서 본 실시예인 도 10의 (A)와 본 실시예의 비교예인 도 10의 (B)를 이용하여 설명한다. 도 10의 (A) 내지 (B)는 공극이 형성된 개소를 확대한 도면이다. 여기서는 일방(一方)의 홈(2003)을 홈(2003a)이라고 하고, 인접하는 홈(2003)을 홈(2003b)이라고 부른다. 또한 홈(2003a), 홈(2003b) 각각의 밑바닥(홈의 하단이라고도 부른다.) 중 공극(2009)을 개재하여 인접하는 부분을 홈(2003c)이라고 부른다. 또한 홈(2003c)은 점선으로 표시된 동그라미에 의해 둘러싸인 개소다.
도 10의 (A), (B) 각각의 공극(2009)은 홈(2003)에 개재되는 공간인 공간(2010)을 포함한다. 도 10의 (A)에서는 또한 공간(2011)을 포함한다. 공간(2011)은 홈(2003)의 밑바닥 위치보다 하방의 위치에 설치된 공간이다. 즉 홈(2003c)보다 하방으로 설치된다. 공간(2011)은 예컨대 배선 간 절연막(2001)에 설치된다.
또한 이와 같이 홈(2003) 중에 구리 함유막(2003)을 충전한 경우, 홈(2003c)에서 전계가 집중한다. 그렇기 때문에 도 10의 (B)와 같은 구성인 경우, 점선 화살표(2012)와 같이 층간 절연막(2001)을 개재하여 전류가 누설하는 우려가 있다. 그와 같이 되면, 배선 간의 거리가 짧아지는 경우, 리크(leak) 전류에 의해 인접하는 배선끼리가 도통된다는 문제가 발생한다.
거기서 발명자는 도 10의 (A)와 같이 공간(2011)을 설치하는 것으로 했다. 이와 같이 하는 것에 의해 홈(2003c)보다 하방에서도 공극이 형성되므로, 도 10의 (B)와 같이 리크 전류에 의해 인접하는 배선끼리가 도통 한다는 문제를 억제하는 것이 가능해진다.
(기판 처리 장치)
다음으로 공극 형성 공정(S106)에서 사용하는 기판 처리 장치(100)에 대하여 도 11부터 도 16을 이용하여 설명한다. 본 실시예에서는 기판 처리 장치(100)는 공극(2009)을 형성하기 위한 에칭 장치로서 이용된다. 본 실시예에서는 기판 처리 장치(100)는 도 11에 도시되는 바와 같이 매엽식(枚葉式) 기판 처리 장치로서 구성된다.
도 11에 도시된 바와 같이 기판 처리 장치(100)는 처리 용기(202)를 구비한다. 처리 용기(202)는 예컨대 횡단면(橫斷面)이 원형이며 편평한 밀폐 용기로서 구성된다. 또한 처리 용기(202)는 예컨대 알루미늄(Al)이나 스텐레스(SUS) 등의 금속 재료 또는 석영에 의해 구성된다. 처리 용기(202) 내에는 기판으로서의 실리콘 웨이퍼 등의 웨이퍼(200)를 처리하는 처리 공간(201)(처리실), 반송실(203)이 형성된다. 처리 용기(202)는 상부 용기(202a)와 하부 용기(202b)로 구성된다. 상부 용기(202a)와 하부 용기(202b)의 사이에는 칸막이 판(204)이 설치된다. 상부 처리 용기(202a)에 둘러싸여진 공간이며, 칸막이 판(204)보다 상방(上方)의 공간을 처리 공간이라고 부르고, 그것을 구성하는 방을 처리실(201)이라고 부른다. 하부 용기(202b)에 둘러싸여진 공간이며, 칸막이 판보다 하방의 공간을 반송 공간이라고 부르고, 그것을 구성하는 방을 반송실(203)이라고 부른다. 칸막이 판(204)은 절연체로 구성되고 후술하는 기판 재치대(212)와 하부 용기(202b)를 절연한다.
상부 용기(202a)와 하부 용기(202b) 사이에는, 절연체로 구성되고 상부 용기(202a)를 지지하는 지지부(208)가 설치된다. 지지부(208)는 상부 용기(202a)와 하부 용기(202b)를 전기적으로 절연한다.
하부 용기(202b)의 측면에는 게이트 밸브(205)에 인접한 기판 반입 반출구(206)가 설치되고 웨이퍼(200)는 기판 반입 반출구(206)를 개재하여 이재실(미도시)과의 사이를 이동한다. 하부 용기(202b)의 저부(底部)에는 리프트 핀(207)이 복수 설치된다.
처리실(201) 내에는 웨이퍼(200)를 지지하는 기판 재치부(210)가 설치된다. 기판 재치부(210)는 웨이퍼(200)를 재치하는 재치면(211) 및 재치면(211)을 표면에 가지는 기판 재치대(212)를 포함한다. 기판 재치대(212) 내에는 후술하는 바이어스 전극(219)이 설치된다. 기판 재치대(212)에는 리프트 핀(207)이 관통하는 관통공(214)이 리프트 핀(207)과 대응하는 위치에 각각 설치되어도 좋다.
기판 재치대(212)는 샤프트(217)에 의해 지지된다. 샤프트(217)는 처리 용기(202)의 저부를 관통하고, 또한 처리 용기(202)의 외부에서 승강 기구(218)에 접속된다. 승강 기구(218)를 작동시켜서 샤프트(217) 및 기판 재치대(212)를 승강시키는 것에 의해 기판 재치면(211) 상에 재치되는 웨이퍼(200)를 승강시키는 것이 가능하도록 구성된다. 또한 샤프트(217) 하단부의 주위는 벨로즈(216)(bellows)에 의해 피복되고 처리실(201) 내는 기밀하게 보지(保持)된다.
기판 재치대(212)는 웨이퍼(200)의 반송 시에는 기판 재치면(211)이 기판 반입 반출구(206)의 위치(웨이퍼 반송 위치)가 되도록 하강하고, 웨이퍼(200)의 처리 시에는 도 11에서 도시되는 바와 같이 웨이퍼(200)가 처리실(201) 내의 처리 위치(웨이퍼 처리 위치)까지 상승한다.
구체적으로는 기판 재치대(212)를 웨이퍼 반송 위치까지 하강시켰을 때에는 리프트 핀(207)의 상단부가 기판 재치면(211)의 상면으로부터 돌출하고, 리프트 핀(207)이 웨이퍼(200)를 하방으로부터 지지하도록 된다. 또한 기판 재치대(212)를 웨이퍼 처리 위치까지 상승시켰을 때에는 리프트 핀(207)은 기판 재치면(211)의 상면으로부터 매몰하고, 기판 재치면(211)이 웨이퍼(200)를 하방으로부터 지지하도록 이루어진다. 또한 리프트 핀(207)은 웨이퍼(200)와 직접 접촉하기 때문에 예컨대 석영이나 알루미나 등의 재질로 형성하는 것이 바람직하다. 또한 리프트 핀(207)에 승강 기구를 설치하고, 기판 재치대(212)와 리프트 핀(207)이 상대적으로 움직이도록 구성해도 좋다.
바이어스 전극(219)에 대하여 도 12, 도 13을 이용하여 설명한다. 기판 재치대(212)에는 바이어스 전극(219)으로서의 제1 바이어스 전극(219a)과 제2 바이어스 전극(219b)이 설치된다. 제1 바이어스 전극(219a)은 정합기(220a)와 접속되고, 제2 바이어스 전극(219b)은 정합기(220b)와 접속된다. 또한 제1 바이어스 전극(219a), 제2 바이어스 전극(219b)은 각각 어스에 접속된다. 도 13에 도시된 바와 같이 제1 바이어스 전극(219a)과 제2 바이어스 전극(219b)은 동심원 형상으로 형성되고, 기판의 중심측의 전위와 외주측의 전위를 조정 가능하도록 구성된다.
또한 정합기(220a)에 고주파 전원(221a)을 설치하고, 정합기(220b)에 고주파 전원(221b)을 설치하도록 구성해도 좋다. 고주파 전원(221a)을 설치하는 것에 의해 제1 바이어스 전극(219a)의 전위의 조정 폭을 넓힐 수 있고, 웨이퍼(200)의 중심측에 인입(引入)되는 활성종의 양의 조정 폭을 넓힐 수 있다. 또한 고주파 전원(221b)을 설치하는 것에 의해 제2 바이어스 전극(219b)의 전위의 조정 폭을 넓힐 수 있고, 웨이퍼(200)의 외주측에 인입되는 활성종의 양의 조정 폭을 넓힐 수 있다. 예컨대 활성종이 플러스의 전위인 경우에 제1 바이어스 전극(219a)의 전위를 마이너스가 되도록 구성하고, 제2 바이어스 전극(219b)의 전위를 제1 바이어스 전극(219a)의 전위보다 높아지도록 구성하는 것에 의해 웨이퍼(200)의 외주측에 공급되는 활성종량보다 중심측에 공급되는 활성종량을 많게 할 수 있다. 또한 처리실(201) 내에 생성되는 활성종의 전위가 중성에 가까운 경우라도 고주파 전원(221a)과 고주파 전원(221b)의 어느 하나 또는 양방(兩方)을 이용하는 것에 의해 웨이퍼(200)에 인입되는 양을 조정할 수 있다.
본 실시예에서는 바이어스 전극(219), 정합기(220a), 정합기(220b)를 바이어스 조정부라고 부른다. 고주파 전원(221a), 고주파 전원(221b)을 바이어스 조정부에 포함시켜도 좋다.
(배기계)
처리실(201)[상부 용기(202a)]의 내벽 상면에는 처리실(201)의 분위기를 배기하는 배기구(223)가 설치된다. 배기구(223)에는 배기관(224)이 접속되고, 배기관(224)에는 처리실(201) 내를 소정의 압력에 제어하는 APC(Automatic Pressure Controller) 등의 압력 조정기(225), 진공 펌프(226)가 순서대로 직렬로 접속된다. 주로 배기구(223), 배기관(224), 압력 조정기(225)에 의해 배기부(배기 라인)가 구성된다. 또한 진공 펌프(226)를 배기부에 포함시키도록 구성해도 좋다.
(버퍼실)
처리실(201)의 상방에는 버퍼실(232)이 설치된다. 버퍼실(232)은 측벽(232a), 천정(232b)에 의해 구성된다. 버퍼실(232)은 샤워 헤드(234)를 내포한다. 버퍼실(232)의 내벽(232a)과 샤워 헤드(234) 사이에는 가스 공급 경로(235)가 구성된다. 즉 가스 공급 경로(235)는 샤워 헤드(234)의 외벽(234b)을 둘러싸도록 설치된다.
샤워 헤드(234)와 처리실(201)을 구획하는 벽에는 분산판(234a)이 설치된다. 분산판(234a)은 예컨대 원반 형상으로 구성된다. 처리실(201)측에서 보면, 도 14와 같이 가스 공급 경로(235)는 샤워 헤드 측벽(234b)과 측벽(232a) 사이이며, 분산판(234)의 수평 방향 주위에 설치된 구조가 된다.
버퍼실(232)의 천정(232b)에는 가스 도입관(236)이 관통된다. 또한 가스 도입관(238)이 접속된다. 가스 도입관(236)은 샤워 헤드(234)에 접속된다. 가스 도입관(236), 가스 도입관(238)은 후술하는 가스 공급계에 접속된다.
가스 도입관(236)으로부터 도입된 가스는 샤워 헤드(234)를 개재하여 처리실(201)에 공급된다. 가스 도입관(238)으로부터 도입된 에칭 가스는 가스 공급 경로(235)를 개재하여 처리실(201)에 공급된다.
샤워 헤드(234)로부터 공급된 가스는 웨이퍼(200)의 중심에 공급된다. 가스 공급 경로(235)로부터 공급된 가스는 웨이퍼(200)의 외주면에 공급된다. 웨이퍼의 외주면(에지)이란 상기 웨이퍼 중심에 대하여 그 외주를 말한다. 샤워 헤드(234)는 예컨대 석영, 알루미나, 스텐레스, 알루미늄 등의 재료로 구성된다.
(가스 공급계)
계속해서 도 15를 이용하여 가스 공급계를 설명한다. 도 15의 부호(A1)는 도 11의 부호(A1)에 접속되어 부호(A2)는 도 11의 부호(A2)에 접속된다. 즉 가스 공급관(241a)은 가스 도입관(236)에 접속되고, 가스 공급관(242a)은 가스 도입관(238)에 접속된다.
가스 공급관(241a)에는 상류로부터 합류관(240b), 매스 플로우 컨트롤러(241b), 밸브(241c)가 설치된다. 매스 플로우 컨트롤러(241b), 밸브(241c)에 의해 가스 공급관(241a)을 통과하는 가스의 유량이 제어된다. 합류관(240b)의 상류에는 실리콘을 포함하는 막을 에칭 가능한 불소계 에칭 가스 가스원(240a)이 설치된다. 에칭 가스로서는 예컨대 4불화탄소(CF4)나 6불화 에탄(C2F6) 등의 불소계 가스가 이용된다.
바람직하게는 밸브(241c)의 하류측에 불활성 가스를 공급하기 위한 제1 불활성 가스 공급관(253a)이 접속된다. 불활성 가스 공급관(243a)에는 상류로부터 불활성 가스원(243b), 매스 플로우 컨트롤러(243c), 밸브(243d)가 설치된다. 불활성 가스는 예컨대 질소(N2) 가스가 이용된다. 불활성 가스는 가스 공급관(241a)을 흐르는 가스에 첨가되어 희석 가스로서 사용된다. 매스 플로우 컨트롤러(243c), 밸브(243d)를 제어하는 것에 의해 가스 도입관(236), 샤워 헤드(234)를 개재하여 공급하는 에칭 가스의 농도나 유량을 보다 최적으로 튜닝할 수 있다.
가스 도입관(238)과 접속되는 가스 공급관(242a)에는 상류로부터 합류관(240b), 매스 플로우 컨트롤러(242b), 밸브(242c)가 설치된다. 매스 플로우 컨트롤러(242b), 밸브(242c)에 의해 가스 공급관(242a)을 통과하는 가스의 유량이 제어된다. 합류관(240b)의 상류에는 에칭 가스 가스원(240a)이 설치된다.
바람직하게는 밸브(242c)의 하류측에 불활성 가스를 공급하기 위한 제2 불활성 가스 공급관(244a)이 접속된다. 불활성 가스 공급관(244a)에는 상류에서 불활성 가스원(244b), 매스 플로우 컨트롤러(244c), 밸브(244d)가 설치된다. 불활성 가스는 예컨대 헬륨(He) 가스가 이용된다. 불활성 가스는 가스 공급관(242a)을 흐르는 가스에 첨가되어 희석 가스로서 사용된다. 매스 플로우 컨트롤러(244c), 밸브(244d)를 제어하는 것에 의해 가스 도입관(238), 가스 공급 경로(235)를 흐르는 가스의 농도나 유량을 보다 최적으로 튜닝할 수 있다.
가스 공급관(241a), 매스 플로우 컨트롤러(241b), 밸브(241c), 가스 공급관(242a), 매스 플로우 컨트롤러(242b), 밸브(242c), 합류관(240b)을 합쳐서 에칭 가스 공급부라고 부른다. 또한 가스원(240a), 가스 도입관(236), 가스 도입관(238)을 가스 공급부에 포함시켜도 좋다.
제1 불활성 가스 공급관(243a), 매스 플로우 컨트롤러(243c), 밸브(243d), 제2 불활성 가스 공급관(244a), 매스 플로우 컨트롤러(244c), 밸브(244d)를 합쳐서 불활성 가스 공급부라고 부른다. 또한 불활성 가스원(243b), 불활성 가스원(244b)을 불활성 가스 공급부에 포함시켜도 좋다. 또한 에칭 가스 공급부에 불활성 가스 공급부를 포함시켜도 좋다.
(플라즈마 생성부)
상부 용기(202a)에는 플라즈마 생성부(215)가 접속된다. 플라즈마 생성부(215)는 전원(215a)과 정합부(215b)와 그들을 상부 용기(202a)에 접속하는 배선(215c)를 적어도 포함한다. 플라즈마 생성부(215)는 후술하는 컨트롤러(260)에 접속된다.
플라즈마 생성부(215)에서 전원(215a)이 ON이 되면 처리실(201)에 공급된 에칭 가스는 플라즈마 상태가 된다. 전원(215)의 ON/OFF의 변경은 컨트롤러(260)의 지시에 의해 제어된다.
(컨트롤러)
기판 처리 장치(100)는 기판 처리 장치(100)의 각(各) 부(部)의 동작을 제어하는 컨트롤러(260)를 포함한다.
컨트롤러(260)의 개략을 도 16에 도시한다. 제어부(제어 수단)인 컨트롤러(260)는 CPU(260a)(Central Processing Unit), RAM(260b)(Random Access Memory), 기억부로서의 기억 장치(260c), I/O 포트(260d)를 구비한 컴퓨터로서 구성된다. RAM(260b), 기억 장치(260c), I/O 포트(260d)는 내부 버스(260f)를 개재하여 CPU(260a)와 데이터 교환 가능하도록 구성된다. 기판 처리 장치(100) 내의 데이터의 송수신은 송수신부(260e)의 지지에 의해 수행된다.
컨트롤러(260)에는 예컨대 터치패널 등으로서 구성된 입출력 장치(261)나 외부 기억 장치(262)가 접속 가능하도록 구성된다. 또한 상위 장치(270)에 네트워크를 개재하여 접속되는 수신부(263)가 설치된다. 수신부(260)는 상위 장치(270)로부터 다른 장치의 정보를 수신하는 것이 가능하다.
기억 장치(260c)는 예컨대 플래시 메모리, HDD(Hard Disk Drive) 등으로 구성된다. 기억 장치(260c) 내에는 기판 처리 장치의 동작을 제어하는 제어 프로그램이나 후술하는 기판 처리의 순서나 조건 등이 기재된 프로세스 레시피 등이 판독 가능하도록 격납된다. 예컨대 배선층(2006)의 막 두께 분포와 가스 공급부나 플라즈마 생성부의 제어를 관련시킨 데이터 등이 기억된다. 또한 프로세스 레시피는 후술하는 기판 처리 공정에서의 각 순서를 컨트롤러(260)에 실행시켜 소정의 결과를 얻을 수 있도록 조합된 것이며, 프로그램으로서 기능한다. 이하 이 프로그램 레시피나 제어 프로그램 등을 총칭하여 단순히 프로그램이라고도 말한다. 또한 본 명세서에서 프로그램이라는 단어를 이용한 경우는 프로그램 레시피 단체(單體)만을 포함하는 경우, 제어 프로그램 단체만을 포함하는 경우 또는 그 양방을 포함하는 경우가 있다. 또한 RAM(260b)는 CPU(260a)에 의해 판독된 프로그램이나 데이터 등이 일시적으로 보지되는 메모리 영역(work area)으로서 구성된다.
I/O 포트(260d)는 게이트 밸브(205), 승강 기구(218), 바이어스 전극(219), 압력 조정기(225), 진공 펌프(226) 등 기판 처리 장치(100)의 각 구성에 접속된다.
CPU(260a)는 기억 장치(260c)로부터의 제어 프로그램을 판독하여 실행하는 것과 함께, 입출력 장치(261)로부터의 조작 커맨드의 입력 등에 따라서 기억 장치(260c)로부터 프로세스 레시피를 판독하도록 구성된다. 그리고 CPU(260a)는 판독된 프로세스 레시피의 내용을 따르도록 게이트 밸브(205)의 개폐 동작, 승강 기구(218)의 승강 동작, 바이어스 전극(219)으로의 전력 공급 동작, 압력 조정기(225)의 압력 조정 동작, 진공 펌프(226)의 ON/OFF 제어, 매스 플로우 컨트롤러의 유량 조정 동작, 밸브 등을 제어 가능하도록 구성된다.
또한 컨트롤러(260)는 전용의 컴퓨터로서 구성되는 경우에 한하지 않고, 범용의 컴퓨터로서 구성되어도 좋다. 예컨대 전술한 프로그램을 격납한 외부 기억 장치(262)[예컨대 자기(磁氣) 테이프, 플렉시블 디스크나 하드 디스크 등의 자기 디스크, CD나 DVD 등의 광(光)디스크, MO 등의 광자기 디스크, USB메모리나 메모리 카드 등의 반도체 메모리]를 준비하고, 이와 같은 외부 기억 장치(262)를 이용하여 범용의 컴퓨터에 프로그램을 인스톨하는 것 등에 의해 본 실시예에 따른 컨트롤러(260)를 구성할 수 있다. 또한 컴퓨터에 프로그램을 공급하기 위한 수단은 외부 기억 장치(262)를 개재하여 공급할 경우에 한정되지 않는다. 예컨대 인터넷이나 전용 회선 등의 통신 수단을 이용하여 외부 기억 장치(262)를 개재하지 않고 프로그램을 공급하도록 해도 좋다. 또한 기억 장치(260c)나 외부 기억 장치(262)는 컴퓨터 판독 가능한 기록 매체로서 구성된다. 이하 이들을 총칭하여 단순히 기록 매체라고도 한다. 또한 본 명세서에서 기록 매체라는 단어를 이용한 경우는 기억 장치(260c) 단체만을 포함하는 경우, 외부 기억 장치(262) 단체만을 포함하는 경우 또는 그 양방을 포함할 경우가 있다.
(기판 처리 방법)
계속해서 기판 처리 장치(100)를 이용한 공극 형성 방법에 대하여 도 17을 이용하여 설명한다. 도 17은 도 1에서의 공극 형성 공정(S106)의 상세를 설명한 도면이다. 공극 형성 방법은 기판 처리 방법의 하나다. 또한 이하의 설명에서 기판 처리 장치를 구성하는 각 부의 동작은 컨트롤러(260)에 의해 제어된다.
[막 두께 정보 수신 공정(S3002)]
막 두께 측정 공정(S103)에서 측정한 막 두께 정보를 상위 장치(270)로부터 수신부(263)가 수신한다. 수신한 정보는 배선 간 절연막(2002)의 막 두께 정보다. 구체적으로는 배선 간 절연막(2002a)이나 배선 간 절연막(2002b)의 막 두께 정보다. 본 실시예에서는 막 두께 분포 정보라고도 부른다. 수신한 정보는 RAM(260b)에 일시적으로 격납된다.
[기판 반입 공정(S3004)]
레지스트 도포·노광 공정(S105)의 후, 웨이퍼(200)는 기판 처리 장치(100)에 반입된다. 여기서는 기판 재치부(210)를 승강 기구(218)에 의해 하강시켜 리프트 핀(207)이 관통공(214)으로부터 기판 재치부(210)의 상면측에 돌출시킨 상태로 한다. 또한 처리실(201) 내를 소정의 압력에 조압(調壓)한 후, 게이트 밸브(205)를 개방하고 게이트 밸브(205)로부터 리프트 핀(207) 상에 웨이퍼(200)를 재치시킨다. 웨이퍼(200)를 리프트 핀(207) 상에 재치시킨 후, 승강부(218)에 의해 기판 재치부(210)를 소정의 위치까지 상승시키는 것에 의해 웨이퍼(200)가 리프트 핀(207)으로부터 기판 재치부(210)에 재치되도록 이루어진다.
[에칭 제어값 조정 공정(S3006)]
CPU(260a)는 RAM(260b)에 수신된 막 두께 정보와 기억 장치(260c)에 기억된 에칭 제어값 데이터 베이스를 판독한다. 여기서 말하는 에칭 제어값이라는 예컨대 매스 플로우 컨트롤러, 밸브, 플라즈마 생성부 등의 제어 데이터나 그들의 가동 시간 등의 데이터다.
계속해서 CPU(260a)는 수신한 막 두께 정보와 에칭 제어 데이터 베이스를 비교하고 막 두께 정보에 따라서 에칭 제어값을 추출한다. 또한 CPU(260a)는 추출한 에칭 제어값을 실현하도록 각 구성에 지시한다.
다음으로 추출된 에칭 제어값에 기초한 처리에 대하여 개요를 설명한다. 상세한 것은 후술한다. 우선 처리실(201) 내가 소정의 압력(진공도)이 되도록 배기관(224)을 개재하여 처리실(201) 내를 배기한다. 이때 추출한 에칭 제어값의 압력값이 되도록 압력 조정기(225)로서의 APC밸브의 밸브의 개도(開度)를 피드백 제어한다.
웨이퍼(200)가 기판 재치부(210)에 재치되고, 처리실(201) 내의 분위기가 안정된 후, 매스 플로우 컨트롤러(241b), 매스 플로우 컨트롤러(242b), 플라즈마 생성부(215)를 가동시키는 것과 함께, 밸브(241c), 밸브(242c)의 개도를 조정한다. 이때 매스 플로우 컨트롤러(243c), 매스 플로우 컨트롤러(244c)를 가동시키는 것과 함께, 밸브(252d), 밸브(244d)의 개도를 조정해도 좋다.
[에칭 가스 공급 공정(S3008)]
에칭 가스 공급 공정에서는 가스 공급계로부터 처리실(201)에 가스를 공급한다.
여기서는 에칭 제어값 조정 공정(S3006)에서 조정된 매스 플로우 컨트롤러나 밸브를 제어하고, 웨이퍼의 중앙면에 공급하는 가스의 양(또는 농도)과 외주면에 공급하는 가스의 양(또는 농도)을 각각 제어한다.
공급된 에칭 가스는 플라즈마 생성부(215)에 의해 플라즈마 상태가 된다. 플라즈마 상태의 에칭 가스는 처리실(201) 내에 공급되어 웨이퍼(200)와 반응하여 공극(2009)을 형성한다.
또한 에칭 가스를 공급할 때 바이어스 조정부에 의해 기판 재치부(210)의 바이어스를 조정해도 좋다. 바이어스를 조정할 때는 상위 장치(270)로부터 수신한 배선 간 절연막(2002)의 막 두께 측정 데이터에 따라서 고주파 전원(221a), 고주파 전원(221b)을 제어하고, 제1 바이어스 전극(219a)의 전위와 제2 바이어스 전극(219b)의 전위를 조정한다.
이와 같이 웨이퍼(200)의 중앙 또는 외주 각각 도달하는 에칭 가스의 이온 성분량을 조정하는 것에 의해 웨이퍼(200)의 중앙과 외주에서 에칭량을 조정할 수 있다.
또한 고주파 전원을 이용하는 것에 의해서 보다 확실한 이방성 에칭을 실현할 수 있다. 따라서 공극(2009)과 홈(2003) 사이의 벽(2013)의 두께를 확보하면서, 공극(2009)을 형성하는 것이 가능해진다. 이와 같이 하는 것에 의해 공극 형성 후의 반도체 장치의 구조에서는 횡방향에 대한 강도를 유지할 수 있다. 만일 고주파 전원을 이용하지 않는 경우, 이온의 인입이 약해지기 때문에 벽(2013)을 에칭할 수도 있다. 이 경우, 배선의 횡방향의 강도가 낮아지는 우려가 있다.
소정의 시간 경과 후, 각 밸브를 닫아 가스의 공급을 정지한다.
[기판 반출 공정(S3010)]
에칭 가스 공급 공정(S3008)이 끝난 후, 기판 재치부(210)를 승강 기구(218)에 의해 하강시켜 리프트 핀(207)이 관통공(214)으로부터 기판 재치부(210)의 상면측에 돌출시킨 상태로 한다. 또한 처리실(201) 내를 소정의 압력에 조압한 후, 게이트 밸브(205)를 개방하고 웨이퍼(200)를 리프트 핀(207) 상으로부터 게이트 밸브(205) 외에 반송한다.
계속해서 본 실시예에서의 에칭 제어값 조정 공정(S3006)의 상세에 대하여 설명한다. 전술한 바와 같이 연마 공정(S102) 종료 후, 배선 간 절연막(2002)은 웨이퍼의 중앙면과 외주면에서 막 두께가 달라진다. 측정 공정(S103)에서는 그 막 두께 분포를 측정한다. 측정 결과는 상위 장치(270)를 통하여 RAM(260b)에 격납된다. 격납된 데이터는 기억 장치(260c) 내의 레시피와 비교되어 그 레시피에 기초한 장치 제어가 수행된다.
다음으로 RAM(260b)에 격납된 데이터가 분포A인 경우를 설명한다. 분포A인 경우는 도 6, 도 7에 도시된 바와 같이 배선 간 절연막(2002a)의 막 두께(Ha)가 배선 간 절연막(2002b) 막 두께(Hb)보다 두꺼운 경우를 말한다.
분포A인 경우, 본 공정에서는 웨이퍼 중앙면의 에칭량에 대하여 웨이퍼 외주면의 에칭량을 적게 하도록 제어한다. 예컨대 에칭 가스의 공급량을 10sccm 내지 100sccm으로 한다. 또한 에칭 시간을 막 두께가 두꺼운 쪽, 즉 웨이퍼 중앙의 에칭 시간에 맞춘다. 본 실시예에서는 전술한 바와 같이 적어도 공간(2011)을 형성할 수 있는 정도의 시간으로 에칭 처리를 수행하는 것으로 한다. 또한 최대라도 층간 절연막(2001)을 관통하지 않는 정도의 에칭 시간으로 한다. 예컨대 30초 내지 120초다.
여기서 막 두께가 두꺼운 쪽에 에칭 시간을 맞추는 이유를 설명한다. 만일 막 두께가 얇은 쪽(분포A인 경우는 웨이퍼 외주, 분포B인 경우는 웨이퍼 중앙)에 에칭 시간을 맞춘 경우, 막 두께가 두꺼운 쪽(분포A의 경우는 웨이퍼 중앙, 분포B의 경우는 웨이퍼 외주)에서 에칭량이 불충분하게 되는 우려가 있다. 그렇기 때문에 공간(2011)을 형성할 수 없는 우려가 있다. 그 경우, 배선 간의 도통이 될 수 있다.
그래서 본 실시예에서는 막 두께가 두꺼운 쪽에 에칭 시간을 맞추는 것에 의해 웨이퍼(200)의 중앙과 외주에서 확실하게 공간(2011)을 형성 가능하게 한다.
계속해서 웨이퍼(200)의 중앙면의 에칭량을 많게 하고, 웨이퍼(200)의 외주면의 에칭량을 웨이퍼 중앙면보다 적게 하는 구체적인 방법을 설명한다. 여기서는 에칭 가스를 공급할 때 웨이퍼(200)의 외주면에 공급하는 에칭 가스의 성분을 중앙면보다 적게 하도록 제어한다.
이때 가스 공급계에서는 매스 플로우 컨트롤러(241b)를 제어하는 것과 함께 밸브(241c)의 개도를 제어하여, 샤워 헤드(234)로부터 처리실(201)에 공급하는 에칭 가스의 양을 제어한다. 또한 매스 플로우 컨트롤러(242b)를 제어하는 것과 함께 밸브(242c)의 개도를 제어하여, 가스 공급 경로(235)로부터 처리실(201)에 에칭 가스를 공급한다. 웨이퍼 표면에서의 단위 면적 당의 에칭 가스의 폭로량은 가스 공급 경로(235)로부터 공급되는 가스의 폭로량이 샤워 헤드로부터 공급되는 가스의 폭로량보다 적어지도록 제어된다.
샤워 헤드(234)를 개재하여 공급된 에칭 가스는 웨이퍼(200)의 중앙면에 형성된 배선 간 절연막(2002a) 상에 공급된다. 공급된 에칭 가스는 도 9에 도시된 바와 같이 배선 간 절연막(2002a)을 에칭하여 홈(2009a)을 형성한다.
가스 공급 경로(235)를 개재하여 공급된 에칭 가스는 웨이퍼(200)의 외주면에 형성된 배선 간 절연막(2002b) 상에 공급된다. 공급된 에칭 가스는 도 9에 도시된 바와 같이 배선 간 절연막(2002b)을 에칭하여 홈(2009b)을 형성한다.
전술한 바와 같이 웨이퍼 표면에서의 단위 면적 당의 에칭 가스의 폭로량은 배선 간 절연막(2002a) 상이 배선 간 절연막(2002b) 상보다 많아지므로, 배선 간 절연막(2002a)의 에칭량을 배선 간 절연막(2002b)의 에칭량보다 많게 할 수 있다.
이때 도 9, 도 10의 (A)에 도시된 바와 같이 홈(2009a), 홈(2009b) 각각에 공간(2011)이 형성되도록 에칭 시간을 조정한다. 이와 같이 하여 웨이퍼(200)의 면내에서 홈(2009)에 공간(2011)을 형성하는 것이 가능해진다. 따라서 전력 성분의 누설이 억제된 고품질인 반도체 장치를 제공할 수 있다.
또한 에칭 가스의 공급을 제어할 때에 제1 바이어스 전극(219a)과 제2 바이어스 전극(219b) 각각의 전위를 조정해도 좋다. 예컨대 제1 바이어스 전극(219a)의 전위가 제2 바이어스 전극(219b)의 전위보다 낮아지도록 고주파 전원(221a)과 고주파 전원(221b)이 각각 조정된다. 제1 바이어스 전극(219a)의 전위를 제2 바이어스 전극(219b)의 전위보다 낮게 하는 것에 의해 웨이퍼(200)의 중심측에 인입되는 이온 성분의 양을 웨이퍼(200)의 외주측에 인입되는 이온 성분의 양보다 많게 할 수 있고, 웨이퍼(200)의 중심측의 에칭량을 외주측의 에칭량보다 많게 할 수 있다.
이와 같이 하는 것에 의해 웨이퍼 표면에서의 단위 면적 당의 에칭 가스의 폭로량에 관하여 샤워 헤드(234)로부터 공급되는 에칭 가스량이 가스 공급 경로(235)로부터 공급되는 에칭 가스량보다 많아지도록 보다 치밀하게 제어할 수 있다.
또한 다른 방법으로서 가스 공급관(241a)과 가스 공급관(242a)의 에칭 가스의 공급량을 동등하게 하고, 대신에 가스 공급관(241a)과 가스 공급관(242a) 각각의 에칭 가스의 농도를 제어해도 좋다. 에칭 가스의 농도를 제어할 때는 불활성 가스 공급계를 제어하는 것에 의해 가스 공급관(241a), 가스 공급관(242a)을 통과하는 에칭 가스의 농도를 제어한다. 분포A인 경우, 가스 공급관(243a)으로부터 공급되는 불활성 가스의 양을 가스 공급관(244a)으로부터 공급되는 불활성 가스의 양보다 적게 하고, 가스 공급관(241a)을 통과하는 에칭 가스의 농도를 가스 공급관(242a)을 통과하는 에칭 가스의 농도보다 높게 한다.
보다 바람직하게는 가스 공급관(241a)과 가스 공급관(242a)의 에칭 가스의 공급량을 다르게 하는 것과 함께, 농도를 다르게 해도 좋다. 이와 같은 제어를 수행하는 것에 의해 단위 면적 당의 에칭 가스의 폭로량을 보다 큰 차분(差分)으로 공급할 수 있다.
다음으로 RAM(260b)에 격납된 데이터가 분포B인 경우를 설명한다. 분포B의 경우는 도 18에 도시된 바와 같이 배선 간 절연막(2002b)의 막 두께(Hb)가 배선 간 절연막(2002a)의 막 두께(Ha)보다 두꺼운 경우를 말한다.
분포B인 경우, 본 공정에서는 웨이퍼 중앙면의 에칭량에 대하여 웨이퍼 외주면의 에칭량을 많게 하도록 제어한다. 예컨대 에칭 가스의 공급량을 10sccm 내지 100sccm으로 한다. 또한 에칭 시간을 막 두께가 두꺼운 쪽, 즉 웨이퍼 외주의 에칭 시간에 맞춘다. 본 실시예에서는 전술한 바와 같이 적어도 공간(2011)을 형성할 수 있는 정도의 시간으로 에칭 처리를 수행하는 것으로 한다. 또한 최대라도 층간 절연막(2001)을 관통하지 않는 정도의 에칭 시간으로 한다. 예컨대 30초 내지 120초다. 전술한 바와 같이 막 두께가 두꺼운 쪽에 에칭 시간을 맞추는 것에 의해 웨이퍼(200)의 중앙과 외주에서 확실하게 공간(2011)을 형성할 수 있다.
계속해서 웨이퍼(200)의 중앙면의 에칭량을 적게 하고, 웨이퍼(200)의 외주면의 에칭량을 많게 하는 구체적인 방법을 설명한다. 여기서는 에칭 가스를 공급할 때 웨이퍼(200)의 중앙면에 공급하는 에칭 가스의 성분을 외주면보다 적게 하도록 제어한다.
이때 가스 공급계에서는 매스 플로우 컨트롤러(241b)를 제어하는 것과 함께, 밸브(241c)의 개도를 제어하고, 샤워 헤드(234)로부터 처리실(201)에 공급하는 에칭 가스의 양을 제어한다. 또한 매스 플로우 컨트롤러(242b)를 제어하는 것과 함께, 밸브(242c)의 개도를 제어하고, 가스 공급 경로(235)로부터 처리실(201)에 에칭 가스를 공급한다. 웨이퍼 표면에서의 단위 면적 당의 에칭 가스의 폭로량은 샤워 헤드(234)로부터 공급되는 가스의 폭로량이 가스 공급 경로(235)로부터 공급되는 가스의 폭로량보다 적어지도록 제어된다.
샤워 헤드(234)를 개재하여 공급된 에칭 가스는 웨이퍼(200)의 중앙면에 형성된 배선 간 절연막(2002a) 상에 공급된다. 공급된 에칭 가스는 도 18에 도시된 바와 같이 배선 간 절연막(2002a)을 에칭하여 홈(2009a)을 형성한다.
가스 공급 경로(235)를 개재하여 공급된 에칭 가스는 웨이퍼(200)의 외주면에 형성된 배선 간 절연막(2002b) 상에 공급된다. 공급된 가스는 도 18에 도시된 바와 같이 배선 간 절연막(2002b)을 에칭하여 홈(2009b)을 형성한다.
전술한 바와 같이 웨이퍼 표면에서의 단위 면적 당의 에칭 가스의 폭로량은 배선 간 절연막(2002b) 상에서 배선 간 절연막(2002a) 상보다 많아지므로, 배선 간 절연막(2002b)의 에칭량을 배선 간 절연막(2002a)의 에칭량보다 많게 할 수 있다.
이때 도 18, 도 10의 (A)에 도시된 바와 같이 홈(2009a), 홈(2009b) 각각으로 공간(2011)이 형성되도록 에칭 시간을 조정한다. 이와 같이 하여 웨이퍼(200)의 면내에서 홈(2009)에 공간(2011)을 형성하는 것이 가능해진다. 따라서 리크 전류가 억제된 고품질의 반도체 장치를 제공할 수 있다.
또한 에칭 가스의 공급을 제어할 때에 제1 바이어스 전극(219a)과 제2 바이어스 전극(219b) 각각의 전위를 조정해도 좋다. 예컨대 제2 바이어스 전극(219b)의 전위가 제1 바이어스 전극(219a)의 전위보다 낮아지도록 고주파 전원(221a)과 고주파 전원(221b)이 각각 조정된다. 제2 바이어스 전극(219b)의 전위를 제1 바이어스 전극(219a)의 전위보다 낮게 하는 것에 의해 웨이퍼(200)의 외주측에 인입되는 이온 성분의 양을 웨이퍼(200)의 중심측에 인입되는 이온 성분의 양보다 많게 할 수 있고, 웨이퍼(200)의 외주측의 에칭량을 중앙측의 에칭량보다 많게 할 수 있다.
이와 같이 하는 것에 의해 보다 확실하게 웨이퍼 표면에서의 단위 면적 당의 에칭 가스의 폭로량은 가스 공급 경로(235)로부터 공급되는 가스량이 샤워 헤드(234)로부터 공급되는 가스량보다 많아지도록 제어할 수 있다.
또한 다른 방법으로서 가스 공급관(241a)과 가스 공급관(242a)의 에칭 가스의 공급량을 동등하게 하고, 대신에 가스 공급관(241a)과 가스 공급관(242a) 각각의 에칭 가스의 농도를 제어해도 좋다. 에칭 가스의 농도를 제어할 때는 불활성 가스 공급계를 제어하는 것에 의해 가스 공급관(241a), 가스 공급관(242a)을 통과하는 에칭 가스의 농도를 제어한다. 분포B인 경우, 가스 공급관(244a)으로부터 공급되는 불활성 가스의 양을 가스 공급관(243a)으로부터 공급되는 불활성 가스의 양보다 적게 하고, 가스 공급관(242a)을 통과하는 에칭 가스의 농도를 가스 공급관(241a)을 통과하는 에칭 가스의 농도보다 높게 한다.
보다 바람직하게는 가스 공급관(241a)과 가스 공급관(242a)의 에칭 가스의 공급량을 다르게 하는 것과 함께, 농도를 다르게 해도 좋다. 이와 같은 제어를 수행하는 것에 의해 단위 면적 당의 에칭 가스의 폭로량을 보다 큰 차분으로 공급할 수 있다.
이상 설명한 바와 같이 웨이퍼(200)의 단위 면적 당의 에칭 가스의 양을 튜닝하는 것에 의해 웨이퍼(200)의 중앙과 그 외주 각각에서 에칭량을 제어할 수 있다.
이때 웨이퍼(200)의 중앙과 그 외주 각각에서 공간(2011)이 형성되도록 에칭량, 에칭 시간을 제어한다.
원하는 시간 에칭 처리를 수행하면 웨이퍼를 반출한다. 여기서는 기판 재치대(212)를 하강시켜 기판 재치대(212)의 표면으로부터 돌출시킨 리프트 핀(207) 상에 웨이퍼(200)를 지지시킨다. 이에 의해 웨이퍼(200)는 처리 위치부터 반송 위치가 된다.
그 다음에 웨이퍼(200)가 반송 위치까지 이동하면, 반송실(203)의 분위기를 배기하는 것에 의해 챔버(202)를 고진공(초 고진공) 상태(예컨대 10-5Pa이하)에 유지하고, 마찬가지로 고진공(초 고진공) 상태(예컨대 10-6Pa이하)에 유지되는 이재(移載)실과의 압력 차이를 저감한다. 소정의 압력에 도달하면 암(미도시)에 의해 웨이퍼(200)는 반출된다.
[층간 절연막 형성 공정(S107)]
계속해서 층간 절연막(2012)을 형성하는 층간 절연막 형성 공정(S107)에 대하여 설명한다. 여기서는 분포A를 상정한 도 19를 이용하여 설명한다. 에칭 처리에 의해 공극(2009)을 형성하면, 웨이퍼(200)를 제2 층간 절연막을 형성하는 기판 처리 장치로 이동시킨다. 여기서는 도 19에 도시된 바와 같이 확산 방지막(2007) 상에 층간 절연막(2012)을 형성한다. 층간 절연막(2012)은 예컨대 탄소 함유 실리콘 산화막(SiOC막)이다. 형성할 때는 예컨대 실리콘 함유 가스와 산소 함유 가스를 웨이퍼(200) 상에 공급하여 기상 반응시킨 후 탄소를 도핑하는 등의 방법이 생각된다.
다음으로 이 공정에서 공극(2009)이 확보된 상태에서 층간 절연막(2012)이 형성되는 이유를 이하에 설명한다. 전술한 바와 같이 배선 간이 상당히 좁은 경우, 층간 절연막(2012)의 퇴적(堆積)이 진행되는 것에 의해 확산 방지막(2007)의 상부 부근에서는 퇴적물에 가로막아져서 가스가 하방으로 돌아 회입(回入)되기 어려워진다. 이로 인해 공극(2009)의 하방의 퇴적 속도는 확산 방지막(2007)의 상방에서의 퇴적 속도보다 느려진다. 그러한 상태에서 성막 처리를 계속하는 것에 의해 공극(2009)을 확보한다. 확보된 공극(2009)은 에어 갭으로서 이용된다. 본 실시예에서는 웨이퍼 중앙면에서의 층간 절연막(2012)을 층간 절연막(2012a)이라고 부르고, 웨이퍼 외주면에서의 층간 절연막(2012)을 층간 절연막(2012b)이라고 부른다. 이상과 같이 하여 에어 갭을 형성한다.
(제2 실시예)
계속해서 제2 실시예에 대하여 설명한다. 제2 실시예에서는 공극 형성 공정(S106)에서 사용하는 에칭 장치가 다르다. 제1 실시예에서는 기판 처리 장치(100)로 에칭 처리를 수행하고 있었지만, 본 실시예에서는 도 20에 기재된 기판 처리 장치(500)로 에칭 처리를 수행한다. 이하에 기판 처리 장치(500)의 구체적 내용을 설명한다. 또한 도면에서 제1 실시예와 같은 번호의 부호는 제1 실시예와 같은 구성이므로 설명을 생략한다.
도 20에 도시된 바와 같이 기판 처리 장치(500)는 처리 용기(202)를 구비한다. 처리 용기(202) 내에는 기판으로서의 실리콘 웨이퍼 등의 웨이퍼(200)를 처리하는 처리실(201), 반송실(203)이 형성된다. 처리 용기(202)는 상부 용기(202a), 하부 용기(202b)로 구성된다. 하부 용기(202b)는 어스에 접속된다.
(기판 재치대)
처리 공간(201) 내에는 웨이퍼(200)를 지지하는 기판 재치부(210)가 설치된다. 기판 지지부(210)(서셉터)는 제1 실시예의 기판 처리 장치(100)와 같은 구성이므로 여기서는 설명을 생략한다.
(플라즈마 생성부)
상부 용기(202a)의 상방에는 제1 플라즈마 생성부(상방 플라즈마 생성부)로서의 제1 코일(250a)이 설치된다. 제1 코일(250a)에는 정합기(250d)를 개재하여 고주파 전원(250c)이 접속된다. 제1 코일(250a)에 고주파 전력이 공급되는 것에 의해 처리실(201)에 공급되는 가스를 여기하여 플라즈마를 생성 가능하도록 구성된다. 특히 처리실(201)의 상부이며 웨이퍼(200)와 대향하는 공간[제1 플라즈마 생성 영역(251)]에 플라즈마가 생성된다. 또한 기판 재치대(212)와 대향하는 공간에 플라즈마가 생성되도록 구성해도 좋다.
또한 상부 용기(202a)의 측방에 제2 플라즈마 생성부(측방 플라즈마 생성부)로서의 제2 코일(250b)을 설치한다. 코일(250b)에는 정합기(250e)를 개재하여 고주파 전원(250f)이 접속된다. 제2 코일(250b)에 고주파 전력이 공급되는 것에 의해 처리실(201)에 공급되는 가스를 여기하여 플라즈마를 생성 가능하도록 구성된다. 특히 처리실(201)의 측방이며, 웨이퍼(200)와 대향하는 공간보다 외측의 공간[제2 플라즈마 생성 영역(252)]에 플라즈마가 생성된다. 또한 기판 재치대(212)와 대향하는 공간보다 외측에 플라즈마가 생성되도록 구성해도 좋다.
또한 제1 플라즈마 생성부와 제2 플라즈마 생성부를 합쳐서 플라즈마 생성부라고 부른다.
(배기계)
반송실(203)[하부 용기(202b)]의 내벽에는 처리 공간(201)의 분위기를 배기하는 배기부로서의 배기구(223)가 설치된다. 배기구(223)에는 배기관(224)이 접속되고 배기관(224)에는 처리 공간(201) 내를 소정의 압력에 제어하는 APC(Automatic Pressure Controller) 등의 압력 조정기(225), 진공 펌프(226)가 순서대로 직렬로 접속된다. 주로 배기구(223), 배기관(224), 압력 조정기(225)에 의해 배기계(배기 라인)가 구성된다. 또한 진공 펌프(226)를 배기계(배기 라인) 구성의 일부에 첨가하도록 해도 좋다.
상부 용기(202a)의 상부에는 처리 공간(201) 내에 각종 가스를 공급하기 위한 가스 도입구(251)가 설치되고, 가스 공급관(252a)이 접속된다.
(가스 공급부)
가스 공급관(252a)을 포함하는 에칭 가스 공급부(254)로부터는 에칭 가스가 주로 공급된다.
가스 공급관(252a)에는 상류 방향으로부터 순서대로 에칭 가스 공급원(252b), 유량 제어기(유량 제어부)인 MFC(252c) 및 개폐 밸브인 밸브(252d)가 설치된다.
에칭 가스는 에칭 가스 공급원(252b)으로부터 MFC(252c), 밸브(252d), 제1 가스 공급관(252a)을 개재하여 처리실(201)에 공급된다.
가스 공급관(252a)의 밸브(252d)보다 하류측에는 불활성 가스 공급관(253a)의 하류단이 접속된다. 불활성 가스 공급관(253a)에는 상류 방향으로부터 순서대로 불활성 가스 공급원(253b), MFC(253c) 및 개폐 밸브인 밸브(253d)가 설치된다. 불활성 가스는 예컨대 질소(N2) 가스다.
주로 가스 공급관(252a), MFC(252c), 밸브(252d)에 의해 에칭 가스 공급계(254)가 구성된다. 본 실시예에서는 에칭 가스 공급계(254)를 에칭 가스 공급부(254)라고 부른다.
또한 주로 불활성 가스 공급관(253a), MFC(253c) 및 밸브(253d)에 의해 불활성 가스 공급부가 구성된다. 또한 불활성 가스 공급원(253b), 가스 공급관(252a)을 불활성 가스 공급부에 포함시켜서 생각해도 좋다.
또한 에칭 가스 공급원(252b), 불활성 가스 공급부를 에칭 가스 공급부에 포함시켜서 생각해도 좋다.
(제어부)
본 실시예에서의 제어부(260)는 제1 실시예에서의 제어부(260)와 동등한 구성이므로 설명을 생략한다.
(기판 처리 방법)
계속해서 기판 처리 장치(500)를 이용한 공극 형성 방법에 대하여 설명한다. 공극 형성 방법은 기판 처리 방법의 하나다. 기판 처리 방법은 제1 실시예와 대략 같지만, 에칭 제어값 조정 공정(S3006), 에칭 가스 공급 공정(S3008)의 내용이 다르다. 이하에 에칭 제어값 조정 공정(S3006)을 중심으로 본 실시예에서의 기판 처리 방법을 설명한다. 또한 이하의 설명에서 기판 처리 장치를 구성하는 각 부의 동작은 컨트롤러(260)에 의해 제어된다.
막 두께 정보 수신 공정(S3002), 기판 반입 공정(S3004)은 제1 실시예와 동등하므로 설명을 생략한다.
[에칭 제어값 조정 공정(S3006)]
CPU(260a)는 RAM(260b)에 수신된 막 두께 정보와 기억 장치(260c)에 기억된 에칭 제어값 데이터 베이스를 판독한다. 계속해서 CPU(260a)는 수신한 막 두께 정보와 에칭 제어값 데이터 베이스를 비교하고 막 두께 정보에 따른 에칭 제어값을 추출한다.
우선 기판 반입 공정 후, 처리실(201) 내가 소정의 압력(진공도)이 되도록 배기관(224)을 개재하여 처리실(201) 내를 배기한다. 이때 압력 센서가 측정한 압력값에 기초하여 압력 조정기(225)로서의 APC밸브의 밸브의 개도를 피드백 제어한다.
웨이퍼(200)가 기판 재치부(210)에 재치되고, 처리실(201) 내의 분위기가 안정된 후, MFC(252c), 플라즈마 생성부(250)를 가동시키는 것과 함께, 밸브(252d)의 개도를 조정한다. 이때 MFC(253c)를 가동시키는 것과 함께, 밸브(253d)의 개도를 조정해도 좋다.
[에칭 가스 공급 공정(S3008)]
우선 제1 코일(250a)과 제2 코일(250b) 각각 공급하는 고주파 전력의 설정 값을 조정한다. 예컨대 제1 코일(250a)에 공급하는 고주파 전력이 제2 코일(250b)에 공급되는 고주파 전력보다 크게 되도록 제1 고주파 전원(250c)과 제2 고주파 전원(250f)의 설정 값이 조정(변경)된다.
또한 제1 바이어스 전극(219a)과 제2 바이어스 전극(219b) 각각의 전위를 조정해도 좋다. 예컨대 제1 바이어스 전극(219a)의 전위가 제2 바이어스 전극(219b)의 전위보다 낮아지도록 정합기(220a)와 정합기(220b)가 조정된다.
여기서는 에칭 제어값 조정 공정(S3006)에서 조정된 MFC(252c)나 밸브(252d)를 제어하여, 웨이퍼의 중앙면에 공급하는 가스의 플라즈마의 밀도(또는 플라즈마의 양)와 외주면에 공급하는 가스의 플라즈마의 밀도(또는 플라즈마의 양)를 각각 제어한다.
플라즈마 상태의 에칭 가스는 처리실(201) 내에 공급되어 공극(2009)을 형성한다.
소정의 시간 경과 후, 각 밸브를 닫아 가스의 공급을 정지한다.
계속해서 본 실시예에서의 에칭 제어값 조정 공정(S3006)의 상세에 대하여 설명한다. 전술한 바와 같이 연마 공정(S102) 종료 후, 배선 간 절연막(2002)은 웨이퍼의 중앙면과 외주면에서 막 두께가 달라진다. 측정 공정(S103)에서는 그 막 두께 분포를 측정한다. 측정 결과는 상위 장치(270)를 통하여 RAM(260b)에 격납된다. 격납된 데이터는 기억 장치(260c) 내의 레시피와 비교되어 그 레시피에 기초한 장치 제어가 수행된다.
다음으로 RAM(260b)에 격납된 데이터가 분포A인 경우를 설명한다.
분포A인 경우, 본 공정에서는 웨이퍼 중앙면의 에칭량에 대하여 웨이퍼 외주면의 에칭량을 적게 하도록 제어한다. 예컨대 에칭 가스의 공급량을 10sccm 내지 100sccm으로 한다. 또한 제1 실시예와 같이 에칭 시간을 막 두께가 두꺼운 쪽, 즉 웨이퍼 중앙의 에칭 시간에 맞춘다. 예컨대 30초 내지 120초로 한다.
계속해서 웨이퍼 중앙면의 에칭량을 웨이퍼 외주면의 에칭량보다 많게 하는 구체적인 방법을 설명한다. 여기서는 에칭 가스를 공급할 때 웨이퍼(200)의 외주면에 공급하는 플라즈마 상태의 에칭 가스의 성분을 웨이퍼 중앙면보다 적게 하도록 제어한다.
에칭 가스 공급계(254)에서는 매스 플로우 컨트롤러(252c)를 제어하는 것과 함께, 밸브(252d)의 개도를 제어하고 에칭 가스를 처리실(201) 내에 공급한다. 공급할 때는 제1 코일(250a)에 공급하는 고주파 전력을 제2 코일(250b)에 공급하는 고주파 전력보다 크게 한 상태로 한다.
제1 코일(250a)에 공급하는 고주파 전력을 제2 코일(250b)에 공급되는 고주파 전력보다 크게 한 상태에서 에칭 가스를 공급하는 것에 의해 웨이퍼(200)의 중심측에 공급되는 활성종량(활성종 농도)을 웨이퍼(200)의 외주측에 공급되는 활성종량(활성종 농도)보다 많게 할 수 있고, 웨이퍼(200)의 중심측의 에칭량을 외주측의 처리량보다 많게 할 수 있다. 공급된 에칭 가스는 도 9에 도시된 바와 같이 배선 간 절연막(2002a)을 에칭하여 홈(2009a)을 형성한다. 또한 배선 간 절연막(2002b)을 에칭하여 홈(2009b)을 형성한다.
또한 에칭 가스의 공급을 제어할 때에 제1 바이어스 전극(219a)과 제2 바이어스 전극(219b) 각각의 전위를 조정해도 좋다. 예컨대 제1 바이어스 전극(219a)의 전위가 제2 바이어스 전극(219b)의 전위보다 낮아지도록 고주파 전원(221a)과 고주파 전원(221b)이 각각 조정된다. 제1 바이어스 전극(219a)의 전위를 제2 바이어스 전극(219b)의 전위보다 낮게 하는 것에 의해 웨이퍼(200)의 중심측에 인입되는 이온 성분의 양을 웨이퍼(200)의 외주측에 인입되는 이온 성분의 양보다 많게 할 수 있고, 웨이퍼(200)의 중심측의 에칭량을 외주측의 에칭량보다 많게 할 수 있다.
이때 도 9, 도 10의 (A)에 도시된 바와 같이 홈(2009a), 홈(2009b) 각각으로 공간(2011)이 형성되도록 에칭 시간을 조정한다. 이와 같이 하여 웨이퍼(200)의 면내에서 홈(2009)에 공간(2011)을 형성하는 것이 가능해진다. 따라서 리크 전류의 발생이 억제된 고품질의 반도체 장치를 제공할 수 있다.
다음으로 RAM(260b)에 격납된 데이터가 분포B인 경우를 설명한다.
분포B인 경우, 본 공정에서는 웨이퍼 중앙면의 에칭량에 대하여 웨이퍼 외주면의 에칭량을 많게 하도록 제어한다. 예컨대 에칭 가스의 공급량을 10sccm 내지 100sccm으로 한다. 또한 에칭 시간을 막 두께가 두꺼운 쪽, 즉 웨이퍼 외주의 에칭 시간에 맞춘다. 예컨대 30초 내지 120초로 한다.
계속해서 웨이퍼 중앙면에 형성하는 에칭량을 적게 하고, 웨이퍼 외주면의 에칭량을 많게 하는 구체적인 방법을 설명한다. 여기서는 에칭 가스를 공급할 때 웨이퍼(200)의 중앙면에 공급하는 에칭 가스의 성분을 웨이퍼 외주면보다 적게 하도록 제어한다.
가스 공급계에서는 MFC(253c)를 제어하는 것과 함께, 밸브(252d)의 개도를 제어하고, 에칭 가스를 처리실(201) 내에 공급한다. 공급할 때는 제2 코일(250b)에 공급하는 고주파 전력을 제1 코일(250a)에 공급하는 고주파 전력보다 크게 한 상태로 한다.
제2 코일(250b)에 공급하는 고주파 전력을 제1 코일(250a)에 공급되는 고주파 전력보다 크게 한 상태에서 에칭 가스를 공급하는 것에 의해 웨이퍼(200)의 외주측에 공급되는 활성종량(활성종 농도)을 웨이퍼(200)의 중앙측에 공급되는 활성종량(활성종 농도)보다 많게 할 수 있고, 웨이퍼(200)의 외주측의 에칭량을 중앙측의 처리량보다 많게 할 수 있다. 공급된 에칭 가스는 도 18에 도시된 바와 같이 배선 간 절연막(2002a)을 에칭하여 홈(2009a)을 형성한다. 또한 배선 간 절연막(2002b)을 에칭하여 홈(2009b)을 형성한다.
이때 도 18, 도 10의 (A)에 도시된 바와 같이 홈(2009a), 홈(2009b) 각각으로 공간(2011)이 형성되도록 에칭 시간을 조정한다. 이와 같이 하여 웨이퍼(200)의 면내에서 홈(2009)에 공간(2011)을 형성하는 것이 가능해진다. 따라서 리크 전류의 발생이 억제된 고품질의 반도체 장치를 제공할 수 있다.
또한 에칭 가스의 공급을 제어할 때에 제1 바이어스 전극(219a)과 제2 바이어스 전극(219b) 각각의 전위를 조정해도 좋다. 예컨대 제2 바이어스 전극(219b)의 전위가 제1 바이어스 전극(219a)의 전위보다 낮아지도록 고주파 전원(221a)과 고주파 전원(221b)이 각각 조정된다. 제2 바이어스 전극(219b)의 전위를 제1 바이어스 전극(219a)의 전위보다 낮게 하는 것에 의해 웨이퍼(200)의 외주측에 인입되는 이온 성분의 양을 웨이퍼(200)의 중심측에 인입되는 이온 성분의 양보다 많게 할 수 있고, 웨이퍼(200)의 외주측의 에칭량을 중앙측의 에칭량보다 많게 할 수 있다.
원하는 시간 에칭 처리를 수행하면 기판 반출 공정(S3010)을 실행한다.
이상 설명한 본 실시예에 따른 기술에 의하면 에어 갭이 형성된 반도체 장치에서 전기 성분의 누설이 억제된 구조를 형성할 수 있고, 따라서 양호한 수율을 실현을 할 수 있다.
200: 웨이퍼(기판) 201: 처리 공간
202: 챔버 212: 기판 재치대

Claims (19)

  1. 제1 층간 절연막 및 상기 제1 층간 절연막 상에 형성되어 배선으로 이용되는 복수의 구리 함유막이 매립되는 홈과 상기 홈 사이에 설치되고 상기 구리 함유막 간을 절연하는 배선 간 절연막을 포함하는 배선층이 형성된 기판의 상기 배선층의 막 두께 정보를 수신하는 공정;
    상기 기판을 처리실의 내측에 설치된 기판 재치(載置)부에 재치하는 공정: 및
    상기 배선층의 막 두께 정보에 대응한 에칭 제어값에 기초하여 에칭 가스에 의해 상기 배선층을 에칭하는 공정;
    을 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 에칭 제어값은 에칭 시간이며, 상기 에칭 시간은 상기 홈의 밑바닥 위치보다 깊은 위치까지 에칭하도록 설정되는 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 배선층의 막 두께 정보는 상기 배선 간 절연막의 막 두께 정보인 반도체 장치의 제조 방법.
  4. 제3항에 있어서,
    상기 배선층의 막 두께 정보는 상기 구리 함유막을 연마한 후의 상기 배선층의 막 두께 정보인 반도체 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 배선층의 막 두께 정보는 상기 구리 함유막을 연마한 후의 상기 배선층의 막 두께 정보인 반도체 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 막 두께 정보는 상기 기판의 중앙면과 외주면의 막 두께 분포 정보이며, 상기 에칭하는 공정에서는 상기 막 두께 분포 정보가 상기 외주면보다 상기 중앙면이 두꺼운 것을 나타내는 경우에는 상기 중앙면에서의 상기 기판의 단위 면적 당의 상기 에칭 가스의 폭로량을 상기 외주면보다 많게 하고, 상기 막 두께 분포 정보가 상기 중앙면보다 상기 외주면이 큰 것을 나타내는 경우에는 상기 외주면에서의 상기 기판의 단위 면적 당의 상기 에칭 가스의 폭로량을 상기 중앙면보다 크게 하는 반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 배선층의 막 두께 정보는 상기 구리 함유막을 연마한 후의 상기 배선층의 막 두께 정보인 반도체 장치의 제조 방법.
  8. 제1항에 있어서,
    상기 막 두께 정보는 상기 기판의 중앙면과 외주면의 막 두께 분포 정보이며, 상기 에칭하는 공정에서는 상기 막 두께 분포 정보가 상기 외주면보다 상기 중앙면이 두꺼운 것을 나타내는 경우에는 상기 중앙면에 공급하는 상기 에칭 가스의 양을 상기 외주면보다 많게 하고, 상기 막 두께 분포 정보가 상기 중앙면보다 상기 외주면이 큰 것을 나타내는 경우에는 상기 외주면에 공급하는 상기 에칭 가스의 양을 상기 중앙면보다 많게 하는 반도체 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 배선층의 막 두께 정보는 상기 구리 함유막을 연마한 후의 상기 배선층의 막 두께 정보인 반도체 장치의 제조 방법.
  10. 제1항에 있어서,
    상기 막 두께 정보는 상기 기판의 중앙면과 그 외주면의 막 두께 분포 정보이며, 상기 에칭하는 공정에서는 상기 막 두께 분포 정보가 상기 외주면보다 상기 중앙면이 두꺼운 것을 나타내는 경우에는 상기 중앙면에 공급하는 상기 에칭 가스의 농도를 상기 외주면보다 높게 하고, 상기 막 두께 분포 정보가 상기 중앙면보다 상기 외주면의 막 두께가 큰 것을 나타내는 경우에는 상기 외주면에 공급하는 상기 에칭 가스의 농도를 상기 중앙면보다 높게 하는 반도체 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 배선층의 막 두께 정보는 상기 구리 함유막을 연마한 후의 상기 배선층의 막 두께 정보인 반도체 장치의 제조 방법.
  12. 제10항에 있어서,
    상기 에칭 가스의 농도를 제어할 때는 상기 에칭 가스에 첨가하는 불활성 가스의 공급량을 제어하는 반도체 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 배선층의 막 두께 정보는 상기 구리 함유막을 연마한 후의 상기 배선층의 막 두께 정보인 반도체 장치의 제조 방법.
  14. 제1항에 있어서,
    상기 막 두께 정보는 상기 기판의 중앙면과 그 외주면의 막 두께 분포 정보이며, 상기 에칭하는 공정에서는 상기 막 두께 분포 정보가 상기 외주면보다 상기 중앙면이 두껍다는 것을 나타내는 경우에는 상기 중앙면에 공급하는 상기 에칭 가스의 플라즈마 밀도를 상기 외주면보다 높게 하고, 상기 막 두께 분포 정보가 상기 중앙면보다 상기 외주면이 두껍다는 것을 나타내는 경우에는 상기 외주면에 공급하는 상기 에칭 가스의 플라즈마 밀도를 상기 중앙면보다 높게 하는 반도체 장치의 제조 방법.
  15. 제14항에 있어서,
    상기 배선층의 막 두께 정보는 상기 구리 함유막을 연마한 후의 상기 배선층의 막 두께 정보인 반도체 장치의 제조 방법.
  16. 제14항에 있어서,
    상기 에칭하는 공정에서는 상기 막 두께 분포 정보가 상기 외주면보다 상기 중앙면이 두껍다는 것을 나타내는 경우에는 상기 기판을 재치하는 기판 재치부의 중앙에 설치된 바이어스 전극의 전위를 그 외주에 설치된 바이어스 전극보다 낮게 하고,
    상기 막 두께 분포 정보가 상기 중앙면보다 상기 외주면이 두껍다는 것을 나타내는 경우에는 상기 기판을 재치하는 기판 재치부의 외주에 설치된 바이어스 전극의 전위를 그 중앙에 설치된 바이어스 전극보다 낮게 하는 반도체 장치의 제조 방법.
  17. 제16항에 있어서,
    상기 배선층의 막 두께 정보는 상기 구리 함유막을 연마한 후의 상기 배선층의 막 두께 정보인 반도체 장치의 제조 방법.
  18. 제1 층간 절연막 및 상기 제1 층간 절연막 상에 형성되어 배선으로 이용되는 복수의 구리 함유막이 매립되는 홈과 상기 홈의 사이에 설치되고, 상기 구리 함유막간을 절연하는 배선 간 절연막을 포함하는 배선층이 형성된 기판을 재치하는 기판 재치부;
    상기 기판 재치부가 내측에 설치된 처리실;
    상기 배선 간 절연막의 막 두께 정보를 수신하는 수신부;
    상기 처리실에 에칭 가스를 공급하는 에칭 가스 공급부; 및
    상기 막 두께 정보에 기초하여 상기 배선층을 에칭하도록 상기 에칭 가스 공급부를 제어하는 제어부
    를 포함하는 기판 처리 장치.
  19. 제1 층간 절연막 및 상기 제1 층간 절연막 상에 형성되어 배선으로 이용되는 복수 구리 함유막이 매립되는 홈과 상기 홈의 사이에 설치되고 상기 구리 함유막간을 절연하는 배선 간 절연막을 포함하는 배선층이 형성된 기판 의 상기 배선층의 막 두께 정보를 수신하는 처리;
    상기 기판을 처리실의 내측에 설치된 기판 재치부에 재치하는 처리; 및
    상기 배선층의 막 두께 정보에 대응한 에칭 제어값에 기초하여 상기 배선층을 에칭하는 처리
    를 기판 처리 장치에 실행시키는 프로그램을 기록한 컴퓨터 판독 가능한 기록 매체.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018038892A1 (en) * 2016-08-26 2018-03-01 Applied Materials, Inc. Self-healing semiconductor wafer processing
CN113823582A (zh) * 2020-06-21 2021-12-21 拓荆科技股份有限公司 用于处理站阻抗调节的装置、系统和方法
CN117043927A (zh) * 2021-03-24 2023-11-10 索尼半导体解决方案公司 半导体器件及半导体器件制造方法
US20230061693A1 (en) * 2021-08-24 2023-03-02 Qualcomm Incorporated Three-dimensional (3d) interconnect structures employing via layer conductive structures in via layers and related fabrication methods

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003203970A (ja) 2002-01-04 2003-07-18 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2009016790A (ja) 2007-06-04 2009-01-22 Panasonic Corp 半導体装置および半導体装置の製造方法
JP2011165876A (ja) 2010-02-09 2011-08-25 Consortium For Advanced Semiconductor Materials & Related Technologies 半導体装置、及びその製造方法
JP2013157481A (ja) 2012-01-30 2013-08-15 Toshiba Corp 半導体装置及びその製造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6324623A (ja) * 1986-07-17 1988-02-02 Mitsubishi Electric Corp プラズマ処理装置
JPH09251986A (ja) * 1996-03-15 1997-09-22 Sony Corp エッチング装置及びエッチング方法
JP3321403B2 (ja) * 1997-12-08 2002-09-03 株式会社東芝 成膜装置及び成膜方法
JP3954315B2 (ja) * 2001-02-01 2007-08-08 松下電器産業株式会社 半導体装置の配線形成方法
JP4482308B2 (ja) * 2002-11-26 2010-06-16 東京エレクトロン株式会社 プラズマ処理装置及びプラズマ処理方法
JP2005039216A (ja) * 2003-06-23 2005-02-10 Toshiba Corp 不揮発性半導体記憶装置
US7723236B2 (en) * 2005-01-18 2010-05-25 Tokyo Electron Limited Gas setting method, gas setting apparatus, etching apparatus and substrate processing system
JP4410117B2 (ja) * 2005-01-18 2010-02-03 東京エレクトロン株式会社 ガス設定方法,ガス設定装置,エッチング装置及び基板処理システム
US7674393B2 (en) * 2005-03-25 2010-03-09 Tokyo Electron Limited Etching method and apparatus
JP4608370B2 (ja) 2005-06-01 2011-01-12 独立行政法人海洋研究開発機構 試料採取用マイクロミル
JP2008177266A (ja) * 2007-01-17 2008-07-31 Fujitsu Ltd 半導体基板、および半導体装置の製造方法
JP2008294335A (ja) * 2007-05-28 2008-12-04 Panasonic Corp 半導体装置の製造方法
JP2009152357A (ja) * 2007-12-20 2009-07-09 Oki Semiconductor Co Ltd 半導体基板の処理方法および半導体基板の処理装置
US7943480B2 (en) * 2008-02-12 2011-05-17 International Business Machines Corporation Sub-lithographic dimensioned air gap formation and related structure
JP5898991B2 (ja) * 2012-02-10 2016-04-06 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
JP6147250B2 (ja) * 2012-05-30 2017-06-14 オリンパス株式会社 撮像装置の製造方法および半導体装置の製造方法
JP5932604B2 (ja) * 2012-10-24 2016-06-08 株式会社東芝 半導体装置及びその製造方法
JP6138143B2 (ja) * 2012-11-02 2017-05-31 キヤノンアネルバ株式会社 半導体装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003203970A (ja) 2002-01-04 2003-07-18 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2009016790A (ja) 2007-06-04 2009-01-22 Panasonic Corp 半導体装置および半導体装置の製造方法
JP2011165876A (ja) 2010-02-09 2011-08-25 Consortium For Advanced Semiconductor Materials & Related Technologies 半導体装置、及びその製造方法
JP2013157481A (ja) 2012-01-30 2013-08-15 Toshiba Corp 半導体装置及びその製造方法

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