TWI605550B - 半導體裝置及半導體裝置之製造方法 - Google Patents

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日佐光男
阪本圭司
岩崎太一
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Description

半導體裝置及半導體裝置之製造方法
本發明係關於半導體裝置及半導體裝置之製造方法，尤其係關於具有彼此特性不同之2種電晶體之半導體裝置及半導體裝置之製造方法。
半導體裝置係具有彼此特性不同之2種以上之電晶體者。例如將記憶體與邏輯電路兩者搭載於一個半導體晶片之半導體裝置係具有用以進行記憶體之讀出、寫入之電晶體、及構成邏輯電路之電晶體。前者之電晶體係謀求減少洩漏電流，後者之電晶體係謀求同時實現高速化與低耗電化兩者。此種情形時，2種電晶體彼此之構造係存在部分不同。例如，專利文獻1中記載有記憶體用之電晶體、與邏輯電路用之電晶體之側壁之寬度不同之情形。
另，專利文獻2、3中記載有2層構造之補償間隔膜。又，專利文獻4中記載有在如DRAM(Dynamic Random Access Memory；動態隨機存取記憶體)般謀求微細化之電晶體中，從作為源/汲極之區域內除去補償間隔膜後，令矽層磊晶生長於該區域上之情形。
〔先前技術文獻〕 〔專利文獻〕
〔專利文獻1〕日本專利特開2011-66391號公報
〔專利文獻2〕日本專利特開2010-67785號公報
〔專利文獻3〕日本專利特開2010-171086號公報
〔專利文獻4〕日本專利特開2011-3710號公報
如上所述，存在將謀求減少洩漏電流之電晶體、及謀求同時實現高速化與低耗電化兩者之電晶體形成於同一基板上之情形。另一方面，近年來半導體裝置之微細化正在進展中。因而，越來越變得難以使該等2種電晶體各自具備最佳性能。
其他課題與新穎之特徵係依據本發明書之記述及附加圖式而加以明確。
根據第一實施形態，於基板上形成有第1電晶體與第2電晶體。且基板中形成有作為第1電晶體之源極及汲極之第1擴散層之區域之上表面，與基板中形成有作為第2電晶體之源極及汲極之第2擴散層之區域之上表面相比，係位於更上方。
根據上述第一實施形態，可將謀求減少洩漏電流之第1電晶體、及謀求同時實現高速化與低耗電化兩者之第2電晶體形成於同一基板上，且可使該等2種電晶體各自具備最佳性能。
BT‧‧‧位元線
BTC‧‧‧位元接點
CINS‧‧‧電容膜
CNT1‧‧‧接點
CNT2‧‧‧接點
CNT3‧‧‧接點
CNT4‧‧‧接點
CNT5‧‧‧接點
CON‧‧‧電容元件
CR‧‧‧周邊電路
DL‧‧‧階差
DR‧‧‧DRAM區域
DRSL‧‧‧記憶體單元陣列
EL1‧‧‧下部電極
EL2‧‧‧上部電極
EL3‧‧‧上部電極
GI1‧‧‧第1閘極絕緣膜
GI2‧‧‧第2閘極絕緣膜
GT1‧‧‧第1閘極電極
GT2‧‧‧第2閘極電極
IO‧‧‧I/O區域
INS1‧‧‧層間絕緣膜
INS2‧‧‧層間絕緣膜
INS3‧‧‧層間絕緣膜
INS4‧‧‧層間絕緣膜
LD1‧‧‧第1 LDD層
LD2‧‧‧第2 LDD層
LGC‧‧‧邏輯區域
OFS‧‧‧補償間隔膜
OFS1‧‧‧第1補償間隔膜
OFS2‧‧‧第2補償間隔膜
PR1‧‧‧第1光阻膜
PR2‧‧‧第2光阻膜
RE‧‧‧電阻形成區域
RES‧‧‧電阻元件
SBL‧‧‧矽化物區塊膜
SD1‧‧‧第1擴散層
SD2‧‧‧第2擴散層
SLD1‧‧‧第1矽化物層
SLD2‧‧‧第2矽化物層
SLD3‧‧‧第3矽化物層
SLD4‧‧‧第4矽化物層
SM‧‧‧半導體裝置
SR‧‧‧SRAM區域
STI‧‧‧元件分離膜
SUB‧‧‧基板
SW‧‧‧側壁
SW1‧‧‧側壁1
SW2‧‧‧側壁2
SWL1‧‧‧第1側壁絕緣膜
SWL2‧‧‧第2側壁絕緣膜
TR1‧‧‧第1電晶體
TR2‧‧‧第2電晶體
TR3‧‧‧第3電晶體
VA1‧‧‧通道
VA2‧‧‧通道
VA3‧‧‧通道
VA4‧‧‧通道
VA5‧‧‧通道
圖1(a)係顯示第1實施形態之半導體裝置之構成之俯視圖，(b)係顯示DRAM區域之佈局之俯視圖。
圖2係半導體裝置之剖視圖。
圖3係顯示第1電晶體之構成之剖視圖。
圖4係顯示第2電晶體之構成之剖視圖。
圖5(a)、(b)係顯示本實施形態之半導體裝置之製造方法之剖視圖。
圖6(a)、(b)係顯示本實施形態之半導體裝置之製造方法之剖視圖。
圖7(a)、(b)係顯示本實施形態之半導體裝置之製造方法之剖視圖。
圖8(a)、(b)係顯示本實施形態之半導體裝置之製造方法之剖視圖。
圖9(a)、(b)係顯示本實施形態之半導體裝置之製造方法之剖視圖。
圖10(a)、(b)係顯示本實施形態之半導體裝置之製造方法之剖視圖。
圖11係變化例之半導體裝置之剖視圖。
圖12係第2實施形態之半導體裝置之剖視圖。
以下，對本發明之實施形態，使用圖式加以說明。另，所有圖式中，相同構成要件係附註相同編號，且適當省略說明。
(第1實施形態)
圖1(a)係顯示第1實施形態之半導體裝置SM之構成之俯視圖。半導體裝置SM係具有：邏輯區域LGC、DRAM區域DR、SRAM(Static random access memory；靜態隨機存取記憶體)區域SR、及I/O(Input/Output；輸入/輸出)區域IO；邏輯區域LGC係具有邏輯電路。DRAM區域DR係具有DRAM(Dynamic Random Access Memory；動態隨機存取記憶體)。SRAM區域SR係具有SRAM(Static random access memory；靜態隨機存取記憶體)。I/O區域IO係具有I/O(Input/Output；輸入/輸出)電路。半導體裝置SM之訊號之輸出入及電源供給 係經由I/O電路而進行。如圖1(a)所圖示之I/O區域IO係沿半導體裝置SM之邊緣而配置，且包圍邏輯區域LGC、DRAM區域DR、及SRAM區域SR。但半導體裝置SM之佈局當然並未限定為該佈局。
另，半導體裝置SM亦可不具備SRAM區域SR。又，半導體裝置SM亦具有電阻形成區域RM(本圖中未加以圖示)。電阻形成區域RE係具有電阻元件RES(本圖中未加以圖示)。電阻元件RES例如為多晶矽電阻，且形成於元件分離膜上。
圖1(b)係顯示DRAM區域DR之佈局之俯視圖。DRAM區域DR係具有複數之記憶體單元陣列DRSL、及周邊電路CR。記憶體單元陣列DRSL係具有電容元件CON(本圖中未加以圖示)及第1電晶體TR1(本圖中未加以圖示)，且詳細內容將予以後述。第1電晶體TR1係用以對電容元件CON進行寫入及讀出之電晶體。第1電晶體TR1係謀求減少洩漏電流。另一方面，圖1(a)之邏輯區域LGC之第2電晶體TR2(本圖中未加以圖示)係謀求減少電力消耗。因此，第1電晶體TR1與第2電晶體TR2係具有部分不同之構造，且詳細內容將予以後述。
圖2係半導體裝置SM之剖視圖。半導體裝置SM係於DRAM區域DR內具有記憶體單元，於邏輯區域LGC內具有第2電晶體TR2，且於電阻形成區域RE內具有電阻元件RES。DRAM區域DR之記憶體單元係具有電容元件CON及第1電晶體TR1。
詳細而言，半導體裝置SM係使用基板SUB而形成。基板SUB係例如為矽基板等之半導體基板。於基板SUB上形成有多層配線層。該多層配線層具有層間絕緣膜INS1、INS2、INS3、及INS4。層間絕緣膜INS1係形成於基板SUB上。層間絕緣膜INS2、INS3、INS4依序積層於層間絕緣膜INS1上。
電容元件CON係用以記憶資訊之元件，且嵌入於形成於層間絕緣膜INS4上之溝槽內。詳細而言，電容元件CON具有：下部電極 EL1、電容膜CINS、上部電極EL2、及上部電極EL3。下部電極EL1係沿溝槽之底面及側面而形成。電容膜CINS係於下部電極EL1上，沿溝槽之底面及側面而形成。上部電極EL2係於電容膜CINS上，沿溝槽之底面及側面而形成。上部電極EL3係形成於上部電極EL2上，且覆蓋溝槽之殘餘部分。下部電極EL1例如為氮化鈦。電容膜CINS例如為氧化鋯或氧化鉭。上部電極EL2例如為氮化鈦。上部電極EL3例如為鎢。
第1電晶體TR1係用以對電容元件CON進行寫入、讀出之電晶體。因此，對於第1電晶體TR1謀求減少洩漏電流。詳細而言，第1電晶體TR1具有：第1 LDD(Lightly Doped Drain；輕摻雜汲極)層LD1、及第1擴散層SD1。第1擴散層SD1係作為源極及汲極之擴散層。作為汲極之第1擴散層SD1係經由接點CNT2而連接至位元線BT。接點CNT2係嵌入層間絕緣膜INS1。位元線BT係形成於層間絕緣膜INS2上。位元線BT係藉由使其一部分嵌入層間絕緣膜INS2，而作為位元接點BTC。位元接點BTC連接於節點CNT2。又，作為源極之第1擴散層SD1係經由接點CNT1及通道VA1，而連接於電容元件CON之下部電極EL1。
第1電晶體TR1進而具有：第1閘極電極GT1、第1矽化物層SLD1、及第3矽化物層SLD3。第1矽化物層SLD1係形成於第1擴散層SD1之表層，第3矽化物層SLD3係形成於第1閘極電極GT1之表層。另，第1電晶體TR1之詳細構造使用圖3而予以後述。
第2電晶體TR2係構成邏輯電路之電晶體。因此，對於第2電晶體TR2謀求減少電力消耗及以高速進行動作。第2電晶體TR2具有：第2閘極電極GT2、第2 LDD層LD2、第2擴散層SD2、第2矽化物層SLD2、及第4矽化物層SLD4。由於第2閘極電極GT2與第1電晶體TR1之第1閘極電極GT1係以同一步驟形成，故具有與第1閘極電極GT1相 同之層構造。本實施形態中，第2閘極電極GT2及第1閘極電極GT1之至少最上層係藉由多晶矽層而形成。惟第2閘極電極GT2之寬度比第1閘極電極GT1之寬度要小。第1閘極電極GT1之寬度例如為第2閘極電極GT2之寬度之1.2倍以上2倍以下。第2閘極電極GT2之寬度例如為50 nm以下。第2矽化物層SLD2係形成於第2擴散層SD2之表層，第4矽化物層SLD4係形成於第2閘極電極GT2之表層。
第2擴散層SD2係連接接點CNT3之下端。接點CNT3係嵌入層間絕緣膜INS1，且經由通道VA2而連接通道VA3。通道VA2係貫通層間絕緣膜INS2、INS3。通道VA3係嵌入層間絕緣膜INS4。
基板SUB中形成有第2擴散層SD2之部分之上表面相較於基板SUB中形成有第1擴散層SD1之部分之上表面更低。該等2部分之高度差例如在2 nm以上。又，該等2部分之高度差較好在10 nm以下。此外，自基板SUB之厚度方向而視之情形時，第2矽化物層SLD2之底面與第1矽化物層SLD1之底面相比，係位於下方。另，第2電晶體TR2之構造之細節係使用圖4而予以後述。
基板SUB係被元件分離膜STI覆蓋。元件分離膜STI中，位於DRAM區域DR與邏輯區域LGC之間之部分係分離該等2個區域。且元件分離膜STI中位於該等2個區域之間之部分係形成有階差DL。又，元件分離膜STI中位於電阻形成區域RE之部分上係形成有電阻元件RES。電阻元件RES是為多晶矽電阻，且被矽化物區塊膜SBL覆蓋。矽化物區塊膜SBL例如為氧化膜等之絕緣膜。
圖3係顯示第1電晶體TR1之構成之剖視圖。第1電晶體TR1係除第1閘極電極GT1、第1 LDD層LD1、第1擴散層SD1、第1矽化物層SLD1、及第3矽化物層SLD3以外，還具有：第1閘極絕緣膜GI1、第1補償間隔膜OFS1、及第1側壁SW1。
第1閘極絕緣膜GI1可為氧化矽膜，亦可為導電率比氧化矽膜更 高之高導電率膜。又，第1閘極絕緣膜GI1亦可以該等之積層膜而構成。第1閘極絕緣膜GI1係位於基板SUB與第1閘極電極GT1之間，且以連接基板SUB之表面之方式而形成。第1閘極絕緣膜GI1之下部之基板SUB內，即一對之第1 LDD層LD1之間之區域係作為通道區域而發揮作用。第1補償間隔膜OFS1係形成於第1閘極電極GT1之側面。第1側壁SW1係形成於第1補償間隔膜OFS1之上。詳細而言，係在第1閘極電極GT1之側面、與第1側壁SW1之第1側壁絕緣膜SWL1側之側面之間，形成有第1補償間隔膜OFS1。
第1補償間隔膜OFS1亦形成於第1側壁SW1與基板SUB之間。詳細而言，第1補償間隔膜OFS1係於第1閘極電極GT1及第1閘極絕緣膜GI1之側面上、及位於其周圍之基板SUB上連續而形成。詳細而言，係在第1側壁SW1之下表面、與基板SUB之表面之間，形成有第1補償間隔膜OFS1。在第1側壁SW1之下表面之下的部分中，第1補償間隔膜OFS1係以與基板SUB之表面實質性接觸之方式而構成。又，例如，在由基板SUB之表面朝向基板SUB之內部之深度方向(Z方向)中，第1側壁SW1之下表面之下的部分之基板SUB之表面位置、與連接第1閘極絕緣膜GI1之基板SUB之表面位置之差與後述之第2電晶體TR2中對應之差相比，係較小地構成。由於在第1側壁SW1之下表面之下部之基板SUB之表面位置、與連接第1閘極絕緣膜GI1之基板SUB之表面位置之差較小之構成下，第1 LDD層LD1係連接於第1矽化物層SLD1，故可提升第1電晶體TR1之器件特性，亦有助於降低洩漏電流。第1補償間隔膜OFS1例如係藉由氧化膜、或氮化膜與氧化膜之積層而形成。第1補償間隔膜OFS1之厚度例如在80 nm以上150 nm以下。且，第1側壁SW1係形成於第1補償間隔膜OFS1上。第1側壁SW1係按第1側壁絕緣膜SWL1及第2側壁絕緣膜SWL2之順序而積層之膜。第1側壁絕緣膜SWL1例如為氧化矽膜及氮化矽膜之一者，第2側壁絕 緣膜SWL2例如為氧化矽膜及氮化矽膜之另一者。第1側壁絕緣膜SWL1係沿第1補償間隔膜OFS1而形成。第2側壁絕緣膜SWL2與第1側壁絕緣膜SWL1相比，係更厚地形成。
又，第1側壁SW1之外表面進而殘留有矽化物區塊膜SBL之一部分。位於此處之矽化物區塊膜SBL之下端係位於第1補償間隔膜OFS1之端部上。第1補償間隔膜OFS1之端部中連接有矽化物區塊膜SBL之部分比被第1側壁SW1覆蓋之部分更薄。
且，基板SUB中未被第1側壁SW1覆蓋之部分係形成有第1矽化物層SLD1。第1矽化物層SLD1之上表面係位於基板SUB之表面，第1矽化物層SLD1之下表面係位於第1擴散層SD1內。第1矽化物層SLD1係未貫通第1擴散層SD1。Z方向中，相對第1閘極絕緣膜GI1之下部之基板SUB之表面位置之第1矽化物層SLD1之底部之位置，與相對後述之第2電晶體TR2之第2閘極絕緣膜GI2之下部之基板SUB之表面位置之第2矽化物層SLD2之底部之位置相比，係更淺地構成。從而可提升第1電晶體TR1之器件特性，且有助於降低洩漏電流。
圖4係顯示第2電晶體TR2之構成之剖視圖。第2電晶體TR2係除第2閘極電極GT2、第2 LDD層LD2、第2擴散層SD2、第2矽化物層SLD2、及第4矽化物層SLD4之外，具有第2閘極絕緣膜GI2、第2補償間隔膜OFS2、及第2側壁SW2。第2閘極電極GT2之寬度係比第1閘極電極GT1之寬度要窄。因此，第2電晶體TR2之通道長係變得比第1閘極電極GT1之通道長要短。
第2閘極絕緣膜GI2係位於基板SUB與第2閘極電極GT2之間，且形成於基板SUB之表面上。第2閘極絕緣膜GI2之下部之基板SUB內，即一對之第2 LDD層LD2之間之區域係作為通道區域而發揮作用。第2閘極絕緣膜GI2可為氧化矽膜，亦可為導電率比氧化矽膜高之高導電率膜。此外，又可以該等之積層膜加以構成。第2閘極絕緣膜GI2係可 在與第1閘極絕緣膜GI1同一步驟內形成，亦可在與第1閘極絕緣膜GI1不同之步驟內，形成與第1閘極絕緣膜GI1不同之厚度。任意情形下，亦形成有圖2所示之元件分離膜STI之階差DL。
第2補償間隔膜OFS2係形成於第2閘極電極GT2之側面。第2補償間隔膜OFS2係例如藉由氧化膜或氮化膜與氧化膜之積層而形成。第2補償間隔膜OFS2之厚度例如在80 nm以上150 nm以下。第2側壁SW2係形成於第2補償間隔膜OFS2之側面。第2側壁SW2之構造係與第1側壁SW1之構造相同。另，第2補償間隔膜OFS2係與第1補償間隔膜OFS1不同，並未形成於第2側壁SW2與基板SUB之間。因此，基板SUB中形成有第2擴散層SD2之部分之上表面變得比基板SUB中形成有第1擴散層SD1之部分之上表面要低。
詳細而言，第2補償間隔膜OFS2僅形成於第2閘極電極GT2之側面。且，第2側壁SW2之第1側壁絕緣膜SWL1係沿第2補償間隔膜OFS2及基板SUB而形成。於第2閘極電極GT2之側面、與第2側壁SW2之第1側壁絕緣膜SWL1側之側面之間，形成有第2補償間隔膜OFS2，且於第2側壁SW2之下表面之下的部分，未形成有第2補償間隔膜OFS2。第2側壁SW2之下表面於Z方向上，與連接第2閘極絕緣膜GI2之基板SUB之表面位置及第2補償間隔膜OFS2之下表面相比，係構成於更深之位置。在Z方向上，第2側壁SW2之下表面之位置及連接第2閘極絕緣膜GI2之基板SUB之表面位置之差，與第1側壁SW1之下表面之下的部分中基板SUB之表面位置及連接第2閘極絕緣膜GI2之基板SUB之表面位置之差相比，係更大地構成。因DRAM區域DR之複數個第1電晶體TR1係規則地配置，而與之相比，邏輯區域LGC之複數個第2電晶體TR2係隨機配置，故在補償間隔膜之製膜中，邏輯區域LGC之第2補償間隔膜OFS2之膜厚之差異較大。藉由以使第2補償間隔膜中OFS2僅殘留於第2閘極電極GT2之側面之方式而形成，可降低 邏輯區域LGC中之第2補償間隔膜OFS2之膜厚之差異之影響，且可提升第2電晶體TR2之器件特性，有助於實現高速化。
在基板SUB之厚度方向(Z方向)上觀察之情形時，雖然第1矽化物層SLD1之上端係位於與閘極電極GT1之下端相同深度之位置，但第2矽化物層SLD2之上端與閘極電極GT2之下端相比，係位於更下方。在Z方向上，第2矽化物層SLD2之上端與第1矽化物層SLD1之上端相比，係位於基板SUB內部側較深之位置而構成。在Z方向上，相對於第1閘極絕緣膜GI1之下部之基板SUB之表面位置之第1矽化物層SLD1之底部之位置，與相對於第2電晶體TR2之第2閘極絕緣膜GI2之下的部分之基板SUB之表面位置之第2矽化物層SLD2之底部之位置相比，係更淺地構成。
圖5~圖10係顯示本實施形態之半導體裝置之製造方法之剖視圖。首先，如圖5(a)所示，於基板SUB上形成元件分離膜STI。接著，在基板SUB上，形成第1閘極絕緣膜GI1及第2閘極絕緣膜GI2。第1閘極絕緣膜GI1及第2閘極絕緣膜GI2可以同一步驟形成，亦可藉由多氧化法，使第1閘極絕緣膜GI1與第2閘極絕緣膜GI2相比更厚地形成。繼而，在第1閘極絕緣膜GI1、第2閘極絕緣膜GI2、及元件分離膜STI上，形成作為第1閘極電極GT1及第2閘極電極GT2之導電膜。接著，選擇性除去該導電膜。藉此，形成第1閘極電極GT1及第2閘極電極GT2。又，藉由該步驟，亦形成電阻元件RES。電阻元件RES為多晶矽層。該多晶矽層係在與構成第1閘極電極GT1及第2閘極電極GT2之多晶矽層相同之步驟中形成者。
繼而，如圖5(b)所示，於基板SUB、元件分離膜STI、第1閘極電極GT1之側面及上表面、第2閘極電極GT2之側面及上表面、及電阻元件RES之側面及上表面上，使用例如熱CVD法或ALD法，形成補償間隔膜OFS。
接著，如圖6(a)所示，以第1電晶體膜PR1覆蓋補償間隔膜OFS中位於DRAM區域DR之部分。繼而，將第1光阻膜PR1作為遮罩，而對補償間隔膜OFS進行各向異性蝕刻。藉此，在補償間隔膜OFS中，除去位於邏輯區域LGC之基板SUB上及位於元件分離膜STI上之部分、位於電阻形成區域RE之元件分離膜STI上之部分、位於第2閘極電極GT2上之部分、及位於電阻元件RES上之部分。如此，形成有第1補償間隔膜OFS1及第2補償間隔膜OFS2。此外，電阻元件RES之側面亦被補償間隔膜OFS覆蓋。
又，藉由該蝕刻，而在位於元件分離膜STI之DRAM區域DR與邏輯區域LGC之邊界之部分中形成階差DL。此外，位於基板SUB之上表面之邏輯區域LGC之部分比位於基板SUB之上表面之DRAM區域DR之部分更低。又，位於電阻形成區域RE之元件分離膜STI之上表面中未被電阻元件RES覆蓋之部分比被電阻元件RES覆蓋之部分更低。在Z方向中，未被第1閘極電極GT1、第2閘極電極GT2、第1補償間隔膜OFS1、及第2補償間隔膜OFS2覆蓋之基板SUB之部分之表面位置與被第1閘極電極GT1、第2閘極電極GT2、第1補償間隔膜OFS1、及第2補償間隔膜OFS2覆蓋之基板SUB之部分之表面位置相比，係較低(基板SUB側)地構成。
另，在該步驟中，因位於DRAM區域DR之基板SUB係被第1光阻膜PR1所保護而未被蝕刻。故，位於DRAM區域DR之基板SUB並未受蝕刻所傷，從而一直維持著良好之結晶性。藉此，第1電晶體TR1之洩漏電流係變得較小。
其後，如圖6(b)所示，除去第1光阻膜PR1。
繼而，如圖7(a)所示，將第1補償間隔膜OFS1之側壁、第2補償間隔膜OFS2、元件分離膜STI、第1閘極電極GT1、及第2閘極電極GT2作為遮罩，且將雜質離子佈植至基板SUB。藉此，形成第1 LDD層 LD1及第2 LDD層LD2。
如上所述，在對補償間隔膜OFS進行各向異性蝕刻之步驟中，因位於DRAM區域DR之基板SUB係被第1光阻膜PR1所保護，故未產生矽被蝕刻後之階差。因而，在用以形成第1 LDD層LD1之離子佈植中，可抑制所佈植之離子包圍第1閘極電極GT1之下方。藉此，可使第1電晶體TR1之洩漏電流變小。
接著，如圖7(b)所示，在包含基板SUB、元件分離膜STI、第1補償間隔膜OFS1、第2補償間隔膜OFS2、及補償間隔膜OFS之整面上，按序形成第1側壁絕緣膜SWL1及第2側壁絕緣膜SWL2。第1側壁絕緣膜SWL1及第2側壁絕緣膜SWL2係例如藉由熱CVD法或ALD法而形成。
繼而，如圖8(a)所示，對第1側壁絕緣膜SWL1及第2側壁絕緣膜SWL2，使用各向異性蝕刻進行蝕刻。藉此，形成第1側壁SW1及第2側壁SW2。此外，電阻元件RES之側壁亦形成有側壁SW。
其次，如圖8(b)所示，將第1側壁SW1、第2側壁SW2、第1閘極電極GT1、第2閘極電極GT2、及元件分離膜STI作為遮罩，而對基板SUB進行離子佈植。藉此，形成第1擴散層SD1及第2擴散層SD2。
在該步驟中，位於DRAM區域DR之基板SUB係因有第1補償間隔膜存在，故未被蝕刻。因此，位於DRAM區域DR之基板SUB係未被蝕刻所傷，從而一直維持著良好之結晶性。藉此，第1電晶體TR1之洩漏電流係變得較小。
如上所述，在對側壁膜進行各向異性蝕刻之步驟中，因基板SUB未產生蝕刻後之階差，故在用以形成第1擴散層SD1之離子佈植中，可抑制所佈植之離子包圍第1閘極電極GT1之下方。藉此，可使第1電晶體TR1之洩漏電流變小。
繼而，如圖9(a)所示，在包含第1閘極電極GT1、第2閘極電極 GT2、電阻元件RES、第1側壁SW1、第2側壁SW2、及側壁SW之整面上，形成矽化物區塊膜SBL。矽化物區塊膜SBL係例如藉由熱CVD法或ALD法而形成。
接著，如圖9(b)所示，以第2光阻膜PR2來覆蓋矽化物區塊膜SBL中應殘留之區域，即不應形成矽化物之區域(例如電阻元件RES)。其次，將第2光阻膜PR2作為遮罩，且對矽化物區塊膜SBL加以蝕刻。藉此，矽化物區塊膜SBL中未被第2電晶體膜PR2所覆蓋之區域係被除去。另，位於矽化物區塊膜SBL中第1側壁SW1上之部分及位於第2側壁SW2上之部分係部分殘留。
其次，如圖10(a)所示，除去第2光阻膜PR2。
繼而，如圖10(b)所示，令應作為矽化物之金屬膜(例如Ni)成膜，且進行熱處理。藉此，形成第1矽化物層SLD1、第2矽化物層SLD2、第3矽化物層SLD3、及第4矽化物層SLD4。其後，除去未被矽化而殘留之金屬膜。
接著，形成層間絕緣膜INS1，進而於層間絕緣膜INS1形成連接孔。之後將導電膜埋入該連接孔內。藉此，形成接點CNT1、接點CNT2、及接點CNT3。
其後，按序形成層間絕緣膜INS2、位元線BT、層間絕緣膜INS3、通道VA1、及通道VA2。繼而，在層間絕緣膜INS3、通道VA1、及通道VA2上，形成層間絕緣膜INS4。接著，在層間絕緣膜INS4上，形成用以嵌入電容元件CON之溝槽。之後，於該溝槽內及層間絕緣膜INS4上，按序形成下部電極EL1、電容膜CINS、上部電極EL2、及上部電極EL3。進而，除去位於層間絕緣膜INS4上之下部電極EL1、電容膜CINS、上部電極EL2、及上部電極EL3。藉此，形成電容元件CON。之後，將通道VA3嵌入層間絕緣膜INS4。
另，在本實施形態中，第1側壁SW1、第2側壁SW2亦可為單層構 造。
又，如圖11所示，亦可不形成第1矽化物層SLD1及第3矽化物層SLD3。該情形時，在如圖9(b)所示之步驟中，DRAM區域DR亦被第2光阻膜PR2覆蓋。因此，DRAM區域DR係殘留有矽化物區塊膜SBL。
接著，對本實施形態之作用及效果進行說明。根據本實施形態，可部分地除去補償間隔膜OFS，且在形成第1補償間隔膜OFS1及第2補償間隔膜OFS2時，以第1光阻膜PR1覆蓋位於DRAM區域DR之基板SUB。因此，位於DRAM區域DR之基板SUB係未在部分除去補償間隔膜OFS時受到蝕刻損傷。其結果，位於邏輯區域LGC之基板SUB與位於DRAM區域DR之基板SUB相比，係位於更下方。且，位於DRAM區域DR之基板SUB係並未受蝕刻所傷，從而一直維持著良好之結晶性。藉此，第1電晶體TR1之洩漏電流係變得較小。又，在用以形成第1 LDD層LD1之離子佈植中，可抑制所佈植之離子包圍第1閘極電極GT1之下方。藉此，可使第1電晶體TR1之洩漏電流變小。
又，本實施形態係於第1電晶體TR1之第1擴散層SD1上形成第1矽化物層SLD1。在形成有第1矽化物層SLD1之情形時，可降低接點CNT1與第1擴散層SD1之接點電阻。另一方面，若形成第1矽化物層SLD1，則為了抑制產生洩漏電流，而必須使第1擴散層SD1變深。若第1擴散層SD1變深，則為形成第1擴散層SD1而佈植之離子係變得容易包圍第1閘極電極GT1之下方。因本實施形態可抑制該現象，故可於第1電晶體TR1之第1擴散層SD1上形成第1矽化物層SLD1。
(第2實施形態)
圖12係顯示第2實施形態之半導體裝置SM之構成之剖視圖，且對應第1實施形態之圖2。本實施形態之半導體裝置SM係除了構成周邊電路CR之第3電晶體TR3具有與第2電晶體TR2相同之構造之要點以外，與第1實施形態之半導體裝置SM相同。
詳細而言，第3電晶體TR3係具有作為源極及汲極之第2擴散層SD2。作為汲極之第2擴散層SD2係經由接點CNT5及通道VA4而連接通道VA5。作為源極之第2擴散層SD2係經由接點CNT4而連接位元線BT。另，接點CNT4、CNT5係嵌入層間絕緣膜INS1，通道VA4係貫通INS3、INS2。此外，通道VA5係嵌入層間絕緣膜INS4。
根據本實施形態，亦可取得與第1實施形態相同之效果。
以上雖然對藉由本發明者完成之發明基於實施形態進行了具體說明，但本發明並非限定於上述實施形態，在未脫離其主旨之範圍內，亦可進行多種變更。例如，雖然上述實施形態中，對第1電晶體TR1構成DRAM之記憶體單元之情形加以說明，但並非限定於此，當然亦可應用於其他記憶體。此外，可不限記憶體而應用於減少洩漏電流之電路。尤其，對電晶體規則化配置之電路較為有效。又，藉由以如專利文獻1所示之記憶體用之電晶體、及邏輯電路用之電晶體與改變側壁寬度之技術並用，可進而獲得更佳之電晶體特性。該情形時，第2電晶體TR2之第2側壁SW2係比第1電晶體TR1之第1側壁SW1要窄。
BT‧‧‧位元線
BTC‧‧‧位元接點
CINS‧‧‧電容膜
CNT1‧‧‧接點
CNT2‧‧‧接點
CNT3‧‧‧接點
CON‧‧‧電容元件
DL‧‧‧階差
DR‧‧‧DRAM區域
EL1‧‧‧下部電極
EL2‧‧‧上部電極
EL3‧‧‧上部電極
GT1‧‧‧第1閘極電極
GT2‧‧‧第2閘極電極
INS1‧‧‧層間絕緣膜
INS2‧‧‧層間絕緣膜
INS3‧‧‧層間絕緣膜
INS4‧‧‧層間絕緣膜
LD1‧‧‧第1 LDD層
LD2‧‧‧第2 LDD層
LGC‧‧‧邏輯區域
RE‧‧‧電阻形成區域
RES‧‧‧電阻元件
SBL‧‧‧矽化物區塊膜
SD1‧‧‧第1擴散層
SD2‧‧‧第2擴散層
SLD1‧‧‧第1矽化物層
SLD2‧‧‧第2矽化物層
SLD3‧‧‧第3矽化物層
SLD4‧‧‧第4矽化物層
SM‧‧‧半導體裝置
STI‧‧‧元件分離膜
SUB‧‧‧基板
TR1‧‧‧第1電晶體
TR2‧‧‧第2電晶體
VA1‧‧‧通道
VA2‧‧‧通道
VA3‧‧‧通道

Claims (7)

  1. 一種半導體裝置，其包含：基板；第1電晶體，其形成於上述基板上；及第2電晶體，其形成於上述基板上；且上述第1電晶體包括：第1閘極電極，其形成於上述基板上；第1補償間隔膜(offset spacer film)，其形成於上述第1閘極電極之側面；第1 LDD(Lightly Doped Drain，輕摻雜汲極)區域，其係形成於上述基板，且形成在整合於上述第1補償間隔膜之位置；第1側壁，其介隔上述第1補償間隔膜而形成於上述第1閘極電極之側面；及第1擴散層，其係形成於上述基板，且形成在整合於第1側壁之位置；上述第2電晶體包括：第2閘極電極，其形成於上述基板上；第2補償間隔膜，其形成於上述第2閘極電極之側面；第2 LDD區域，其係形成於上述基板，且形成在整合於上述第2補償間隔膜之位置；第2側壁，其介隔上述第2補償間隔膜而形成於上述第2閘極電極之側面；及第2擴散層，其係形成於上述基板，且形成在整合於第2側壁之位置；上述第1補償間隔膜亦形成於上述第1側壁與上述基板之間； 上述第2補償間隔膜未形成於上述第2側壁與上述基板之間；形成有上述第1擴散層之區域之上表面係與形成有上述第2擴散層之區域之上表面相比，位於較上方；於上述第2電晶體，未被上述第2補償間隔膜覆蓋之部分之上述基板的表面係較被上述第2補償間隔膜覆蓋之部分之上述基板的表面低。
  2. 如請求項1之半導體裝置，其中於上述第2電晶體，未被上述第2補償間隔膜覆蓋之部分之上述基板的表面係較於上述第1電晶體，被上述第1補償間隔膜覆蓋之部分之上述基板的表面低。
  3. 如請求項1之半導體裝置，其中上述第1電晶體係構成記憶體單元；上述第2電晶體係構成邏輯電路或上述記憶體單元之周邊電路。
  4. 如請求項3之半導體裝置，其中上述第1電晶體於上述第1擴散層之表面上具有第1矽化物層；上述第2電晶體於上述第2擴散層之表面上具有第2矽化物層。
  5. 如請求項4之半導體裝置，其中上述第2矽化物層之下表面係於上述基板之厚度方向上，與上述第1矽化物層之下表面相比，位於較下方。
  6. 如請求項1之半導體裝置，其中上述基板中形成有上述第1擴散層之區域之上表面係與形成有上述第2擴散層之區域之上表面相比，位於2nm以上之上方。
  7. 一種半導體裝置之製造方法，其包含：於基板上形成第1電晶體之第1閘極電極、及第2電晶體之第2閘極電極之步驟； 於上述基板上、上述第1閘極電極之側面與上表面上、及上述第2閘極電極之側面與上表面上，形成補償間隔膜之步驟；以遮罩膜覆蓋位於上述補償間隔膜中上述第1閘極電極上及其周圍之部分之步驟；藉由將上述遮罩膜作為遮罩而對上述補償間隔膜進行各向異性蝕刻，除去位於上述第1閘極電極之周圍之上述補償間隔膜，且殘留位於上述第1閘極電極之側面之上述補償間隔膜之步驟；除去上述遮罩膜之步驟；藉由將上述第1閘極電極、位於上述第1閘極電極之側面之上述補償間隔膜、上述第2閘極電極、及位於上述第2閘極電極之側面之上述補償間隔膜作為遮罩進行離子佈植，而形成上述第1電晶體之第1 LDD(Lightly Doped Drain；輕摻雜汲極)區域及上述第2電晶體之第2 LDD區域之步驟；於上述第1閘極電極之側面形成第1側壁，且於上述第2閘極電極之側面形成第2側壁之步驟；及藉由將上述第1閘極電極、位於上述第1閘極電極之側面之上述補償間隔膜、上述第2閘極電極、位於上述第2閘極電極之側面之上述補償間隔膜、上述第1側壁、及上述第2側壁作為遮罩進行離子佈植，而形成作為上述第1電晶體之源極與汲極之第1擴散層、及作為第2電晶體之源極與汲極之第2擴散層之步驟。
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