JP2004047524A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】同一の半導体基板上にDRAMデバイスとロジックデバイスとが形成された、DRAM混載ロジック型の半導体装置において、DRAM領域とロジック領域との段差を緩和するDRAM混載ロジック型の半導体装置の製造方法および半導体装置を提供する。
【解決手段】半導体基板の所定の位置にゲート電極を形成し、当該半導体基板のメモリ領域において、半導体基板とゲート電極とを覆うプロテクション膜を形成し、その後、半導体装置全面を、プロテクション膜に対するエッチング選択比を有する絶縁膜で覆う。
【選択図】 図1
【解決手段】半導体基板の所定の位置にゲート電極を形成し、当該半導体基板のメモリ領域において、半導体基板とゲート電極とを覆うプロテクション膜を形成し、その後、半導体装置全面を、プロテクション膜に対するエッチング選択比を有する絶縁膜で覆う。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
この発明は、半導体装置の製造方法に係る発明であって、例えば、同一の半導体基板上にDRAMデバイスとロジックデバイスとが形成された、DRAM混載ロジック型の半導体装置の製造方法に適用できる。
【0002】
【従来の技術】
最近、DRAM(Dynamic Random Access Memory)デバイスとロジックデバイスとが同一の半導体基板上に形成されている、DRAM混載ロジック型の半導体装置(以下、DRAM混載ロジックと称す)が、電子機器の小型化・高速化・低消費電力化を同時に達成することができるデバイスとして注目されている。
【0003】
また、これと同時に、容易に、かつ短い工程で製造したいとの要望に応えるべく、DRAM混載ロジックの製造方法に関しても開発が進められている。以下、従来のDRAM混載ロジックの製造方法を工程順で示した断面図を用いて、具体的に説明する。
【0004】
はじめに、図28で示すように、半導体基板111の上面内にエッチング工程により溝が掘られ、当該溝に例えばCVD(Chemical Vapor Deposition:化学気相成長)法によりシリコン酸化膜が素子分離絶縁膜112として形成される。ここで、101をDRAMデバイスが形成される領域(以下、DRAM領域)とし、102をロジックデバイスが形成される領域(以下、ロジック領域)とする。
【0005】
次に、図29に示すように、半導体基板から見て、ゲート酸化膜、ゲート電極層の順序からなるゲート電極113を、DRAM領域101とロジック領域102の所定の位置にそれぞれ形成する。
【0006】
次に、図30に示すように、ゲート電極113および素子分離絶縁膜112をマスクとして、低濃度の不純物イオンを半導体基板111の上方より打ち込み、深さの浅い低濃度拡散層114を形成する。
【0007】
次に、図31に示すように、ゲート電極113の側面に絶縁体のサイドウォール115を形成する。ここで、サイドウォール115は、例えばCVD法により絶縁体を図30の構造の全面に形成し、異方性エッチングにより当該絶縁体をエッチングすることにより、形成される。
【0008】
次に、図32に示すように、半導体基板111の上面内の所望の位置にソース・ドレイン領域116を形成する。ソース・ドレイン領域116を形成するに際し、ソース・ドレイン領域116を形成したくない領域をマスクした状態で、高濃度の不純物イオンを半導体基板111の上方より打ち込む。
【0009】
次に、図33に示すように、ゲート電極113およびソース・ドレイン領域116の所望の位置をシリサイド化させる。
【0010】
まず、シリサイド化させたくない領域(今の場合、DRAM領域101と、ロジック領域102の一部のゲート電極113)に、マスク117をパターニング形成する。
【0011】
次に、スパッタリング法等によりコバルト膜(図示せず)を構造全面に形成した後、熱処理を施すことにより、コバルトとシリコンとを反応させ、前記所望の位置にシリサイド化されたコバルトシリサイド層118を形成させる。なお、未反応のコバルト膜は除去される。
【0012】
次に、図34に示すように、DRAM領域101のマスク117を除去した後、CVD法により第一のシリコン窒化膜119を構造全面に成膜する。
【0013】
次に、図35に示すように、CVD法によりシリコン酸化膜である第一の層間絶縁層120を図34の構造全面に形成した後、平坦化技術により、第一の層間絶縁層120の上面を平坦化する。
【0014】
次に、図36に示すように、DRAM領域101の所定の位置に低濃度拡散層114に接続するコンタクトプラグを形成するため、フォトリソグラフィ工程により、第一の層間絶縁層120上にレジスト(図示せず)を所定の形状でパターニングする。
【0015】
その後、前記レジストをマスクとしたエッチングにより、第一の層間絶縁層120の上面から低濃度拡散層114に至る第一の孔状開口部121を形成し、当該第一の孔状開口部121にドープトポリシリコン等を充填し、コンタクトプラグ122を形成する。
【0016】
また、上記工程を経た後、DRAM領域101のみにおいて、第一の層間絶縁層120とコンタクトプラグ122の上面を覆うように、CVD法等により第二のシリコン窒化膜123を形成する。
【0017】
次に、図37に示すように、図36の構造全面にシリコン酸化膜の第二の層間絶縁層124を形成し、その後、DRAM領域101にキャパシタを形成するため、一連のフォトリソグラフィ工程により、第二の層間絶縁層124の上面からコンタクトプラグ122の上面が露出した第一の層間絶縁層120に至るキャパシタ用開口部125を形成する。
【0018】
このとき、シリコン窒化膜123を形成しているので、キャパシタ用開口部125の形成に際し、エッチングストッパとしての機能させることができ、エッチング制御を容易にしている。
【0019】
次に、図38に示すように、キャパシタ用開口部125に下部電極126a、キャパシタ誘電体126bおよび、上部電極126cとからなるキャパシタ126を形成する。
【0020】
次に、図39に示すように、CVD法によりシリコン酸化膜である第三の層間絶縁層127を図38の構造全面に形成し、平坦化技術により、DRAM領域101とロジック領域102の第三の層間絶縁層127を面一にする。
【0021】
その後、一連のフォトリソグラフィ工程により、第三の層間絶縁層127の上面からコンタクトプラグ122の上面に至る孔状開口部と、第三の層間絶縁層127の上面からソース・ドレイン領域116に至る孔状開口部とを、同時に形成する。
【0022】
このとき、シリコン窒化膜123を形成しているので、キャパシタ用開口部125の形成に際し、エッチングストッパとしての機能させることができ、エッチング制御を容易にしている。
【0023】
さらに、前記孔状開口部にCVD法により、例えばタングステン膜を形成し、平坦化技術により第三の層間絶縁層127とタングステン膜とが面一になるまで平坦化することにより、DRAM領域101に存在するビアプラグ128とロジック領域102に存在するコンタクトプラグ130とを形成する。
【0024】
ここで、DRAM領域101において、第三の層間絶縁層を貫通して低濃度拡散層114に至るコンタクトプラグの構造を、コンタクトプラグ122とビアプラグ128からなる2重構造としているのは、一本構造のコンタクトプラグとした場合、当該コンタクトプラグのアスペクト比とフォトリソグラフィ技術の関係上、幅の大きいコンタクトプラグを形成する必要があり、そうすると、ゲート電極113に当該コンタクトプラグが接続してしまうからである。
【0025】
最後に、ビアプラグ128またはコンタクトプラグ130と電気的に接続する配線129を、所定の形状で形成する。
【0026】
このようにして、以上の一連の工程により、DRAM混載ロジックが製造されていた。
【0027】
【発明が解決しようとする課題】
しかし、上記の製造工程において、キャパシタ用開口部125のエッチングの際に、エッチングストッパとして機能する第二のシリコン窒化膜123を形成したが、これはDRAM領域101にのみ形成されるものであるため、第二の層間絶縁層124の成形後において、DRAM領域101の方がロジック領域102よりも、当該第二のシリコン窒化膜123の分だけ高さが高くなってしまう(図37参照)。
【0028】
具体的には、第二のシリコン窒化膜123の膜厚が70〜80nmなので、第二の層間絶縁層124の形成後に、DRAM領域101とロジック領域102との間で、当該厚み量の段差が生じる。
【0029】
当該段差は、キャパシタの上部電極126cと配線129との絶縁耐圧に必要な厚さ以上の厚さで、第三の層間絶縁層127を第二の層間絶縁層124上に形成し、CMP(Chemical Mechanical Polishing)平坦技術により、平坦化することにより解消できる。
【0030】
しかし、そうすると、ロジック領域102の層間絶縁層の全体の厚さが必要以上に厚くなってしまい、コンタクトプラグ130を形成するために層間絶縁層に孔状開口部を形成するが、当該孔状開口部のアスペクト比が必要以上に大きくなり、エッチング制御が困難となり、また、タングステンの充填処理も非常に困難となる。
【0031】
これに対して、上記エッチング制御の問題を解消するために、第三の層間絶縁層127の厚さを、キャパシタの上部電極126cと配線129との絶縁耐圧に必要な最小限の厚さに抑えると、DRAM領域101とロジック領域102との間の前記段差は残存する。
【0032】
このままの状態で、フォトリソグラフィ工程により、コンタクトプラグ130を形成するための孔状開口部を層間絶縁層中に形成すると、フォトリソグラフィのマージンが低下するという別の不都合が生じてしまう。
【0033】
そこで、この発明は、ロジック領域102の層間絶縁層中に存在するコンタクトプラグの形成に際し、不具合が生じないようなDRAM領域101とロジック領域102との段差を緩和する半導体装置の製造方法を提供することを目的とする。
【0034】
【課題を解決するための手段】
上記の目的を達成するために、本発明に係る請求項1に記載の半導体装置の製造方法は、(a)基板を用意する工程と、(b)前記基板上に第一の半導体配線と第二の半導体配線とを形成する工程と、(c)前記基板と前記第一の半導体配線とを覆うプロテクション膜を形成する工程と、(d)前記プロテクション膜をマスクとして金属を堆積し、前記金属を用いて前記第二の半導体配線を金属化させ、前記金属を除去する工程と、(e)前記工程(d)までを施した前記基板を、前記プロテクション膜に対するエッチング選択比の大きい絶縁膜で覆う工程とを備えている。
【0035】
また、請求項2に記載の半導体装置の製造方法では、(f)前記絶縁膜と前記プロテクション膜とを貫通して前記基板に接続するコンタクトプラグが形成され、当該コンタクトプラグと前記絶縁膜を覆うように絶縁層を形成する工程と、(g)前記絶縁層の上面を貫通して、コンタクトプラグと前記絶縁膜を露出させる第一の孔状開口部を、前記絶縁膜をエッチングストッパとすることにより形成する工程と、(h)前記第一の孔状開口部の底部の前記絶縁膜をさらに除去することにより第二の孔状開口部を形成する工程と、(i)前記第二の孔状開口部に導電性材料を充填することにより、ビアプラグを形成する工程とを、さらに備えていてもよい。
【0036】
また、請求項3に記載の半導体装置の製造方法では、前記工程(e)は、前記プロテクション膜よりも等方性エッチングレートの大きい前記絶縁膜を形成する工程であり、前記工程(f)は、(j)前記絶縁膜を覆うように第一の層間絶縁層を形成する工程と、(k)異方性エッチングにより、前記第一の層間絶縁層の上面を貫通して前記基板に到達する開口部を形成する工程と、(l)前記開口部にさらに等方性エッチングを施すことにより、前記絶縁膜の一部を除去する工程と、(m)前記開口部および前記絶縁膜の一部を除去した箇所に、導電体材料を充填することにより、前記コンタクトプラグを形成する工程とを、含んでいる工程であってもよい。
【0037】
また、請求項4に記載の半導体装置の製造方法では、前記工程(e)は、シリコン窒化膜からなる絶縁膜を形成する工程である、前記工程(j)は、ノンドープ絶縁体からなる絶縁層およびプロテクション膜を形成する工程であってもよい。
【0038】
また、請求項5に記載の半導体装置の製造方法では、前記工程(f)は、(n)前記コンタクトプラグと前記絶縁膜を覆うように、前記絶縁膜よりもエッチング選択比の大きい第一の層間絶縁層を形成する工程と、(o)前記第一の層間絶縁層の上面を貫通し、前記コンタクトプラグおよび前記絶縁膜が露出するキャパシタ用開口部を形成する工程と、(p)前記キャパシタ用開口部に下部電極、キャパシタ誘電膜および上部電極からなるキャパシタを形成する工程と、(q)前記キャパシタおよび前記第一の層間絶縁層とを覆うように第二の層間絶縁層を形成する工程とを、さらに含むことにより、前記絶縁層を形成する工程であってもよい。
【0039】
また、請求項6に記載の半導体装置の製造方法では、前記工程(f)は、(r)前記コンタクトプラグと前記絶縁膜を覆うように、前記絶縁膜よりもエッチング選択比の大きい第二の層間絶縁層を形成する工程と、(s)前記第二の層間絶縁層の上面を貫通し、前記コンタクトプラグおよび前記絶縁膜が露出するキャパシタ用開口部を形成する工程と、(t)前記キャパシタ用開口部に下部電極、キャパシタ誘電膜および上部電極からなるキャパシタを形成する工程と、(u)前記キャパシタおよび前記第二の層間絶縁層とを覆うように第三の層間絶縁層を形成する工程とを、さらに含むことにより、前記絶縁層を形成する工程であってもよい。
【0040】
【発明の実施の形態】
以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。なお、従来技術で記した符号と同一符号のものは、同一または同等の部分を示している。
【0041】
<実施の形態1>
本実施の形態における、DRAM混載ロジックの製造方法を、工程順で示した断面図に基づいて以下より説明する。
【0042】
はじめに、図1で示すように、半導体基板1の上面内にエッチング工程により溝が掘られ、当該溝に例えばCVD法によりシリコン酸化膜が素子分離絶縁膜2として形成される。ここで、半導体基板1にはDRAM領域101と、ロジック領域102とが設定される。
【0043】
次に、図2に示すように、半導体基板1側から見て、ゲート酸化膜、ゲート電極層の順序からなるゲート電極3を、DRAM領域101およびロジック領域102の半導体基板1の所定の位置に形成する。ここで、ゲート電極層は、例えば半導体たるポリシリコンで形成されている。
【0044】
次に、図3に示すように、ゲート電極3および素子分離絶縁膜2をマスクとして、低濃度の不純物イオンを半導体基板1の上方より打ち込み、深さの浅い低濃度拡散層4を形成する。
【0045】
次に、図4に示すように、ゲート電極3の側面に絶縁体のサイドウォール5を形成する。ここで、サイドウォール5は、例えば、CVD法により絶縁体(図示せず)を図3の構造の全面に形成し、異方性エッチングにより当該絶縁体をエッチングすることにより形成される。
【0046】
次に、図5に示すように、半導体基板1の上面内の所望の位置にソース・ドレイン領域6を形成する。ソース・ドレイン領域6を形成するに際し、ソース・ドレイン領域6を形成したくない領域には、マスクをする必要がある。
【0047】
例えば、DRAM領域101にソース・ドレイン領域6を形成したくない場合には、フォトリソグラフィ工程により、DRAM領域101の上面を覆うようにレジスト(図示せず)を形成し、サイドウォール5が形成されているゲート電極3、素子分離絶縁膜2、および前記レジストをマスクとして、高濃度の不純物イオンを半導体基板1の上方より打ち込む。
【0048】
そうすることにより、ロジック領域102における半導体基板1の上面内にのみ、ソース・ドレイン領域6を形成することができる。前記工程を経て、レジストを除去した図が、図5である。
【0049】
次に、図6に示すように、ゲート電極3およびソース・ドレイン領域6の所望の位置をシリサイド化させる。
【0050】
例えば、図6に示しているように、ロジック領域102における、一部のゲート電極3とソース・ドレイン領域6のみをコバルト等でシリサイド化させたい場合には、以下の手順によりシリサイド化(金属化)させる。
【0051】
まず、シリサイド化させたくない領域(この場合、DRAM領域102とロジック領域102の一部のゲート電極3であり、当該ゲート電極は第一の半導体配線と把握できる)に、マスクとしてシリコン酸化膜等のプロテクション膜7をパターニング形成する。
【0052】
次に、スパッタリング法等により、例えばコバルト膜(図示せず)を図5の構造の全面に形成した後、熱処理を施すことにより、コバルトとシリコンとを反応させ、前記所望の位置にシリサイド化されたコバルトシリサイド層8を形成させる(当該シリサイド化されたゲート電極は第二の半導体配線層として把握できる)。なお、未反応のコバルト膜は除去される。
【0053】
次に、図7に示すように、CVD法によりシリコン窒化膜等の絶縁膜9、シリコン酸化膜等の層間絶縁層10の順序で、図6の構造の全面に形成した後、平坦化技術により、層間絶縁層10の上面を平坦化する。
【0054】
ここで、絶縁膜9は、プロテクション膜7に対するエッチング選択比を有する材料で形成される。つまり、プロテクション膜7が、絶縁膜9のエッチング時のエッチングストッパとなるように選択される。
【0055】
例えば、プロテクション膜7はシリコン酸化膜であり、絶縁膜9がシリコン窒化膜だとすると、プロテクション膜7は、絶縁膜9をエッチングするときのエッチングストッパとしての機能を有する。
【0056】
次に、DRAM領域101の所定の位置で低濃度拡散層4に接続するコンタクトプラグを形成するために、フォトリソグラフィ工程により、層間絶縁層10の上面にレジスト(図示せず)を所定の形状でパターニングする。その後、レジストをマスクとしたエッチングにより、層間絶縁層10の上面から低濃度拡散層4に至る孔状の開口部11を形成し、当該開口部11にドープトポリシリコン等を充填し、第一のコンタクトプラグ12を形成する(図8参照)。
【0057】
次に、図9に示すように、図8の構造の全面にシリコン酸化膜等の層間絶縁層14を形成し、その後、DRAM領域101にキャパシタを形成するために、一連のフォトリソグラフィ工程により、層間絶縁層14の上面から第一のコンタクトプラグ12の上面が露出した層間絶縁層10に至るキャパシタ用開口部15を形成する。
【0058】
このとき、キャパシタ用開口部15の底部が第一の層間絶縁層10の表面上に達した時点でエッチングが終了するように、当該エッチングレートから時間を算出し、当該時間エッチングすることにより、図9に示すキャパシタ用開口部15が形成される。
【0059】
次に、図10に示すように、キャパシタ用開口部15にDRAMのキャパシタ16を形成する。具体的には、以下の手順に従って形成する。
【0060】
まず、キャパシタ16の下部電極16aとなる導電膜をスパッタリング法により、DRAM領域101の全面に成膜させた後、層間絶縁層14上面の当該導電膜を除去する。これにより、キャパシタ用開口部15の底面と側面にのみ下部電極16aが形成される。ここで、図10では粗面型の下部電極16aが形成されているが、これは、キャパシタ16の静電容量を増大させるためであり、この形状に限るものでない。
【0061】
下部電極16a形成後、DRAM領域101全面に、誘電膜、上部電極となる導電膜をこの順序でデポジションした後、一連のフォトリソグラフィ工程により当該導電膜を所定の形状にエッチングすることにより、キャパシタ誘電膜16bと上部電極16cを形成する。
【0062】
次に、図11に示すように、CVD法によりシリコン酸化膜等の層間絶縁層17を図10の構造の全面に形成する。その後、一連のフォトリソグラフィ工程により、層間絶縁層17の上面から層間絶縁層10,14を貫通して、絶縁膜9に至る、第一の孔状開口部20を、DRAM領域101とロジック領域102の所定の位置に形成する。ここで、絶縁膜9はエッチングストッパとして機能している。このとき、一部の第一のコンタクトプラグ12は、第一の孔状開口部20の底部から突出することとなる。ここで、層間絶縁層10、14および17とを併せて絶縁層と把握することができる。
【0063】
次に、図12に示すように、前記第一の孔状開口部20の底部の絶縁膜9を完全に除去するために、選択エッチングを行い、第二の孔状開口部21を形成する。つまり、プロテクション膜7をエッチングストッパとして機能させた絶縁膜9のエッチング処理を施す。
【0064】
最後に、図13で示すように、前記第二の孔状開口部21にCVD法により、例えばタングステン膜を形成し、CMPを用いた平坦化技術により、前記絶縁層とタングステン膜とが面一になるまで平坦化し、DRAM領域101に存在する第一のビアプラグ18とロジック領域102に存在するコンタクトプラグ22とを形成する。
【0065】
そして、第一のビアプラグ18またはコンタクトプラグ22の上面に、所定の形状の配線19をパターニングする。
【0066】
以上の一連の工程により、本実施の形態のDRAM混載ロジックが製造される。
【0067】
このように、本実施の形態では、第二の層間絶縁層14ではなく、第一の層間絶縁層10下に絶縁膜9を形成することとなる。基板に近い側に設けられる当該第一の層間絶縁膜10の厚さには、半導体装置の上方において設けられる第二の層間絶縁膜14で要求されるほどの制限は要しないので、絶縁層を形成し終わった最終段階において、メモリ領域101とロジック領域102領域との間の段差を緩和することができる。
【0068】
さらに、シリサイド化工程でマスクとして用いたプロテクション膜7をメモリ領域101に残し、絶縁膜9のエッチングストッパとして機能させることにより、従来技術で形成されていた第二のシリコン窒化膜123を省くことができるので、工程が短縮化され、さらに、メモリ領域101とロジック領域102との間で段差が生じないため、ロジック領域102に存在するコンタクトプラグ22の形成に際し、フォトリソグラフィマージンの向上も図ることができる。
【0069】
具体的に、従来技術で形成されていた第二のシリコン窒化膜123の代わりに、絶縁膜9を第一の孔状開口部20の形成時のエッチングストッパとして機能させることにより、第一の孔状開口部20のエッチング処理も精度よく制御でき、その後の第二の孔状開口部21のエッチング処理により絶縁膜9をエッチングしても、プロテクション膜7がエッチングストッパとしての機能させているので、第二の孔状開口部21が、メモリ領域101に形成されているゲート電極3に到達することはない。
【0070】
さらに、一部の第一のコンタクトプラグ12は、最終的に、第二の孔状開口部21の底部から突出する形状となるため、後に形成される第一のビアプラグ18と第一のコンタクトプラグ12との接触面積が増大し、接触抵抗を低減させることができる。
【0071】
<実施の形態2>
本実施の形態におけるDRAM混載ロジックの製造方法を、工程順で示した断面図に基づいて以下より説明する。
【0072】
はじめに、実施の形態1で説明した図1〜8までは同じ工程なので、ここでの説明は省略する。
【0073】
さて、本実施の形態では次に、図14に示すように、図8の構造全面にシリコン酸化膜等の層間絶縁層14を形成し、その後、DRAM領域101にキャパシタを形成するため、一連のフォトリソグラフィ工程により、層間絶縁層14の上面から絶縁膜9に至るキャパシタ用開口部25を形成する。
【0074】
つまり、絶縁膜9をエッチングストッパとして機能させる。このとき、当該キャパシタ用開口部25の底部より第一のコンタクトプラグ12が突出することとなる。
【0075】
次に、図15に示すように、キャパシタ用開口部25にDRAMのキャパシタ26を形成する。具体的には、以下の手順に従って形成する。
【0076】
まず、キャパシタ26の下部電極26aとなる導電膜をスパッタ法により、DRAM領域101の全面に成膜させた後、層間絶縁層14上面の当該導電膜を除去する。これにより、キャパシタ用開口部25の底面と側面にのみ下部電極26aが形成される。ここで、図15では粗面型の下部電極26aが形成されているが、これは、キャパシタ26の静電容量を増大させるためであり、この形状に限るものでない。
【0077】
下部電極26a形成後、DRAM領域101全面に、誘電膜、上部電極となる導電膜をこの順序でデポジションした後、一連のフォトリソグラフィ工程により当該導電膜を所定の形状にエッチングすることにより、キャパシタ誘電膜26bと上部電極26cを形成する。
【0078】
次に、図16に示すように、CVD法によりシリコン酸化膜等の層間絶縁層17を図15の構造の全面に形成する。ここで、層間絶縁層10,14および17を併せて絶縁層と把握することができる。
【0079】
その後、一連のフォトリソグラフィ工程により、前記絶縁層の上面を貫通して、絶縁膜9に至る、第一の孔状の開口部20を、DRAM領域101とロジック領域102の所定の位置に形成する。つまり、絶縁膜9をエッチングストッパとして機能させる。このとき、第一のコンタクトプラグ12は、第一の孔状開口部20の底部から突出されることとなる。
【0080】
次に、図17に示すように、前記第一の孔状開口部20の底部の絶縁膜9を完全に除去するために、プロテクション膜7をエッチングストッパとして機能させる選択エッチングを行い、第二の孔状開口部を形成する。
【0081】
さらに、前記第二の孔状開口部にCVD法により、例えばタングステン膜を形成し、CMP等の平坦化技術により前記絶縁層とタングステン膜とが面一になるまで平坦化することにより、DRAM領域101に存在する第一のビアプラグ18とロジック領域102に存在するコンタクトプラグ22とを形成する。
【0082】
最後に、第一のビアプラグ18およびコンタクトプラグ22の上面に、所定の形状の配線19をパターニングする。
【0083】
以上の一連の工程により、本実施の形態のDRAM混載ロジックが製造される。
【0084】
したがって、実施の形態1の効果に加えて本実施の形態では、上記製造方法により、本実施の形態のキャパシタ26の下部電極26aは、キャパシタ用開口部25の底部より突出した第一のコンタクトプラグ12を覆うように形成されるので、本実施の形態のキャパシタ26は、実施の形態1のキャパシタ16よりもキャパシタの表面積が増大することとなり、静電容量が増加する。
【0085】
また、絶縁膜9をエッチングストッパとして機能させることにより、キャパシタ用開口部25のエッチング制御をより容易に行うことができる。
【0086】
<実施の形態3>
本実施の形態におけるDRAM混載ロジックの製造方法を、工程順で示した断面図に基づいて以下より説明する。
【0087】
はじめに、実施の形態1で説明した図1〜6までは同じ工程なので、ここでの説明は省略する。
【0088】
さて、本実施の形態では次に、図18に示すように、プロテクション膜7よりも等方性エッチングレートの大きい絶縁膜31を図6の構造の全面に形成し、当該絶縁膜31を覆うように、第一の層間絶縁層32を形成した後、平坦化技術により、第一の層間絶縁層32の上面を平坦化する。
【0089】
ここで、本実施の形態では、プロテクション膜7や第一の層間絶縁層32として、TEOS(Tetraethylorthosilicate)やNSG(Nondoped Silicate Glass)等のノンドープ絶縁体があり、絶縁膜31として、BPSG(Boro−Phospho Silicate Glass)等がある。
【0090】
次に、図19に示すように、DRAM領域101の所定の位置で低濃度拡散層4に接続するコンタクトプラグを形成するため、フォトリソグラフィ工程により、第一の層間絶縁層32上にレジスト(図示せず)所定の形状でパターニングする。
【0091】
その後、前記レジストをマスクとした異方性エッチングにより、第一の層間絶縁層32の上面から低濃度拡散層4に至る開口部を形成した後、引き続き当該開口部を等方性エッチングすることにより、一部の絶縁膜31を除去する。
【0092】
このとき、絶縁膜31がプロテクション膜7より等方性エッチングに対するエッチングレートが大きい(エッチングの選択比は大きいほどよいが、4倍以上の差があることが望ましい)ので、絶縁膜31の横方向のエッチングが進行し、ゲート電極3の側面から上面の一部にかかる絶縁膜31を除去することとなる。
【0093】
ここで、開口部33は、当該2回のエッチング処理により形成された横方向に延びた開口部を含む開口部である。
【0094】
次に、図20に示すように、異方性エッチングにより形成した開口部および等方性エッチングにより絶縁膜31を除去した箇所(図19の開口部33)にドープトポリシリコン等を充填し、第二のコンタクトプラグ34を形成する。
【0095】
次に、図21に示すように、図20の構造全面にノンドープ絶縁体からなる層間絶縁層35を形成し、その後、DRAM領域101にキャパシタを形成するため、一連のフォトリソグラフィ工程により、層間絶縁層35の上面から第二のコンタクトプラグ34の上面が露出した第一の層間絶縁層32に至る、キャパシタ用開口部15を形成する。
【0096】
このとき、キャパシタ用開口部15の底部が第一の層間絶縁層32の表面上に達した時点でエッチングが終了するように、当該エッチングレートから時間を算出し、当該時間エッチングすることにより、図21に示すキャパシタ用開口部15が形成される。
【0097】
次に、図22に示すように、キャパシタ用開口部15にDRAMのキャパシタ16を形成する。具体的な形成方法は、実施の形態1の図10での説明と同じなので、ここでの説明は省略する。
【0098】
次に、図23に示すように、ノンドープ絶縁体からなる層間絶縁層36を図22の構造全面に形成する。ここで、層間絶縁層35と36とを併せて第二の層間絶縁層と称する。
【0099】
その後、一連のフォトリソグラフィ工程により、第二の層間絶縁層の上面から第一の層間絶縁層32を貫通して、ソース・ドレイン領域6または、ポリシリコンで形成されている第二のコンタクトプラグ34に至る、孔状開口部を、DRAM領域101とロジック領域102の所定の位置に形成する。
【0100】
このとき、前記孔状開口部の底部がソース・ドレイン領域6の表面上に達した時点でエッチングが終了するように、当該エッチングレートから時間を算出し、当該時間エッチングすることにより、ロジック領域102の孔状開口部が形成される。これに対して、DRAM領域101では、第二のコンタクトプラグ34をエッチングストッパとして機能させる。
【0101】
このとき、第二のコンタクトプラグ34は、孔状開口部の底部から突出されることとなる。
【0102】
また、前記孔状開口部にCVD法により、例えばタングステン膜を形成し、平坦化技術により第二の層間絶縁層とタングステン膜とが面一になるまで平坦化することにより、DRAM領域101に存在する第二のビアプラグ37とロジック領域102に存在するコンタクトプラグ38とを形成する。
【0103】
そして、第二のビアプラグ37およびコンタクトプラグ38の上面に、所定の形状の配線19をパターニングする。
【0104】
以上の一連の工程により、本実施の形態のDRAM混載ロジックが製造される。
【0105】
本実施の形態では、図23の工程での孔状開口部を形成する際、ポリシリコンで形成された第二のコンタクトプラグ34をエッチングストッパとして機能させることにより、メモリ領域101に存在する第二のビアプラグ37とロジック領域102に存在するコンタクトプラグ38とが形成される孔状開口部を、同一工程で形成することができる。
【0106】
<実施の形態4>
本実施の形態におけるDRAM混載ロジックの製造方法を、工程順で示した断面図に基づいて以下より説明する。
【0107】
はじめに、実施の形態1で説明した図1〜6までは同じ工程を経て、さらに引き続き、実施の形態3で説明した図18〜20までの工程を施した半導体基板1を用意する。ここで、本実施の形態では、絶縁膜31としてプロテクション膜7よりも等方性エッチングレートの差が大きいシリコン窒化膜を用いる。
【0108】
シリコン窒化膜である絶縁膜31は、異方性のエッチングの際には、ノンドープ絶縁体に対するエッチングストッパとしての機能を有している。
【0109】
さて、本実施の形態では、図24に示すように、図20の構造全面にノンドープ絶縁体からなる層間絶縁層35を形成し、その後、DRAM領域101にキャパシタを形成するため、一連のフォトリソグラフィ工程により、層間絶縁層35の上面から第二のコンタクトプラグ34または絶縁膜31に至る、キャパシタ用開口部25を形成する。このとき、当該キャパシタ用開口部25の底部より第二のコンタクトプラグ34が突出することとなる。
【0110】
次に、図25に示すように、キャパシタ用開口部25にDRAMのキャパシタ26を形成する。具体的な形成方法は実施の形態2と同じなので、ここでの説明は省略する。
【0111】
次に、図26に示すように、CVD法によりノンドープ絶縁体からなる層間絶縁層36を図25の構造全面に形成する。ここで、層間絶縁層35と36とを併せて第二の層間絶縁層と称する。
【0112】
その後、一連のフォトリソグラフィ工程により、第二の層間絶縁層の上面から第一の層間絶縁層32を貫通して、第二のコンタクトプラグ34または、絶縁膜31に至る、第三の孔状開口部を、DRAM領域101とロジック領域102の所定の位置に形成する。つまり、絶縁膜31をエッチングストッパとして機能させる。このとき、第二のコンタクトプラグ34は、第三の孔状開口部の底部から突出されることとなる。
【0113】
さらに、ロジック領域102においては、前記第三の孔状開口部の底部の絶縁膜31を選択エッチングにより完全に除去し、底部がソース・ドレイン領域6の表面上に達する第四の孔状開口部46を形成する。このとき、メモリ領域101において、絶縁膜31がエッチングされることがあってもプロテクション膜7の存在により、第四の孔状開口部46がメモリ領域101のゲート電極3に達することはない。
【0114】
最後に、図27に示すように、第四の孔状開口部46にCVD法により、例えばタングステン膜を形成し、CMP等の平坦化技術により第二の層間絶縁層とタングステン膜とが面一になるまで平坦化することにより、DRAM領域101に存在する第二のビアプラグ37とロジック領域103に存在するコンタクトプラグ38とを形成する。
【0115】
さらに、第二のビアプラグ37およびコンタクトプラグ38の上面に、所定の形状の配線19をパターニングする。
【0116】
以上の一連の工程により、本実施の形態のDRAM混載ロジックが製造される。
【0117】
このようにして、本実施の形態では、絶縁膜がシリコン窒化膜からなり、第一の層間絶縁層およびプロテクション膜がノンドープ絶縁体からなるので、絶縁層の異方性エッチングの際に、絶縁膜が最良のエッチングストッパとして機能し、絶縁膜の異方性エッチングの際に、プロテクション膜が最良のエッチングストッパとして機能する。さらに、絶縁膜は、プロテクション膜に対して等方性エッチング選択比が最大となる。
【0118】
したがって、エッチングマージンをさらに向上させることができる。
【0119】
なお、上記一連の実施の形態では、DRAM混載ロジックについてのみ記載したが、これは本発明の製造方法を適用する装置の一例に過ぎず、これ以外の装置に対しても適用できることは言うまでもない。
【0120】
【発明の効果】
本発明の請求項1に記載の半導体装置の製造方法によれば、第一の半導体配線を金属化させないために設けられるプロテクション膜を形成し、さらに第二の半導体配線、基板およびプロテクション膜を覆う絶縁膜を形成している。絶縁膜は、プロテクション膜に対するエッチング選択比が大きいので、プロテクション膜は絶縁膜のエッチングストッパとなる。また、半導体装置の上方において設けられる層間絶縁膜で要求されるほどの制限は、基板に近い側に設けられる層間絶縁膜には要求されないので、第一の半導体配線が形成されている領域と第二の半導体配線が形成されている領域との間の段差を緩和することができる。さらに、第一の半導体配線が形成されている領域のエッチングマージンが向上する。したがって、例えば、第一の半導体配線が密に配設されている領域において、幅の大きい開口部を形成する必要があるときでも、金属化でマスクとして使用したプロテクション膜がエッチングストッパとして機能するため、第一の半導体配線とコンタクトプラグとが接続することを防止することができる。
【0121】
本発明の請求項2に記載の半導体装置の製造方法は、基板に接続するコンタクトプラグが形成され、当該コンタクトプラグと前記絶縁膜を覆うように絶縁層を形成し、孔状開口部をプロテクション膜まで形成し、当該孔状開口部に導電体を充填するので、コンタクトプラグと接触面積の大きいビアプラグを形成することができる。
【0122】
本発明の請求項3に記載の半導体装置の製造方法は、前記プロテクション膜よりも等方性エッチングレートの大きい前記絶縁膜を形成し、開口部を形成に際し等方エッチングを採用することにより横方向に延びたコンタクトプラグが形成できるので、コンタクトプラグをエッチングストッパとして機能させることもでき、請求項1よりもエッチングマージンが向上する。
【0123】
本発明の請求項4に記載の半導体装置の製造方法では、絶縁膜がシリコン窒化膜からなり、第一の層間絶縁層およびプロテクション膜がノンドープ絶縁体からなるので、絶縁層の異方性エッチングの際に絶縁膜が最良のエッチングストッパとして機能し、絶縁膜の異方性エッチングの際にプロテクション膜が最良のエッチングストッパとして機能する。さらに、絶縁膜は、プロテクション膜に対して等方性エッチング選択比が最大となる。
【0124】
本発明の請求項5に記載の半導体装置の製造方法では、キャパシタの底部が絶縁膜等に到達し、前記コンタクトプラグを覆うようなキャパシタの形成が可能となるので、表面積の大きいキャパシタを形成でき、静電容量も増加する。
【0125】
本発明の請求項6に記載の半導体装置の製造方法では、キャパシタの底部が絶縁膜等に到達し、前記コンタクトプラグを覆うようなキャパシタの形成が可能となるので、表面積の大きいキャパシタを形成でき、静電容量も増加する。
【図面の簡単な説明】
【図1】実施の形態1に係る半導体装置の製造方法を工程順に示す断面図である。
【図2】実施の形態1に係る半導体装置の製造方法を工程順に示す断面図である。
【図3】実施の形態1に係る半導体装置の製造方法を工程順に示す断面図である。
【図4】実施の形態1に係る半導体装置の製造方法を工程順に示す断面図である。
【図5】実施の形態1に係る半導体装置の製造方法を工程順に示す断面図である。
【図6】実施の形態1に係る半導体装置の製造方法を工程順に示す断面図である。
【図7】実施の形態1に係る半導体装置の製造方法を工程順に示す断面図である。
【図8】実施の形態1に係る半導体装置の製造方法を工程順に示す断面図である。
【図9】実施の形態1に係る半導体装置の製造方法を工程順に示す断面図である。
【図10】実施の形態1に係る半導体装置の製造方法を工程順に示す断面図である。
【図11】実施の形態1に係る半導体装置の製造方法を工程順に示す断面図である。
【図12】実施の形態1に係る半導体装置の製造方法を工程順に示す断面図である。
【図13】実施の形態1に係る半導体装置の製造方法を工程順に示す断面図である。
【図14】実施の形態2に係る半導体装置の製造方法を工程順に示す断面図である。
【図15】実施の形態2に係る半導体装置の製造方法を工程順に示す断面図である。
【図16】実施の形態2に係る半導体装置の製造方法を工程順に示す断面図である。
【図17】実施の形態2に係る半導体装置の製造方法を工程順に示す断面図である。
【図18】実施の形態3に係る半導体装置の製造方法を工程順に示す断面図である。
【図19】実施の形態3に係る半導体装置の製造方法を工程順に示す断面図である。
【図20】実施の形態3に係る半導体装置の製造方法を工程順に示す断面図である。
【図21】実施の形態3に係る半導体装置の製造方法を工程順に示す断面図である。
【図22】実施の形態3に係る半導体装置の製造方法を工程順に示す断面図である。
【図23】実施の形態3に係る半導体装置の製造方法を工程順に示す断面図である。
【図24】実施の形態4に係る半導体装置の製造方法を工程順に示す断面図である。
【図25】実施の形態4に係る半導体装置の製造方法を工程順に示す断面図である。
【図26】実施の形態4に係る半導体装置の製造方法を工程順に示す断面図である。
【図27】実施の形態4に係る半導体装置の製造方法を工程順に示す断面図である。
【図28】従来の技術に係る半導体装置の製造方法を工程順に示す断面図である。
【図29】従来の技術に係る半導体装置の製造方法を工程順に示す断面図である。
【図30】従来の技術に係る半導体装置の製造方法を工程順に示す断面図である。
【図31】従来の技術に係る半導体装置の製造方法を工程順に示す断面図である。
【図32】従来の技術に係る半導体装置の製造方法を工程順に示す断面図である。
【図33】従来の技術に係る半導体装置の製造方法を工程順に示す断面図である。
【図34】従来の技術に係る半導体装置の製造方法を工程順に示す断面図である。
【図35】従来の技術に係る半導体装置の製造方法を工程順に示す断面図である。
【図36】従来の技術に係る半導体装置の製造方法を工程順に示す断面図である。
【図37】従来の技術に係る半導体装置の製造方法を工程順に示す断面図である。
【図38】従来の技術に係る半導体装置の製造方法を工程順に示す断面図である。
【図39】従来の技術に係る半導体装置の製造方法を工程順に示す断面図である。
【符号の説明】
1 半導体基板、2 素子分離絶縁膜、3 ゲート電極、4 低濃度拡散層、5 サイドウォール、6 ソース・ドレイン領域、7 プロテクション膜、8 シリサイド層、9,31 絶縁膜、10,14,17,35,36 層間絶縁層、12 第一のコンタクトプラグ、14,17 層間絶縁層、15,25 キャパシタ用開口部、16,26 キャパシタ、16a,26a 下部電極、16b,26b キャパシタ誘電膜、16c,26c 上部電極、18,37 第一のビアプラブ、19 配線、20 第一の孔状開口部、21 第二の孔状開口部、22,38 コンタクトプラグ、32 第一の層間絶縁層、34 第二のビアプラグ、37 第二のビアプラグ、46 第四の孔状開口部、101 DRAM領域、102 ロジック領域。
【発明の属する技術分野】
この発明は、半導体装置の製造方法に係る発明であって、例えば、同一の半導体基板上にDRAMデバイスとロジックデバイスとが形成された、DRAM混載ロジック型の半導体装置の製造方法に適用できる。
【0002】
【従来の技術】
最近、DRAM(Dynamic Random Access Memory)デバイスとロジックデバイスとが同一の半導体基板上に形成されている、DRAM混載ロジック型の半導体装置(以下、DRAM混載ロジックと称す)が、電子機器の小型化・高速化・低消費電力化を同時に達成することができるデバイスとして注目されている。
【0003】
また、これと同時に、容易に、かつ短い工程で製造したいとの要望に応えるべく、DRAM混載ロジックの製造方法に関しても開発が進められている。以下、従来のDRAM混載ロジックの製造方法を工程順で示した断面図を用いて、具体的に説明する。
【0004】
はじめに、図28で示すように、半導体基板111の上面内にエッチング工程により溝が掘られ、当該溝に例えばCVD(Chemical Vapor Deposition:化学気相成長)法によりシリコン酸化膜が素子分離絶縁膜112として形成される。ここで、101をDRAMデバイスが形成される領域(以下、DRAM領域)とし、102をロジックデバイスが形成される領域(以下、ロジック領域)とする。
【0005】
次に、図29に示すように、半導体基板から見て、ゲート酸化膜、ゲート電極層の順序からなるゲート電極113を、DRAM領域101とロジック領域102の所定の位置にそれぞれ形成する。
【0006】
次に、図30に示すように、ゲート電極113および素子分離絶縁膜112をマスクとして、低濃度の不純物イオンを半導体基板111の上方より打ち込み、深さの浅い低濃度拡散層114を形成する。
【0007】
次に、図31に示すように、ゲート電極113の側面に絶縁体のサイドウォール115を形成する。ここで、サイドウォール115は、例えばCVD法により絶縁体を図30の構造の全面に形成し、異方性エッチングにより当該絶縁体をエッチングすることにより、形成される。
【0008】
次に、図32に示すように、半導体基板111の上面内の所望の位置にソース・ドレイン領域116を形成する。ソース・ドレイン領域116を形成するに際し、ソース・ドレイン領域116を形成したくない領域をマスクした状態で、高濃度の不純物イオンを半導体基板111の上方より打ち込む。
【0009】
次に、図33に示すように、ゲート電極113およびソース・ドレイン領域116の所望の位置をシリサイド化させる。
【0010】
まず、シリサイド化させたくない領域(今の場合、DRAM領域101と、ロジック領域102の一部のゲート電極113)に、マスク117をパターニング形成する。
【0011】
次に、スパッタリング法等によりコバルト膜(図示せず)を構造全面に形成した後、熱処理を施すことにより、コバルトとシリコンとを反応させ、前記所望の位置にシリサイド化されたコバルトシリサイド層118を形成させる。なお、未反応のコバルト膜は除去される。
【0012】
次に、図34に示すように、DRAM領域101のマスク117を除去した後、CVD法により第一のシリコン窒化膜119を構造全面に成膜する。
【0013】
次に、図35に示すように、CVD法によりシリコン酸化膜である第一の層間絶縁層120を図34の構造全面に形成した後、平坦化技術により、第一の層間絶縁層120の上面を平坦化する。
【0014】
次に、図36に示すように、DRAM領域101の所定の位置に低濃度拡散層114に接続するコンタクトプラグを形成するため、フォトリソグラフィ工程により、第一の層間絶縁層120上にレジスト(図示せず)を所定の形状でパターニングする。
【0015】
その後、前記レジストをマスクとしたエッチングにより、第一の層間絶縁層120の上面から低濃度拡散層114に至る第一の孔状開口部121を形成し、当該第一の孔状開口部121にドープトポリシリコン等を充填し、コンタクトプラグ122を形成する。
【0016】
また、上記工程を経た後、DRAM領域101のみにおいて、第一の層間絶縁層120とコンタクトプラグ122の上面を覆うように、CVD法等により第二のシリコン窒化膜123を形成する。
【0017】
次に、図37に示すように、図36の構造全面にシリコン酸化膜の第二の層間絶縁層124を形成し、その後、DRAM領域101にキャパシタを形成するため、一連のフォトリソグラフィ工程により、第二の層間絶縁層124の上面からコンタクトプラグ122の上面が露出した第一の層間絶縁層120に至るキャパシタ用開口部125を形成する。
【0018】
このとき、シリコン窒化膜123を形成しているので、キャパシタ用開口部125の形成に際し、エッチングストッパとしての機能させることができ、エッチング制御を容易にしている。
【0019】
次に、図38に示すように、キャパシタ用開口部125に下部電極126a、キャパシタ誘電体126bおよび、上部電極126cとからなるキャパシタ126を形成する。
【0020】
次に、図39に示すように、CVD法によりシリコン酸化膜である第三の層間絶縁層127を図38の構造全面に形成し、平坦化技術により、DRAM領域101とロジック領域102の第三の層間絶縁層127を面一にする。
【0021】
その後、一連のフォトリソグラフィ工程により、第三の層間絶縁層127の上面からコンタクトプラグ122の上面に至る孔状開口部と、第三の層間絶縁層127の上面からソース・ドレイン領域116に至る孔状開口部とを、同時に形成する。
【0022】
このとき、シリコン窒化膜123を形成しているので、キャパシタ用開口部125の形成に際し、エッチングストッパとしての機能させることができ、エッチング制御を容易にしている。
【0023】
さらに、前記孔状開口部にCVD法により、例えばタングステン膜を形成し、平坦化技術により第三の層間絶縁層127とタングステン膜とが面一になるまで平坦化することにより、DRAM領域101に存在するビアプラグ128とロジック領域102に存在するコンタクトプラグ130とを形成する。
【0024】
ここで、DRAM領域101において、第三の層間絶縁層を貫通して低濃度拡散層114に至るコンタクトプラグの構造を、コンタクトプラグ122とビアプラグ128からなる2重構造としているのは、一本構造のコンタクトプラグとした場合、当該コンタクトプラグのアスペクト比とフォトリソグラフィ技術の関係上、幅の大きいコンタクトプラグを形成する必要があり、そうすると、ゲート電極113に当該コンタクトプラグが接続してしまうからである。
【0025】
最後に、ビアプラグ128またはコンタクトプラグ130と電気的に接続する配線129を、所定の形状で形成する。
【0026】
このようにして、以上の一連の工程により、DRAM混載ロジックが製造されていた。
【0027】
【発明が解決しようとする課題】
しかし、上記の製造工程において、キャパシタ用開口部125のエッチングの際に、エッチングストッパとして機能する第二のシリコン窒化膜123を形成したが、これはDRAM領域101にのみ形成されるものであるため、第二の層間絶縁層124の成形後において、DRAM領域101の方がロジック領域102よりも、当該第二のシリコン窒化膜123の分だけ高さが高くなってしまう(図37参照)。
【0028】
具体的には、第二のシリコン窒化膜123の膜厚が70〜80nmなので、第二の層間絶縁層124の形成後に、DRAM領域101とロジック領域102との間で、当該厚み量の段差が生じる。
【0029】
当該段差は、キャパシタの上部電極126cと配線129との絶縁耐圧に必要な厚さ以上の厚さで、第三の層間絶縁層127を第二の層間絶縁層124上に形成し、CMP(Chemical Mechanical Polishing)平坦技術により、平坦化することにより解消できる。
【0030】
しかし、そうすると、ロジック領域102の層間絶縁層の全体の厚さが必要以上に厚くなってしまい、コンタクトプラグ130を形成するために層間絶縁層に孔状開口部を形成するが、当該孔状開口部のアスペクト比が必要以上に大きくなり、エッチング制御が困難となり、また、タングステンの充填処理も非常に困難となる。
【0031】
これに対して、上記エッチング制御の問題を解消するために、第三の層間絶縁層127の厚さを、キャパシタの上部電極126cと配線129との絶縁耐圧に必要な最小限の厚さに抑えると、DRAM領域101とロジック領域102との間の前記段差は残存する。
【0032】
このままの状態で、フォトリソグラフィ工程により、コンタクトプラグ130を形成するための孔状開口部を層間絶縁層中に形成すると、フォトリソグラフィのマージンが低下するという別の不都合が生じてしまう。
【0033】
そこで、この発明は、ロジック領域102の層間絶縁層中に存在するコンタクトプラグの形成に際し、不具合が生じないようなDRAM領域101とロジック領域102との段差を緩和する半導体装置の製造方法を提供することを目的とする。
【0034】
【課題を解決するための手段】
上記の目的を達成するために、本発明に係る請求項1に記載の半導体装置の製造方法は、(a)基板を用意する工程と、(b)前記基板上に第一の半導体配線と第二の半導体配線とを形成する工程と、(c)前記基板と前記第一の半導体配線とを覆うプロテクション膜を形成する工程と、(d)前記プロテクション膜をマスクとして金属を堆積し、前記金属を用いて前記第二の半導体配線を金属化させ、前記金属を除去する工程と、(e)前記工程(d)までを施した前記基板を、前記プロテクション膜に対するエッチング選択比の大きい絶縁膜で覆う工程とを備えている。
【0035】
また、請求項2に記載の半導体装置の製造方法では、(f)前記絶縁膜と前記プロテクション膜とを貫通して前記基板に接続するコンタクトプラグが形成され、当該コンタクトプラグと前記絶縁膜を覆うように絶縁層を形成する工程と、(g)前記絶縁層の上面を貫通して、コンタクトプラグと前記絶縁膜を露出させる第一の孔状開口部を、前記絶縁膜をエッチングストッパとすることにより形成する工程と、(h)前記第一の孔状開口部の底部の前記絶縁膜をさらに除去することにより第二の孔状開口部を形成する工程と、(i)前記第二の孔状開口部に導電性材料を充填することにより、ビアプラグを形成する工程とを、さらに備えていてもよい。
【0036】
また、請求項3に記載の半導体装置の製造方法では、前記工程(e)は、前記プロテクション膜よりも等方性エッチングレートの大きい前記絶縁膜を形成する工程であり、前記工程(f)は、(j)前記絶縁膜を覆うように第一の層間絶縁層を形成する工程と、(k)異方性エッチングにより、前記第一の層間絶縁層の上面を貫通して前記基板に到達する開口部を形成する工程と、(l)前記開口部にさらに等方性エッチングを施すことにより、前記絶縁膜の一部を除去する工程と、(m)前記開口部および前記絶縁膜の一部を除去した箇所に、導電体材料を充填することにより、前記コンタクトプラグを形成する工程とを、含んでいる工程であってもよい。
【0037】
また、請求項4に記載の半導体装置の製造方法では、前記工程(e)は、シリコン窒化膜からなる絶縁膜を形成する工程である、前記工程(j)は、ノンドープ絶縁体からなる絶縁層およびプロテクション膜を形成する工程であってもよい。
【0038】
また、請求項5に記載の半導体装置の製造方法では、前記工程(f)は、(n)前記コンタクトプラグと前記絶縁膜を覆うように、前記絶縁膜よりもエッチング選択比の大きい第一の層間絶縁層を形成する工程と、(o)前記第一の層間絶縁層の上面を貫通し、前記コンタクトプラグおよび前記絶縁膜が露出するキャパシタ用開口部を形成する工程と、(p)前記キャパシタ用開口部に下部電極、キャパシタ誘電膜および上部電極からなるキャパシタを形成する工程と、(q)前記キャパシタおよび前記第一の層間絶縁層とを覆うように第二の層間絶縁層を形成する工程とを、さらに含むことにより、前記絶縁層を形成する工程であってもよい。
【0039】
また、請求項6に記載の半導体装置の製造方法では、前記工程(f)は、(r)前記コンタクトプラグと前記絶縁膜を覆うように、前記絶縁膜よりもエッチング選択比の大きい第二の層間絶縁層を形成する工程と、(s)前記第二の層間絶縁層の上面を貫通し、前記コンタクトプラグおよび前記絶縁膜が露出するキャパシタ用開口部を形成する工程と、(t)前記キャパシタ用開口部に下部電極、キャパシタ誘電膜および上部電極からなるキャパシタを形成する工程と、(u)前記キャパシタおよび前記第二の層間絶縁層とを覆うように第三の層間絶縁層を形成する工程とを、さらに含むことにより、前記絶縁層を形成する工程であってもよい。
【0040】
【発明の実施の形態】
以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。なお、従来技術で記した符号と同一符号のものは、同一または同等の部分を示している。
【0041】
<実施の形態1>
本実施の形態における、DRAM混載ロジックの製造方法を、工程順で示した断面図に基づいて以下より説明する。
【0042】
はじめに、図1で示すように、半導体基板1の上面内にエッチング工程により溝が掘られ、当該溝に例えばCVD法によりシリコン酸化膜が素子分離絶縁膜2として形成される。ここで、半導体基板1にはDRAM領域101と、ロジック領域102とが設定される。
【0043】
次に、図2に示すように、半導体基板1側から見て、ゲート酸化膜、ゲート電極層の順序からなるゲート電極3を、DRAM領域101およびロジック領域102の半導体基板1の所定の位置に形成する。ここで、ゲート電極層は、例えば半導体たるポリシリコンで形成されている。
【0044】
次に、図3に示すように、ゲート電極3および素子分離絶縁膜2をマスクとして、低濃度の不純物イオンを半導体基板1の上方より打ち込み、深さの浅い低濃度拡散層4を形成する。
【0045】
次に、図4に示すように、ゲート電極3の側面に絶縁体のサイドウォール5を形成する。ここで、サイドウォール5は、例えば、CVD法により絶縁体(図示せず)を図3の構造の全面に形成し、異方性エッチングにより当該絶縁体をエッチングすることにより形成される。
【0046】
次に、図5に示すように、半導体基板1の上面内の所望の位置にソース・ドレイン領域6を形成する。ソース・ドレイン領域6を形成するに際し、ソース・ドレイン領域6を形成したくない領域には、マスクをする必要がある。
【0047】
例えば、DRAM領域101にソース・ドレイン領域6を形成したくない場合には、フォトリソグラフィ工程により、DRAM領域101の上面を覆うようにレジスト(図示せず)を形成し、サイドウォール5が形成されているゲート電極3、素子分離絶縁膜2、および前記レジストをマスクとして、高濃度の不純物イオンを半導体基板1の上方より打ち込む。
【0048】
そうすることにより、ロジック領域102における半導体基板1の上面内にのみ、ソース・ドレイン領域6を形成することができる。前記工程を経て、レジストを除去した図が、図5である。
【0049】
次に、図6に示すように、ゲート電極3およびソース・ドレイン領域6の所望の位置をシリサイド化させる。
【0050】
例えば、図6に示しているように、ロジック領域102における、一部のゲート電極3とソース・ドレイン領域6のみをコバルト等でシリサイド化させたい場合には、以下の手順によりシリサイド化(金属化)させる。
【0051】
まず、シリサイド化させたくない領域(この場合、DRAM領域102とロジック領域102の一部のゲート電極3であり、当該ゲート電極は第一の半導体配線と把握できる)に、マスクとしてシリコン酸化膜等のプロテクション膜7をパターニング形成する。
【0052】
次に、スパッタリング法等により、例えばコバルト膜(図示せず)を図5の構造の全面に形成した後、熱処理を施すことにより、コバルトとシリコンとを反応させ、前記所望の位置にシリサイド化されたコバルトシリサイド層8を形成させる(当該シリサイド化されたゲート電極は第二の半導体配線層として把握できる)。なお、未反応のコバルト膜は除去される。
【0053】
次に、図7に示すように、CVD法によりシリコン窒化膜等の絶縁膜9、シリコン酸化膜等の層間絶縁層10の順序で、図6の構造の全面に形成した後、平坦化技術により、層間絶縁層10の上面を平坦化する。
【0054】
ここで、絶縁膜9は、プロテクション膜7に対するエッチング選択比を有する材料で形成される。つまり、プロテクション膜7が、絶縁膜9のエッチング時のエッチングストッパとなるように選択される。
【0055】
例えば、プロテクション膜7はシリコン酸化膜であり、絶縁膜9がシリコン窒化膜だとすると、プロテクション膜7は、絶縁膜9をエッチングするときのエッチングストッパとしての機能を有する。
【0056】
次に、DRAM領域101の所定の位置で低濃度拡散層4に接続するコンタクトプラグを形成するために、フォトリソグラフィ工程により、層間絶縁層10の上面にレジスト(図示せず)を所定の形状でパターニングする。その後、レジストをマスクとしたエッチングにより、層間絶縁層10の上面から低濃度拡散層4に至る孔状の開口部11を形成し、当該開口部11にドープトポリシリコン等を充填し、第一のコンタクトプラグ12を形成する(図8参照)。
【0057】
次に、図9に示すように、図8の構造の全面にシリコン酸化膜等の層間絶縁層14を形成し、その後、DRAM領域101にキャパシタを形成するために、一連のフォトリソグラフィ工程により、層間絶縁層14の上面から第一のコンタクトプラグ12の上面が露出した層間絶縁層10に至るキャパシタ用開口部15を形成する。
【0058】
このとき、キャパシタ用開口部15の底部が第一の層間絶縁層10の表面上に達した時点でエッチングが終了するように、当該エッチングレートから時間を算出し、当該時間エッチングすることにより、図9に示すキャパシタ用開口部15が形成される。
【0059】
次に、図10に示すように、キャパシタ用開口部15にDRAMのキャパシタ16を形成する。具体的には、以下の手順に従って形成する。
【0060】
まず、キャパシタ16の下部電極16aとなる導電膜をスパッタリング法により、DRAM領域101の全面に成膜させた後、層間絶縁層14上面の当該導電膜を除去する。これにより、キャパシタ用開口部15の底面と側面にのみ下部電極16aが形成される。ここで、図10では粗面型の下部電極16aが形成されているが、これは、キャパシタ16の静電容量を増大させるためであり、この形状に限るものでない。
【0061】
下部電極16a形成後、DRAM領域101全面に、誘電膜、上部電極となる導電膜をこの順序でデポジションした後、一連のフォトリソグラフィ工程により当該導電膜を所定の形状にエッチングすることにより、キャパシタ誘電膜16bと上部電極16cを形成する。
【0062】
次に、図11に示すように、CVD法によりシリコン酸化膜等の層間絶縁層17を図10の構造の全面に形成する。その後、一連のフォトリソグラフィ工程により、層間絶縁層17の上面から層間絶縁層10,14を貫通して、絶縁膜9に至る、第一の孔状開口部20を、DRAM領域101とロジック領域102の所定の位置に形成する。ここで、絶縁膜9はエッチングストッパとして機能している。このとき、一部の第一のコンタクトプラグ12は、第一の孔状開口部20の底部から突出することとなる。ここで、層間絶縁層10、14および17とを併せて絶縁層と把握することができる。
【0063】
次に、図12に示すように、前記第一の孔状開口部20の底部の絶縁膜9を完全に除去するために、選択エッチングを行い、第二の孔状開口部21を形成する。つまり、プロテクション膜7をエッチングストッパとして機能させた絶縁膜9のエッチング処理を施す。
【0064】
最後に、図13で示すように、前記第二の孔状開口部21にCVD法により、例えばタングステン膜を形成し、CMPを用いた平坦化技術により、前記絶縁層とタングステン膜とが面一になるまで平坦化し、DRAM領域101に存在する第一のビアプラグ18とロジック領域102に存在するコンタクトプラグ22とを形成する。
【0065】
そして、第一のビアプラグ18またはコンタクトプラグ22の上面に、所定の形状の配線19をパターニングする。
【0066】
以上の一連の工程により、本実施の形態のDRAM混載ロジックが製造される。
【0067】
このように、本実施の形態では、第二の層間絶縁層14ではなく、第一の層間絶縁層10下に絶縁膜9を形成することとなる。基板に近い側に設けられる当該第一の層間絶縁膜10の厚さには、半導体装置の上方において設けられる第二の層間絶縁膜14で要求されるほどの制限は要しないので、絶縁層を形成し終わった最終段階において、メモリ領域101とロジック領域102領域との間の段差を緩和することができる。
【0068】
さらに、シリサイド化工程でマスクとして用いたプロテクション膜7をメモリ領域101に残し、絶縁膜9のエッチングストッパとして機能させることにより、従来技術で形成されていた第二のシリコン窒化膜123を省くことができるので、工程が短縮化され、さらに、メモリ領域101とロジック領域102との間で段差が生じないため、ロジック領域102に存在するコンタクトプラグ22の形成に際し、フォトリソグラフィマージンの向上も図ることができる。
【0069】
具体的に、従来技術で形成されていた第二のシリコン窒化膜123の代わりに、絶縁膜9を第一の孔状開口部20の形成時のエッチングストッパとして機能させることにより、第一の孔状開口部20のエッチング処理も精度よく制御でき、その後の第二の孔状開口部21のエッチング処理により絶縁膜9をエッチングしても、プロテクション膜7がエッチングストッパとしての機能させているので、第二の孔状開口部21が、メモリ領域101に形成されているゲート電極3に到達することはない。
【0070】
さらに、一部の第一のコンタクトプラグ12は、最終的に、第二の孔状開口部21の底部から突出する形状となるため、後に形成される第一のビアプラグ18と第一のコンタクトプラグ12との接触面積が増大し、接触抵抗を低減させることができる。
【0071】
<実施の形態2>
本実施の形態におけるDRAM混載ロジックの製造方法を、工程順で示した断面図に基づいて以下より説明する。
【0072】
はじめに、実施の形態1で説明した図1〜8までは同じ工程なので、ここでの説明は省略する。
【0073】
さて、本実施の形態では次に、図14に示すように、図8の構造全面にシリコン酸化膜等の層間絶縁層14を形成し、その後、DRAM領域101にキャパシタを形成するため、一連のフォトリソグラフィ工程により、層間絶縁層14の上面から絶縁膜9に至るキャパシタ用開口部25を形成する。
【0074】
つまり、絶縁膜9をエッチングストッパとして機能させる。このとき、当該キャパシタ用開口部25の底部より第一のコンタクトプラグ12が突出することとなる。
【0075】
次に、図15に示すように、キャパシタ用開口部25にDRAMのキャパシタ26を形成する。具体的には、以下の手順に従って形成する。
【0076】
まず、キャパシタ26の下部電極26aとなる導電膜をスパッタ法により、DRAM領域101の全面に成膜させた後、層間絶縁層14上面の当該導電膜を除去する。これにより、キャパシタ用開口部25の底面と側面にのみ下部電極26aが形成される。ここで、図15では粗面型の下部電極26aが形成されているが、これは、キャパシタ26の静電容量を増大させるためであり、この形状に限るものでない。
【0077】
下部電極26a形成後、DRAM領域101全面に、誘電膜、上部電極となる導電膜をこの順序でデポジションした後、一連のフォトリソグラフィ工程により当該導電膜を所定の形状にエッチングすることにより、キャパシタ誘電膜26bと上部電極26cを形成する。
【0078】
次に、図16に示すように、CVD法によりシリコン酸化膜等の層間絶縁層17を図15の構造の全面に形成する。ここで、層間絶縁層10,14および17を併せて絶縁層と把握することができる。
【0079】
その後、一連のフォトリソグラフィ工程により、前記絶縁層の上面を貫通して、絶縁膜9に至る、第一の孔状の開口部20を、DRAM領域101とロジック領域102の所定の位置に形成する。つまり、絶縁膜9をエッチングストッパとして機能させる。このとき、第一のコンタクトプラグ12は、第一の孔状開口部20の底部から突出されることとなる。
【0080】
次に、図17に示すように、前記第一の孔状開口部20の底部の絶縁膜9を完全に除去するために、プロテクション膜7をエッチングストッパとして機能させる選択エッチングを行い、第二の孔状開口部を形成する。
【0081】
さらに、前記第二の孔状開口部にCVD法により、例えばタングステン膜を形成し、CMP等の平坦化技術により前記絶縁層とタングステン膜とが面一になるまで平坦化することにより、DRAM領域101に存在する第一のビアプラグ18とロジック領域102に存在するコンタクトプラグ22とを形成する。
【0082】
最後に、第一のビアプラグ18およびコンタクトプラグ22の上面に、所定の形状の配線19をパターニングする。
【0083】
以上の一連の工程により、本実施の形態のDRAM混載ロジックが製造される。
【0084】
したがって、実施の形態1の効果に加えて本実施の形態では、上記製造方法により、本実施の形態のキャパシタ26の下部電極26aは、キャパシタ用開口部25の底部より突出した第一のコンタクトプラグ12を覆うように形成されるので、本実施の形態のキャパシタ26は、実施の形態1のキャパシタ16よりもキャパシタの表面積が増大することとなり、静電容量が増加する。
【0085】
また、絶縁膜9をエッチングストッパとして機能させることにより、キャパシタ用開口部25のエッチング制御をより容易に行うことができる。
【0086】
<実施の形態3>
本実施の形態におけるDRAM混載ロジックの製造方法を、工程順で示した断面図に基づいて以下より説明する。
【0087】
はじめに、実施の形態1で説明した図1〜6までは同じ工程なので、ここでの説明は省略する。
【0088】
さて、本実施の形態では次に、図18に示すように、プロテクション膜7よりも等方性エッチングレートの大きい絶縁膜31を図6の構造の全面に形成し、当該絶縁膜31を覆うように、第一の層間絶縁層32を形成した後、平坦化技術により、第一の層間絶縁層32の上面を平坦化する。
【0089】
ここで、本実施の形態では、プロテクション膜7や第一の層間絶縁層32として、TEOS(Tetraethylorthosilicate)やNSG(Nondoped Silicate Glass)等のノンドープ絶縁体があり、絶縁膜31として、BPSG(Boro−Phospho Silicate Glass)等がある。
【0090】
次に、図19に示すように、DRAM領域101の所定の位置で低濃度拡散層4に接続するコンタクトプラグを形成するため、フォトリソグラフィ工程により、第一の層間絶縁層32上にレジスト(図示せず)所定の形状でパターニングする。
【0091】
その後、前記レジストをマスクとした異方性エッチングにより、第一の層間絶縁層32の上面から低濃度拡散層4に至る開口部を形成した後、引き続き当該開口部を等方性エッチングすることにより、一部の絶縁膜31を除去する。
【0092】
このとき、絶縁膜31がプロテクション膜7より等方性エッチングに対するエッチングレートが大きい(エッチングの選択比は大きいほどよいが、4倍以上の差があることが望ましい)ので、絶縁膜31の横方向のエッチングが進行し、ゲート電極3の側面から上面の一部にかかる絶縁膜31を除去することとなる。
【0093】
ここで、開口部33は、当該2回のエッチング処理により形成された横方向に延びた開口部を含む開口部である。
【0094】
次に、図20に示すように、異方性エッチングにより形成した開口部および等方性エッチングにより絶縁膜31を除去した箇所(図19の開口部33)にドープトポリシリコン等を充填し、第二のコンタクトプラグ34を形成する。
【0095】
次に、図21に示すように、図20の構造全面にノンドープ絶縁体からなる層間絶縁層35を形成し、その後、DRAM領域101にキャパシタを形成するため、一連のフォトリソグラフィ工程により、層間絶縁層35の上面から第二のコンタクトプラグ34の上面が露出した第一の層間絶縁層32に至る、キャパシタ用開口部15を形成する。
【0096】
このとき、キャパシタ用開口部15の底部が第一の層間絶縁層32の表面上に達した時点でエッチングが終了するように、当該エッチングレートから時間を算出し、当該時間エッチングすることにより、図21に示すキャパシタ用開口部15が形成される。
【0097】
次に、図22に示すように、キャパシタ用開口部15にDRAMのキャパシタ16を形成する。具体的な形成方法は、実施の形態1の図10での説明と同じなので、ここでの説明は省略する。
【0098】
次に、図23に示すように、ノンドープ絶縁体からなる層間絶縁層36を図22の構造全面に形成する。ここで、層間絶縁層35と36とを併せて第二の層間絶縁層と称する。
【0099】
その後、一連のフォトリソグラフィ工程により、第二の層間絶縁層の上面から第一の層間絶縁層32を貫通して、ソース・ドレイン領域6または、ポリシリコンで形成されている第二のコンタクトプラグ34に至る、孔状開口部を、DRAM領域101とロジック領域102の所定の位置に形成する。
【0100】
このとき、前記孔状開口部の底部がソース・ドレイン領域6の表面上に達した時点でエッチングが終了するように、当該エッチングレートから時間を算出し、当該時間エッチングすることにより、ロジック領域102の孔状開口部が形成される。これに対して、DRAM領域101では、第二のコンタクトプラグ34をエッチングストッパとして機能させる。
【0101】
このとき、第二のコンタクトプラグ34は、孔状開口部の底部から突出されることとなる。
【0102】
また、前記孔状開口部にCVD法により、例えばタングステン膜を形成し、平坦化技術により第二の層間絶縁層とタングステン膜とが面一になるまで平坦化することにより、DRAM領域101に存在する第二のビアプラグ37とロジック領域102に存在するコンタクトプラグ38とを形成する。
【0103】
そして、第二のビアプラグ37およびコンタクトプラグ38の上面に、所定の形状の配線19をパターニングする。
【0104】
以上の一連の工程により、本実施の形態のDRAM混載ロジックが製造される。
【0105】
本実施の形態では、図23の工程での孔状開口部を形成する際、ポリシリコンで形成された第二のコンタクトプラグ34をエッチングストッパとして機能させることにより、メモリ領域101に存在する第二のビアプラグ37とロジック領域102に存在するコンタクトプラグ38とが形成される孔状開口部を、同一工程で形成することができる。
【0106】
<実施の形態4>
本実施の形態におけるDRAM混載ロジックの製造方法を、工程順で示した断面図に基づいて以下より説明する。
【0107】
はじめに、実施の形態1で説明した図1〜6までは同じ工程を経て、さらに引き続き、実施の形態3で説明した図18〜20までの工程を施した半導体基板1を用意する。ここで、本実施の形態では、絶縁膜31としてプロテクション膜7よりも等方性エッチングレートの差が大きいシリコン窒化膜を用いる。
【0108】
シリコン窒化膜である絶縁膜31は、異方性のエッチングの際には、ノンドープ絶縁体に対するエッチングストッパとしての機能を有している。
【0109】
さて、本実施の形態では、図24に示すように、図20の構造全面にノンドープ絶縁体からなる層間絶縁層35を形成し、その後、DRAM領域101にキャパシタを形成するため、一連のフォトリソグラフィ工程により、層間絶縁層35の上面から第二のコンタクトプラグ34または絶縁膜31に至る、キャパシタ用開口部25を形成する。このとき、当該キャパシタ用開口部25の底部より第二のコンタクトプラグ34が突出することとなる。
【0110】
次に、図25に示すように、キャパシタ用開口部25にDRAMのキャパシタ26を形成する。具体的な形成方法は実施の形態2と同じなので、ここでの説明は省略する。
【0111】
次に、図26に示すように、CVD法によりノンドープ絶縁体からなる層間絶縁層36を図25の構造全面に形成する。ここで、層間絶縁層35と36とを併せて第二の層間絶縁層と称する。
【0112】
その後、一連のフォトリソグラフィ工程により、第二の層間絶縁層の上面から第一の層間絶縁層32を貫通して、第二のコンタクトプラグ34または、絶縁膜31に至る、第三の孔状開口部を、DRAM領域101とロジック領域102の所定の位置に形成する。つまり、絶縁膜31をエッチングストッパとして機能させる。このとき、第二のコンタクトプラグ34は、第三の孔状開口部の底部から突出されることとなる。
【0113】
さらに、ロジック領域102においては、前記第三の孔状開口部の底部の絶縁膜31を選択エッチングにより完全に除去し、底部がソース・ドレイン領域6の表面上に達する第四の孔状開口部46を形成する。このとき、メモリ領域101において、絶縁膜31がエッチングされることがあってもプロテクション膜7の存在により、第四の孔状開口部46がメモリ領域101のゲート電極3に達することはない。
【0114】
最後に、図27に示すように、第四の孔状開口部46にCVD法により、例えばタングステン膜を形成し、CMP等の平坦化技術により第二の層間絶縁層とタングステン膜とが面一になるまで平坦化することにより、DRAM領域101に存在する第二のビアプラグ37とロジック領域103に存在するコンタクトプラグ38とを形成する。
【0115】
さらに、第二のビアプラグ37およびコンタクトプラグ38の上面に、所定の形状の配線19をパターニングする。
【0116】
以上の一連の工程により、本実施の形態のDRAM混載ロジックが製造される。
【0117】
このようにして、本実施の形態では、絶縁膜がシリコン窒化膜からなり、第一の層間絶縁層およびプロテクション膜がノンドープ絶縁体からなるので、絶縁層の異方性エッチングの際に、絶縁膜が最良のエッチングストッパとして機能し、絶縁膜の異方性エッチングの際に、プロテクション膜が最良のエッチングストッパとして機能する。さらに、絶縁膜は、プロテクション膜に対して等方性エッチング選択比が最大となる。
【0118】
したがって、エッチングマージンをさらに向上させることができる。
【0119】
なお、上記一連の実施の形態では、DRAM混載ロジックについてのみ記載したが、これは本発明の製造方法を適用する装置の一例に過ぎず、これ以外の装置に対しても適用できることは言うまでもない。
【0120】
【発明の効果】
本発明の請求項1に記載の半導体装置の製造方法によれば、第一の半導体配線を金属化させないために設けられるプロテクション膜を形成し、さらに第二の半導体配線、基板およびプロテクション膜を覆う絶縁膜を形成している。絶縁膜は、プロテクション膜に対するエッチング選択比が大きいので、プロテクション膜は絶縁膜のエッチングストッパとなる。また、半導体装置の上方において設けられる層間絶縁膜で要求されるほどの制限は、基板に近い側に設けられる層間絶縁膜には要求されないので、第一の半導体配線が形成されている領域と第二の半導体配線が形成されている領域との間の段差を緩和することができる。さらに、第一の半導体配線が形成されている領域のエッチングマージンが向上する。したがって、例えば、第一の半導体配線が密に配設されている領域において、幅の大きい開口部を形成する必要があるときでも、金属化でマスクとして使用したプロテクション膜がエッチングストッパとして機能するため、第一の半導体配線とコンタクトプラグとが接続することを防止することができる。
【0121】
本発明の請求項2に記載の半導体装置の製造方法は、基板に接続するコンタクトプラグが形成され、当該コンタクトプラグと前記絶縁膜を覆うように絶縁層を形成し、孔状開口部をプロテクション膜まで形成し、当該孔状開口部に導電体を充填するので、コンタクトプラグと接触面積の大きいビアプラグを形成することができる。
【0122】
本発明の請求項3に記載の半導体装置の製造方法は、前記プロテクション膜よりも等方性エッチングレートの大きい前記絶縁膜を形成し、開口部を形成に際し等方エッチングを採用することにより横方向に延びたコンタクトプラグが形成できるので、コンタクトプラグをエッチングストッパとして機能させることもでき、請求項1よりもエッチングマージンが向上する。
【0123】
本発明の請求項4に記載の半導体装置の製造方法では、絶縁膜がシリコン窒化膜からなり、第一の層間絶縁層およびプロテクション膜がノンドープ絶縁体からなるので、絶縁層の異方性エッチングの際に絶縁膜が最良のエッチングストッパとして機能し、絶縁膜の異方性エッチングの際にプロテクション膜が最良のエッチングストッパとして機能する。さらに、絶縁膜は、プロテクション膜に対して等方性エッチング選択比が最大となる。
【0124】
本発明の請求項5に記載の半導体装置の製造方法では、キャパシタの底部が絶縁膜等に到達し、前記コンタクトプラグを覆うようなキャパシタの形成が可能となるので、表面積の大きいキャパシタを形成でき、静電容量も増加する。
【0125】
本発明の請求項6に記載の半導体装置の製造方法では、キャパシタの底部が絶縁膜等に到達し、前記コンタクトプラグを覆うようなキャパシタの形成が可能となるので、表面積の大きいキャパシタを形成でき、静電容量も増加する。
【図面の簡単な説明】
【図1】実施の形態1に係る半導体装置の製造方法を工程順に示す断面図である。
【図2】実施の形態1に係る半導体装置の製造方法を工程順に示す断面図である。
【図3】実施の形態1に係る半導体装置の製造方法を工程順に示す断面図である。
【図4】実施の形態1に係る半導体装置の製造方法を工程順に示す断面図である。
【図5】実施の形態1に係る半導体装置の製造方法を工程順に示す断面図である。
【図6】実施の形態1に係る半導体装置の製造方法を工程順に示す断面図である。
【図7】実施の形態1に係る半導体装置の製造方法を工程順に示す断面図である。
【図8】実施の形態1に係る半導体装置の製造方法を工程順に示す断面図である。
【図9】実施の形態1に係る半導体装置の製造方法を工程順に示す断面図である。
【図10】実施の形態1に係る半導体装置の製造方法を工程順に示す断面図である。
【図11】実施の形態1に係る半導体装置の製造方法を工程順に示す断面図である。
【図12】実施の形態1に係る半導体装置の製造方法を工程順に示す断面図である。
【図13】実施の形態1に係る半導体装置の製造方法を工程順に示す断面図である。
【図14】実施の形態2に係る半導体装置の製造方法を工程順に示す断面図である。
【図15】実施の形態2に係る半導体装置の製造方法を工程順に示す断面図である。
【図16】実施の形態2に係る半導体装置の製造方法を工程順に示す断面図である。
【図17】実施の形態2に係る半導体装置の製造方法を工程順に示す断面図である。
【図18】実施の形態3に係る半導体装置の製造方法を工程順に示す断面図である。
【図19】実施の形態3に係る半導体装置の製造方法を工程順に示す断面図である。
【図20】実施の形態3に係る半導体装置の製造方法を工程順に示す断面図である。
【図21】実施の形態3に係る半導体装置の製造方法を工程順に示す断面図である。
【図22】実施の形態3に係る半導体装置の製造方法を工程順に示す断面図である。
【図23】実施の形態3に係る半導体装置の製造方法を工程順に示す断面図である。
【図24】実施の形態4に係る半導体装置の製造方法を工程順に示す断面図である。
【図25】実施の形態4に係る半導体装置の製造方法を工程順に示す断面図である。
【図26】実施の形態4に係る半導体装置の製造方法を工程順に示す断面図である。
【図27】実施の形態4に係る半導体装置の製造方法を工程順に示す断面図である。
【図28】従来の技術に係る半導体装置の製造方法を工程順に示す断面図である。
【図29】従来の技術に係る半導体装置の製造方法を工程順に示す断面図である。
【図30】従来の技術に係る半導体装置の製造方法を工程順に示す断面図である。
【図31】従来の技術に係る半導体装置の製造方法を工程順に示す断面図である。
【図32】従来の技術に係る半導体装置の製造方法を工程順に示す断面図である。
【図33】従来の技術に係る半導体装置の製造方法を工程順に示す断面図である。
【図34】従来の技術に係る半導体装置の製造方法を工程順に示す断面図である。
【図35】従来の技術に係る半導体装置の製造方法を工程順に示す断面図である。
【図36】従来の技術に係る半導体装置の製造方法を工程順に示す断面図である。
【図37】従来の技術に係る半導体装置の製造方法を工程順に示す断面図である。
【図38】従来の技術に係る半導体装置の製造方法を工程順に示す断面図である。
【図39】従来の技術に係る半導体装置の製造方法を工程順に示す断面図である。
【符号の説明】
1 半導体基板、2 素子分離絶縁膜、3 ゲート電極、4 低濃度拡散層、5 サイドウォール、6 ソース・ドレイン領域、7 プロテクション膜、8 シリサイド層、9,31 絶縁膜、10,14,17,35,36 層間絶縁層、12 第一のコンタクトプラグ、14,17 層間絶縁層、15,25 キャパシタ用開口部、16,26 キャパシタ、16a,26a 下部電極、16b,26b キャパシタ誘電膜、16c,26c 上部電極、18,37 第一のビアプラブ、19 配線、20 第一の孔状開口部、21 第二の孔状開口部、22,38 コンタクトプラグ、32 第一の層間絶縁層、34 第二のビアプラグ、37 第二のビアプラグ、46 第四の孔状開口部、101 DRAM領域、102 ロジック領域。
Claims (6)
- (a)基板を用意する工程と、
(b)前記基板上に第一の半導体配線と第二の半導体配線とを形成する工程と、
(c)前記基板と前記第一の半導体配線とを覆うプロテクション膜を形成する工程と、
(d)前記プロテクション膜をマスクとして金属を堆積し、前記金属を用いて前記第二の半導体配線を金属化させ、前記金属を除去する工程と、
(e)前記工程(d)までを施した前記基板を、前記プロテクション膜に対するエッチング選択比の大きい絶縁膜で覆う工程とを、
備えることを特徴とする半導体装置の製造方法。 - (f)前記絶縁膜と前記プロテクション膜とを貫通して前記基板に接続するコンタクトプラグが形成され、当該コンタクトプラグと前記絶縁膜を覆うように絶縁層を形成する工程と、
(g)前記絶縁層の上面を貫通して、コンタクトプラグと前記絶縁膜を露出させる第一の孔状開口部を、前記絶縁膜をエッチングストッパとすることにより形成する工程と、
(h)前記第一の孔状開口部の底部の前記絶縁膜をさらに除去することにより第二の孔状開口部を形成する工程と、
(i)前記第二の孔状開口部に導電性材料を充填することにより、ビアプラグを形成する工程とを、
さらに備えることを特徴とする請求項1に記載の半導体装置の製造方法。 - 前記工程(e)は、
前記プロテクション膜よりも等方性エッチングレートの大きい前記絶縁膜を形成する工程であり、
前記工程(f)は、
(j)前記絶縁膜を覆うように第一の層間絶縁層を形成する工程と、
(k)異方性エッチングにより、前記第一の層間絶縁層の上面を貫通して前記基板に到達する開口部を形成する工程と、
(l)前記開口部にさらに等方性エッチングを施すことにより、前記絶縁膜の一部を除去する工程と、
(m)前記開口部および前記絶縁膜の一部を除去した箇所に、導電体材料を充填することにより、前記コンタクトプラグを形成する工程とを、
含んでいることを特徴とする請求項2に記載の半導体装置の製造方法。 - 前記工程(e)は、
シリコン窒化膜からなる絶縁膜を形成する工程である、
前記工程(j)は、
ノンドープ絶縁体からなる絶縁層およびプロテクション膜を形成する工程である、
ことを特徴とする請求項2または請求項3に記載の半導体装置の製造方法。 - 前記工程(f)は、
(n)前記コンタクトプラグと前記絶縁膜を覆うように、前記絶縁膜よりもエッチング選択比の大きい第一の層間絶縁層を形成する工程と、
(o)前記第一の層間絶縁層の上面を貫通し、前記コンタクトプラグおよび前記絶縁膜が露出するキャパシタ用開口部を形成する工程と、
(p)前記キャパシタ用開口部に下部電極、キャパシタ誘電膜および上部電極からなるキャパシタを形成する工程と、
(q)前記キャパシタおよび前記第一の層間絶縁層とを覆うように第二の層間絶縁層を形成する工程とを、さらに含むことにより、前記絶縁層を形成する、
ことを特徴とする請求項2および請求項4のいずれかに記載の半導体装置の製造方法。 - 前記工程(f)は、
(r)前記コンタクトプラグと前記絶縁膜を覆うように、前記絶縁膜よりもエッチング選択比の大きい第二の層間絶縁層を形成する工程と、
(s)前記第二の層間絶縁層の上面を貫通し、前記コンタクトプラグおよび前記絶縁膜が露出するキャパシタ用開口部を形成する工程と、
(t)前記キャパシタ用開口部に下部電極、キャパシタ誘電膜および上部電極からなるキャパシタを形成する工程と、
(u)前記キャパシタおよび前記第二の層間絶縁層とを覆うように第三の層間絶縁層を形成する工程とを、さらに含むことにより、前記絶縁層を形成する、
ことを特徴とする請求項3に記載の半導体装置の製造方法。
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