TWI596654B - 用以增加自對準圖案化整合架構中之圖案密度的方法 - Google Patents

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TWI596654B
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安潔莉 Ｄ 萊利
高明輝
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東京威力科創股份有限公司
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Description

用以增加自對準圖案化整合架構中之圖案密度的方法
本發明關於在基板上執行半導體圖案化操作之序列的方法，且特別關於在不需要一些底層的情況下增加圖案密度。
在半導體製造中，基板上之膜的圖案化可藉由一些方法加以達成，該等方法已隨著時間發展而遵循摩爾定律。第一種方法係傳統的微影術，其可能不再被單獨使用以達到先進節點的臨界尺寸(CD)。
雙重圖案化係一種技術，用以藉由使用隔離層沉積以定義特徵部尺寸而產生小於光微影能力之硬遮罩特徵部。典型的雙重圖案化(DP)技術需要在心軸上方的沉積序列、形成隔離層的蝕刻、及移除心軸的另一蝕刻，其中需要沉積及蝕刻工具兩者。在傳統DP技術中有一些本質上的空間限制，這是由於來自心軸形成限制之特徵部的沉積「薄度」限制及節距。
現在結合其他技術(諸如自對準雙重圖案化或DSA(定向自組裝))以達到所需的CD。這些方法可能變得昂貴且對製程增加一些步驟。先進的極紫外線(EUV)光微影術一旦就緒應能夠減輕一些這些問題，但持續驅動至較小的CD對於將到來的未來技術將仍為一個挑戰。目前技術需要序列地沉積 多層且在這些層上蝕刻圖案，其係昂貴的。需要整合架構，其在不需一些底層的情況下可達成相同的密度增加，以在執行自對準四重圖案化(SAQP)或其他更高密度整合架構中達到更高的圖案密度。
提供一種使用整合架構在基板上增加結構之圖案密度的方法，該方法包含：該整合架構配置以滿足整合目標，該方法包含：設置具有一圖案化層的一基板，該圖案化層包含一第一心軸及一底層；執行一第一保形隔離層沉積，該沉積在該圖案化層之上產生一第一保形層；在該第一保形層上執行一第一隔離層反應性離子蝕刻(RIE)製程，該RIE製程產生一第一隔離層圖案；執行一第一心軸拉除製程，該第一心軸拉除製程移除該第一心軸；執行一第二保形隔離層沉積，該沉積產生一第二保形層；在該第二保形層上執行一第二RIE製程，該RIE製程產生一第二隔離層圖案，該第一隔離層圖案作為一第二心軸；執行一第二心軸拉除製程，該第二心軸拉除製程移除該第一隔離層圖案；及將該第二隔離層圖案轉移進入該底層；其中，該等整合目標包含圖案化均勻性、結構的拉除、結構的細窄化、及該底層的凹鑿。
在另一實施例中，提供一種使用整合架構在基板上增加結構之圖案密度的方法，該整合架構配置以滿足整合目標，該方法包含：在一處理腔室中設置具有一圖案化層的一基板，該圖案化層包含一心軸及一底層；使用氮化矽執行一第一保形隔離層沉積，該沉積在該圖案化層之上產生一第一保形層；在該第一保形層上執行一第一隔離層反應性離子蝕刻(RIE)製程，該RIE製程產生一第一隔離層圖案；執行一第二保形隔離層沉積，該沉積產生一第二保形 層；在該第二保形層上執行一第二RIE製程，該RIE製程產生一第二隔離層圖案；執行一第一隔離層圖案拉除製程，該第一隔離層圖案拉除製程移除該第一隔離層圖案；及使用兩遮罩將一圖案轉移進入該底層，該兩遮罩包含該心軸及該第二隔離層圖案；其中，該等整合目標包含圖案化均勻性、結構的拉除、結構的細窄化、及該底層的凹鑿。
1‧‧‧示意圖
3‧‧‧圖案化層
10‧‧‧整合示意圖
12‧‧‧心軸
14‧‧‧目標層
16‧‧‧基板
20‧‧‧整合示意圖
22‧‧‧隔離層
23‧‧‧整合示意圖
25‧‧‧整合示意圖
26‧‧‧圖案
30‧‧‧示意圖
31‧‧‧圖案化層
32‧‧‧心軸
34‧‧‧目標層
36‧‧‧目標層
38‧‧‧底層
39‧‧‧基板
40‧‧‧整合架構
44‧‧‧整合架構
48‧‧‧第一隔離層
50‧‧‧整合架構
60‧‧‧整合架構
62‧‧‧第一隔離層圖案
70‧‧‧整合架構
74‧‧‧第二隔離層圖案
80‧‧‧整合架構
90‧‧‧整合架構
92‧‧‧四重密度圖案
300‧‧‧示意圖
301‧‧‧圖案化層
302‧‧‧底層
304‧‧‧基板
306‧‧‧心軸
308‧‧‧第一保形層
309‧‧‧第一隔離層圖案
310‧‧‧示意圖
320‧‧‧示意圖
340‧‧‧示意圖
342‧‧‧第二保形層
350‧‧‧示意圖
352‧‧‧第二隔離層圖案
360‧‧‧示意圖
370‧‧‧示意圖
374‧‧‧圖案
378‧‧‧結構
380‧‧‧示意圖
400‧‧‧示意圖
401‧‧‧圖案化層
402‧‧‧第一保形層
403‧‧‧第一隔離層圖案
404‧‧‧心軸
406‧‧‧底層
408‧‧‧基板
410‧‧‧示意圖
420‧‧‧示意圖
422‧‧‧第二保形層
423‧‧‧第二隔離層圖案
440‧‧‧示意圖
450‧‧‧示意圖
451‧‧‧圖案
460‧‧‧示意圖
464‧‧‧結構
470‧‧‧示意圖
500‧‧‧電漿處理系統
510‧‧‧電漿處理腔室
520‧‧‧基板支架
522‧‧‧電極
525‧‧‧基板
526‧‧‧背側氣體供應系統
528‧‧‧夾持系統
530‧‧‧RF產生器
531‧‧‧脈衝偏壓訊號控制器
532‧‧‧阻抗匹配網路
540‧‧‧氣體分配系統
545‧‧‧電漿處理區域
550‧‧‧真空泵系統
555‧‧‧控制器
600‧‧‧電漿處理系統
660‧‧‧磁場系統
700‧‧‧電漿處理系統
770‧‧‧上電極
772‧‧‧RF產生器
774‧‧‧阻抗匹配網路
800‧‧‧電漿處理系統
890‧‧‧DC電源
900‧‧‧電漿處理系統
980‧‧‧感應線圈
982‧‧‧RF產生器
984‧‧‧阻抗匹配網路
1000‧‧‧電漿處理系統
1080‧‧‧感應線圈
1100‧‧‧電漿處理系統
1130‧‧‧SWP源
1190‧‧‧功率耦合系統
1230‧‧‧SWP源
1232‧‧‧EM波發射器
1238‧‧‧同軸饋入件
1260‧‧‧電漿表面
1290‧‧‧功率耦合系統
1292‧‧‧微波源
1294‧‧‧波導
1296‧‧‧隔離器
1298‧‧‧同軸轉換器
1332‧‧‧EM波發射器
1338‧‧‧同軸饋入件
1340‧‧‧內導體
1341‧‧‧隔離器
1342‧‧‧外導體
1344‧‧‧慢波板
1346‧‧‧槽孔天線
1348‧‧‧槽孔
1350‧‧‧共振器板
1352‧‧‧腔室壁
1354‧‧‧密封裝置
1356‧‧‧流體通道
1360‧‧‧電漿表面
1362‧‧‧第一凹部構造
1364‧‧‧第二凹部構造
1366‧‧‧平坦表面
圖1A描繪示意圖，其說明用於執行自對準雙重圖案化之整合架構的示例性先前技術。
圖1B描繪示意圖，其說明用於執行另一自對準四重圖案化之另一整合架構的另一示例性先前技術之方法。
圖2A描繪流程圖，其說明在本發明的一實施例中用於執行整合架構以形成具有增加的圖案密度之結構的示例方法。
圖2B描繪另一流程圖，其說明在本發明的另一實施例中用於執行整合架構以形成具有增加的圖案密度之結構的另一示例方法。
圖3A、3B、3C、3D、3E、3F、3G及3H係針對自對準四重圖案化(SAQP)方法之整合操作的示意圖。圖3A係設置具有圖案化層的基板之示意圖，該圖案化層包含第一保形層、第一心軸、及底層。圖3B係用於在第一保形層上執行第一隔離層反應性離子蝕刻(RIE)製程之整合操作的示意圖。圖3C係用於執行第一心軸拉除製程之整合操作的示意圖。圖3D係用於執行第二保形隔離層沉積之整合操作的示意圖。圖3E係用於在第二保形層上執行第二RIE製程之整合操作的示意圖。圖3F係用於執行第二心軸拉除製程之整合操作的示意 圖。圖3G係用於將第二隔離層圖案轉移進入底層之整合操作的示意圖。圖3H係針對選用性的清潔製程之整合操作的示意圖，其中第二心軸的殘餘部分係加以移除。
圖4A、4B、4C、4D、4E、4F及4G描繪用以執行另一SAQP方法之整合操作的示意圖。圖4A係用於設置具有一圖案化層的基板之整合操作的示意圖，其中該圖案化層包含第一保形層、心軸、及底層。圖4B係用於在第一保形層上執行第一隔離層RIE製程之整合操作的示意圖。圖4C係用於執行第二保形隔離層沉積之整合操作的示意圖。圖4D係用於在第二保形層上的第二RIE製程之整合操作的示意圖。圖4E係用於執行第一隔離層圖案拉除之整合操作的示意圖。圖4F係用於將圖案轉移進入底層之整合操作的示意圖，該圖案使用兩個不同的遮罩，該兩個不同的遮罩包含心軸及第二隔離層圖案。圖4G係針對選用性的清潔製程之整合操作的示意圖，其中心軸及第二隔離層圖案的殘餘部分係加以移除。
圖5顯示根據一實施例之電漿處理系統的示意圖。
圖6顯示根據另一實施例之電漿處理系統的示意圖。
圖7顯示根據另一實施例之電漿處理系統的示意圖。
圖8顯示根據另一實施例之電漿處理系統的示意圖。
圖9顯示根據另一實施例之電漿處理系統的示意圖。
圖10顯示根據另一實施例之電漿處理系統的示意圖。
圖11顯示根據另一實施例之電漿處理系統之示意圖。
圖12描繪根據一實施例之電漿源的橫剖面圖。
圖13A及13B描繪根據另一實施例之電漿源的橫剖面圖及仰視圖。
在下面敘述中，為了解釋而非限制之目的，具體細節係加以說明，諸如製程系統的特殊幾何形狀、於其中使用的各種元件及製程的描述。然而，應理解本發明可在背離這些具體細節的其他實施例中加以實行。
相似地，為了解釋之目的，闡述具體的數量、材料及構造以對本發明徹底地瞭解。儘管如此，本發明可在沒有這些具體細節的情況下加以實施。此外，吾人應當了解，圖式中所顯示的各種實施例係說明性的表示，且係不必然按比例繪製。
各種不同操作將以最有助於理解本發明的方式依次描述成複數個別操作。然而，不應將所述之順序理解成暗示該等操作必定為順序相依。尤其，該等操作不需以敘述的順序執行。所述之操作可以不同於所述之實施例的順序執行。在額外的實施例中可執行各種不同的額外操作及/或可省略所述之操作。
如此處使用的「基板」泛指根據本發明加以處理的物件。基板可包含元件(尤其是半導體或其他電子元件)的任何材料部分或結構，及例如可為基底基板結構，諸如半導體晶圓、或基底基板結構上或覆蓋基底基板結構的一層(諸如薄膜)。因此，基板係非意圖限於任何特定的基底結構、底層或覆蓋層、圖案化或未圖案化，而是，係設想以包含任何這樣的層或基底結構，及層及/或基底結構的任何組合。下面描述可論及特殊的基板類型，但此係僅用於說明而非限制之目的。
圖1A描繪示意圖1，其說明用於執行傳統自對準雙重圖案化的整合架構之示例性先前技術的方法。整合示意圖10描繪在基板16上的圖案化層3，其中心軸12係在目標層14的頂部上加以設置。整合示意圖20描繪在圖案化層3上之保形沉積及後續反應性離子蝕刻(RIE)製程的結果，該圖案化層3在目標層14上，該目標層14在基板16上加以配置，該等製程產生隔離層22及心軸12。整合示意圖23描繪在圖案化層3上之心軸拉除製程的結果，其中心軸12係加以移除，留下隔離層22。整合示意圖25描繪轉移包含隔離層圖案26之圖案化層3進入目標層14的結果，使用在基板16之頂部上的目標層14產生雙倍密度圖案26。
圖1B描繪示意圖30，其說明用於執行傳統自對準四重圖案化的另一整合架構的另一示例性先前技術之方法。整合架構40描繪圖案化層31，該圖案化層31包含在目標層34及36之頂部上的心軸32，該等目標層34及36設置在底層38及基板39的頂部上。整合架構44描繪在圖案化層31上保形沉積及後續RIE製程的結果，該圖案化層31包含心軸32及產生的第一隔離層48。整合架構50描繪在圖案化層31上心軸拉除製程的結果，其中心軸32係加以移除，留下第一隔離層48。整合架構60描繪在將第一隔離層48轉移進入目標層34及36之後，在圖案化層31上一個製程的結果，其產生第一隔離層圖案62。整合架構70描繪在圖案化層31上保形沉積及後續RIE製程的結果，其產生具有第一隔離層圖案62作為心軸的第二隔離層圖案74。整合架構80描繪在圖案化層31上心軸拉除製程的結果，其中第一隔離層圖案62係加以移除且第二隔離層圖案74係加以保留。整合架構90描繪將第二隔離層圖案74轉移進入底層38的結果，其在圖案化層31中在基板39的頂部上產生四倍密度圖案92。
圖2A描繪流程圖200，其說明用於執行整合架構以形成具有增加的圖案密度之結構的示例方法，其中該圖案在整個整合序列中除了在最後之外係未轉移進入底層。由於這些目標層係未加以使用，藉由排除對目標層的需要及將這些層沉積在基板之上所需的時間，可獲得顯著的節省。消除對個別目標層的需要係藉由執行緊湊的製程控制、及利用RIE蝕刻器及原子層沉積(ALD)技術中的進展而變得可能。整合目標至少包含圖案化均勻性(均勻性)、結構的拉除(拉除(pulldown))、結構的細窄化(細窄化)、及底層的凹鑿(凹鑿(gouging))。本發明人發現(a)緊湊的製程控制，(b)選擇之二個以上的整合操作變數的並行優化，及(c)RIE蝕刻器及原子層沉積(ALD)技術中新進展的使用，在達成該應用的期望圖案化密度的同時，使目標層的移除可行且可持續發展。
圖2A將與圖3A、圖3B、圖3C、圖3D、圖3E、圖3F、圖3G、及圖3H一起討論。參照圖2A，在操作204，具有圖案化層301的基板304係在處理腔室中加以提供，該圖案化層301包含第一保形層308、第一心軸306、及底層302。心軸306可包含矽，第一保形層308可包含氮化矽，及底層可包含TiO2、Al2O3、或薄的氧化物ALD層。第一保形隔離層沉積係加以執行，該沉積在圖案化層之上產生第一保形層。在操作212，第一保形層上的第一隔離層反應性離子蝕刻(RIE)製程係加以執行，該RIE製程產生第一隔離層圖案309。在此步驟中預計產生極小的凹鑿，且其需要在0.05至2.50nm之間。在操作216，第一心軸拉除製程係加以執行，該第一心軸拉除製程使用在80mT 500/80W下之HBr/O2化學品或Cl2/He 90sccm 85秒移除第一心軸306。該拉除目標係在0至10nm之間。在操作220，第二保形隔離層沉積係加以執行，該沉積產生包含ALD氧化物的第二保形 層342。在操作224，在第二保形層342上的第二RIE製程係加以執行，該RIE製程產生第二隔離層圖案352，該第一隔離層圖案309作為第二心軸。在1.00至5.00nm之間之中等的凹鑿係可接受的。在操作228，第二心軸拉除製程係加以執行，該第二心軸拉除製程使用CH3F/O2/Ar、CH3F/H2/Ar或CH3F/H2/He移除第一隔離層圖案309。
在操作232，第二隔離層圖案352係轉移進入在圖案化層301中的底層302。該圖案化層301包含結構378，該結構378包含頂部上第二隔離層圖案352的一些殘餘部，及如在結構378的底部圖案374之來自底層302的一部分。注意將第二隔離層圖案轉移進入底層係整合架構的最後操作步驟。在操作236，選用性的清潔操作係加以執行，其中結構378上之第二隔離層圖案352的殘餘部係加以移除。在操作240，二個以上選擇的整合操作變數在一或多個或所有先前的操作中係加以控制，以滿足以下目標：圖案化均勻性在-5%至+5%之間、拉除在0.5至15.0nm之間、細窄化在0.5至3.0nm之間、及凹鑿在0.05至5.0nm之間，除非更具體的範圍針對該整合步驟係加以說明。在整合步驟中的二或更多個整合操作變數包含處理室中的溫度、壓力、一或多種氣體的流率、該一或多種氣體之氣體成分的分壓、整合步驟的持續時間、基板的旋轉速率、及用以產生電漿之能量的功率。其他整合操作變數亦可加以使用。
在另一實施例中，心軸306包含氮化矽，第一保形層308包含矽膜，CH3F/O2/Ar係在第一心軸拉除中加以使用，及在第二心軸或第二隔離層結構拉除中使用的化學品係與C4F8/O2/Ar或C4F6/O2/Ar一起執行。
在又另一實施例中，心軸包含非晶形碳層，第一保形層係低溫ALD氧化物，第一RIE製程係使用C4F8/O2/Ar或C4F6/O2/Ar加以執行，第一心軸拉除係使用O2/Ar或CO2/Ar、純O2、或CO2/O2加以執行。
本發明人發現，將選擇的二或更多個整合操作變數同時優化以將均勻性、拉除、細窄化、及凹鑿的目標保持在可接受範圍之內，產生最佳結果。此外，本發明人發現在電容耦合電漿(CCP)蝕刻器中較低射頻(RF)功率的脈衝輸送允許整體離子能量的下降及產生更好的拉除性能。原子層沉積中進展的額外說明係被包含在J.Dekker等人發表於J.Vac.Sci.Technol.B,Vol.24,No.5,Sep/Oct 2006的“Inductively Coupled Plasma Etching Of Amorphous AL2O3 And TiO2 Mask Layers Grown By Atomic Layer Deposition”中，其內容藉由參照而全體引用於此。此外，電漿增強的原子層沉積之額外說明係在由Deduytsche等人發表於J.Electrochem.Soc.2010,157(4),G111-116的“Conformality Of Al2O3And AlN Deposited By Plasma-Enhanced Atomic Layer Deposition”中進一步加以描述，其內容藉由參照而全體引用於此。
圖2B描繪另一流程圖250，其說明用於執行整合架構的另一示例方法，其針對自對準結構形成具有增加的圖案密度之結構，其中該圖案除非在最後在整個整合序列期間係不轉移進入底層。圖2B將與圖4A、圖4B、圖4C、圖4D、圖4E、圖4F、及圖4G一起討論。參照圖2B，在操作254，具有圖案化層401的基板408係在處理腔室中加以提供，該圖案化層401包含第一保形層402、心軸404、及底層406。第一保形層402包含氮化矽，心軸404包含矽，而底層406包含一層薄氧化物(諸如氧化鈦)，位在一層氮化鈦、或Al3O3之上。如上所述，保形隔離層沉積製程係在此技術領域中被熟知。在操作262，第一RIE製程係在圖 案化層401上加以執行，該RIE製程產生第一隔離層圖案403。亦如上所述，反應性離子蝕刻製程係為此技術領域具有通常知識者所熟知。對於在半導體整合架構中保形隔離層沉積及RIE製程之更詳細的說明，參照於西元2013年6月6日申請的美國申請案第14/299,752號，標題名稱為“MATERIAL PROCESSING TO ACHIEVE SUB-10NM PATTERNING”，其內容藉由參照而全體引用於此。
在操作266，第二保形隔離層沉積係加以執行，該沉積產生第二保形層422，該第二保形層包含Al2O3等。在操作270，在第二保形層422上的第二RIE製程係加以執行，該RIE製程產生第二隔離層圖案423。在操作274，第一隔離層圖案拉除係加以執行，該拉除製程移除第一隔離層圖案403。
在操作278，使用兩個不同的遮罩將圖案451轉移進入底層406，該兩個不同的遮罩包含心軸404及第二隔離層圖案423。
在選用性的操作282中，清潔製程係加以執行，移除心軸404及第二隔離層圖案423的部分且留下自底層406產生的結構464。
在操作282，二或更多個選擇的整合操作變數係加以控制，以滿足以下目標：圖案化均勻性在-5%至+5%之間、拉除在0.5至15.0nm之間、細窄化在0.5至3.0nm之間、及凹鑿在0.05至5.0nm之間，除非更具體的範圍針對該整合步驟係加以說明。在整合步驟中的二或更多個整合操作變數可包含處理室中的溫度、壓力、一或多種氣體的流率、該一或多種氣體之氣體成分的分壓、整合步驟的持續時間、基板的旋轉速率、及用以產生電漿之能量的功率。其他整合操作變數亦可加以使用。
在圖2B中描述之本發明的另一實施例中，基板可包含氧化矽；心軸可包含氮化矽，在第一RIE製程中使用的化學品可為伴隨一些O2及載體氣體Ar 或He的C4F8或C4F6；第一保形沉積包含Al2O3；第二保形沉積包含氧化鈦；第一隔離層RIE使用BCl3或CF4、或Ar；及使用所得的氮化矽心軸及氧化鈦硬遮罩將圖案轉移進入底層。
如上所述，本發明人發現將二或更多個整合操作變數同時優化以保持均勻性、拉除、細窄化、及凹鑿在可接受範圍之內，產生最佳結果。此外，本發明人發現在電容耦合電漿(CCP)蝕刻器中較低射頻(RF)功率的脈衝輸送允許整體離子能量的下降及產生更好的拉除性能。原子層沉積中進展的額外說明係被包含在J.Dekker等人發表於J.Vac.Sci.Technol.B,Vol.24,No.5,Sep/Oct 2006的“Inductively Coupled Plasma Etching Of Amorphous AL2O3 And TiO2 Mask Layers Grown By Atomic Layer Deposition”中，其內容藉由參照而全體引用於此。此外，電漿增強的原子層沉積之額外說明係在由Deduytsche等人發表於J.Electrochem.Soc.2010,157(4),G111-116的“Conformality Of Al2O3 And AlN Deposited By Plasma-Enhanced Atomic Layer Deposition”中進一步加以描述，其內容藉由參照而全體引用於此。
圖3A、3B、3C、3D、3E、3F、3G及3H係針對此處自對準四重圖案化(SAQP)方法之整合操作的示意圖。圖3A係設置具有圖案化層的基板之示意圖300，且該圖案化層包含第一心軸及底層。圖3B係用於在第一保形層上執行第一隔離層反應性離子蝕刻(RIE)製程之整合操作的示意圖310。圖3C係用於執行第一心軸拉除製程之整合操作的示意圖320。圖3D係用於執行第二保形隔離層沉積之整合操作的示意圖340。圖3E係用於在第二保形層上執行第二RIE製程之整合操作的示意圖350。圖3F係用於執行第二心軸拉除製程之整合操作的示意圖360。圖3G係用於將第二隔離層圖案轉移進入底層之整合操作的示意圖370。 圖3H係針對選用性的清潔製程之整合操作的示意圖380，其中第二心軸的殘餘部分係加以移除。
圖4A、4B、4C、4D、4E、4F及4G描繪用以執行另一SAQP方法之整合操作的示意圖。圖4A係用於設置具有不同圖案化層的基板之整合操作的示意圖400，其中該圖案化層包含心軸及底層。圖4B係用於在第一保形層上執行第一隔離層RIE製程之整合操作的示意圖410。圖4C係用於執行第二保形隔離層沉積之整合操作的示意圖420。圖4D係用於在第二保形層上的第二RIE製程之整合操作的示意圖440。圖4E係用於執行第一隔離層圖案拉除之整合操作的示意圖450。圖4F係用於將圖案轉移進入底層之整合操作的示意圖460，該圖案使用兩個不同的遮罩，該兩個不同的遮罩包含心軸及第二隔離層圖案。圖4G係針對選用性的清潔製程之整合操作的示意圖470，其中心軸及第二隔離層圖案的殘餘部分係加以移除。
上述用於執行材料處理以達成高密度圖案化的一種以上方法可使用處理系統(諸如下述圖5至11中描述的處理系統)加以執行。然而，所討論的方法係非限於此示例性呈現內容的範圍。用於執行材料處理以達成較高密度的其他方法亦可加以使用。
根據一實施例，配置成執行上述確定之製程條件的電漿處理系統500係在圖5中加以描繪，該電漿處理系統500包含：一電漿處理腔室510；基板支架520，待處理之基板525係固定於其上；及真空泵系統550。基板525可為半導體基板、晶圓、平板顯示器、或液晶顯示器。電漿處理腔室510可建構成促進在基板525表面附近的電漿處理區域545中之電漿的產生。可離子化氣體或處理氣體混合物係經由氣體分配系統540加以導入。針對特定處理氣體的流量，製程 壓力係使用真空泵系統550加以調整。電漿可加以利用以產生專門針對預定材料處理的材料，及/或協助自基板525的曝露表面移除材料。電漿處理系統500可配置成處理任何期望尺寸的基板，諸如：200mm的基板、300mm的基板、或更大者。
基板525可藉由諸如機械夾持系統或電夾持系統(例如：靜電夾持系統)的夾持系統528固定於基板支架520。此外，基板支架520可包含加熱系統(未顯示)或冷卻系統(未顯示)，其配置成調整及/或控制基板支架520及基板525的溫度。該加熱系統或冷卻系統可包含熱傳送流體的再循環流動，其在冷卻時自基板支架520接收熱並將熱傳送至熱交換器系統(未顯示)，或在加熱時自熱交換器系統傳送熱至基板支架520。在其他實施例中，加熱/冷卻元件(諸如電阻加熱元件或熱電加熱器/冷卻器)可包含於基板支架520、及電漿處理腔室510的腔室壁、及在電漿處理系統500之內的任何其他構件中。
此外，熱傳送氣體可經由背側氣體供應系統526遞送至基板525的背側，以增進在基板525及基板支架520之間的氣體間隙熱傳導。此類系統可當需要在升高或降低的溫度下控制基板的溫度時加以利用。例如：背側氣體供應系統可包含二區氣體分配系統，其中氦氣體間隙壓力可獨立地在基板525的中心及邊緣之間加以改變。
在顯示於圖5的實施例中，基板支架520可包含一電極522，RF功率係經由該電極522耦合至電漿處理區域545中的處理電漿。例如：可藉由將來自RF產生器530的RF功率經由一選用性阻抗匹配網路532傳送至基板支架520，而以一RF電壓電偏壓基板支架520。該RF電偏壓可用以加熱電子以形成及維持電漿。在此配置中，系統可運作為反應性離子蝕刻(RIE)反應器，其中腔室及 上部氣體注射電極作為接地表面。典型的RF偏壓頻率可在約0.1MHz至約100MHz的範圍。用於電漿處理的RF系統係為熟習此技術者所熟知。
此外，電極522在一RF電壓下的電偏壓可使用脈衝偏壓訊號控制器531脈衝輸送。例如：來自RF產生器530的RF功率輸出可在關閉狀態及開啟狀態之間脈衝輸送。
或者，RF功率係在多個頻率下施加於基板支架電極。此外，阻抗匹配網路532可藉由減少反射的功率而增進RF功率對電漿處理腔室510中之電漿的傳送。匹配網路拓樸(例如：L型、π型、T型等)及自動控制方法係為熟習此技術者所熟知。
氣體分配系統540可包含用於導入處理氣體混合物的噴淋頭設計。或者，氣體分配系統540可包含多區噴淋頭設計，該多區噴淋頭設計用於導入處理氣體混合物及調整在基板525上方之處理氣體混合物的分布。例如，多區噴淋頭設計可配置成相對於流向基板525上方之實質上中心區域的處理氣體流或組成物的量，而調整流向基板525上方之實質上周圍區域的處理氣體流或組成物。
真空泵系統550可包含能夠高達約每秒5000公升(或更大)泵速度之渦輪分子真空泵(TMP)及用於調節腔室壓力的閘閥。在用於乾電漿蝕刻的習知電漿處理裝置中，可使用每秒1000至3000公升的TMP。對於一般小於約50mTorr的低壓處理而言，TMP係有用的。對於高壓處理(即：大於約100mTorr)而言，可使用機械升壓泵及乾粗抽泵。此外，用於監控腔室壓力的裝置(未顯示)可耦接至電漿處理腔室510。
控制器555包含微處理器、記憶體、及數位I/O埠，其能夠產生控制電壓，此控制電壓足以傳輸及啟動對於電漿處理系統500的輸入，以及監控來自電漿處理系統500的輸出。此外，控制器555可耦接至RF產生器530、脈衝偏壓訊號控制器531、阻抗匹配網路532、氣體分配系統540、真空泵系統550、以及基板加熱/冷卻系統(未顯示)、背側氣體供應系統526、及/或靜電夾持系統528，並與以上元件交換資訊。例如：儲存於記憶體中的程式可根據一製程配方用以啟動對於電漿處理系統500之前述元件的輸入，以在基板525上執行一電漿輔助製程，諸如電漿蝕刻製程。
控制器555可相對於電漿處理系統500就近地加以設置，或其可相對於電漿處理系統500遠端地加以設置。例如：控制器555可使用直接連接、網內網路、及/或網際網路與電漿處理系統500交換資訊。控制器555可耦接至例如位於客戶位置(即：元件製造商等)的網內網路，或其可耦接至例如位於供應商位置(即：設備製造者)的網內網路。或者或額外地，控制器555可耦接至網際網路。此外，另一電腦(即：控制器、伺服器等)可經由直接連接、網內網路、及/或網際網路存取控制器555以交換資料。
在顯示於圖6的實施例中，電漿處理系統600可類似於圖5的實施例，且在除了那些參照圖5描述的元件之外，進一步包含固定的、或機械或電旋轉磁場系統660，以潛在地增加電漿密度及/或增進電漿處理均勻性。此外，控制器555可耦接至磁場系統660以調節旋轉的速度及場強度。旋轉磁場的設計及實施係為熟習此技術者所熟知。
在顯示於圖7的實施例中，電漿處理系統700可類似於圖5或圖6的實施例，且可進一步包含一上電極770，RF功率可從RF產生器772經由選用性阻 抗匹配網路774耦接至該上電極770。用於施加RF功率於上電極的頻率範圍可從約0.1MHz至約200MHz。此外，用於施加功率於下電極的頻率範圍可從約0.1MHz至約100MHz。此外，控制器555係耦接至RF產生器772及阻抗匹配網路774，以控制對上電極770的RF功率施加。上電極的設計及實施係為熟習此技術者所熟知。上電極770及氣體分配系統540可如圖所示設計成在相同的腔室組件之內。或者，上電極770可包含多區電極設計，該多區電極設計用於調整耦接至基板525之上的電漿之RF功率分佈。例如：上電極770可分割為中心電極及邊緣電極。
在顯示於圖8的實施例中，電漿處理系統800可類似於圖7的實施例，且可進一步包含一直流(DC)電源890，其耦接至與基板525對向的上電極770。該上電極770可包含一電極板。該電極板可包含一含矽電極板。此外，該電極板可包含經摻雜的矽電極板。DC電源890可包含可變DC電源。此外，DC電源890可包含雙極DC電源。DC電源890可進一步包含一系統，該系統用以執行監控、調整、或控制DC電源890之極性、電流、電壓、或開啟/關閉狀態的其中至少一者。一旦形成電漿，DC電源890促進彈道電子束的形成。電過濾器(未顯示)可加以使用以將RF功率與DC電源890去耦合。
例如：由DC電源890施加於上電極770的DC電壓範圍可從約-2000伏特(V)至約1000V。較佳是，DC電壓的絕對值具有等於或大於約100V的值，且更佳是，DC電壓的絕對值具有等於或大於約500V的值。此外，吾人期望DC電壓具有負極性。此外，吾人期望DC電壓係負電壓，該負電壓具有大於在上電極770的表面上產生之自偏壓電壓的絕對值。面向基板支架520的上電極770之表面可由含矽材料所構成。
在顯示於圖9的實施例中，電漿處理系統900可類似於圖5及6的實施例，且可進一步包含一感應線圈980，RF功率係藉由RF產生器982透過選用性阻抗匹配網路984耦接至該感應線圈980。RF功率係從感應線圈980經由介電窗(未顯示)感應耦合至電漿處理區域545。用於施加於感應線圈980的RF功率之頻率範圍可從約10MHz至約100MHz。相似地，用於施加於夾盤電極的功率之頻率範圍可從約0.1MHz至約100MHz。此外，槽口式法拉第屏蔽(slotted Faraday shield，未顯示)可用以減少在感應線圈980及在電漿處理區域545中的電漿之間的電容耦合。此外，控制器555可耦接至RF產生器982及阻抗匹配網路984，以控制對感應線圈980的功率施加。
在如圖10所示之一替代的實施例中，電漿處理系統1000可類似於圖9的實施例，且可進一步包含一感應線圈1080，其係從上方連通電漿處理區域545的「螺旋型」線圈或「盤餅形」線圈，如在變壓器耦合電漿(TCP)反應器中。感應耦合電漿(ICP)源或變壓器耦合電漿(TCP)源的設計及實施係為熟習此技術者所熟知。
或者，電漿可使用電子迴旋共振(ECR)加以形成。在又另一實施例中，電漿係由一螺旋波(Helicon wave)的發射加以形成。在又另一實施例中，電漿係由一傳播表面波加以形成。上述每一電漿源係為熟習此技術者所熟知。
在顯示於圖11的實施例中，電漿處理系統1100可類似於圖5的實施例，且可進一步包含一表面波電漿(SWP)源1130。該SWP源1130可包含一槽孔天線，諸如輻射線槽孔天線(RLSA)，微波功率係藉由功率耦合系統1190耦接至該輻射線槽孔天線。
現參照圖12，根據一實施例一SWP源1230的示意圖係加以提供。SWP源1230包含電磁(EM)波發射器1232，其用以藉由在毗鄰電漿之該EM波發射器1232的電漿表面1260上產生一表面波而以期望的EM波模態將EM能量耦合至電漿。此外，SWP源1230包含功率耦合系統1290，其耦接至EM波發射器1232且用以將EM能量提供至EM波發射器1232以形成電漿。
EM波發射器1232包含微波發射器，其用以將微波功率輻射進入電漿處理區域545(見圖11)。EM波發射器1232經由同軸饋入件(coaxial feed)1238耦接至功率耦合系統1290，微波能量係經由該同軸饋入1238加以傳送。功率耦合系統1290包含微波源1292，諸如2.45GHz微波功率源。將由微波源1292產生的微波能量經由波導1294加以導引至隔離器1296，該隔離器1296係用以吸收被反射回微波源1292的微波能量。之後，經由同軸轉換器1298，將微波能量轉換至同軸TEM(橫向電磁)模態。
一調諧器可用於阻抗匹配及增進功率傳輸。微波能量係經由同軸饋入件1238耦接至EM波發射器1232，其中發生從同軸饋入件1238中TEM模態至TM(橫向磁性)模態之另一模態改變。關於同軸饋入件1238及EM波發射器1232之設計的其他細節可見於美國專利第5,024,716號，名稱為”Plasma processing apparatus for etching,ashing,and film-formation”，其內容藉由參照而全體引用於此。
現參照圖13A及13B，分別提供根據一實施例之EM波發射器1332的橫剖面示意圖及仰視圖。EM波發射器1332包含同軸饋入件1338，其具有內導體1340、外導體1342、及諸如空氣間隙的隔離器1341、及槽孔天線1346，該槽孔天線具有如圖13A所示在內導體1340及外導體1342之間耦接的複數槽孔 1348。該複數槽孔1348允許EM能量從槽孔天線1346之上的第一區域耦合至槽孔天線1346之下的第二區域，其中電漿係毗鄰在EM波發射器1332上的電漿表面1360加以形成。EM波發射器1332可進一步包含慢波板1344、及共振器板1350。
槽孔1348的數量、幾何形狀、尺寸、及分布係對在電漿處理區域545(見圖11)中形成之電漿的空間均勻性有所影響的所有因子。因此，槽孔天線1346的設計可用以控制在電漿處理區域545(見圖11)中之電漿的空間均勻性。
如圖13A所示，EM波發射器1332可包含流體通道1356，其係用以流動用於EM波發射器1332之溫度控制的溫度控制流體。雖未顯示，但EM波發射器1332可進一步用以將處理氣體經由電漿表面1360導引至電漿。雖未顯示，但氣體分配系統(諸如圖11的氣體分配系統(540))可連接至EM波發射器1332及/或腔室壁1352，用於將處理氣體導入處理腔室。
繼續參考圖13A，EM波發射器1332可耦接至電漿處理系統的上部腔室部分，其中，在上部腔室壁1352及EM波發射器1332之間利用密封裝置1354可形成真空密封。該密封裝置1354可包含彈性體O型環；然而，其他已知的密封機構可加以使用。
通常，同軸饋入件1338的內導體1340及外導體1342包含諸如金屬的導電材料，而慢波板1344及共振器板1350包含介電材料。在後者中，慢波板1344及共振器板1350較佳地包含相同的材料；然而，不同的材料可加以使用。選擇用於製造慢波板1344的材料係加以選擇以相對於對應之自由空間波長降低傳播之電磁(EM)波的波長，且慢波板1344及共振器板1350的尺寸係加以選擇以確保形成有效用於將EM能量輻射進入電漿處理區域545(見圖11)的駐波。
慢波板1344及共振器板1350可由包括含矽材料(諸如石英(二氧化矽))、或高介電常數(高k)材料的介電材料加以製造。例如，高k材料可具有數值大於4的介電常數。特別是，當電漿處理系統係使用於蝕刻製程應用時，經常選擇石英以與蝕刻製程相容。
例如，高k材料可包含本徵晶體矽(intrinsic crystal silicon)、氧化鋁陶瓷、氮化鋁、及藍寶石。然而，其他高k材料可加以使用。此外，特定的高k材料可根據特定製程的參數加以選擇。例如，當共振器板1350係由本徵晶體矽加以製造時，電漿頻率在攝氏45度的溫度下超過2.45GHz。因此，本徵晶體矽係適合用於低溫製程(即，低於攝氏45度)。對於較高溫度的製程，共振器板1350可由氧化鋁(Al2O3)或藍寶石加以製造。
對於上述SWP源的實際實施，電漿均勻性及電漿穩定性可能仍為挑戰。對於後者，在共振器板-電漿介面處(即，在電漿表面1360處)的駐波當電漿參數改變時，可能易於模態跳躍(mode jump)。
如圖13A及13B所示，根據一實施例，可製造EM波發射器1332，其中具有在電漿表面1360中形成的第一凹部構造1362及在電漿表面1360中形成之選擇性的第二凹部構造1364。
第一凹部構造1362可包含第一複數凹部。在第一凹部構造1362中的各個凹部可包含在電漿表面1360之內形成的獨特凹口(indentation)或凹陷(dimple)。例如，在第一凹部構造1362中的一凹部可包含圓柱狀幾何形狀、圓錐狀幾何形狀、平頂圓錐狀(frusto-conical)幾何形狀、球狀幾何形狀、非球狀幾何形狀、矩形幾何形狀、錐狀幾何形狀、或任何任意形狀。第一凹部構造1362 可包含以第一尺寸(例如：橫向尺寸(或寬度)、及/或縱向尺寸(或深度))為特徵的凹部。
第二凹部構造1364可包含複數凹部。在第二凹部構造1364中的各個凹部可包含在電漿表面1360之內形成的獨特凹口或凹陷。例如，在第二凹部構造1364中的一凹部可包含圓柱狀幾何形狀、圓錐狀幾何形狀、平頂圓錐狀幾何形狀、球狀幾何形狀、非球狀幾何形狀、矩形幾何形狀、錐狀幾何形狀、或任何任意形狀。第二凹部構造1364可包含以第二尺寸(例如：橫向尺寸(或寬度)、及/或縱向尺寸(或深度))為特徵的凹部。在第一凹部構造1362中之該等凹部的第一尺寸可與在第二凹部構造1364中之該等凹部的第二尺寸相同或不相同。例如，第二尺寸可小於第一尺寸。
如圖13A及13B所示，共振器板1350包含具有板直徑及板厚度的介電板。其中，在共振器板1350上的電漿表面1360包含平坦表面1366，在該平坦表面1366之內第一凹部構造1362及第二凹部構造1364係加以形成。或者，共振器板1350包含非平坦幾何形狀或任意幾何形狀。其中，電漿表面1360可包含非平坦表面，在該非平坦表面之內第一凹部構造及第二凹部構造係加以形成(未顯示)。例如，非平坦表面可為凹面、或凸面、或其組合。
在共振器板1350中EM能量的傳播可以特定頻率EM能量的有效波長(λ)及共振器板1350的介電常數為特徵。板厚度可為四分之一波長的整數倍數(nλ/4，其中n係大於零的整數)或二分之一波長的整數倍數(mλ/2，其中m係大於零的整數)。例如，板厚度可為約有效波長的一半(λ/2)或大於有效波長的一半(>λ/2)。或者，板厚度可為有效波長的非整數分數倍數(即，非二 分之一波長或四分之一波長的整數倍數)。又或者，板厚度可在約25mm(毫米)至約45mm之間。
作為範例，第一凹部構造1362可包含第一複數圓柱狀凹部，其中該第一複數圓柱狀凹部的每一者係以第一深度及第一直徑為其特徵。如圖13B所示，第一凹部構造1362係位於電漿表面1360的外部區域附近。
第一直徑可為四分之一波長的整數倍數(nλ/4，其中n係大於零的整數)、或二分之一波長的整數倍數(mλ/2，其中m係大於零的整數)、或有效波長的非整數分數倍數。此外，在板厚度及第一深度之間的第一差距可為四分之一波長的整數倍數(nλ/4，其中n係大於零的整數)、或二分之一波長的整數倍數(mλ/2，其中m係大於零的整數)、或有效波長的非整數分數倍數。例如，第一直徑可為約有效波長的一半(λ/2)，且在板厚度及第一深度之間的第一差距可為約有效波長的一半(λ/2)或約有效波長的四分之一(λ/4)。此外，例如，板厚度可為約有效波長的一半(λ/2)或大於有效波長的一半(>λ/2)。
或者，第一直徑可在約25mm至約35mm之間，且在板厚度及第一深度之間的第一差距可在約10mm至約35mm之間。又或者，第一直徑可在約30mm至約35mm之間，且第一差距可在約10mm至約20mm之間。又或者，第一直徑及/或第一深度可為板厚度的一分數倍。
在第一凹部構造1362中，倒角(chamfer)、外圓角及/或內圓角(即，表面/角半徑或斜角)可加以利用以影響在毗鄰表面之間的平滑表面過渡。在圓柱狀凹部中，表面半徑可設定在凹部的圓柱形側壁及底部之間的角隅。此外，在圓柱狀凹部中，表面半徑可設定在圓柱狀側壁及電漿表面1360之間的角隅。例如，表面半徑可在約1mm至約3mm之間。
作為另一範例，第二凹部構造1364可包含第二複數圓柱狀凹部，該第二複數圓柱狀凹部的每一者係以第二深度及第二直徑為其特徵。如圖13B所示，第二凹部構造1364係位於電漿表面1360的內部區域附近。
第二直徑可為四分之一波長的整數倍數(nλ/4，其中n係大於零的整數)、或二分之一波長的整數倍數(mλ/2，其中m係大於零的整數)、或有效波長的非整數分數倍數。此外，在板厚度及第二深度之間的第二差距可為四分之一波長的整數倍數(nλ/4，其中n係大於零的整數)、或二分之一波長的整數倍數(mλ/2，其中m係大於零的整數)、或有效波長的非整數分數倍數。例如，第二直徑可為約有效波長的一半(λ/2)，且在板厚度及第二深度之間的第二差距可為約有效波長的一半(λ/2)或約有效波長的四分之一(λ/4)。此外，例如，板厚度可為約有效波長的一半(λ/2)或大於有效波長的一半(>λ/2)。
或者，第二直徑可在約25mm至約35mm之間，且在板厚度及第二深度之間的第二差距可在約10mm至約35mm之間。又或者，第二直徑可在約30mm至約35mm之間，且第二差距可在約10mm至約20mm之間。又或者，第二直徑及/或第二深度可為板厚度的一分數倍。
在第二凹部構造1364中，倒角、外圓角及/或內圓角(即，表面/角半徑或斜角)可加以利用以影響在毗鄰表面之間的平滑表面過渡。在圓柱狀凹部中，表面半徑可設定在凹部的圓柱形側壁及底部之間的角隅。此外，在圓柱狀凹部中，表面半徑可設定在圓柱狀側壁及電漿表面1360之間的角隅。例如，表面半徑可在約1mm至約3mm之間。
再次參照圖13B，在圖13A中描繪之EM波發射器1332的仰視圖係加以提供。在槽孔天線1346中的複數槽孔1348係被描繪成猶如可透過共振器板 1350看見槽孔天線1346。如圖13B所示，複數槽孔1348係成對配置，其中槽孔的每一對包含定向成正交於第二槽孔的第一槽孔。然而，在複數槽孔1348中之槽孔的定向可為任意的。例如，在複數槽孔1348中之槽孔的定向可根據預定的圖案以達到電漿均勻性及/或電漿穩定性。
第一凹部構造1362係實質上對準在複數槽孔1348中之槽孔的第一配置。其中，第一凹部構造1362的至少一個凹部可對準、部分對準、或不對準複數槽孔1348的其中一或多者。第二凹部構造1364係部分對準在複數槽孔1348中之槽孔的第二配置，或不對準在複數槽孔1348中之槽孔的第二配置。如圖13B所示，第二凹部構造1364係不對準在複數槽孔1348中之槽孔的第二配置。
因此，第一及第二凹部構造1362、1364的配置及其與複數槽孔1348的其中一或多者的對準可加以最佳化，以控制及/或增進電漿均勻性及/或穩定性。關於電漿表面1360及EM波發射器1332之設計的其他細節可見於待審查之美國專利申請案公開序號第2011/0057562號，名稱為“Stable surface wave plasma source”，且於西元2009年9月8日申請，其內容藉由參照而全體引用於此。
雖然以上僅詳述本發明的某些實施例，但熟悉本領域者將容易瞭解在本質上不脫離本發明之新穎教示及優點的情況下，在實施例中許多修改係可能的。例如：整合架構可延伸超過所描述的實施例以包含與EUV製程結合或不結合的八重圖案化(octo-patterning)，以達到較密之圖案化的特徵部。因此，所有此等修改係意圖被包含在本發明的範圍之內。

Claims (19)

  1. 一種使用整合架構在基板上增加結構之圖案密度的方法，該整合架構配置以滿足整合目標，該方法包含：設置具有一圖案化層的一基板，該圖案化層包含一第一心軸及一底層；執行一第一保形隔離層沉積，該沉積在該圖案化層之上產生一第一保形層；在該第一保形層上執行一第一隔離層反應性離子蝕刻(RIE)製程，該RIE製程產生一第一隔離層圖案；執行一第一心軸拉除製程，該第一心軸拉除製程移除該第一心軸；執行一第二保形隔離層沉積，該沉積產生一第二保形層；在該第二保形層上執行一第二RIE製程，該RIE製程產生一第二隔離層圖案，該第一隔離層圖案被用作一第二心軸；執行一第二心軸拉除製程，該第二心軸拉除製程移除該第一隔離層圖案；以及將該第二隔離層圖案轉移進入該底層；其中，該等整合目標包含圖案化均勻性(均勻性)、結構的拉除(拉除)、結構的細窄化(細窄化)、及該底層的凹鑿(凹鑿)；以及其中，該第一保形層包含氮化矽及該第二保形層包含氧化鋁。
  2. 如申請專利範圍第1項之使用整合架構在基板上增加結構之圖案密度的方法進一步包含： 在二或更多個步驟中控制選擇的二或更多個整合操作變數，該二或更多個步驟包含該整合架構的沉積製程、RIE製程、拉除製程、及圖案轉移製程。
  3. 如申請專利範圍第2項之使用整合架構在基板上增加結構之圖案密度的方法，其中，該第一心軸包含矽，該底層包含TiO2或Al2O3、或薄的氧化物原子層沉積材料。
  4. 如申請專利範圍第3項之使用整合架構在基板上增加結構之圖案密度的方法，其中，該第一隔離層RIE製程係使用小於10nm的一第一隔離層拉除及一第二隔離層拉除加以執行。
  5. 如申請專利範圍第4項之使用整合架構在基板上增加結構之圖案密度的方法，其中，該隔離層RIE製程使用具有低電漿電位的一高密度電漿以限制由於在該第一隔離層圖案及該第二隔離層圖案之角隅上之離子衝擊所導致的拉除。
  6. 如申請專利範圍第5項之使用整合架構在基板上增加結構之圖案密度的方法，其中，該隔離層RIE製程使用具有脈衝輸送能力的一感應耦合電漿(ICP)源或一電容耦合電漿(CCP)源。
  7. 如申請專利範圍第6項之使用整合架構在基板上增加結構之圖案密度的方法，其中，該第一心軸拉除製程係使用一高密度電漿源加以執行，該高密度電漿源配置以產生3nm以下之該第一隔離層圖案之一最小臨界尺寸(CD)的細窄化，及配置以控制該底層的凹鑿在0.05nm至5.00nm之間。
  8. 如申請專利範圍第7項之使用整合架構在基板上增加結構之圖案密度的方法，其中，該第一心軸拉除製程使用溴化氫及氧、或氯及氦的一混合物，且其中，該第二心軸拉除製程使用CH3F/O2/Ar、CH3F/H2/Ar或CH3F/H2/He。
  9. 如申請專利範圍第1項之使用整合架構在基板上增加結構之圖案密度的方法，其中，該均勻性係在該結構之一平均臨界尺寸的-5%至+5%之間，該拉除係在0.5至15.0nm之間，細窄化係在0.5至3.0nm之間，及凹鑿係在0.05至5.00nm之間。
  10. 如申請專利範圍第9項之使用整合架構在基板上增加結構之圖案密度的方法，其中，該第二保形層包含氮化矽及該第一心軸拉除製程使用溴化氫及氧的一混合物或氯及氦的一混合物。
  11. 如申請專利範圍第1項之使用整合架構在基板上增加結構之圖案密度的方法，其中，該第一心軸拉除製程包含一非晶形碳層，該底層包含TiO2或TiN或Al2O3、或薄的氧化物原子層沉積材料，及該第二心軸層拉除製程使用一CH3F/O2/Ar、CH3F/H2/Ar或CH3F/H2/He氣體混合物。
  12. 一種使用整合架構在基板上增加結構之圖案密度的方法，該整合架構配置以滿足整合目標，該方法包含：在一處理腔室中設置具有一圖案化層的一基板，該圖案化層包含一心軸及一底層；使用氮化矽執行一第一保形隔離層沉積，該沉積在該圖案化層之上產生一第一保形層；在該第一保形層上執行一第一隔離層反應性離子蝕刻(RIE)製程，該RIE製程產生一第一隔離層圖案； 執行一第二保形隔離層沉積，該沉積產生一第二保形層；在該第二保形層上執行一第二RIE製程，該RIE製程產生一第二隔離層圖案；執行一第一隔離層圖案拉除製程，該第一隔離層圖案拉除製程移除該第一隔離層圖案；以及使用兩遮罩將一圖案轉移進入該底層，該兩遮罩包含該心軸及該第二隔離層圖案；其中，該等整合目標包含圖案化均勻性(均勻性)、結構的拉除(拉除)、結構的細窄化(細窄化)、及該底層的凹鑿(凹鑿)。
  13. 如申請專利範圍第12項之使用整合架構在基板上增加結構之圖案密度的方法進一步包含：在二或更多個步驟中控制選擇的二或更多個整合操作變數，該二或更多個步驟包含該整合架構的沉積製程、RIE製程、拉除製程、及圖案轉移製程。
  14. 如申請專利範圍第12項之使用整合架構在基板上增加結構之圖案密度的方法，其中，該第一心軸包含矽，該底層包含一第一薄氧化物層及一第二氮化鈦層，且該第一保形隔離層沉積包含氮化矽。
  15. 如申請專利範圍第14項之使用整合架構在基板上增加結構之圖案密度的方法，其中，該第二保形隔離層沉積包含Al2O3，且該第一RIE製程的氣體包含CH3F/O2/Ar或CH3F/H2/Ar或CH3F/H2/He。
  16. 如申請專利範圍第12項之使用整合架構在基板上增加結構之圖案密度的方法，其中，該均勻性係在該結構之一平均臨界尺寸的-5%至+5%之間，該結構的拉除係在0.5至15.0nm之間。
  17. 如申請專利範圍第12項之使用整合架構在基板上增加結構之圖案密度的方法，其中，細窄化係在0.5至3.0nm之間，且凹鑿係在0.05至5.00nm之間。
  18. 如申請專利範圍第12項之使用整合架構在基板上增加結構之圖案密度的方法，其中，該第一心軸包含矽，該第一保形隔離層沉積係Al2O3，該第二保形隔離層沉積係TiO2，及該第一RIE製程的氣體包含BCl3、CF4、Ar，且該第二RIE製程的氣體包含具有Ar或He之載體氣體的C4F8/O2、或具有Ar或He之載體氣體的C4F6/O2。
  19. 如申請專利範圍第12項之使用整合架構在基板上增加結構之圖案密度的方法，其中，該整合架構的所有製造製程係使用該處理腔室加以執行。
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