KR20160094893A - 자기 정렬 패터닝 집적 기법에서 패턴 밀도를 증가시키기 위한 방법 - Google Patents

자기 정렬 패터닝 집적 기법에서 패턴 밀도를 증가시키기 위한 방법 Download PDF

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KR20160094893A
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앙젤릭 랄리
아키테루 고
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도쿄엘렉트론가부시키가이샤
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    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers

Abstract

집적 기법을 이용하여 기판 상의 구조체의 패턴 밀도를 증가시키는 방법으로서, 제1 맨드렐 및 하부 층을 포함하는 패터닝된 층을 갖는 기판을 제공하는 단계; 제1 등각 층을 생성하는 제1 등각 스페이서 증착을 수행하는 단계; 제1 스페이서 패턴을 생성하는 상기 제1 등각 층 상에 제1 스페이서 반응성 이온 식각(RIE) 프로세스를 수행하는 단계; 상기 제1 맨드렐을 제거하는 제1 맨드렐 풀을 수행하는 단계; 제2 등각 층을 생성하는 제2 등각 스페이서 증착을 수행하는 단계; 제2 스페이서 패턴을 생성하는 제2 RIE 프로세스를 수행하는 단계로서, 상기 제1 스페이서 패턴은 제2 맨드렐로서 작용하는, 상기 제2 RIE 프로세스를 수행하는 단계; 상기 제1 스페이서 패턴을 제거하는 제2 맨드렐 풀 프로세스를 수행하는 단계; 및 상기 하부 층 내에 상기 제2 스페이서 패턴을 전사하는 단계를 포함하고, 상기 집적 목표들은 패터닝 균일성, 구조체들의 풀다운, 구조체들의 슬림화, 및 하부 층의 가우징을 포함하는, 패턴 밀도를 증가시키는 방법이 제공된다.

Description

자기 정렬 패터닝 집적 기법에서 패턴 밀도를 증가시키기 위한 방법 {METHOD FOR INCREASING PATTERN DENSITY IN SELF-ALIGNED PATTERNING INTEGRATION SCHEMES}
본 발명은 기판 상에 반도체 패터닝 동작들의 시퀀스를 수행하는 방법 그리고 구체적으로는 여러 하부 층들을 필요로 함이 없이 패턴 밀도를 증가시키는 방법에 관한 것이다.
반도체 제조에 있어서 기판 상의 막의 패터닝은 무어의 법칙에 따르는 경시적으로 발전된 여러 방법들을 통해 달성될 수 있다. 첫번째 방법은 종래 리소그래피이며 이는 진보된 노드 임계 치수(CD)를 달성하기 위하여 더 이상 단독으로 사용될 수 없다.
이중 패터닝은, 피쳐 치수(feature dimension)들을 정의하기 위하여 스페이서 증착(spacer deposition)을 사용함으로써 포토리소그래피 능력보다 더 작은 하드 마스크 피쳐들을 생성하는데 사용되는 기술이다. 통상적인 이중 패터닝(DP) 기술들은 맨드렐 상에 증착, 스페이서를 형성하기 위한 식각 및 맨드렐을 제거하기 위한 또 다른 식각의 시퀀스를 필요로 하며, 증착 및 식각 도구 양자 모두가 필요하다. 맨드렐 형성 제한들로부터 피쳐들의 피치 및 증착 '박화'(thin-ness) 제한들에 기인한 종래 DP 기술들에 내재적인 일부 공간적인 제한들이 있다.
이제 이것은 필요한 CD를 달성하기 위하여 자기 정렬 이중 패터닝 또는 DSA(방향성 자기 조립)와 같은 추가적인 기술들과 조합된다. 이들 기술들은 비용이 많이 들 수 있고 여러 단계들을 프로세스에 추가할 수 있다. 진보된 극자외(EUV) 리소그래피는 가능하면 이들 문제들 중 일부를 완화할 수 있어야 하지만, 더 작은 CD 로의 끊임없는 추진은 다가올 미래의 기술들에 대한 도전으로 남을 것이다. 현재 기술들은 값비싼 층들의 증착 및 이들 층들 상의 패턴들의 식각의 시퀀스를 필요로 한다. 자기 정렬 사중 패터닝(SAQP) 또는 다른 더 높은 밀도 집적 기법들을 수행함에 있어서 더 높은 패턴 밀도를 달성하기 위하여 여러 하부 층들을 필요로 함이 없이 동일한 밀도의 증가를 달성할 수 있는 집적 기법이 요망된다.
집적 기법을 이용하여 기판 상의 구조체의 패턴 밀도를 증가시키는 방법이 제공되며, 상기 방법은 상기 집적 기법이 집적 목표(integration target) 들을 충족시키도록 구성되는 것을 포함하고, 상기 방법은, 패터닝된 층을 갖는 기판을 제공하는 단계로서, 상기 패터닝된 층은 제1 맨드렐 및 하부 층을 포함하는, 상기 기판을 제공하는 단계; 제1 등각 스페이서 증착을 수행하는 단계로서, 상기 증착은 상기 패터닝된 층 위에 제1 등각 층을 생성하는, 상기 제1 등각 스페이서 증착을 수행하는 단계; 상기 제1 등각 층 상에 제1 스페이서 반응성 이온 식각(RIE) 프로세스를 수행하는 단계로서, 상기 RIE 프로세스는 제1 스페이서 패턴을 생성하는, 상기 제1 스페이서 반응성 이온 식각(RIE) 프로세스를 수행하는 단계; 제1 맨드렐 풀(pull) 프로세스를 수행하는 단계로서, 상기 제1 맨드렐 풀 프로세스는 상기 제1 맨드렐을 제거하는, 상기 제1 맨드렐 풀 프로세스를 수행하는 단계; 제2 등각 스페이서 증착을 수행하는 단계로서, 상기 증착은 제2 등각 층을 생성하는, 상기 제2 등각 스페이서 증착을 수행하는 단계; 상기 제2 등각 층 상에 제2 RIE 프로세스를 수행하는 단계로서, 상기 RIE 프로세스는 제2 스페이서 패턴을 생성하고, 상기 제1 스페이서 패턴은 제2 맨드렐로서 역할을 하는, 상기 제2 RIE 프로세스를 수행하는 단계; 제2 맨드렐 풀 프로세스를 수행하는 단계로서, 상기 제2 맨드렐 풀 프로세스는 상기 제1 스페이서 패턴을 제거하는, 상기 제2 맨드렐 풀 프로세스를 수행하는 단계; 및 상기 하부 층 내에 상기 제2 스페이서 패턴을 전사하는 단계를 포함하고, 상기 집적 목표들은 패터닝 균일성(uniformity), 구조체들의 풀다운(pulldown), 구조체들의 슬림화(slimming), 및 하부 층의 가우징(gouging)을 포함한다.
또 다른 실시형태에서, 집적 기법을 이용하여 기판 상의 구조체의 패턴 밀도를 증가시키는 방법으로서, 상기 집적 기법은 집적 목표들을 충족시키도록 구성되고, 상기 방법은, 프로세싱 챔버에 기판을 제공하는 단계로서, 상기 기판은 패터닝된 층을 갖고, 상기 패터닝된 층은 맨드렐 및 하부 층을 포함하는, 상기 기판을 제공하는 단계; 질화 규소를 이용하여 제1 등각 스페이서 증착을 수행하는 단계로서, 상기 증착은 상기 패터닝된 층 위에 제1 등각 층을 생성하는, 상기 제1 등각 스페이서 증착을 수행하는 단계; 상기 제1 등각 층 상에 제1 스페이서 반응성 이온 식각(RIE) 프로세스를 수행하는 단계로서, 상기 RIE 프로세스는 제1 스페이서 패턴을 생성하는, 상기 제1 스페이서 반응성 이온 식각(RIE) 프로세스를 수행하는 단계; 제1 맨드렐 풀(pull) 프로세스를 수행하는 단계로서, 상기 제1 맨드렐 풀 프로세스는 상기 제1 맨드렐을 제거하는, 상기 제1 맨드렐 풀 프로세스를 수행하는 단계; 제2 등각 스페이서 증착을 수행하는 단계로서, 상기 증착은 제2 등각 층을 생성하는, 상기 제2 등각 스페이서 증착을 수행하는 단계; 상기 제2 등각 층 상에 제2 RIE 프로세스를 수행하는 단계로서, 상기 RIE 프로세스는 제2 스페이서 패턴을 생성하고, 상기 제1 스페이서 패턴은 제2 맨드렐로서 역할을 하는, 상기 제2 RIE 프로세스를 수행하는 단계; 제1 맨드렐 풀 프로세스를 수행하는 단계로서, 상기 제1 맨드렐 풀 프로세스는 상기 제1 스페이서 패턴을 제거하는, 상기 제1 맨드렐 풀 프로세스를 수행하는 단계; 및 2개의 마스크들을 이용하여 하부 층 내에 제1 스페이서 패턴을 전사하는 단계로서, 상기 2개의 마스크들은 맨드렐 및 제2 스페이서 패턴을 포함하는, 상기 제1 스페이서 패턴을 전사하는 단계를 포함하고, 상기 집적 목표들은 패터닝 균일성, 구조체들의 풀다운, 구조체들의 슬림화, 및 하부 층의 가우징을 포함한다.
도 1a 는 자기 정렬 이중 패터닝을 위한 집적 기법(integration scheme)을 수행하기 위한 예시적인 종래 기술을 예시하는 개략도를 도시한다.
도 1b 는 또 다른 자기 정렬 사중 패터닝을 위한 또 다른 집적 기법을 수행하기 위한 또 다른 예시적인 종래 기술 방법을 예시하는 개략도를 도시한다.
도 2a 는 본 발명의 실시형태에서 증가된 패턴 밀도를 갖는 구조체를 형성하기 위한 집적 기법을 수행하기 위한 예시적인 방법을 예시하는 흐름도를 도시한다.
도 2b 는 본 발명의 또 다른 실시형태에서 증가된 패턴 밀도를 갖는 구조체를 형성하기 위한 집적 기법을 수행하기 위한 또 다른 예시적인 방법을 예시하는 또 다른 흐름도를 도시한다.
도 3a, 도 3b, 도 3c, 도 3d, 도 3e, 도 3f, 도 3g, 및 도 3h 는 자기 정렬 사중 패터닝(SAQP) 기법을 위한 집적 동작들의 개략적 표현이다. 도 3a 는 패터닝된 층을 갖는 기판을 제공하는 개략적 표현이고 그 패터닝된 층은 제1 등각 층, 제1 맨드렐 및 하부 층을 포함한다. 도 3b 는 제1 등각 층 상에 제1 스페이서 반응성 이온 식각(RIE) 프로세스를 수행하기 위한 집적 동작의 개략적 표현이다. 도 3c 는 제1 맨드렐 풀 프로세스를 수행하기 위한 집적 동작의 개략적 표현이다. 도 3d 는 제2 등각 스페이서 증착을 수행하기 위한 집적 동작의 개략적 표현이다. 도 3e 는 제2 등각 층 상에 제2 RIE 프로세스를 수행하기 위한 집적 동작의 개략적 표현이다. 도 3f 는 제2 맨드렐 풀 프로세스를 수행하기 위한 집적 동작의 개략적 표현이다. 도 3g 는 하부 층 내에 제2 스페이서 패턴을 전사하기 위한 집적 동작의 개략적 표현이다. 도 3h 는 제2 맨드렐의 잔여 부분이 제거되는 선택적인 클리닝 프로세스를 위한 집적 동작의 개략적 표현이다.
도 4a, 도 4b, 도 4c, 도 4d, 도 4e, 도 4f, 및 도 4g 는 또 다른 SAQP 기법을 수행하기 위한 집적 동작들의 개략적 표현들을 도시한다. 도 4a 는 패터닝된 층을 갖는 기판을 제공하기 위한 집적 동작의 개략적 표현이고 여기서 그 패터닝된 층은 제1 등각 층, 맨드렐 및 하부 층을 포함한다. 도 4b 는 제1 등각 층 상에 제1 스페이서 RIE 프로세스를 수행하기 위한 집적 동작의 개략적 표현이다. 도 4c 는 제2 등각 스페이서 증착을 수행하기 위한 집적 동작의 개략적 표현이다. 도 4d 는 제2 등각 층 상에 제2 RIE 프로세스를 위한 집적 동작의 개략적 표현이다. 도 4e 는 제1 스페이서 패턴 풀을 수행하기 위한 집적 동작의 개략적 표현이다. 도 4f 는 하부 층 내에 패턴을 전사하기 위한 집적 동작의 개략적 표현이고, 2개의 상이한 마스크들을 이용한 패턴은 맨드렐 및 제2 스페이서 패턴을 포함한다. 도 4g 는 맨드렐의 잔여 부분 및 제2 스페이서 패턴이 제거되는 선택적인 클리닝 프로세스를 위한 집적 동작의 개략적 표현이다.
도 5는 일 실시형태에 따른 플라즈마 프로세싱 시스템의 개략적 표현을 나타낸다.
도 6은 또 다른 실시형태에 따른 플라즈마 프로세싱 시스템의 개략적 표현을 나타낸다.
도 7은 또 다른 실시형태에 따른 플라즈마 프로세싱 시스템의 개략적 표현을 나타낸다.
도 8은 또 다른 실시형태에 따른 플라즈마 프로세싱 시스템의 개략적 표현을 나타낸다.
도 9는 또 다른 실시형태에 따른 플라즈마 프로세싱 시스템의 개략적 표현을 나타낸다.
도 10은 또 다른 실시형태에 따른 플라즈마 프로세싱 시스템의 개략적 표현을 나타낸다.
도 11은 또 다른 실시형태에 따른 플라즈마 프로세싱 시스템의 개략적 표현을 나타낸다.
도 12는 일 실시형태에 따른 플라즈마 소스의 단면도를 도시한다.
도 13a 및 도 13b 는 또 다른 실시형태에 따른 플라즈마 소스의 단면도 및 저면도를 도시한다.
다음의 설명에서, 한정이 아닌 설명의 목적을 위해, 프로세싱 시스템의 특정 기하학적 구조(geometry), 거기에 사용된 다양한 컴포넌트들 및 프로세스들의 설명과 같은 특정 상세들이 제시된다. 하지만, 본 발명은 이들 특정 상세들로부터 벗어나는 다른 실시형태들에서 실시될 수도 있다는 것이 이해되야 한다.
유사하게, 설명의 목적을 위하여, 특정 수치, 재료, 및 구성들이 본 발명의 완전한 이해를 제공하기 위하여 제시된다. 그럼에도 불구하고, 본 발명은 특정 상세들 없이 실시될 수도 있다. 게다가, 도면들에 나타낸 다양한 실시형태들은 예시적인 표현들이고 반드시 축척대로 그려진 것은 아니라는 것이 이해된다.
다양한 동작들은 본 발명을 이해하는데 가장 도움이 되는 방식에서, 차례로 다수의 분리된 동작들로서 설명될 것이다. 하지만, 설명의 순서가, 이들 동작들이 필연적으로 순서의존적이라는 것을의미하는 것으로 해석되야 않아야 한다. 특히, 이들 동작들은 제시의 순서로 수행될 필요가 없다. 설명된 동작들은 설명된 실시형태와는 상이한 순서로 수행될 수도 있다. 다양한 추가 동작들이 수행될 수도 있거나 및/또는 설명된 동작들이 추가적인 실시형태들에서 생략될 수도 있다.
본원에 사용된 "기판" 은 본 발명에 따라 프로세싱되는 오브젝트를 지칭한다. 기판은 디바이스, 특히 반도체 또는 다른 전자 디바이스의 임의의 재료 부분 또는 구조체를 포함할 수도 있고, 예를 들어, 박막과 같은 베이스 기판 구조체 상에 있거나 또는 위에 놓이는 층 또는 반도체 웨이퍼와 같은 베이스 기판 구조체일 수도 있다. 따라서, 기판은, 패터닝되거나 또는 패터닝되지 않은, 임의의 특정 베이스 기판, 하부 층 또는 상부 층에 한정되는 것으로의도된 것이 아니라, 오히려, 임의의 그러한 층 또는 베이스 구조체, 그리고 층들 및/또는 베이스 구조체들의 임의의 조합을 포함하는 것으로 고려된다. 아래의 설명은 임의의 특정 타입의 기판들을 참조할 수도 있지만, 이것은 한정이 아닌 단지 예시 목적을 위한 것이다.
도 1a 는 종래 자기 정렬 이중 패터닝을 위한 집적 기법을 수행하기 위한 예시적인 종래 기술 방법을 예시하는 개략도(1)를 도시한다. 집적 개략도(10)는 기판(16) 상의 패터닝된 층(3)을 도시하고, 여기서 맨드렐(12) 이 목표 층(14)의 상단에 배치된다. 집적 개략도(20)는 기판(16) 상에 배치된 목표 층(14) 상의 패터닝된 층(3) 에 대한 등각 증착 및 후속 반응성 이온 식각(RIE) 프로세스들의 결과들을 도시하고, 그 프로세스들은 스페이서들(22) 및 맨드렐(12)을 생성한다. 집적 개략도(23) 는 패터닝된 층(3) 상의 맨드렐 풀 프로세스의 결과들을 도시하고 여기서 맨드렐(12) 이 제거되어, 스페이서(22)를 남긴다. 집적 개략도(25) 는 목표 층(14) 내에 스페이서 패턴(26)을 포함하는 패터닝된 층(3)을 전사하여, 기판(16)의 상단에 목표 층(14)을 이용해 이중 밀도 패턴(26)을 생성하는 결과들을 도시한다.
도 1b 는 종래 자기 정렬 사중 패터닝을 위한 또 다른 집적 기법을 수행하기 위한 또 다른 예시적인 종래 기술 방법을 예시하는 개략도(30)를 도시한다. 집적 기법(40) 은 목표 층들(34 및 36)의 상단에 맨드렐(32)을 포함하는 패터닝된 층(31)을 도시하고, 목표 층들(34 및 36) 이 하부 층(38) 및 기판(39)의 상단에 배치된다. 집적 기법(44) 은 맨드렐(32) 및 생성된 제1 스페이서(48)를 포함하는 패터닝된 층(31) 상의 등각 증착 및 후속 RIE 프로세스들의 결과들을 도시한다. 집적 기법(50) 은 패터닝된 층(31) 상의 맨드렐 풀 프로세스의 결과들을 도시하고 여기서 맨드렐(32) 이 제거되어, 제1 스페이서(48)를 남긴다. 집적 기법(60) 은, 목표 층들(34 및 36) 내에 제1 스페이서(48)를 전사한 후에, 제1 스페이서 패터닝된 층(62)을 생성하는, 패터닝된 층(31) 상의 프로세스의 결과들을 도시한다. 집적 기법(70) 은 맨드렐로서 제1 스페이서 패턴(62) 과 제2 스페이서 패턴(74)을 생성하는 패터닝된 층(31) 상의 등각 증착 및 후속 RIE 프로세스의 결과들을 도시한다. 집적 기법(80) 은 패터닝된 층(31) 상의 맨드렐 풀 프로세스의 결과를 도시하고 여기서 제1 스페이서 패턴(72) 이 제거되고 제2 스페이서 패턴(74) 이 유지된다. 집적 기법(90) 은 하부 층(38) 내에 제2 스페이서 패턴(74)을 전사하여 패터닝된 층(31) 에 있는 기판(39)의 상단에 사중 밀도 패턴(92)을 생성하는 결과들을 도시한다.
도 2a 는 증가된 패턴 밀도를 갖는 구조체를 형성하기 위하여 집적 기법을 수행하는 예시적인 방법을 예시하는 흐름도(200)를 도시하고 여기서 패턴은 단부에서를 제외한 집적 시퀀스 전체에 걸쳐 하부 층 내에 전사되지 않는다. 이들 목표 층들이 사용되지 않으므로, 목표 층들의 필요성 및 이들 층들을 기판 상에 증착하는데 필요한 시간을 제거함으로써 현저한 절약이 얻어질 수 있다. 별도의 목표 층들의 필요성의 제거는 엄격한 프로세스 제어를 구현하고 RIE 식각기 및 원자층 증착(ALD) 기술들에 있어서의 진보들을 이용함으로써 가능해진다. 집적 목표들은 적어도 패터닝 균일성(균일성), 구조체들의 풀다운(풀다운), 구조체들의 슬림화(슬림화), 및 하부 층의 가우징(가우징)을 포함한다. 본 발명자들은(a) 엄격한 프로세스 제어,(b) 선택된 2개 이상의 집적 동작 변수들의 동시 최적화 및(c) RIE 식각기 및 원자 층 증착(ALD) 기술에서의 새로운 진보들의 이용이 응용의 원하는 패터닝 밀도를 달성하면서 목표 층들의 제거를 가능하고 지속가능하게 만든다는 것을 알아냈다.
도 2a 는 도 3a, 도 3b, 도 3c, 도 3d, 도 3e, 도 3f, 및 도 3g 와 함께 논의될 것이다. 도 2a를 참조하면, 동작(204) 에서, 패터닝된 층(301)을 갖는 기판(304) 이 프로세싱 챔버에 제공되고, 패터닝된 층(301) 은 제1 등각 층(308), 제1 맨드렐(306) 및 하부 층(302)을 포함한다. 맨드렐(306) 은 규소를 포함할 수 있고, 제1 등각 층(308) 은 질화 규소를 포함할 수 있고, 하부 층은 TiO2, Al2O3, 또는 박형 산화물 ALD 층을 포함할 수 있다. 제1 등각 스페이서 증착이 수행되며, 그 증착은 패터닝된 층 위에 제1 등각 층을 생성한다. 동작(212) 에서, 제1 등각 층 상의 제1 스페이서 반응성 이온 식각(RIE) 프로세스가 수행되며, 그 RIE 프로세스는 제1 스페이서 패턴(309)을 생성한다. 최소 가우징이 이 단계에서 예상되고 0.05 내지 2.50 nm의 범위에 있을 필요가 있다. 동작(216) 에서, 제1 맨드렐 풀 프로세스가 수행되며, 제1 맨드렐 풀 프로세스는 85 초 동안 90 sccm 에서 Cl2/He 또는 80 mT 500/80W 에서 HBr/O2 화학 작용을 이용하여 제1 맨드렐(306)을 제거한다. 풀다운 목표는 0 내지 10 nm의 범위이다. 동작(220) 에서, 제2 등각 스페이서 증착이 수행되며, 그 증착은 ALD 산화물을 포함하는 제2 등각 층(342)을 생성한다. 동작(224) 에서, 제2 등각 층(342) 상의 제2 RIE 프로세스가 수행되며, 그 RIE 프로세스는 제2 스페이서 패턴(352)을 생성하고, 제1 스페이서 패턴(309) 은 제2 맨드렐로서 역할을 한다. 맨드렐 가우징은 1.00 내지 5.00 nm의 범위에서 허용가능하다. 동작(228) 에서, 제2 맨드렐 풀 프로세스가 수행되며, 제2 맨드렐 풀 프로세스는 CH3F/O2/Ar, CH3F/H2/Ar 또는 CH3F/H2/He를 이용하여 제1 스페이서 패턴(309)을 제거한다.
동작(232) 에서, 제2 스페이서 패턴(352) 이 패터닝된 층(301) 에 있는 하부 층(302) 내에 전사된다. 패터닝된 층(301) 은, 상단에 제2 스페이서 패턴(352)의 일부 잔부 및 구조체(378)의 하단에 패턴(374) 으로서 하부 층(302) 으로부터 일 부분을 포함하는 구조체(378)를 포함한다. 하부 층 내로의 제2 스페이서 패턴의 전사는 집적 기법의 마지막 동작 단계임에 유의한다. 동작(236) 에서, 선택적인 클리닝 프로세스가 수행되고 여기서 구조체(378) 상의 제2 스페이서 패턴(352)의 잔부들이 제거된다. 동작(240) 에서, 2개 이상의 선택된 집적 동작 변수들은, 보다 특정의 범위가 집적 단계를 위해 언급되지 않는다면, -5% 내지 +5%의 범위의 패터닝 균일성, 0.5 내지 15.0 nm 범위의 풀다운, 0.5 내지 3.0 nm 범위의 슬림화, 및 0.05 내지 5.0 nm 범위의 가우징의 목표들을 충족시키기 위하여 이전 동작들 중의 하나 이상 또는 전부에서 제어된다. 집적 단계에서 2개 이상의 집적 동작 변수들은 프로세싱 챔버 내의 온도, 압력, 하나 이상의 가스들의 유량, 하나 이상의 가스들의 가스 성분의 부분 압력, 집적 단계의 지속시간, 기판의 회전 속도, 및 플라즈마를 생성하는데 사용된 에너지의 전력을 포함한다. 다른 집적 동작 변수들이 또한 사용될 수도 있다.
또 다른 실시형태에서, 맨드렐(306) 은 질화 규소를 포함하고, 제1 등각 층(308) 은 규소 막을 포함하고, CH3F/O2/Ar 는 제1 맨드렐 풀에서 사용되고, 제2 맨드렐 또는 제2 스페이서 구조체 풀에서 사용된 화학물질들은 C4F8/O2/Ar 또는 C4F6/O2/Ar 로 수행된다.
또 다른 실시형태에서, 맨드렐은 비정질 탄소 층을 포함하고, 제1 등각 층은 저온 ALD 산화물이고, 제1 RIE 프로세스는 C4F8/O2/Ar 또는 C4F6/O2/Ar 로 수행되고, 제1 맨드렐 풀은 O2/Ar 또는 CO2/Ar, 순수 O2, 또는 CO2/O2 로 수행된다.
본 발명자들은, 허용가능한 범위들 내에서 균일성, 풀다운, 슬림화, 및 가우징 목표들을 유지하기 위하여 선택된 2개 이상의 집적 동작 변수들을 동시에 최적화하는 것이 최상의 결과들을 생성한다는 것을 알아냈다. 또한, 본 발명자들은 용량 결합 플라즈마(CCP) 식각기들에서 보다 낮은 무선 주파수(RF) 전력의 펄싱이 전반적인 이온 에너지의 감소를 가능하게 하고 보다 나은 풀다운 성능을 산출한다는 것을 알아냈다. 원자 층 증착에서의 진보에 대한 추가적인 설명은 “J. Dekker 등의 “Inductively Coupled Plasma Etching Of Amorphous Al2O3 And TiO2 Mask Layers Grown By Atomic Layer Deposition”, J. Vac. Sci. Technol. B, Vol. 24, No. 5, Sep/Oct 2006 에 포함되어 있고, 이의 내용은 전부 참조에의해 본원에 원용된다. 더욱이, 플라즈마 강화 원자 층 증착에 대한 추가적인 설명은 또한, Deduytsche 등의, “Conformality Of Al2O3 And AlN Deposited By Plasma-Enhanced Atomic Layer Deposition”, J. Electrochem. Soc. 2010, 157(4), G111-116 에의해 설명되고, 이의 내용은 전부 참조에의해 본원에 원용된다.
도 2b 는 자기 정렬 구조체들을 위한 증가된 패턴 밀도를 갖는 구조체를 형성하기 위하여 집적 기법을 수행하는 또 다른 예시적인 방법을 예시하는 또 다른 흐름도(250)를 도시하고 여기서 패턴은 단부에서를 제외한 집적 시퀀스 전체에 걸쳐 하부 층 내에 전사되지 않는다. 도 2b 는 도 4a, 도 4b, 도 4c, 도 4d, 도 4e, 도 4f, 및 도 4g 와 함께 논의될 것이다. 도 2b를 참조하면, 동작(254) 에서, 패터닝된 층(401)을 갖는 기판(408) 이 프로세싱 챔버에 제공되고, 패터닝된 층(401) 은 제1 등각 층(402), 맨드렐(404) 및 하부 층(406)을 포함한다. 제1 등각 층(402) 은 질화 규소를 포함하고, 맨드렐(404) 은 규소를 포함하는 한편, 하부 층(406) 은 Al3O3, 또는 질화 티탄의 층 상에, 산화 티탄과 같은 박형 산화물의 층을 포함한다. 위에 언급된 바처럼, 등각 스페이서 증착 프로세스들은 당해 기술 분야에 알려져 있다. 동작(262) 에서, 제1 RIE 프로세스가 패터닝된 층(401) 상에 수행되며, 그 RIE 프로세스는 제1 스페이서 패턴(403)을 생성한다. 위에 언급된 바처럼, 반응성 이온 식각 프로세스들은 당업자에게 알려져 있다. 반도체 집적 기법들에서 등각 스페이서 증착 및 RIE 프로세스들의 보다 상세한 설명에 대해, 2013년 6월 6일자로 출원된 발명의 명칭이 MATERIAL PROCESSING TO ACHIEVE SUB-10NM PATTERNING 인 미국 출원 제14/299,752호를 참조하고, 이의 내용은 전부 참조에의해 본원에 원용된다.
동작(266) 에서, 제2 등각 스페이서 증착이 수행되며, 그 증착은 제2 등각 층(422)을 생성하고, 제2 등각 층은 Al2O3 등을 포함한다. 동작(270) 에서, 제2 등각 층(422) 상의 제2 RIE 프로세스가 수행되며, 그 RIE 프로세스는 제2 스페이서 패턴(423)을 생성한다. 동작(274) 에서, 제1 스페이서 패턴 풀이 수행되고, 풀 프로세스는 제1 스페이서 패턴(403)을 제거한다.
동작(278) 에서, 패턴(451) 은, 맨드렐(404) 및 제2 스페이서 패턴(423)을 포함하는 2개의 상이한 마스크들을 이용하여 하부 층(406) 내에 전사된다.
선택적인 동작(282) 에서, 클리닝 프로세스가 수행되어, 맨드렐(404) 및 제2 스페이서 패턴(423)의 부분을 제거하고 하부 층(406) 으로부터 생성된 구조체(464)를 남긴다.
동작(282) 에서, 2개 이상의 선택된 집적 동작 변수들은, 보다 특정의 범위가 집적 단계를 위해 언급되지 않는다면, -5% 내지 +5%의 범위의 패터닝 균일성, 0.5 내지 15.0 nm 범위의 풀다운, 0.5 내지 3.0 nm 범위의 슬림화, 및 0.05 내지 5.0 nm 범위의 가우징의 목표들을 충족시키기 위하여 제어된다. 집적 단계에서 2개 이상의 집적 동작 변수들은 프로세싱 챔버 내의 온도, 압력, 하나 이상의 가스들의 유량, 하나 이상의 가스들의 가스 성분의 부분 압력, 집적 단계의 지속시간, 기판의 회전 속도, 및 플라즈마를 생성하는데 사용된 에너지의 전력을 포함할 수 있다. 다른 집적 동작 변수들이 또한 사용될 수도 있다.
도 2b 에 설명된 본 발명의 또 다른 실시형태에서, 기판은 산화 규소를 포함할 수 있고; 맨드렐은 질화 규소를 포함하고, 제1 RIE 프로세스에서 사용된 화학물질은 일부 O2 및 캐리어 가스 Ar 또는 He 와 함께 C4F8 또는 C4F6 일 수 있고; 제1 등각 증착은 Al2O3를 포함하고; 제2 등각 증착은 산화 티탄을 포함하고; 제1 스페이서 RIE 는 BCl3 또는 CF4, 또는 Ar를 이용하고; 그리고 결과적인 질화 규소 맨드렐 및 산화 티탄 하드 마스크를 이용하여 하부 층 내에 패턴을 전사한다.
위에 언급된 바처럼, 본 발명자들은, 허용가능한 범위들 내에서 균일성, 풀다운, 슬림화, 및 가우징을 유지하기 위하여 2개 이상의 집적 동작 변수들을 동시에 최적화하는 것이 최상의 결과들을 생성한다는 것을 알아냈다. 또한, 본 발명자들은 용량 결합 플라즈마(CCP) 식각기들에서 보다 낮은 무선 주파수(RF) 전력의 펄싱이 전반적인 이온 에너지의 감소를 가능하게 하고 보다 나은 풀다운 성능을 산출한다는 것을 알아냈다. 원자 층 증착에서의 진보에 대한 추가적인 설명은 “J. Dekker 등의 “Inductively Coupled Plasma Etching Of Amorphous Al2O3 And TiO2 Mask Layers Grown By Atomic Layer Deposition”, J. Vac. Sci. Technol. B, Vol. 24, No. 5, Sep/Oct 2006 에 포함되어 있고, 이의 내용은 전부 참조에의해 본원에 원용된다. 더욱이, 플라즈마 강화 원자 층 증착에 대한 추가적인 설명은 또한, Deduytsche 등의, “Conformality Of Al2O3 And AlN Deposited By Plasma-Enhanced Atomic Layer Deposition”, J. Electrochem. Soc. 2010, 157(4), G111-116 에의해 설명되고, 이의 내용은 전부 참조에의해 본원에 원용된다.
도 3a, 도 3b, 도 3c, 도 3d, 도 3e, 도 3f, 도 3g, 및 도 3h 는 자기 정렬 사중 패터닝(SAQP) 기법을 위한 집적 동적들의 개략적 표현들이며 여기서 도 3a 는 패터닝된 층을 갖는 기판을 제공하는 개략적 표현(300) 이며 패터닝된 것은 제1 맨드렐 및 하부 층을 포함한다. 도 3b 는 제1 등각 스페이서 증착을 수행하기 위한 집적 동작의 개략적 표현(310) 이다. 도 3c 는 제1 등각 층 상의 제1 RIE 프로세스를 수행하기 위한 집적 동작의 개략적 표현(320) 이다. 도 3d 는 제1 맨드렐 풀 프로세스를 수행하기 위한 집적 동작의 개략적 표현(340) 이다. 도 3e 는 제2 등각 스페이서 증착을 수행하기 위한 집적 동작의 개략적 표현(350) 이다. 도 3f 는 제2 등각 층 상에 제2 RIE 프로세스를 수행하기 위한 집적 동작의 개략적 표현(360) 이다. 도 3g 는 제2 맨드렐 풀 프로세스를 수행하기 위한 집적 동작의 개략적 표현(370) 이다. 도 3h 는 하부 층 내에 제2 스페이서 패턴을 전사하기 위한 집적 동작의 개략적 표현(380) 이다.
도 4a, 도 4b, 도 4c, 도 4d, 도 4e, 도 4f, 및 도 4g 는 또 다른 SAQP 방식을 수행하기 위한 집적 동작들의 개략적 표현을 도시한다. 도 4a 는 상이한 패터닝된 층을 갖는 기판을 제공하기 위한 집적 동작의 개략적 표현(400) 이고 여기서 그 패터닝된 층은 맨드렐 및 하부 층을 포함한다. 도 4b 는 질화 규소를 이용하여 제1 등각 스페이서 증착을 수행하기 위한 집적 동작의 개략적 표현(410) 이다. 도 4c 는 제1 등각 층 상의 제1 스페이서 RIE 프로세스를 수행하기 위한 집적 동작의 개략적 표현(420) 이다. 도 4d 는 제2 등각 스페이서 증착을 수행하기 위한 집적 동작의 개략적 표현(440) 이다. 도 4e 는 제2 등각 층 상에 제2 RIE 프로세스를 위한 집적 동작의 개략적 표현(450) 이다. 도 4f 는 제1 스페이서 패턴 풀을 수행하기 위한 집적 동작의 개략적 표현(460) 이다. 도 4g 는 하부 층 내에 전사하기 위한 집적 동작의 개략적 표현(470) 이고, 2개의 상이한 마스크들을 이용한 패턴은 맨드렐 및 제2 스페이서 패턴을 포함한다.
위에 설명된 고밀도 패터닝을 달성하기 위한 재료 프로세싱을 수행하기 위한 방법들 중의 하나 이상은 후술되는 도 5 내지 도 11에 기재된 것들과 같은 프로세싱 시스템을 이용하여 수행될 수도 있다. 하지만, 논의된 방법들은 이 예시적인 제시에의해 범위가 제한되지 않는다. 더 높은 밀도를 달성하기 위하여 재료 프로세싱을 수행하기 위한 다른 방법들이 또한 사용될 수 있다.
일 실시형태에 따르면, 위에 식별된 프로세스 조건들을 수행하도록 구성된 플라즈마 프로세싱 시스템(500) 은 플라즈마 프로세싱 챔버(510), 프로세싱될 기판(525) 이 부착되는 기판 홀더(520), 및 진공 펌핑 시스템(550)을 포함하는 것으로 도 5에 도시되어 있다. 기판(525) 은 반도체 기판, 웨이퍼, 평판 디스플레이, 또는 액정 디스플레이일 수 있다. 플라즈마 프로세싱 챔버(510) 는 기판(525)의 표면 부근의 플라즈마 프로세싱 영역(545) 에서 플라즈마의 생성을 가능하게 하도록 구성될 수 있다. 이온화가능한 가스 또는 프로세스 가스들의 혼합물이 가스 분배 시스템(540)을 통해 도입된다. 정해진 프로세스 가스의 흐름을 위해, 프로세스 압력이 진공 펌핑 시스템(550)을 이용하여 조정된다. 플라즈마는 미리결정된 재료 프로세스에 특유한 재료들을 생성하거나 및/또는 기판(525)의 노출된 표면들로부터 재료들의 제거를 돕는데 이용될 수 있다. 플라즈마 프로세싱 시스템(500) 은 200 mm 기판, 300 mm 기판 또는 더 큰 것과 같은 임의의 원하는 크기의 기판들을 프로세싱하도록 구성될 수 있다.
기판(525) 은, 기계적 클램핑 시스템 또는 전기적 클램핑 시스템(예를 들어, 정전기 클램핑 시스템) 과 같은 클램핑 시스템(528)을 통해 기판 홀더(520) 에 부착될 수 있다. 게다가, 기판 홀더(520) 는, 기판 홀더(520) 및 기판(525)의 온도를 조정 및/또는 제어하도록 구성된 가열 시스템(미도시) 또는 냉각 시스템(미도시)을 포함할 수 있다. 가열 시스템 또는 냉각 시스템은, 냉각할 때 기판 홀더(520) 로부터 열을 받고 열을 열 교환기 시스템(미도시) 으로 전달하거나, 또는 가열할 때 열 교환기 시스템으로부터 기판 홀더(520) 로 열을 전달하는 열 전달 유체의 재순환 흐름을 포함할 수도 있다. 다른 실시형태들에서, 가열/냉각 엘리먼트들, 이를테면 저항 가열 엘리먼트들, 또는 열전기 가열기/냉각기들은 기판 홀더(520), 그리고 플라즈마 프로세싱 챔버(510)의 챔버 벽 그리고 플라즈마 프로세싱 시스템(500) 내의 임의의 다른 컴포넌트에 포함될 수 있다.
추가적으로, 열 전달 가스가 기판(525) 과 기판 홀더(520) 사이의 가스 갭 열 전도를 향상시키기 위하여 이면 가스 공급 시스템(526)을 통해 기판(525)의 이면에 전해질 수 있다. 그러한 시스템은 상승 또는 감소된 온도에서 기판의 온도 제어가 필요할 때 이용될 수 있다. 예를 들어, 이면 가스 공급 시스템은 2 구역 가스 분배 시스템을 포함할 수 있고, 헬륨 가스 갭 압력이 기판(525)의 에지와 중심 사이에서 독립적으로 변화될 수 있다.
도 5에 도시된 실시형태에서, 기판 홀더(520) 는, 플라즈마 프로세싱 영역(545) 에 있는 프로세싱 플라즈마에 RF 전력이 결합되는 전극(522)을 포함할 수 있다. 예를 들어, 기판 홀더(520) 는 RF 생성기(530) 로부터 선택적인 임피던스 매치 네트워크(532)를 통해 기판 홀더(520) 로 RF 전력의 송신을 통해 RF 전압에서 전기적으로 바이어스될 수 있다. RF 전기 바이어스는 플라즈마를 형성하고 유지하기 위하여 전자들을 가열하는 역할을 할 수 있다. 이 구성에서, 시스템은 저항성 이온 식각(RIE) 반응기로서 동작할 수 있고, 챔버 및 상부 가스 주입 전극은 접지 표면의 역할을 한다. RF 바이어스의 통상적인 주파수는 약 0.1 MHz 내지 약 100 MHz 범위일 수 있다. 플라즈마 프로세싱을 위한 RF 시스템들은 당업자에게 잘 알려져 있다.
게다가, RF 전압에서 전극(522)의 전기 바이어스는 펄스형 바이어스 신호 제어기(531)를 사용하여 펄싱될 수도 있다. RF 생성기(530) 로부터 출력된 RF 전력은, 예를 들어, 오프 상태와 온 상태 사이에서 펄싱될 수도 있다.
교번하여, RF 전력이 다수의 주파수에서 기판 홀더 전극에 인가된다. 게다가, 임피던스 매치 네트워크(532) 는 반사된 전력을 감소시키는 것에의해 플라즈마 프로세싱 챔버(510) 에서 플라즈마로 RF 전력의 전환을 향상시킬 수 있다. 매치 네트워크 토폴로지(예를 들어, L-타입, π-타입, T-타입 등) 및 자동 제어 방법들이 당업자에게 잘 알려져 있다.
가스 분배 시스템(540) 은 프로세스 가스들의 혼합물을 도입하기 위한 샤워헤드 설계를 포함할 수도 있다. 다르게는, 가스 분배 시스템(540) 은, 프로세스 가스들의 혼합물을 도입하고 기판(525) 위의 프로세스 가스들의 혼합물의 분배를 조정하기 위한 다중구역 샤워헤드 설계를 포함할 수도 있다. 예를 들어, 다중구역 샤워헤드 설계는 기판(525) 위의 실질적으로 중심 영역에 대한 프로세스 가스 흐름 또는 조성물의 양에 상대적으로 기판(525) 위의 실질적으로 주변 영역에 대한 프로세스 가스 흐름 또는 조성물을 조정하도록 구성될 수도 있다.
진공 펌핑 시스템(550) 은 약 5000 리터/초(이상) 에 이르기까지 속도를 올릴 수 있는 터보 분자 진공 펌프(TMP) 및 챔버 압력을 감압하기 위한 게이트 밸브를 포함할 수 있다. 건식 플라즈마 식각에 활용되는 종래 플라즈마 프로세싱 디바이스들에서는, 1000 내지 3000 리터/초 TMP 가 채용될 수도 있다. TMP 들은, 통상적으로 약 50 mTorr 미만인 낮은 압력 프로세싱에 유용하다. 고압 프로세싱(즉, 약 100 mTorr 초과) 에 대해, 기계적인 부스터 펌프 및 건식 러핑 펌프(roughing pump) 가 사용될 수 있다. 게다가, 챔버 압력을 모니터링하기 위한 디바이스(미도시) 가 플라즈마 프로세싱 챔버(510) 에 연결될 수 있다.
제어기(555) 는, 플라즈마 프로세싱 시스템(500) 으로부터 출력들을 모니터링할 뿐만 아니라, 플라즈마 프로세싱 시스템(500) 에 입력을 전달 및 활성화하기에 충분한 제어 전압들을 생성할 수 있는 마이크로프로세서, 메모리 및 디지털 I/O 포트를 포함한다. 게다가, 제어기(555) 는, RF 생성기(530), 펄스형 바이어스 신호 제어기(531), 임피던스 매치 네트워크(532), 가스 분배 시스템(540), 진공 펌핑 시스템(550), 그리고 기판 가열/냉각 시스템(미도시), 이면 가스 공급 시스템(526) 및/또는 정전기 클램핑 시스템(528) 에 연결되어 정보를 교환할 수 있다. 예를 들어, 메모리에 저장된 프로그램은, 기판(525) 상에 플라즈마 식각 프로세스와 같은 플라즈마 보조 프로세스를 수행하기 위하여 프로세스 레시피(process recipe) 에 따라 플라즈마 프로세싱 시스템(500)의 전술된 컴포넌트들에 입력들을 활성화하는데 이용될 수 있다.
제어기(555) 는 플라즈마 프로세싱 시스템(500) 에 대해 근방에 위치될 수 있거나, 또는 플라즈마 프로세싱 시스템(500) 에 대해 원격으로 위치될 수 있다. 예를 들어, 제어기(555) 는 직접 접속, 인트라넷 및/또는 인터넷을 이용하여 플라즈마 프로세싱 시스템(500) 과 데이터를 교환할 수 있다. 제어기(555) 는 예를 들어, 고객 사이트(즉, 디바이스 메이커 등) 에서 인트라넷에 연결될 수 있거나, 또는 예를 들어, 판매자 사이트(즉, 장비 제조자) 에서 인트라넷에 연결될 수 있다. 대안적으로 또는 추가적으로, 제어기(555) 는 인터넷에 연결될 수 있다. 게다가, 또 다른 컴퓨터(즉, 제어기, 서버 등) 은 직접 접속, 인트라넷 및/또는 인터넷을 통해 데이터를 교환하기 위하여 제어기(555) 에 액세스할 수 있다.
도 6 에 도시된 실시형태에서, 플라즈마 프로세싱 시스템(600) 은 도 5의 실시형태에 유사할 수 있고, 또한, 도 5를 참조하여 설명된 그러한 컴포넌트들에 추가하여 잠재적으로 플라즈마 밀도를 증가시키거나 및/또는 플라즈마 프로세싱 균일성을 향상시키기 위하여 고정식, 또는 기계적으로 또는 전기적으로 회전하는 자기장 시스템(660) 중의 어느 하나를 포함한다. 게다가, 제어기(555) 는 회전 속도 및 장 강도를 조절하기 위하여 자기장 시스템(660) 에 연결될 수 있다. 회전하는 자기장의 설계 및 구현은 당업자에게 잘 알려져 있다.
도 7에 도시된 실시형태에서, 플라즈마 프로세싱 시스템(700) 은 도 5 또는 도 6의 실시형태에 유사할 수 있고, 또한, RF 전력이 RF 생성기(772) 로부터 선택적인 임피던스 매치 네트워크(774)를 통해 연결될 수 있는 상부 전극(770)을 포함할 수 있다. 상부 전극에 RF 전력의 인가를 위한 주파수는 약 0.1 MHz 내지 약 200 MHz의 범위일 수 있다. 또한, 하부 전극에 전력의 인가를 위한 주파수는 약 0.1 MHz 내지 약 100 MHz의 범위일 수 있다. 또한, 제어기(555) 는 상부 전극(770) 에 RF 전력의 인가를 제어하기 위하여 RF 생성기(772) 및 임피던스 매치 네트워크(774) 에 연결된다. 상부 전극의 설계 및 구현은 당업자에게 잘 알려져 있다. 상부 전극(770) 및 가스 분배 시스템(540) 은 도시된 바처럼 동일한 챔버 어셈블리 내에서 설계될 수 있다. 다르게는, 상부 전극(770) 은 기판(525) 위의 플라즈마에 결합된 RF 전력 분배를 조정하기 위한 다중구역 전극 설계를 포함할 수도 있다. 예를 들어, 상부 전극(770) 은 중심 전극 및 에지 전극으로 나누어질 수 있다.
도 8에 도시된 실시형태에서, 플라즈마 프로세싱 시스템(800) 은 도 7의 실시형태와 유사할 수 있고, 기판(525) 에 대향하는 상부 전극(770) 에 연결된 직류(DC) 전력 공급부(890)를 더 포함할 수 있다. 상부 전극(770) 은 전극 플레이트를 포함할 수도 있다. 전극 플레이트는 규소 함유 전극 플레이트를 포함할 수도 있다. 또한, 전극 플레이트는 도핑된 규소 전극 플레이트를 포함할 수도 있다. DC 전력 공급부(890) 는 가변 DC 전력 공급부를 포함할 수 있다. 추가적으로, DC 전력 공급부(890) 는 양극형 DC 전력 공급부를 포함할 수 있다. DC 전력 공급부(890) 는, DC 전력 공급부(890)의 극성, 전류, 전압 또는 온/오프 상태를 모니터링, 조정, 또는 제어하는 것 중 적어도 하나를 수행하도록 구성된 시스템을 더 포함할 수 있다. 플라즈마가 형성되면, DC 전력 공급부(890) 는 탄도 전자 빔(ballistic electron beam)의 형성을 가능하게 한다. 전기 필터(미도시) 는 DC 전력 공급부(890) 로부터 RF 전력을 분리하는데 사용될 수도 있다.
예를 들어, DC 전력 공급부(890) 에의해 상부 전극(770) 에 인가된 DC 전압은 대략 -2000 volts(V) 내지 대략 1000 V의 범위일 수도 있다. 바람직하게는, DC 전압의 절대 값은 대략 100 V 이상의 값을 갖고, 보다 바람직하게는, DC 전압의 절대 값은 대략 500 V 이상의 값을 갖는다. 추가적으로, DC 전압은 부의 극성을 갖는 것이 바람직하다. 게다가, DC 전압은 상부 전극(770)의 표면에 생성된 자기 바이어스 전압보다 큰 절대 값을 갖는 부의 전압인 것이 바람직하다. 기판 홀더(520)를 향하는 상부 전극(770)의 표면은 규소 함유 재료로 구성될 수도 있다.
도 9에 도시된 실시형태에서, 플라즈마 프로세싱 시스템(900) 은 도 5 및 도 6의 실시형태들에 유사할 수 있고, 또한, RF 전력이 RF 생성기(982)를 경유하여 선택적인 임피던스 매치 네트워크(984)를 통해 연결되는 유도 코일(980)을 포함할 수 있다. RF 전력은 유도 코일(980) 로부터 유전 창(미도시)를 통하여 플라즈마 프로세싱 영역(545) 으로 유도 결합된다. 유도 코일(980) 에의 RF 전력의 인가를 위한 주파수는 약 10 MHz 내지 약 100 MHz의 범위일 수 있다. 유사하게, 척(chuck) 전극에의 전력의 인가를 위한 주파수는 약 0.1 MHz 내지 약 100 MHz의 범위일 수 있다. 또한, 슬롯의 페러데이 실드(미도시) 가, 플라즈마 프로세싱 영역(545) 에서 플라즈마와 유도 코일(980) 사이의 용량 결합을 감소시키기 위해 채용될 수 있다. 또한, 제어기(555) 는 유도 코일(980) 에 전력의 인가를 제어하기 위하여 RF 생성기(982) 및 임피던스 매치 네트워크(984) 에 연결될 수 있다.
다른 실시형태에서, 도 10에 도시된 바처럼, 플라즈마 프로세싱 시스템(1000) 은 도 9의 실시형태에 유사할 수 있고, 변압기 결합 플라즈마(TCP) 반응기에서처럼 위로부터 플라즈마 프로세싱 영역(545) 과 통신하는 "스파이럴" 코일 또는 "팬케익" 코일인 유도 코일(1080)을 더 포함할 수 있다. 유도 결합 플라즈마(ICP) 소스, 또는 변압기 결합 플라즈마(TCP) 소스의 설계 및 구현은 당업자에게 잘 알려져 있다.
다르게는, 플라즈마가 전자 사이클로트론 공명(ECR)을 이용하여 형성될 수 있다. 또 다른 실시형태에서, 플라즈마는 헬리콘 파의 발진(launching) 으로부터 형성된다. 또 다른 실시형태에서, 플라즈마는 전파하는 표면파로부터 형성된다. 위에 설명된 각각의 플라즈마 소스는 당업자에게 잘 알려져 있다.
도 11에 도시된 실시형태에서, 플라즈마 프로세싱 시스템(1100) 은 도 5의 실시형태와 유사할 수 있고, 표면파 플라즈마(SWP) 소스(1130)를 더 포함할 수 있다. SWP 소스(1130) 는 마이크로파 전력이 전력 결합 시스템(1190)을 통해 결합되는, 래디얼 라인 슬롯 안테나(RLSA) 와 같은 슬롯 안테나를 포함할 수 있다.
이제 도 12를 참조하면, SWP 소스(1230)의 개략적 표현이 일 실시형태에 따라 제공된다. SWP 소스(1230) 는, 플라즈마에 인접하는 EM 파 발진기(1232)의 플라즈마 표면(1260) 상에 표면파를 생성하는 것에의해 플라즈마에 원하는 EM 파 모드에서 EM 에너지를 결합시키도록 구성된 전자기(EM) 파 발진기(1232)를 포함한다. 게다가, SWP 소스(1230) 는, EM 파 발진기(1232) 에 연결되고 플라즈마를 형성하기 위해 EM 파 발진기(1232) 에 EM 에너지를 제공하도록 구성된 전력 결합 시스템(1290)을 포함한다.
EM 파 발진기(1232) 는 플라즈마 프로세싱 영역(545) 내에 마이크로파 전력을 방사시키도록 구성된 마이크로파 발진기를 포함한다(도 11 참조). EM 파 발진기(1232) 는, 마이크로파 에너지가 전달되는 동축 피드(coaxial feed; 1238)를 통해 전력 결합 시스템(1290) 에 연결된다. 전력 결합 시스템(1290) 은 2.45 GHz 마이크로파 전원과 같은 마이크로파원(1292)을 포함한다. 마이크로파원(1292) 에의해 생성된 마이크로파 에너지는 마이크로파원(1292) 으로 다시 반사된 마이크로파 에너지를 흡수하기 위해 도파관(1294)을 통해 아이솔레이터(1296) 로 안내된다. 그 후에, 마이크로파 에너지는 동축 변환기(1298)를 통해 동축 TEM(transverse electromagnetic) 모드로 변환된다.
튜너가 임피던스 매칭, 및 향상된 전력 전달을 위해 채용될 수도 있다. 마이크로파 에너지가 EM 파 발진기(1232) 로 동축 피드(1238)를 통해 결합되고, 또 다른 모드 변화가 동축 피드(1238) 에서 TEM 모드로부터 TM(transverse magnetic) 로 일어난다. 동축 피드(1238) 및 EM 파 발진기(1232)의 설계에 관한 추가적인 상세들은, 발명의 명칭이 “Plasma processing apparatus for etching, ashing, and film-formation” 인 미국 특허 제5,024,716 호에서 찾을 수 있고, 이의 내용은 전부 참조에의해 본원에 원용된다.
이제 도 13a 및 도 13b를 참조하면, EM 파 발진기(1332)의 개략적 단면도 및 저면도가 각각 일 실시형태에 따라 제공된다. EM 파 발진기(1332) 는, 내부 도체(1340), 외부 도체(1342), 및 공기 갭과 같은 절연체(1341)를 갖는 동축 피드(1338), 그리고 도 13a 에 도시된 바처럼 내부 도체(1340) 와 외부 도체(1342) 사이에 연결된 복수의 슬롯들(1348)을 갖는 슬롯 안테나(1346)를 포함한다. 복수의 슬롯들(1348) 은 슬롯 안테나(1346) 위의 제1 영역으로부터 슬롯 안테나(1346) 아래의 제2 영역으로 EM 에너지의 결합을 허용하고, 여기서 플라즈마는 EM 파 발진기(1332) 상의 플라즈마 표면(1360) 에 인접하게 형성된다. EM 파 발진기(1332) 는, 지파 플레이트(slow wave plate; 1344) 및 공진기 플레이트(1350)를 더 포함할 수도 있다.
슬롯들(1348)의 수, 기하학적 구조체, 크기 및 분포는 모두 플라즈마 프로세싱 영역(545) 에 형성된 플라즈마의 공간적 균일성에 기여할 수 있는 인자들이다(도 11 참조). 따라서, 슬롯 안테나(1346)의 설계는 플라즈마 프로세싱 영역(545) 에서 플라즈마의 공간적 균일성을 제어하는데 사용될 수도 있다(도 11 참조).
도 13a 에 도시된 바처럼, EM 파 발진기(1332) 는, EM 파 발진기(1332)의 온도 제어를 위한 온도 제어 유체를 흐르게 하도록 구성된 유체 채널(1356)을 포함할 수도 있다. 비록 도시되지는 않았지만, EM 파 발진기(1332) 는 또한, 플라즈마에 플라즈마 표면(1360)을 통해 프로세스 가스를 도입하도록 구성될 수도 있다. 비록 도시되지는 않았지만, 가스 분배 시스템, 이를테면 도 11의 가스 분배 시스템(540) 은, 프로세스 챔버내에 프로세스 가스를 도입하기 위해 EM 파 발진기(1332) 및/또는 챔버 벽(1352) 에 접속될 수도 있다.
여전히 도 13a를 참조하면, EM 파 발진기(1332) 가 플라즈마 프로세싱 시스템의 상부 챔버 부분에 연결될 수도 있고, 진공 시일(seal) 이 상부 챔버 벽(1352) 과 EM 파 발진기(1332) 사이에 시일링 디바이스(1354)를 이용하여 형성될 수 있다. 시일링 디바이스(1354) 는 엘라스토머 O-링을 포함할 수 있지만; 다른 알려진 시일링 메카니즘들이 사용될 수도 있다.
일반적으로, 동축 피드(1338)의 내부 도체(1340) 및 외부 도체(1342) 는 금속과 같은 전도성 재료를 포함하는 한편, 지파 플레이트(1344) 및 공진기 플레이트(1350) 는 유전 재료를 포함한다. 후자에서, 지파 플레이트(1344) 및 공진기 플레이트(1350) 는 바람직하게는 동일한 재료를 포함하지만; 상이한 재료들이 사용될 수도 있다. 지파 플레이트(1344)의 제조를 위해 선택된 재료는 대응하는 자유 공간 파장에 대해 전파하는 전자기(EM) 파의 파장을 감소시키도록 선정되고, 지파 플레이트(1344) 및 공진기 플레이트(1350)의 치수들은 플라즈마 프로세싱 영역(545) 내에 EM 에너지를 방사하는데 효과적인 정재파의 형성을 보장하도록 선정된다(도 11 참조).
지파 플레이트(1344) 및 공진기 플레이트(1350) 는, 석영(이산화 규소) 과 같은 규소 함유 재료, 또는 고 유전 상수(하이-k) 재료들을 포함한, 유전 재료로부터 제조될 수 있다. 예를 들어, 하이-k 재료는 4의 값보다 더 큰 유전 상수를 가질 수도 있다. 특히, 플라즈마 프로세싱 시스템이 식각 프로세스 응용들에 이용될 때, 석영은 종종 식각 프로세스와의 적합성을 위해 선정된다.
예를 들어, 하이-k 재료는 진성 결정 규소, 알루미나 세라믹, 질화 알루미늄, 및 사파이어를 포함할 수 있다. 하지만, 다른 하이-k 재료들이 사용될 수도 있다. 게다가, 특히 하이-k 재료가 특정 프로세스의 파라미터들에 따라 선택될 수도 있다. 예를 들어, 공진기 플레이트(1350) 는 진성 결정 규소로부터 제조될 때, 플라즈마 주파수는 섭씨 45 도의 온도에서 2.45 GHz를 초과한다. 그러므로, 진성 결정 규소는 저온 프로세스들(즉, 섭씨 45 도 미만) 에 대해 적합하다. 더 높은 온도 프로세스들을 위해, 공진기 플레이트(1350) 가 알루미나(Al2O3), 또는 사파이어로부터 제작될 수 있다.
플라즈마 균일성 및 플라즈마 안정성은 위에 설명된 바처럼 SWP 소스의 실제구현을 위한 도전으로 남을 수도 있다. 후자에서, 공진기 플레이트-플라즈마 계면에서, 즉 플라즈마 표면(1360) 에서의 정재파는, 플라즈마 파라미터가 시프트될 때 모드 점프되기 쉬울 수도 있다.
도 13a 및 도 13b 에 도시된 바처럼, EM 파 발진기(1332) 는 일 실시형태에 따라 플라즈마 표면(1360) 에 형성된 제1 리세스 구성(1362) 그리고 선택적으로 플라즈마 표면(1360) 에 형성된 제2 리세스 구성(1364) 으로 제조될 수도 있다.
제1 리세스 구성(1362) 은 제1 복수의 리세스들을 포함할 수도 있다. 제1 리세스 구성(1362) 에서 각각의 리세스는 플라즈마 표면(1360) 내에 형성된 고유 오목부(indentation) 또는 딤플(dimple)을 포함할 수도 있다. 예를 들어, 제1 리세스 구성(1362) 에서 리세스는 원통형 기하학적 구조체, 원뿔형 기하학적 구조체, 절두 원뿔형 기하학적 구조체, 구형 기하학적 구조체, 비구형 기하학적 구조체, 직사각형 기하학적 구조체, 피라미드형 기하학적 구조체, 또는 어느 임의의 형상을 포함할 수도 있다. 제1 리세스 분포(1362) 는 제1 크기(예를 들어, 위도 치수(또는 폭) 및/또는 경도 치수(또는, 깊이)) 에의해 특징지어지는 리세스들을 포함할 수도 있다.
제2 리세스 구성(1364) 은 복수의 리세스들을 포함할 수도 있다. 제2 리세스 구성(1364) 에서 각각의 리세스는 플라즈마 표면(1360) 내에 형성된 고유 오목부 또는 딤플을 포함할 수도 있다. 예를 들어, 제2 리세스 구성(1364) 에서 리세스는 원통형 기하학적 구조체, 원뿔형 기하학적 구조체, 절두 원뿔형 기하학적 구조체, 구형 기하학적 구조체, 비구형 기하학적 구조체, 직사각형 기하학적 구조체, 피라미드형 기하학적 구조체, 또는 어느 임의의 형상을 포함할 수도 있다. 제2 리세스 분포(1364) 는 제2 크기(예를 들어, 위도 치수(또는 폭) 및/또는 경도 치수(또는, 깊이)) 에의해 특징지어지는 리세스들을 포함할 수도 있다. 제1 리세스 구성(1362) 에서 리세스들의 제1 크기는 제2 리세스 구성(1364) 에서 리세스들의 제2 크기와 동일할 수도 있거나 또는 동일하지 않을 수도 있다. 가령, 제2 크기는 제1 크기보다 더 작을 수도 있다.
도 13a 및 도 13b 에 도시된 바처럼, 공진기 플레이트(1350) 는 플레이트 직경 및 플레이트 두께를 갖는 유전 플레이트를 포함한다. 거기에서, 공진기 플레이트(1350) 상의 플라즈마 표면(1360) 은 평면 표면(1366)을 포함하고 그 내부에 제1 리세스 구성(1362) 및 제2 리세스 구성(1364) 이 형성된다. 다르게는, 공진기 플레이트(1350) 는 비평면 기하학적 구조체 또는 임의의 기하학적 구조체를 포함한다. 거기에서, 플라즈마 표면(1360) 은 비평면 표면을 포함할 수도 있고 그 내부에 제1 리세스 구성 및 제2 리세스 구성이 형성된다(미도시). 예를 들어, 비평면 표면은 오목형, 또는 볼록형, 또는 그들의 조합일 수도 있다.
공진기 플레이트(1350) 에서 EM 에너지의 전파는 EM 에너지의 정해진 주파수에 대한 유효 파장(λ) 및 공진기 플레이트(1350) 에 대한 유전 상수에의해 특징지어질 수도 있다. 플레이트 두께는 1/4 파장의 정수(nλ/4, 식중 n 은 0 보다 큰 정수이다) 또는 1/2 파장의 정수(mλ/2, 식중 m 은 0 보다 큰 정수이다) 일 수도 있다. 가령, 플레이트 두께는 약 1/2 유효 파장(λ/2) 이거나 또는 1/2 유효 파장보다 더 클 수도 있다(>λ/2). 다르게는, 플레이트 두께는 유효 파장들의 비진정 부분(non-integral fraction) 일 수도 있다(즉, 1/2 또는 1/4 파장의 진정수(integral number) 가 아니다). 또 다르게는, 플레이트 두께는 약 25 mm(밀리미터) 내지 약 45 mm의 범위일 수도 있다.
일 예로서, 제1 리세스 구성(1362) 은 제1 복수의 원통형 리세스들을 포함할 수도 있고, 여기서 제1 복수의 원통형 리세스들의 각각은 제1 깊이 및 제1 직경에의해 특징지어진다. 도 13b 에 도시된 바처럼, 제1 리세스 구성(1362) 은 플라즈마 표면(1360)의 외부 영역 근처에 위치된다.
제1 직경은 1/4 파장의 정수(nλ/4, 식중 n 은 0 보다 큰 정수이다) 또는 1/2 파장의 정수(mλ/2, 식중 m 은 0 보다 큰 정수이다), 또는 유효 파장의 비진정 부분일 수도 있다. 추가적으로, 플레이트 두께와 제1 깊이 사이의 제1 차이는 1/4 파장의 정수(nλ/4, 식중 n 은 0 보다 큰 정수이다), 또는 1/2 파장의 정수(mλ/2, 식중 m 은 0 보다 큰 정수이다), 또는 유효 파장의 비진정 부분일 수도 있다. 가령, 제1 직경은 약 1/2 유효 파장(λ/2) 일 수도 있고, 플레이트 두께와 제1 깊이 사이의 제1 차이는 약 1/2 유효 파장(λ/2) 또는 약 1/4 유효 파장(λ/4) 일 수도 있다. 추가적으로, 가령, 플레이트 두께는 약 1/2 유효 파장(λ/2) 이거나 또는 1/2 유효 파장보다 더 클 수도 있다(>λ/2).
다르게는, 제1 직경은 약 25 mm 내지 약 35 mm의 범위일 수도 있고, 플레이트 두께와 제1 깊이 사이의 제1 차이는 약 10 mm 내지 약 35 mm의 범위일 수도 있다. 또 다르게는, 제1 직경은 약 30 mm 내지 약 35 mm의 범위일 수도 있고, 제1 차이는 약 10 mm 내지 약 20 mm의 범위일 수도 있다. 또 다르게는, 제1 직경 및/또는 제1 깊이는 플레이트 두께의 일 부분일 수도 있다.
제1 리세스 구성(1362) 에서, 챔퍼, 라운드 및/또는 필렛(즉, 표면/코너 반경 또는 베벨) 이 인접하는 표면들 사이의 매끄러운 표면 천이에 영향을 주기 위해 이용될 수도 있다. 원통형 리세스에서, 표면 반경은 원통형 측벽과 리세스의 저면 사이의 코너에서 배치될 수도 있다. 추가적으로, 원통형 리세스에서, 표면 반경은 원통형 측벽과 플라즈마 표면(1360) 사이의 코너에서 배치될 수도 있다. 예를 들어, 표면 반경은 약 1 mm 내지 약 3 mm의 범위일 수도 있다.
또 다른 예로서, 제2 리세스 구성(1364) 은 제2 복수의 원통형 리세스들을 포함할 수도 있고, 제2 복수의 원통형 리세스들의 각각은 제2 깊이 및 제2 직경에의해 특징지어진다. 도 13b 에 도시된 바처럼, 제2 리세스 구성(1364) 은 플라즈마 표면(1360)의 내부 영역 근처에 위치된다.
제2 직경은 1/4 파장의 정수(nλ/4, 식중 n 은 0 보다 큰 정수이다), 또는 1/2 파장의 정수(mλ/2, 식중 m 은 0 보다 큰 정수이다), 또는 유효 파장의 비진정 분수일 수도 있다. 추가적으로, 플레이트 두께와 제2 깊이 사이의 제2 차이는 1/4 파장의 정수(nλ/4, 식중 n 은 0 보다 큰 정수이다), 또는 1/2 파장의 정수(mλ/2, 식중 m 은 0 보다 큰 정수이다), 또는 유효 파장의 비진정 분수일 수도 있다. 가령, 제2 직경은 약 1/2 유효 파장(λ/2) 일 수도 있고, 플레이트 두께와 제2 깊이 사이의 제2 차이는 약 1/2 유효 파장(λ/2) 또는 약 1/4 유효 파장(λ/4) 일 수도 있다. 추가적으로, 가령, 플레이트 두께는 약 1/2 유효 파장(λ/2) 이거나 또는 1/2 유효 파장보다 더 클 수도 있다(>λ/2).
다르게는, 제2 직경은 약 25 mm 내지 약 35 mm의 범위일 수도 있고, 플레이트 두께와 제2 깊이 사이의 제2 차이는 약 10 mm 내지 약 35 mm의 범위일 수도 있다. 또 다르게는, 제2 직경은 약 30 mm 내지 약 35 mm의 범위일 수도 있고, 제2 차이는 약 10 mm 내지 약 20 mm의 범위일 수도 있다. 또 다르게는, 제2 직경 및/또는 제2 깊이는 플레이트 두께의 일 부분일 수도 있다.
제2 리세스 구성(1364) 에서, 챔퍼, 라운드 및/또는 필렛(즉, 표면/코너 반경 또는 베벨) 이 인접하는 표면들 사이의 매끄러운 표면 천이에 영향을 주기 위해 이용될 수도 있다. 원통형 리세스에서, 표면 반경은 원통형 측벽과 리세스의 저면 사이의 코너에서 배치될 수도 있다. 추가적으로, 원통형 리세스에서, 표면 반경은 원통형 측벽과 플라즈마 표면(1360) 사이의 코너에서 배치될 수도 있다. 예를 들어, 표면 반경은 약 1 mm 내지 약 3 mm의 범위일 수도 있다.
다시 도 13b를 참조하면, 도 13a 에 도시된 EM 파 발진기(1332)의 저면도가 제공된다. 슬롯 안테나(1346) 에서 복수의 슬롯들(1348) 이, 공진기 플레이트(1350)를 통해 슬롯 안테나(1346) 까지 볼 수 있는 것처럼, 예시되어 있다. 도 13b 에 도시된 바처럼, 복수의 슬롯들(1348) 은 쌍으로 배열될 수도 있고, 여기서 슬롯 쌍들의 각각은 제2 슬롯에 직각으로 배향된 제1 슬롯을 포함한다. 하지만, 복수의 슬롯들(1348) 에서 슬롯들의 배향은 임의적일 수도 있다. 예를 들어, 복수의 슬롯들(1348) 에서 슬롯들의 배향은 플라즈마 균일성 및/또는 플라즈마 안정성을 위해 미리 결정된 패턴에 따를 수도 있다.
제1 리세스 구성(1362) 은 복수의 슬롯들(1348) 에서 슬롯들의 제1 배열과 실질적으로 정렬된다. 거기에서, 제1 리세스 구성(1362)의 적어도 하나의 리세스가 복수의 슬롯들(1348) 중의 하나 이상과 정렬되거나, 부분적으로 정렬되거나, 또는 정렬되지 않을 수도 있다. 제2 리세스 구성(1364) 은 복수의 슬롯들(1348) 에서 슬롯들의 제2 배열과 부분적으로 정렬되거나, 또는 복수의 슬롯들(1348) 에서 슬롯들의 제2 배열과 정렬되지 않는다. 도 13b 에 도시된 바처럼, 제2 리세스 구성(1364) 은 복수의 슬롯들(1348) 에서 슬롯들의 제2 배열과 정렬되지 않는다.
결과적으로, 제1 및 제2 리세스 구성들(1362, 1364)의 배열과 복수의 슬롯들(1348) 중의 하나 이상과의 그들의 정렬은 플라즈마 균일성 및/또는 안정성을 제어 및/또는 향상시키기 위하여 최적화될 수도 있다. 플라즈마 표면(1360) 및 EM 파 발진기(1332)의 설계에 관한 추가적인 상세들은, 2009년 9월 8일자로 출원되고 발명의 명칭이 “Stable surface wave plasma source” 인 계류중인 미국 특허 출원 공개 번호 제2011/0057562 호에서 찾을 수 있고; 이의 내용은 전부 참조에의해 본원에 원용된다.
이제 도 14를 참조하면, EM 파 발진기(1432)의 개략 단면도가 또 다른 실시형태에 따라 제공된다. EM 파 발진기(1432) 는, 내부 도체(1440), 외부 도체(1442), 및 공기 갭과 같은 절연체(1441)를 갖는 동축 피드(1438), 그리고 도 14 에 도시된 바처럼 내부 도체(1440) 와 외부 도체(1442) 사이에 연결된 복수의 슬롯들(1448)을 갖는 슬롯 안테나(1446)를 포함한다. 복수의 슬롯들(1448) 은 슬롯 안테나(1446) 위의 제1 영역으로부터 슬롯 안테나(1446) 아래의 제2 영역으로 EM 에너지의 결합을 허용하고, 여기서 플라즈마는 EM 파 발진기(1432) 상의 플라즈마 표면(1460) 에 인접하게 형성된다. EM 파 발진기(1432) 는, 지파 플레이트(slow wave plate; 1444) 및 공진기 플레이트(1450)를 더 포함할 수도 있다.
슬롯들(1448)의 수, 기하학적 구조체, 크기 및 분포는 모두 플라즈마 프로세싱 영역(545) 에 형성된 플라즈마의 공간적 균일성에 기여할 수 있는 인자들이다(도 11 참조). 따라서, 슬롯 안테나(1446)의 설계는 플라즈마 프로세싱 영역(545) 에서 플라즈마의 공간적 균일성을 제어하는데 사용될 수도 있다(도 11 참조).
도 14 에 도시된 바처럼, EM 파 발진기(1432) 는, EM 파 발진기(1432)의 온도 제어를 위한 온도 제어 유체를 흐르게 하도록 구성된 유체 채널(1456)을 포함할 수도 있다. 비록 도시되지는 않았지만, 가스 분배 시스템, 이를테면 도 11의 가스 분배 시스템(540) 은, 프로세스 챔버내에 프로세스 가스를 도입하기 위해 EM 파 발진기(1432) 및/또는 챔버 벽(1452) 에 접속될 수도 있다.
여전히 도 14를 참조하면, EM 파 발진기(1432) 가 플라즈마 프로세싱 시스템의 상부 챔버 부분에 연결될 수도 있고, 진공 시일(seal) 이 상부 챔버 벽(1452) 과 EM 파 발진기(1432) 사이에 시일링 디바이스(1454)를 이용하여 형성될 수 있다. 시일링 디바이스(1454) 는 엘라스토머 O-링을 포함할 수 있지만; 다른 알려진 시일링 메카니즘들이 사용될 수도 있다.
일반적으로, 동축 피드(1438)의 내부 도체(1440) 및 외부 도체(1442) 는 금속과 같은 전도성 재료를 포함하는 한편, 지파 플레이트(1444) 및 공진기 플레이트(1450) 는 유전 재료를 포함한다. 후자에서, 지파 플레이트(1444) 및 공진기 플레이트(1450) 는 바람직하게는 동일한 재료를 포함하지만; 상이한 재료들이 사용될 수도 있다. 지파 플레이트(1444)의 제조를 위해 선택된 재료는 대응하는 자유 공간 파장에 대해 전파하는 전자기(EM) 파의 파장을 감소시키도록 선정되고, 지파 플레이트(1444) 및 공진기 플레이트(1450)의 치수들은 플라즈마 프로세싱 영역(545) 내에 EM 에너지를 방사하는데 효과적인 정재파의 형성을 보장하도록 선정된다(도 11 참조).
지파 플레이트(1444) 및 공진기 플레이트(1450) 는, 석영(이산화 규소) 과 같은 규소 함유 재료, 또는 고 유전 상수(하이-k) 재료들을 포함한, 유전 재료로부터 제조될 수 있다. 예를 들어, 하이-k 재료는 4의 값보다 더 큰 유전 상수를 가질 수도 있다. 특히, 플라즈마 프로세싱 시스템이 식각 프로세스 응용들에 이용될 때, 석영은 종종 식각 프로세스와의 적합성을 위해 선정된다.
예를 들어, 하이-k 재료는 진성 결정 규소, 알루미나 세라믹, 질화 알루미늄, 및 사파이어를 포함할 수 있다. 하지만, 다른 하이-k 재료들이 사용될 수도 있다. 게다가, 특히 하이-k 재료가 특정 프로세스의 파라미터들에 따라 선택될 수도 있다. 예를 들어, 공진기 플레이트(1450) 는 진성 결정 규소로부터 제조될 때, 플라즈마 주파수는 섭씨 45 도의 온도에서 2.45 GHz를 초과한다. 그러므로, 진성 결정 규소는 저온 프로세스들(즉, 섭씨 45 도 미만) 에 대해 적합하다. 더 높은 온도 프로세스들을 위해, 공진기 플레이트(1450) 가 알루미나(Al2O3), 또는 사파이어로부터 제작될 수 있다.
플라즈마 균일성 및 플라즈마 안정성은 위에 설명된 바처럼 SWP 소스의 실제구현을 위한 도전으로 남을 수도 있다. 후자에서, 공진기 플레이트-플라즈마 계면에서, 즉 플라즈마 표면(1460) 에서의 정재파는, 플라즈마 파라미터가 시프트될 때 모드 점프되기 쉬울 수도 있다.
도 14 에 도시된 바처럼, EM 파 발진기(1432) 는 일 실시형태에 따라 플라즈마 표면(1460) 에 형성된 제1 리세스 구성(1462) 그리고 선택적으로 플라즈마 표면(1460) 에 형성된 제2 리세스 구성(1464) 으로 제조될 수도 있다.
제1 리세스 구성(1462) 은 제1 채널 리세스를 포함할 수도 있다. 예를 들어, 제1 리세스 구성(1462) 에서 제1 채널 리세스는 절두 원뿔 기하학적 구조체를 갖는 단면을 포함할 수도 있다. 하지만, 다른 기하학적 구조체들, 예를 들어, 구형 기하학적 구조체, 비구형 기하학적 구조체, 직사각형 기하학적 구조체, 피라미드형 기하학적 구조체 또는 어느 임의의 형상이 사용될 수도 있다. 제1 리세스 분포(1462) 는 제1 크기(예를 들어, 위도 치수(또는 폭) 및/또는 경도 치수(또는, 깊이)) 에의해 특징지어지는 채널 리세스를 포함할 수도 있다.
제2 리세스 구성(1464) 은 제2 채널 리세스를 포함할 수도 있다. 예를 들어, 제2 리세스 구성(1464) 에서 제2 채널 리세스는 절두 원뿔 기하학적 구조체를 갖는 단면을 포함할 수도 있다. 하지만, 다른 기하학적 구조체들, 예를 들어, 구형 기하학적 구조체, 비구형 기하학적 구조체, 직사각형 기하학적 구조체, 피라미드형 기하학적 구조체 또는 어느 임의의 형상이 사용될 수도 있다. 제2 리세스 분포(1464) 는 제2 크기(예를 들어, 위도 치수(또는 폭) 및/또는 경도 치수(또는, 깊이)) 에의해 특징지어지는 채널 리세스를 포함할 수도 있다. 제1 리세스 구성(1462) 에서 제1 채널 리세스의 제1 크기는 제2 리세스 구성(1464) 에서 제2 채널 리세스의 제2 크기와 동일할 수도 있거나 또는 동일하지 않을 수도 있다. 가령, 제2 크기는 제1 크기보다 더 클 수도 있다.
도 14 에 도시된 바처럼, 공진기 플레이트(1450) 는, 플레이트 직경 및 플레이트 두께를 갖는 유전 플레이트를 포함한다. 거기에서, 공진기 플레이트(1450) 상의 플라즈마 표면(1460) 은 평면 표면(1466)을 포함하고 그 내부에 제1 리세스 구성(1462) 및 제2 리세스 구성(1464) 이 형성된다. 다르게는, 공진기 플레이트(1450) 는 비평면 기하학적 구조체 또는 임의의 기하학적 구조체를 포함한다. 거기에서, 플라즈마 표면(1460) 은 비평면 표면을 포함할 수도 있고 그 내부에 제1 리세스 구성 및 제2 리세스 구성이 형성된다(미도시). 예를 들어, 비평면 표면은 오목형, 또는 볼록형, 또는 그들의 조합일 수도 있다.
제1 및 제2 리세스 구성들(1462, 1464)의 배열과 복수의 슬롯들(1448) 중의 하나 이상과의 그들의 정렬은 플라즈마 균일성 및/또는 안정성을 제어 및/또는 향상시키기 위하여 최적화될 수도 있다. 플라즈마 표면(1460) 및 EM 파 발진기(1432)의 설계에 관한 추가적인 상세들은, 2006년 12월 19일자로 출원되고 발명의 명칭이 “Plasma processing equipment” 이며 미국 특허 출원 공개 번호 제2007/0113788A1호로서 공개된 계류중인 미국 특허 출원 번호 제10/570,631호에서 찾을 수 있고; 이의 내용은 전부 참조에의해 본원에 원용된다.
본 발명의 특정 실시형태들만이 위에서 상세하게 설명되었지만, 당업자는 본 발명의 신규한 교시 및 이점들로부터 실질적으로 벗어남이 없이 실시형태들에서 많은 변경들이 가능하다는 것을 손쉽게 이해할 것이다. 예를 들어, 집적 기법들은, 설명된 실시형태들을 넘어 확장되어 더 밀한 패터닝된 피쳐들을 달성하기 위하여 EUV 프로세스들과 조합되거나 또는 조합되지 않는 옥토 패터닝(octo-patterning)을 포함할 수 있다. 따라서, 모든 그러한 변경들은 본 발명의 범위 내에 포함되도록 의도된다.

Claims (20)

  1. 집적 목표들을 충족시키도록 구성되는 집적 기법을 이용하여 기판 상의 구조체의 패턴 밀도를 증가시키는 방법에 있어서,
    제1 맨드렐 및 하부 층을 포함하는 패터닝된 층을 갖는 기판을 제공하는 단계;
    상기 패터닝된 층 위에 제1 등각 층을 생성하는 제1 등각 스페이서 증착을 수행하는 단계;
    제1 스페이서 패턴을 생성하는 제1 스페이서 반응성 이온 식각(RIE: reactive ion etch) 프로세스를 상기 제1 등각 층 상에 수행하는 단계;
    상기 제1 맨드렐을 제거하는 제1 맨드렐 풀(pull) 프로세스를 수행하는 단계;
    제2 등각 층을 생성하는 제2 등각 스페이서 증착을 수행하는 단계;
    제2 스페이서 패턴을 생성하는 제2 RIE 프로세스를 상기 제2 등각 층 상에 수행하는 단계로서, 상기 제1 스페이서 패턴은 제2 맨드렐로서 사용되는 것인, 상기 제2 RIE 프로세스를 수행하는 단계;
    상기 제1 스페이서 패턴을 제거하는 제2 맨드렐 풀 프로세스를 수행하는 단계; 및
    상기 하부 층 내에 상기 제2 스페이서 패턴을 전사하는 단계
    를 포함하고,
    상기 집적 목표들은 패터닝 균일성(균일성), 구조체들의 풀다운(풀다운), 구조체들의 슬림화(슬림화), 및 상기 하부 층의 가우징(gouging)(가우징)을 포함하는 것인, 기판 상의 구조체의 패턴 밀도를 증가시키는 방법.
  2. 제1항에 있어서,
    상기 집적 기법의 증착 프로세스, RIE 프로세스, 풀 프로세스, 및 패턴 전사 프로세스를 수반하는 2개 이상의 단계들에서 선택된 2개 이상의 집적 동작 변수들을 제어하는 단계를 더 포함하는, 기판 상의 구조체의 패턴 밀도를 증가시키는 방법.
  3. 제2항에 있어서,
    상기 제1 맨드렐은 규소를 포함하고, 상기 하부 층은 TiO2 또는 Al2O3, 또는 박형 산화물 원자 층 증착 재료를 포함하고, 상기 제1 등각 스페이서는 질화 규소를 포함하고 상기 제2 등각 스페이서는 산화 알루미늄을 포함하는 것인, 기판 상의 구조체의 패턴 밀도를 증가시키는 방법.
  4. 제3항에 있어서,
    상기 제1 스페이서 RIE 프로세스는 10 nm 미만의 제1 스페이서 풀다운 및 제2 스페이서 풀다운으로 수행되는 것인, 기판 상의 구조체의 패턴 밀도를 증가시키는 방법.
  5. 제4항에 있어서,
    상기 스페이서 RIE 프로세스는 상기 제1 스페이서 및 상기 제2 스페이서의 코너 상의 이온 충돌에 기인하여 풀다운을 제한하기 위해 낮은 플라즈마 포텐셜을 갖는 고 밀도 플라즈마를 사용하는 것인, 기판 상의 구조체의 패턴 밀도를 증가시키는 방법.
  6. 제5항에 있어서,
    상기 스페이서 RIE 프로세스는 펄싱 능력을 갖는 유도 결합 플라즈마(ICP: inductively coupled plasma) 소스 또는 용량 결합 플라즈마(CCP: capacitively coupled plasma)를 사용하는 것인, 기판 상의 구조체의 패턴 밀도를 증가시키는 방법.
  7. 제6항에 있어서,
    상기 제1 맨드렐 풀 프로세스는, 3 nm 이하로 상기 제1 스페이서의 최소 임계 치수(CD: critical dimension) 슬림화를 산출하도록 구성되고, 0.05 nm 내지 5.00 nm의 범위에서 상기 하부 층의 가우징을 제어하도록 구성되는, 고밀도 플라즈마 소스로 수행되는 것인, 기판 상의 구조체의 패턴 밀도를 증가시키는 방법.
  8. 제7항에 있어서,
    상기 제1 맨드렐 풀 프로세스는 브롬화 수소 및 산소 또는 염소 및 수소의 혼합물을 이용하고, 상기 제2 맨드렐 풀 프로세스는 CH3F/O2/Ar, CH3/H2/Ar 또는 CH3/H2/He를 이용하는 것인, 기판 상의 구조체의 패턴 밀도를 증가시키는 방법.
  9. 제1항에 있어서,
    상기 균일성은 상기 구조체의 평균 임계 치수의 -5% 내지 +5%의 범위에 있고, 상기 풀다운은 0.5 내지 15.0 nm의 범위에 있고, 슬림화는 0.5 내지 3.0 nm의 범위에 있고, 가우징은 0.05 내지 5.00 nm의 범위에 있는 것인, 기판 상의 구조체의 패턴 밀도를 증가시키는 방법.
  10. 제1항에 있어서,
    상기 제1 맨드렐은 질화 규소를 포함하고 상기 제1 등각 스페이서는 규소 화합물을 포함하는 것인, 기판 상의 구조체의 패턴 밀도를 증가시키는 방법.
  11. 제9항에 있어서,
    상기 제2 등각 스페이서는 질화 규소를 포함하고 상기 제1 스페이서 풀 프로세스는 브롬화 수소와 산소의 혼합물 또는 염소와 헬륨의 혼합물을 이용하는 것인, 기판 상의 구조체의 패턴 밀도를 증가시키는 방법.
  12. 제1항에 있어서,
    상기 제1 맨드렐은 비정질 탄소 층을 포함하고, 상기 하부 층은 TiO2 또는 TiN 또는 Al2O3, 또는 박형 산화물 원자층 증착 재료를 포함하고, 상기 제1 스페이서 풀 프로세스는 CH3F/O2/Ar, CH3/H2/Ar 또는 CH3/H2/He 가스 혼합물을 이용하는 것인, 기판 상의 구조체의 패턴 밀도를 증가시키는 방법.
  13. 집적 목표들을 충족시키도록 구성되는 집적 기법을 이용하여 기판 상의 구조체의 패턴 밀도를 증가시키는 방법에 있어서,
    제1 맨드렐 및 하부 층을 포함하는 패터닝된 층을 갖는 기판을 프로세싱 챔버에 제공하는 단계;
    질화 규소를 이용하여, 상기 패터닝된 층 위에 제1 등각 층을 생성하는 제1 등각 스페이서 증착을 수행하는 단계;
    제1 스페이서 패턴을 생성하는 제1 스페이서 반응성 이온 식각(RIE: reactive ion etch) 프로세스를 상기 제1 등각 층 상에 수행하는 단계;
    상기 제1 맨드렐을 제거하는 제1 맨드렐 풀(pull) 프로세스를 수행하는 단계;
    제2 등각 층을 생성하는 제2 등각 스페이서 증착을 수행하는 단계;
    제2 스페이서 패턴을 생성하는 제2 RIE 프로세스를 상기 제2 등각 층 상에 수행하는 단계로서, 상기 제1 스페이서 패턴은 제2 맨드렐로서 사용되는 것인, 상기 제2 RIE 프로세스를 수행하는 단계;
    상기 제1 스페이서 패턴을 제거하는 제2 맨드렐 풀 프로세스를 수행하는 단계; 및
    상기 맨드렐 및 상기 제2 스페이서 패턴을 포함하는 2개의 마스크들을 이용하여 상기 하부 층 내에 상기 제1 스페이서 패턴을 전사하는 단계
    를 포함하고,
    상기 집적 목표들은 패터닝 균일성(균일성), 구조체들의 풀다운(풀다운), 구조체들의 슬림화(슬림화), 및 상기 하부 층의 가우징(gouging)(가우징)을 포함하는 것인, 기판 상의 구조체의 패턴 밀도를 증가시키는 방법.
  14. 제13항에 있어서,
    상기 집적 기법의 증착 프로세스, RIE 프로세스, 풀 프로세스, 및 패턴 전사 프로세스를 수반하는 2개 이상의 단계들에서 선택된 2개 이상의 집적 동작 변수들을 제어하는 단계를 더 포함하는, 기판 상의 구조체의 패턴 밀도를 증가시키는 방법.
  15. 제13항에 있어서,
    상기 제1 맨드렐은 규소를 포함하고, 상기 하부 층은 박형 산화물의 제1 층 및 질화 티탄의 제2 층을 포함하고, 상기 제1 등각 증착은 질화 규소를 포함하는 것인, 기판 상의 구조체의 패턴 밀도를 증가시키는 방법.
  16. 제15항에 있어서,
    상기 제2 등각 증착은 Al2O3를 포함하고, 상기 제1 RIE 가스들은 CH3F/O2/Ar 또는 CH3/H2/Ar 또는 CH3/H2/He를 포함하는 것인, 기판 상의 구조체의 패턴 밀도를 증가시키는 방법.
  17. 제13항에 있어서,
    상기 균일성은 상기 구조체의 평균 임계 치수의 -5% 내지 +5%이고, 상기 구조체의 풀다운은 0.5 내지 15.0 nm의 범위에 있는 것인, 기판 상의 구조체의 패턴 밀도를 증가시키는 방법.
  18. 제13항에 있어서,
    슬림화는 0.5 내지 3.0 nm의 범위에 있고 가우징은 0.05 내지 5.00 nm의 범위에 있는 것인, 기판 상의 구조체의 패턴 밀도를 증가시키는 방법.
  19. 제13항에 있어서,
    상기 제1 맨드렐은 규소를 포함하고, 상기 제1 등각 증착은 Al2O3이고, 제2 등각 증착은 TiO이고, 상기 제1 RIE 가스들은 BCl3, CF4, Ar를 포함하고, 상기 제2 RIE 가스들은 Ar 또는 He인 캐리어 가스와 함께 C4F8/O2 또는 Ar 또는 He인 캐리어 가스와 함께 C4F6/O2를 포함하는 것인, 기판 상의 구조체의 패턴 밀도를 증가시키는 방법.
  20. 제13항에 있어서,
    상기 집적 기법의 모든 제조 프로세스들은 상기 프로세싱 챔버를 이용하여 수행되는 것인, 기판 상의 구조체의 패턴 밀도를 증가시키는 방법.
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