KR20220143122A - 코어 제거 - Google Patents

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KR20220143122A
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시바난다 크리슈난 카나카사바파티
아킬 싱할
알렌 제이. 젠슨
성준 허
니샷 하산
스리비드야 레부루
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램 리써치 코포레이션
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Abstract

기판을 프로세싱하기 위한 방법들, 장치, 및 시스템들이 본 명세서에 제공된다. 일반적으로, 프로세싱은 SoS (Spacer-on-Spacer) SAQP (Self-Aligned Quadruple Patterning) 기법들을 수반한다. 개시된 기법들은 제 2 스페이서 층을 증착하도록 사용된 증착 챔버로 기판이 이송될 때까지 코어들이 기판으로부터 제거되지 않는다는 것을 보장함으로써 결함들을 감소시키는 신규한 프로세스 플로우를 제공한다. 이는 기판이 이송되거나 세정되는 동안 기판 상의 피처들에 대한 구조적 손상의 위험을 감소시키거나 제거한다. 이러한 구조적 손상은 코어들이 세정 및 이송 전에 기판으로부터 제거될 때 일반적이다.

Description

코어 제거
반도체 디바이스 치수들이 계속해서 축소됨에 따라, 이러한 디바이스들은 제조하기 점점 더 어려워진다. 문제들이 발생하는 일 영역은 반도체 기판 상의 피처들의 패터닝이다. SADP (self-aligned double patterning) 및 SAQP (self-aligned quadruple patterning) 와 같은 멀티 패터닝 기법들 (techniques) 은 매우 작은 피처들의 패터닝을 인에이블하도록 사용되었다.
본 명세서에 제공된 배경기술 기술 (description) 은 본 개시의 맥락을 일반적으로 제시할 목적이다. 이 배경기술 섹션에 기술된 정도의 본 명세서에 명명된 발명자들의 업적, 뿐만 아니라 출원시 종래 기술로서 달리 인증되지 않을 수도 있는 본 기술의 양태들은 본 개시에 대한 종래 기술로서 명시적으로나 암시적으로 인정되지 않는다.
참조로서 인용
PCT 신청 양식은 본 출원의 일부로서 본 명세서와 동시에 제출되었다. 본 출원이 동시에 제출된 PCT 신청 양식에서 식별된 바와 같이 우선권 또는 이익을 주장하는 출원 각각은 전체가 모든 목적들을 위해 본 명세서에 참조로서 인용되었다.
본 명세서의 다양한 실시 예들은 스페이서-온-스페이서 (Spacer-on-Spacer; SoS) 자기-정렬된 쿼드러플 패터닝 (spacer-on-spacer self-aligned quadruple patterning; SAQP) 스킴으로 기판을 프로세싱하기 위한 방법들 및 장치에 관한 것이다.
개시된 실시 예들의 일 양태에서, 기판들을 프로세싱하는 방법이 제공되고, 방법은: (a) (i) 하부 (underlying) 재료, (ii) 하부 재료 상에 포지셔닝된 코어들로서, 코어들은 수직으로 배향되는 측벽들을 갖는, 코어들, 및 (iii) 코어들의 측벽들을 라이닝하는 제 1 스페이서 재료를 포함하는, 기판을 수용하는 단계; (b) 코어들을 제거하는 단계로서, 이에 따라 코어들의 측벽들을 이전에 라이닝하는 제 1 스페이서 재료로부터 제 1 스페이서 피처들을 형성하는, 코어들 제거 단계; 및 (c) 제 1 스페이서 피처들 위에 제 2 스페이서 층을 증착하는 단계를 포함하고, 단계 (b) 및 단계 (c) 는 동일한 반응 챔버 내에서 발생하고, 그리고 기판은 단계 (b) 와 단계 (c) 사이에서 반응 챔버로부터 제거되지 않는다.
일부 실시 예들에서, 방법은 기판으로부터 원치 않은 재료를 제거하기 위해 기판을 세정하는 단계를 더 포함하고, 기판은 단계 (b) 전에 습식 세정 동작으로 세정된다. 이들 또는 다른 실시 예들에서, 방법은 코어들 위에 제 1 스페이서 층을 증착하는 단계로서, 제 1 스페이서 층은 제 1 스페이서 재료를 포함하는, 제 1 스페이서 층 증착 단계, 및 코어들의 측벽들 상에 제 1 스페이서 재료를 남기는 동안 수평 표면들로부터 제 1 스페이서 재료를 제거하기 위해 제 1 스페이서 층을 에칭 백하는 (etching back) 단계를 더 포함할 수도 있다.
이들 또는 다른 실시 예들에서, 방법은 단계 (b) 동안 코어들이 제거되는 시간을 결정하기 위해 계측을 수행하는 단계를 더 포함할 수도 있다. 일부 이러한 경우들에서, 계측을 수행하는 단계는 광 방출 분광법 (optical emission spectroscopy) 을 수행하는 단계를 포함할 수도 있다. 예를 들어, 광 방출 분광법을 수행하는 단계는 반응 챔버 내의 이산화탄소의 존재와 연관된 신호를 모니터링하는 단계를 포함할 수도 있다. 이들 또는 다른 실시 예들에서, 계측을 수행하는 단계는 레이저 간섭 계측을 수행하는 단계를 포함할 수도 있다. 이들 또는 다른 실시 예들에서, 방법은 제 1 스페이서 피처들 중 하나 이상의 폭을 측정하기 위해 단계 (b) 후 그리고 단계 (c) 전에 산란 계측을 수행하는 단계를 포함할 수도 있다
이들 또는 다른 실시 예들에서, 코어들을 제거하는 단계는 코어들을 애싱하기 (ash away) 위해 기판을 산소-함유 플라즈마에 노출하는 단계를 포함할 수도 있다. 이들 또는 다른 실시 예들에서, 코어들은 탄소를 포함하고, 그리고 코어들의 탄소는 약 50 MPa 이하의 증착 후 블랭킷 응력을 갖고, 그리고 약 30 GPa 이상의 영률 (Young's modulus) 을 포함할 수도 있다.
개시된 실시 예들의 또 다른 양태에서, 기판들을 프로세싱하는 방법이 제공되고, 방법은: (a) (i) 하부 재료, (ii) 하부 재료 상에 포지셔닝된 코어들로서, 코어들은 수직으로 배향되는 측벽들을 갖는, 코어들, (iii) 코어들의 측벽들을 라이닝하는 제 1 스페이서 재료; (iv) 코어들 및 제 1 스페이서 재료 위에 포지셔닝된 평탄화 층으로서, 평탄화 층의 상단 부분은 실질적으로 평면형인, 평탄화 층; (v) 평탄화 층 위에 포지셔닝된 마스크 층, (vi) 마스크 층 및 평탄화 층 내에 규정된 개구부로서, 개구부는 코어들 중 하나의 측벽들 중 일 측벽들을 라이닝하는 제 1 스페이서 재료 위에 포지셔닝되는, 개구부를 포함하는, 기판을 수용하는 단계; (b) 개구부에 대응하는 위치에서 제 1 스페이서 재료를 제거하는 단계; (c) 마스크 층을 제거하는 단계; (d) 코어들 및 평탄화 층을 제거하는 단계로서, 이에 따라 단계 (b) 에서 제거되지 않은 남아 있는 제 1 스페이서 재료로부터 제 1 스페이서 피처들을 형성하고, 개구부에 대응하는 위치에 제 1 스페이서 피처가 형성되지 않는, 코어들 및 평탄화 층 제거 단계; 및 (e) 제 1 스페이서 피처들 위에 제 2 스페이서 층을 증착하는 단계를 포함하고, 단계 (d) 및 단계 (e) 는 동일한 반응 챔버 내에서 발생하고, 그리고 기판은 단계 (d) 와 단계 (e) 사이에서 반응 챔버로부터 제거되지 않는다.
일부 실시 예들에서, 코어들 및 평탄화 층은 동시에 제거될 수도 있다. 이들 또는 다른 실시 예들에서, 코어들 및 평탄화 층을 제거하는 단계는 코어들 및 평탄화 층을 애싱하기 위해 기판을 산소-함유 플라즈마에 노출하는 단계를 포함할 수도 있다. 이들 또는 다른 실시 예들에서, 방법은 단계 (d) 에서 코어들 및/또는 평탄화 층이 제거되는 시간을 결정하기 위해 계측을 수행하는 단계를 더 포함할 수도 있다. 이들 또는 다른 실시 예들에서, 방법은 제 1 스페이서 피처들 중 하나 이상의 폭을 측정하기 위해 단계 (d) 후 그리고 단계 (e) 전에 산란 계측을 수행하는 단계를 더 포함할 수도 있다.
개시된 실시 예들의 또 다른 양태에서, 기판을 프로세싱하는 방법이 제공되고, 방법은: (a) (i) 하부 재료, (ii) 하부 재료 상에 포지셔닝된 코어들로서, 코어들은 수직으로 배향되는 측벽들을 갖는, 코어들, (iii) 코어들의 측벽들을 라이닝하는 제 1 스페이서 재료; 및 (iv) 하부 재료, 코어들 및 제 1 스페이서 재료 위에 포지셔닝된 평탄화 층으로서, 평탄화 층은 노출된 영역들 및 보호된 영역들을 형성하도록 패터닝되는, 평탄화 층을 포함하는, 기판 수용 단계; (b) 보호된 영역들의 제 1 스페이서 재료는 트리밍되지 않은 채로 남아 있는 동안 노출된 영역들의 제 1 스페이서 재료의 두께를 감소시키도록 제 1 스페이서 재료를 트리밍하는 단계; (c) 평탄화 층 및 코어들을 제거하는 단계로서, 이에 따라 제 1 스페이서 재료로부터 제 1 스페이서 피처들을 형성하고, 제 1 스페이서 피처들은 불균일한 임계 치수들을 갖는, 코어 제거 단계; 및 (d) 제 1 스페이서 피처들 위에 제 2 스페이서 층을 형성하는 단계를 포함하고, 단계 (c) 및 단계 (d) 는 동일한 반응 챔버 내에서 발생하고, 그리고 기판은 (c) 와 단계 (d) 사이에 반응 챔버로부터 제거되지 않는다.
개시된 실시 예들의 또 다른 양태에서, 기판을 프로세싱하기 위한 장치가 제공되고, 장치는: (a) 반응 챔버; (b) 반응 챔버 내에 포지셔닝된 기판 지지부; (c) 반응 챔버 내에서 플라즈마를 생성하도록 구성된 플라즈마 생성기; (d) 반응 챔버로의 하나 이상의 유입구들; 및 (e) 제어기로서, (i) (1) 하부 재료, (2) 하부 재료 상에 포지셔닝된 코어들로서, 코어들은 수직으로 배향된 측벽들을 갖는, 코어들, 및 (3) 코어들의 측벽들을 라이닝하는 제 1 스페이서 재료를 포함하는 기판을 수용하는 동작; (ii) 코어들을 제거하여, 코어들의 측벽들을 이전에 라이닝하는 제 1 스페이서 재료로부터 제 1 스페이서 피처들을 형성하는 동작; 및 (iii) 제 1 스페이서 피처들 위에 제 2 스페이서 층을 증착하는 동작을 유발하도록 구성된 적어도 하나의 프로세서를 갖고, 동작 (e) (ii) 및 동작 (e) (iii) 은 반응 챔버 내에서 발생하고, 기판은 동작 (e) (ii) 과 동작 (e) (iii) 사이에 반응 챔버로부터 제거되지 않는, 제어기를 포함한다.
일부 실시 예들에서, 장치는 메모리를 더 포함한다. 메모리 및 제어기는 서로 통신 가능하게 연결될 수도 있다. 메모리는 본 명세서에 기술된 임의의 동작들을 유발하도록 프로세서를 제어하기 위한 컴퓨터 실행 가능 인스트럭션들을 저장할 수도 있다. 다른 경우들에서, 이러한 컴퓨터 실행 가능 인스트럭션들은 또 다른 위치 (예를 들어, 일부 경우들에서 원격 위치) 에 저장될 수도 있고 프로세서에 제공될 수도 있다.
일부 실시 예들에서, 장치는 광 방출 분광 하드웨어 및/또는 레이저 간섭계 하드웨어를 더 포함한다. 일부 이러한 실시 예들에서, 제어기는 코어들이 제거된다는 것을 나타내는 광 방출 분광 하드웨어로부터 및/또는 레이저 간섭계 하드웨어로부터의 피드백에 응답하여 기판에 노출된 플라즈마를 소화하게 하도록 구성될 수도 있다. 이들 또는 다른 실시 예들에서, 장치는 산란계 하드웨어를 더 포함할 수도 있다. 일부 이러한 실시 예들에서, 제어기는 동작 (e) (ii) 후 그리고 동작 (e) (iii) 전에 제 1 스페이서 피처들 중 하나 이상의 폭을 측정하는 동작을 유발하도록 구성될 수도 있다.
개시된 실시 예들의 또 다른 양태에서, 기판을 프로세싱하기 위한 장치가 제공되고, 장치는: (a) 반응 챔버; (b) 반응 챔버 내에 포지셔닝된 기판 지지부; (c) 반응 챔버 내에서 플라즈마를 생성하도록 구성된 플라즈마 생성기; (d) 반응 챔버로의 하나 이상의 유입구들; 및 (e) 제어기로서, (i) (1) 하부 재료, (2) 하부 재료 상에 포지셔닝된 코어들로서, 코어들은 수직으로 배향되는 측벽들을 갖는, 코어들, (3) 코어들의 측벽들을 라이닝하는 제 1 스페이서 재료; (4) 코어들 및 제 1 스페이서 재료 위에 포지셔닝된 평탄화 층으로서, 평탄화 층의 상단 부분은 실질적으로 평면형인, 평탄화 층; (5) 평탄화 층 위에 포지셔닝된 마스크 층, 및 (6) 마스크 층 및 평탄화 층 내에 규정된 개구부로서, 개구부는 코어들 중 하나의 측벽들 중 일 측벽들을 라이닝하는 제 1 스페이서 재료 위에 포지셔닝되는, 개구부를 포함하는, 기판을 수용하는 동작; (ii) 개구부에 대응하는 위치에서 제 1 스페이서 재료를 제거하는 단계; (iii) 마스크 층을 제거하는 동작; (iv) 코어들 및 평탄화 층을 제거하는 동작으로서, 이에 따라 동작 (ii) 에서 제거되지 않은 남아 있는 제 1 스페이서 재료로부터 제 1 스페이서 피처들을 형성하고, 개구부에 대응하는 위치에 제 1 스페이서 피처가 형성되지 않는, 코어들 및 평탄화 층 제거 동작; 및 (v) 제 1 스페이서 피처들 위에 제 2 스페이서 층을 증착하는 동작을 유발하도록 구성된 적어도 하나의 프로세서를 갖고, 동작 (iv) 및 동작 (v) 은 동일한 반응 챔버 내에서 발생하고, 그리고 기판은 동작 (iv) 과 동작 (v) 사이에서 반응 챔버로부터 제거되지 않는, 제어기를 포함한다.
일부 실시 예들에서, 제어기는 코어들 및 평탄화 층을 동시에 제거하는 동작을 유발하도록 구성된다. 이들 또는 다른 경우들에서, 코어들 및 평탄화 층을 제거하는 동작은 코어들 및 평탄화 층을 애싱하기 위해 기판을 산소-함유 플라즈마에 노출하는 동작을 포함할 수도 있다. 다양한 실시 예들에서, 제어기는 (iv) 에서 코어들 및/또는 평탄화 층이 제거되는 시간을 결정하도록 계측을 수행하는 동작을 유발하도록 구성될 수도 있다. 이들 또는 다른 실시 예들에서, 제어기는 제 1 스페이서 피처들 중 하나 이상의 폭을 측정하도록 동작 (iv) 후 그리고 동작 (v) 전에 산란 계측을 수행하는 동작을 유발하도록 구성될 수도 있다.
개시된 실시 예들의 또 다른 양태에서, 기판을 프로세싱하기 위한 장치가 제공되고, 장치는: (a) 반응 챔버; (b) 반응 챔버 내에 포지셔닝된 기판 지지부; (c) 반응 챔버 내에서 플라즈마를 생성하도록 구성된 플라즈마 생성기; (d) 반응 챔버로의 하나 이상의 유입구들; 및 (e) 제어기로서, (i) (1) 하부 재료, (2) 하부 재료 상에 포지셔닝된 코어들로서, 코어들은 수직으로 배향되는 측벽들을 갖는, 코어들, (3) 코어들의 측벽들을 라이닝하는 제 1 스페이서 재료; (4) 코어들 및 제 1 스페이서 재료 위에 포지셔닝된 평탄화 층으로서, 평탄화 층은 노출된 영역들 및 보호된 영역들을 형성하도록 패터닝되는, 평탄화 층을 포함하는, 기판을 수용하는 동작; (ii) 보호된 영역들의 제 1 스페이서 재료는 트리밍되지 않은 채로 남아 있는 동안 노출된 영역들의 제 1 스페이서 재료의 두께를 감소시키도록 제 1 스페이서 재료를 트리밍하는 동작; (iii) 평탄화 층 및 코어들을 제거하는 동작으로서, 이에 따라 제 1 스페이서 재료로부터 제 1 스페이서 피처들을 형성하고, 제 1 스페이서 피처들은 불균일한 임계 치수들을 갖는, 평탄화 층 및 코어들 제거 동작; 및 (iv) 제 1 스페이서 피처들 위에 제 2 스페이서 층을 형성하는 동작을 유발하도록 구성된 적어도 하나의 프로세서를 갖고, 동작 (iii) 및 동작 (iv) 은 동일한 반응 챔버 내에서 발생하고, 그리고 기판은 동작 (iii) 과 동작 (iv) 사이에서 반응 챔버로부터 제거되지 않는, 제어기를 포함한다.
특정한 실시 예들에서, 제어기는 제 2 스페이서 층이 인접한 제 1 스페이서 피처들 사이의 영역들에서 제거되도록 제 2 스페이서 층을 에칭 백하는 동작을 유발하도록 구성될 수도 있다. 일부 이러한 경우들에서, 제어기는 제 1 스페이서 피처들을 제거하여, 제 2 스페이서 층으로부터 제 2 스페이서 피처들을 형성하는 동작을 유발하도록 구성될 수도 있고, 인접한 제 2 스페이서 피처들 사이의 거리는 상기 제 1 스페이서 피처들의 불균일한 임계 치수들로 인해 불균일하다. 이들 또는 다른 실시 예들에서, 평탄화 층 및 코어들은 동시에 제거될 수도 있다. 이들 또는 다른 실시 예들에서, 제어기는 코어들 및 평탄화 층을 애싱하기 위해 기판을 산소-함유 플라즈마에 노출하는 동작을 유발하도록 구성될 수도 있다.
개시된 실시 예들의 또 다른 양태에서, 기판을 프로세싱하기 위한 장치가 제공되고, 장치는: (a) 반응 챔버; (b) 반응 챔버 내에 포지셔닝된 기판 지지부; (c) 반응 챔버 내에서 플라즈마를 생성하도록 구성된 플라즈마 생성기; (d) 반응 챔버로의 하나 이상의 유입구들; 및 (e) 적어도 하나의 프로세서를 갖는 제어기를 포함하고, 제어기는 본 명세서에 청구되거나 달리 기술된 임의의 방법들을 유발하도록 구성된다.
이들 및 다른 양태들은 도면들을 참조하여 이하에 더 기술된다.
도 1은 스페이서-온-스페이서 자기-정렬된 쿼드러플 패터닝의 방법을 기술하는 플로우 차트이다.
도 2a 내지 도 2e는 도 1의 방법에서 다양한 단계들을 겪는 반도체 기판을 예시한다.
도 3은 코어들이 제 2 스페이서 증착에 대해 인 시츄로 제거되는 대안적인 프로세스 플로우를 사용하는 스페이서-온-스페이서 자기-정렬된 쿼드러플 패터닝의 방법을 기술하는 플로우 차트이다.
도 4a 내지 도 4f는 도 3의 방법에서 다양한 프로세싱 단계들을 겪을 때 반도체 기판을 도시한다.
도 5는 특정한 제 1 스페이서 피처들이 2 배가 되기 전에 제거를 위해 타깃팅되는 스페이서-온-스페이서 자기-정렬된 패터닝의 방법을 기술하는 플로우 차트이다.
도 6a 내지 도 6i는 도 5의 방법에서 다양한 프로세싱 단계들을 겪을 때 반도체 기판을 도시한다.
도 7은 본 명세서에 기술된 방법들의 다양한 단계들을 수행하도록 사용될 수도 있는 반응 챔버를 제공한다.
도 8은 본 명세서에 기술된 방법들의 다양한 단계들을 수행하도록 사용될 수도 있는 멀티-스테이션 프로세싱 툴을 도시한다.
도 9는 본 명세서에 기술된 방법들의 다양한 단계들을 수행하도록 사용될 수도 있는 프로세싱 시스템을 도시한다.
도 10a 내지 도 10c는 도 1 및 도 2a 내지 도 2e에 기술된 프로세싱 스킴과 관련된 실험 결과들을 도시한다.
도 11a 내지 도 11c는 도 3 및 도 4a 내지 도 4f에 기술된 프로세싱 스킴과 관련된 실험 결과들을 도시한다.
도 12a 내지 도 12h는 도 13의 방법에서 다양한 프로세싱 단계들을 겪을 때 반도체 기판을 도시한다.
도 13은 상이한 임계 치수들을 갖는 피처들을 생성하는 패터닝 방법을 기술하는 플로우 차트이다.
이하의 기술 (description) 에서, 제시된 실시 예들의 완전한 이해를 제공하기 위해 수많은 구체적 상세들이 제시된다. 개시된 실시 예들은 이들 구체적인 상세들 중 일부 또는 전부 없이 실시될 수도 있다. 다른 예들에서, 공지된 프로세스 동작들은 개시된 실시 예들을 불필요하게 모호하게 하지 않기 위해 상세히 기술되지 않았다. 개시된 실시 예들이 구체적인 실시 예들과 함께 기술될 것이지만, 이는 개시된 실시 예들을 제한하는 것으로 의도되지 않았다는 것이 이해될 것이다.
도 1은 스페이서-온-스페이서 (Spacer-on-Spacer; SoS) 자기-정렬된 쿼드러플 패터닝 (spacer-on-spacer self-aligned quadruple patterning; SAQP) 으로 지칭되는 패터닝 기법 (technique) 을 기술하는 플로우 차트이다. 도 2a 내지 도 2e는 도 1에 도시된 동작들을 겪을 때 기판 (201) 을 예시한다. 도 1의 동작은 도 2a 내지 도 2e의 맥락에서 기술된다. 먼저, 동작 (101) 에서, 기판 (201) 이 수용된다. 기판 (201) 은 하부 재료 (underlying material) (202), 코어들 (203), 및 제 1 스페이서 층 (204) 을 포함한다. 본 명세서에 사용된 바와 같이, 하부 재료라는 구는 코어들 아래에 포지셔닝되는 재료를 지칭한다. 도 1을 참조하면, 하부 재료 (202) 는 코어들 (203) 아래에 포지셔닝된다. 하부 재료 (202) 는 코어들 (203) 의 형성 전에 증착되고, 다양한 재료들 및 구조들을 포함할 수도 있다. 다양한 예들에서, 하부 재료 (202) 는 재료들의 하나 이상의 층들, 예를 들어 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 카보나이트라이드, 및/또는 실리콘 카바이드와 같은 유전체 재료들을 포함한다. 이하에 더 논의된 바와 같이, 하부 재료 (202) 의 재료(들)는 제 2 스페이서 층 (205) 의 재료를 마스크로서 사용하여 에칭될 수 있도록 선택된다.
제 1 스페이서 층 (204) 은 도 2a에 도시된 바와 같이 코어들 (203) 을 컨포멀하게 (conformally) 코팅한다. 다음에, 동작 (103) 에서, 제 1 스페이서 층 (204) 이 에칭 백된다 (etch back). 제 1 스페이서 층 (204) 의 재료 (때때로 제 1 스페이서 재료로 지칭됨) 는 도 2b에 도시된 바와 같이, 수평으로 배향된 표면들로부터 제거되지만, 수직으로 배향된 표면 상에 실질적으로 보존된다. 이 에칭 동작은 에칭을 수행하도록 구성된 반응 챔버에서 발생한다. 다음에, 동작 (105) 에서, 도 2c에 도시된 바와 같이, 코어들 (203) 이 제거된다. 이 때, 제 1 스페이서 층 (204) 의 나머지 부분들은 제 1 스페이서 피처들 (204') 로 지칭될 수도 있는 분리되고 별개의 수직으로 배향된 피처들이다.
동작 (107) 에서, 기판 (201) 은 에칭을 수행하도록 구성된 챔버 내에서 지지부 (종종 정전 척으로 지칭됨) 로부터 제거되고, 습식 세정을 수행하도록 구성된 또 다른 챔버로 이송된다. 이어서, 동작 (109) 에서, 기판 (201) 은 임의의 원치 않은 재료를 제거하기 위해 습식 세정 동작을 겪는다 (subject). 당업자가 이해하는 바와 같이, 일 예에서, 이 원치 않은 재료는 제 1 스페이서 층 (204) 이 동작 (103) 에서 에칭되는 동안 생성될 수 있다. 또 다른 예에서, 코어들 (203) 을 제거하기 위해 수행된 동작 (105) 는 하나 이상의 세정 프로세스들에서 제거될 수 있는, 폴리머 잔류물들과 같은 바람직하지 않은 재료를 발생시킬 수 있다. 다음에, 동작 (111) 에서, 기판 (201) 은 세정을 수행하도록 구성된 챔버로부터 증착을 수행하도록 구성된 챔버로 이송된다.
도 2d는 기판이 세정을 위해 이송되고, 세정되고, 증착을 위해 이송된 후 기판 (201) 을 예시한다. 기판 (201) 상에 작용하는 다양한 힘들은 도 2d에 도시된 바와 같이, 제 1 스페이서 피처들 (204') 로 하여금 바람직하지 않게 티핑하거나 (tip)/리닝하게 (lean) 할 수 있다. 예를 들어, 기계적 진동들은 기판 (201) 이 이송될 때마다 발생할 수도 있다. 이러한 기계적 진동들은 기판 (201) 이 기판을 에칭하기 위해 사용된 기판 지지부로부터 제거될 때 동작 (107) 에서 특히 문제가 될 수도 있다. 에칭 장치는 종종 차동 전압의 인가를 통해 프로세싱 동안 척에 기판 (201) 을 단단히 고정하는 정전 척들을 사용한다. 기판 (201) 이 디척킹될 (dechuck) 때 (예를 들어, 정전 척으로부터 해제 (release)/제거될 때), 기판은 약간 점프한다. 이 점프는 기판 (201) 내에서 기계적 진동을 유발하고, 이는 제 1 스페이서 피처들 (204') 을 티핑 오버하게 (tip over) 할 수 있다. 유사하게, 동작 (109) 에서 습식 세정 프로세스 동안 그리고 후에 경험된 모세관 힘은 제 1 스페이서 피처들 (204') 로 하여금 티핑 오버하게 할 수 있다. 예를 들어, 습식 세정 프로세스로부터의 용매가 이웃한 제 1 스페이서 피처들 (204') 의 쌍들 사이에서 건조될 때, 제 1 스페이서 피처들 (204') 은 서로를 향해 당겨질 수 있고, 이들을 비스듬해지거나 붕괴되게 (collapse) 한다.
동작 (113) 에서, 도 2e에 도시된 바와 같이, 제 2 스페이서 층 (205) 이 제 1 스페이서 피처들 (204') 위에 증착된다. 제 2 스페이서 층 (205) 이 컨포멀하게 증착되는 것이 바람직하다. 그러나, 제 1 스페이서 피처들 (204') 이 뒤집혀 있기 때문에, 보이드들 (206) 은 제 1 스페이서 피처들 (204') 의 인접한 세트들 사이에 형성된다. 이들 보이드들 (206) 은 바람직하지 않고 고장을 야기할 수 있다.
도 2a 내지 도 2e는 SoS SAQP 기법들 동안 빈번하게 발생하는 일 문제를 예시한다. 예시된 뒤집힘 문제는 기판 상의 모든 위치들에서, 또는 방법이 수행될 때마다 반드시 발생하는 것은 아니라는 것이 이해되어야 한다. 오히려, 도면들은 SoS SAQP 프로세싱에서 일반적으로 발생하는 문제를 나타내도록 의도되어, 고 레이트의 결함들 및 연관된 저 수율을 유발한다.
도 2a 내지 도 2e는 SoS SAQP 기법들에서 일반적으로 수행된 마지막 2 개의 단계들을 생략하지만, 이들 단계들은 도 1의 플로우 차트에 기술된다는 것이 또한 이해되어야 한다. 도 1을 다시 참조하면, 이들 단계들은 제 2 스페이서 층 (205) 을 에칭 백하여 수직으로 배향된 표면들 상에 실질적으로 손상되지 않은 채로 수평으로 배향된 표면들로부터 제거하는 동작 (115) 를 포함한다. 이 단계는 동작 (103) 에서 제 1 스페이서 층 (204) 의 에칭 백과 유사하다. 다음에, 동작 (117) 에서, 제 1 스페이서 층 피처들 (204') 이 제거된다. 이 단계는 동작 (105) 에서 코어들 (203) 을 제거하는 것과 유사하다. 제 1 스페이서 피처들 (204') 이 제거된 후, 제 2 스페이서 층 (205) 의 나머지 (수직으로 배향된) 부분들은 서로 분리되고 구별되어, 제 2 스페이서 피처들 (미도시) 을 형성한다. 도 2e의 피처들은 추가 프로세싱이 성공하기에는 이미 너무 손상되기 때문에 도 2a 내지 도 2e는 이들 마지막 두 단계들을 생략한다. 상기 언급된 바와 같이, 하부 재료 (202) (또는 이의 상단 부분) 의 재료(들)는 하부 재료 (202) 가 제 2 스페이서 피처들을 마스크 층으로서 사용하여 에칭될 수 있도록 선택된다. 일부 경우들에서, 하부 재료 (202) 는 실리콘 나이트라이드, 실리콘 카바이드, 및/또는 실리콘 카보나이트라이드의 하나 이상의 층들을 포함한다. 일부 이러한 경우들에서, 제 2 스페이서 층 (205) 및 제 2 스페이서 피처들은 실리콘 옥사이드이다. 일부 다른 경우들에서, 제 2 스페이서 층 (205) 및 제 2 스페이서 피처들은 실리콘 나이트라이드이다. 재료들의 다른 조합들이 특정한 구현 예들에서 사용될 수도 있다.
도 1 및 도 2a 내지 도 2e와 관련하여 상기 기술된 문제들을 극복하기 위해 에서, 새로운 프로세스 플로우가 사용된다. 새로운 프로세스 플로우는 기판이 세정되고 제 2 스페이서 층의 증착을 위해 챔버로 이송될 때까지 코어들의 제거를 지연시킨다. 이와 같이, 코어들은 이송 동작 및 세정 동작 동안 구조적 지지를 제공하여, 제 1 스페이서 피처들이 이들 단계들 동안 뒤집힐 위험을 최소화한다. 코어들이 제 2 스페이서 층의 증착에 사용된 동일한 챔버에서 제거되기 때문에, 코어 제거는 제 2 스페이서 증착에 대해 인 시츄 (in-situ) 로 수행되는 것으로 간주된다. 새로운 프로세스 플로우는 실질적으로 보다 적은 제작 결함들을 발생시키고, 따라서 종래의 기법들과 비교하여 현저하게 보다 고 수율을 달성한다.
도 3은 본 명세서의 다양한 실시 예들에 따른 스페이서-온-스페이서 자기-정렬된 쿼드러플 패터닝을 수행하기 위한 플로우 차트를 제공한다. 도 4a 내지 도 4f는 도 3에 기술된 방법을 겪을 때 부분적으로 제조된 반도체 디바이스를 예시한다. 도 3의 동작들은 도 4a 내지 도 4f의 맥락에서 기술된다.
먼저, 동작 (301) 에서, 기판 (401) 이 수용된다. 기판 (401) 은 하부 재료 (402), 코어들 (403), 및 제 1 스페이서 층 (404) 을 포함한다. 제 1 스페이서 층 (404) 은 도 4a에 도시된 바와 같이 코어들 (403) 을 컨포멀하게 코팅한다. 일반적으로, 종래의 재료들이 이들 층들 각각에 사용될 수도 있다. 일 실시 예에서, 코어들은 애싱 프로세스 (ashing process) 동안 어떠한 바람직하지 않은 잔류 재료들도 남기지 않고 애싱 가능한 재료를 포함할 수 있고 또는 제조될 수 있다. 본 명세서에 규정된 바와 같이, 애싱 프로세스는 열 또는 산소-함유 플라즈마 또는 수소-함유 플라즈마와 같은 플라즈마에 노출시 포토레지스트들, 등과 같은 하나 이상의 유기 재료들을 제거하는 타입의 스트립핑 프로세스를 지칭한다. 일 예에서, 코어의 재료는 예를 들어, 탄소, 실리콘, 게르마늄, 주석, 납, 등과 같은 주기율표의 IVA 족으로부터 선택될 수 있고 또는 포함할 수 있다. 일부 예들에서, 코어의 재료는 주석 옥사이드, 납 옥사이드, 또는 이들의 조합을 포함할 수도 있다. 임의의 이들 재료들의 조합들이 또한 사용될 수도 있다. 일 구체적인 예에서, 코어들은 스핀-온, 화학적 기상 증착 방법, 또는 PECVD (plasma enhanced chemical vapor deposition) 방법을 통해 형성된 탄소 또는 탄소-기반 재료이다. 이들 또는 다른 예들에서, 제 1 스페이서 층은 실리콘 나이트라이드, 티타늄 옥사이드, 주석 옥사이드, 하프늄 옥사이드, 또는 지르코늄 옥사이드와 같은 유전체 재료로 이루어질 수도 있다. 다른 재료들이 적절하게 사용될 수도 있다. 제 1 스페이서 층은 (플라즈마 에너지 또는 열 에너지에 의해 구동될 수도 있는) 원자 층 증착 또는 화학적 기상 증착을 통해 증착될 수도 있다. 일부 경우들에서, 방법은 하부 재료 (402) 상에 코어들 (403) 을 형성하는 단계 및 코어들 위에 제 1 스페이서 층 (404) 을 증착하는 단계를 더 포함할 수도 있다.
다음에, 동작 (303) 에서, 제 1 스페이서 층 (404) 이 에칭 백된다. 제 1 스페이서 층 (404) 의 재료 (때때로 제 1 스페이서 재료로 지칭됨) 는 도 4b에 도시된 바와 같이, 수평으로 배향된 표면들로부터 제거되지만, 수직으로 배향된 표면 상에 실질적으로 보존된다. 이 에칭 동작은 에칭을 수행하도록 구성된 챔버에서 발생한다. 제 1 스페이서 층 (404) 은 제 1 스페이서 층의 재료를 에칭하도록 구성된 에칭 화학 물질, 플라즈마, 및 이온들의 지향성 플럭스의 조합에 기판을 노출시킴으로써 다시 에칭될 수도 있다. 에칭 프로세스는 이방성 에칭이다.
다음에, 동작 (305) 에서, 기판 (401) (예를 들어, 도 4b에 도시된 바와 같이, 하부 재료 (402) 위에 배치된 코어들 (403) 에 인접한 제 1 스페이서 층 (404) 의 나머지 재료를 가짐) 은 에칭을 수행하도록 구성된 챔버로부터 세정을 수행하도록 구성된 챔버로 이송된다. 동작 (307) 에서, 기판 (401) 은 원치 않은 재료 (미도시) 를 제거하도록 세정된다. 원치 않은 재료는 통상적으로 동작 (303) 에서 제 1 스페이서 층을 에칭 백한 결과로서 기판 (401) 상에 존재하는 재료이다. 세정 프로세스는 예를 들어 HF를 사용하는 습식 세정 프로세스일 수도 있다. HF는 통상적으로 적어도 약 10:1 (물:HF), 일부 경우들에서 약 300:1, 그리고 일부 경우들에서 최대 약 1000:1의 비로 물 (예를 들어, 탈 이온수) 에 희석된다. 특정한 실시 예들에서, HF 용액은 완충 용액일 수도 있다. 이들 또는 다른 경우들에서, HF 용액은 수산화 암모늄 및/또는 과산화수소와 같은 순한 (mild) 염기성 시약을 포함할 수도 있다. 일부 경우들에서, 세정 프로세스는 드라이 클리닝 프로세스일 수도 있다. 이러한 경우에, 기판은 원치 않은 재료를 제거하기 위해 플라즈마에 노출될 수도 있다.
다른 경우들에서, 세정 프로세스는 완전히 생략될 수도 있다. 예를 들어, 제 1 스페이서 층 (404) 의 재료 및/또는 코어들 (403) 의 재료는 예를 들어, 기판 상에 재 증착되는 비휘발성 물질들의 형성 없이 깨끗하게 제거될 수 있도록 선택될 수도 있다. 이러한 실시 예들에서, 세정 동작에서 제거할 원치 않은 재료가 거의 없거나 전혀 없을 수도 있다. 세정이 생략되는 실시 예들에서, 세정과 연관된 이송 단계들은 유사하게 생략될 수도 있다. 예를 들어, 도 3을 참조하면, 동작들 (305, 307, 및 309) 은 기판을 에칭 챔버로부터 증착 챔버로 이송하는 것을 수반하는 단일 동작으로 대체될 수도 있다. 또 다른 예에서, 에칭 챔버 및 증착 챔버는 동일한 반응 챔버일 수도 있다. 이 경우, 동작들 (305, 307, 및 309) 은 전체적으로 생략될 수도 있다.
세정 단계들을 생략하는 일 장점은 기판이 상이한 챔버들 및/또는 툴들 사이에서 이송되는 횟수를 감소시킨다는 것이다. 이는 프로세싱/이송 동안 기판 상의 모든 피처들이 손상될 위험을 더 감소시킨다. 에칭 챔버 및 증착 챔버가 동일한 반응 챔버인 일 예에서 (예를 들어, 반응 챔버는 목표된 바와 같이 에칭하고 증착하도록 구성됨), 세정 동작들을 생략하는 것은 동작 (303) (예를 들어, 제 1 스페이서 층을 에칭 백함) 과 동작 (311) (코어들을 제거하여, 제 1 스페이서 피처들을 형성함) 사이에 기판을 이송할 필요성을 제거한다.
도 3의 실시 예를 다시 참조하면, 동작 (309) 에서, 기판 (401) 은 세정을 수행하도록 구성된 챔버로부터 증착을 수행하도록 구성된 챔버로 이송된다. 이는 제 1 스페이서 층을 증착하도록 사용되는 챔버와 동일하거나 상이한 챔버일 수도 있고, 또한 제 1 스페이서 층을 에칭 백하기 위해 사용된 챔버와 동일하거나 상이한 챔버일 수도 있다.
특히, 도 4b에 도시된 바와 같이, 코어들 (403) 이 여전히 기판 (401) 상에 존재하는 동안 동작들 (305, 307, 및 309) 이 모두 발생한다. 이러한 방식으로, 코어들 (403) 은 제 1 스페이서 층 (404)/제 1 스페이서 피처들 (404') 에 기계적 지지를 제공하여, 이송 동작 및 세정 동작 동안 바람직하지 않게 티핑 오버하는 것을 방지한다. 일단 기판이 제 2 스페이서 층이 증착될 증착 챔버로 이송되면 (이하에 더 논의됨), 코어들 (403) 은 도 4c에 도시된 바와 같이 동작 (311) 에서 제거된다. 코어들은 애싱과 같은 건식 프로세스를 통해 제거될 수도 있다. 이 때, 제 1 스페이서 층 (404) 의 나머지 부분들은 제 1 스페이서 피처들 (404') 로 지칭될 수도 있는 분리되고 별개의 수직으로 배향된 피처들이다. 코어들 (403) 은 코어들의 재료를 제거하도록 구성된 플라즈마에 기판을 노출함으로써 제거될 수도 있다. 상기 언급된 바와 같이, 일 예에서, 코어들 (403) 은 탄소 또는 탄소-기반 재료이고, 기판을 산소-함유 플라즈마에 노출시킴으로써 제거될 수 있다. 예시적인 반응 물질들은 O2 및 다른 산소-함유 종을 포함한다. 일부 다른 예들에서, 코어들 (403) 은 하나 이상의 금속 옥사이드 재료 (예를 들어, 주석 옥사이드, 납 옥사이드, 등) 를 포함할 수도 있고, 기판을 수소-함유 플라즈마에 노출시킴으로써 제거될 수 있다. 사용될 수도 있는 예시적인 반응 물질들은 H2, NH3, CH4, 및 다른 수소-함유 종을 포함한다. 특정한 예에서, 플라즈마는 N2와 H2의 혼합물을 포함한다. 산화 플라즈마 및 환원 플라즈마는 특정한 코어 재료들을 제거하기 위해 적절히 사용될 수도 있다.
이어서, 동작 (313) 에서, 제 2 스페이서 층 (405) 은 도 4d에 도시된 바와 같이 제 1 스페이서 피처들 (404') 위에 증착된다. 제 2 스페이서 층 (405) 은 (플라즈마 에너지 또는 열 에너지에 의해 구동될 수도 있는) 원자 층 증착 또는 화학적 기상 증착을 통해 증착될 수도 있다. 제 2 스페이서 층 (405) 은 실리콘 옥사이드, 실리콘 나이트라이드, 티타늄 옥사이드, 주석 옥사이드, 지르코늄 옥사이드, 하프늄 옥사이드, 등과 같은 유전체 재료일 수도 있다. 일반적으로, 제 1 스페이서 층 (404) 의 재료는 제 2 스페이서 층 (405) 의 재료와 상이한 조성을 가져야 한다. 재료들의 다양한 조합들이 제 1 스페이서 층 (404) 및 제 2 스페이서 층 (405) 을 위해 사용될 수 있다.
일 예에서, 코어들 (403) 은 탄소 또는 탄소-기반 재료이고, 제 1 스페이서 층 (404) 은 주석 옥사이드 또는 티타늄 옥사이드이고, 제 2 스페이서 층 (405) 은 실리콘 옥사이드 또는 실리콘 나이트라이드이다. 또 다른 예에서, 코어들 (403) 은 탄소 또는 탄소-기반 재료이고, 제 1 스페이서 층 (404) 은 실리콘 옥사이드 또는 실리콘 나이트라이드이고, 제 2 스페이서 층 (405) 은 주석 옥사이드, 티타늄 옥사이드, 또는 납 옥사이드이다. 또 다른 예에서, 코어들 (403) 은 주석 옥사이드, 납 옥사이드, 또는 이들의 조합이고, 제 1 스페이서 층 (404) 은 티타늄 옥사이드이고, 제 2 스페이서 층 (405) 은 임의의 옥사이드 (예를 들어, 실리콘 옥사이드, 금속 옥사이드, 등) 또는 실리콘 나이트라이드이다.
도 3에 기술된 프로세스 플로우는 제 1 스페이서 피처들 (404') 이 도 1 및 도 2d와 관련하여 기술된 바와 같이 뒤집히지 않고 수직으로 유지되는 것을 보장한다. 이와 같이, 제 2 스페이서 층 (405) 은 도 2e와 관련하여 기술된 보이드들 또는 다른 바람직하지 않은 결함들의 형성 없이, 제 1 스페이서 피처들 (404') 상에 컨포멀하게 증착된다.
다음에, 동작 (315) 에서, 제 2 스페이서 층 (405) 은 도 4e에 도시된 바와 같이 에칭 백된다. 에칭 백 동작은 수평 표면들로부터 제 2 스페이서 층 (405) 을 제거하는 한편 수직 표면들 상의 제 2 스페이서 층은 실질적으로 보존한다. 제 2 스페이서 층 (405) 은 제 2 스페이서 층의 재료를 에칭하도록 구성된 에칭 화학 물질, 플라즈마, 및 이온들의 지향성 플럭스의 조합에 기판을 노출시킴으로써 다시 에칭될 수도 있다. 에칭 프로세스는 이방성 에칭 프로세스이다.
동작 (317) 에서, 제 1 스페이서 피처들 (404') 은 도 4f에 도시된 바와 같이 제거된다. 이 때, 제 2 스페이서 층 (405) 의 나머지 부분들은 서로 분리되고 구별되어, 제 2 스페이서 피처들 (405') 을 형성한다. 제 1 스페이서 피처들 (404') 은 저 바이어스 (예를 들어, ≤ 10 V) 등방성 선택적인 에칭에서 애싱/이그줌 (exhuming) 에 의해 제거될 수도 있다. 제 1 스페이서 피처들 (404') 은 기판 (401) 의 하부 재료 (402) 또는 제 2 스페이서 피처들 (405') 를 상당히 에칭하지 않고 선택적으로 제거된다.
상기 언급된 바와 같이, 코어는 탄소 또는 탄소 함유 재료, 또는 금속 옥사이드 재료일 수도 있다. 다양한 실시 예들에서, 코어는 특정한 재료 특성들을 가질 수도 있다. 예를 들어, 코어의 재료는 상대적으로 저 응력 (예를 들어, 약 50 MPa 이하의 절대 값을 갖는 증착 후 블랭킷 응력을 가짐) 및 고 영률 (Young's modulus) (예를 들어, 30 GPa 초과) 을 나타낼 수도 있다. 특정한 실시 예들에서, 코어의 재료는 예를 들어 산소-함유 플라즈마 또는 수소-함유 플라즈마와 같은 플라즈마에 노출될 때 애시 가능할 수도 있다. 애싱 반응은 기판 상에 재 증착될 수 있는 폴리머들 또는 다른 비휘발성 물질들의 형성이 거의 없거나 전혀 없이, 적어도 하나의 고상 반응 물질로부터 휘발성 생성물들을 생성한다. 탄소 또는 탄소-함유 코어의 경우, 탄소는 휘발성 이산화탄소를 형성하도록 산소-함유 플라즈마와 반응할 수도 있다. 금속 옥사이드-기반 코어의 경우, 금속 옥사이드는 수소-함유 플라즈마를 사용하여 제거될 수도 있다.
도 4a 내지 도 4f에 도시된 바와 같이, 개시된 프로세스 플로우는 기판 표면 상에 존재하는 피처들의 수를 4 배로 증가시키도록 사용될 수도 있다. 프로세스는 일반적으로 SoS (Spacer-on-Spacer) SAQP (Self-Aligned Quadruple Patterning) 로 지칭된다. 도 3에 기술된 특정한 프로세스 플로우는 CoPS (Core Pull In-Situ to Second Spacer Deposition) 로 지칭될 수도 있다. 명칭은 코어들이 제 2 스페이서 증착을 위해 (예를 들어, 동일한 챔버 내에서) 인 시츄로 제거된다는 사실로부터 유도된다. CoPS 프로세스 플로우는 실질적으로 보다 적은 제작 결함들을 발생시키고, 이에 따라 비기능성인 기판들/디바이스들의 수를 최소화하고, 낭비를 감소시키고, 효율을 상승시킨다. 그 결과, 제작 비용들이 감소된다.
도 3 및 도 4a 내지 도 4f는 다수의 상이한 단계들을 레이아웃하고, 특정한 동작들은 다양한 실시 예들에서 생략될 수도 있다는 거싱 이해되어야 한다. 유사하게, 부가적인 단계들이 일부 실시 예들에서 발생할 수도 있다. 도 3을 참조하면, 일 실시 예는 동작 (311) 만을 수반한다. 또 다른 실시 예는 동작들 (311 및 313) 을 수반한다. 또 다른 실시 예는 동작들 (311, 313, 및 315) 을 수반한다. 또 다른 실시 예는 동작들 (311, 313, 315, 및 317) 을 수반한다. 이들 실시 예 중 임의의 것은 동작들 (301, 303, 305, 및 307) 중 임의의 하나 이상을 포함하도록 수정될 수 있다.
도 3 및 도 4a 내지 도 4f에 기술된 프로세스 플로우는 메모리 디바이스들의 제조와 같이, 피처들의 수가 4 배가 되는 것이 바람직한 맥락들에서 잘 작동한다. 일부 다른 디바이스들 (예를 들어, 로직 디바이스들) 은 보다 복잡한 구조들을 가질 수도 있고, 이러한 경우들에서, 피처들의 수는 4 배 미만으로 증가하는 것이 바람직할 수도 있다. 이러한 경우들에서, 특정한 피처들 (예를 들어, 제 1 스페이서 피처들) 은 패턴을 2 배로 하기 위해 사용되기 전에 제거를 위해 타깃팅될 수도 있다. 도 5는 때때로 컷팅 마스크 통합 스킴으로 지칭되는, 이러한 실시 예를 기술하는 플로우 차트이다. 도 5의 방법은 도 5의 동작들을 겪을 때 부분적으로 제조된 반도체 디바이스를 도시하는 도 6a 내지 도 6i의 맥락에서 설명된다. 일반적으로, 도 5의 많은 동작들은 도 3과 유사하고, 도 3과 관련하여 제공된 세부 사항들은 또한 도 5의 방법에 적용된다. 간결함을 위해, 많은 이러한 상세들은 도 5의 기술로부터 생략된다.
도 5의 방법은 기판 (601) 이 수용되는 동작 (501) 에서 시작된다. 기판 (601) 은 도 6a에 도시된 바와 같이, 하부 층 (602), 코어들 (603), 및 제 1 스페이서 층 (604) 을 포함한다. 코어들 (603) 및 제 1 스페이서 층 (604) 의 증착, 뿐만 아니라 (동작 (303) 과 유사한) 제 1 스페이서 층 (604) 의 에칭 백과 관련된 단계들은 도면들로부터 생략되지만, 이들 단계들은 특정한 실시 예들에 포함될 수도 있다. 특정한 기판 이송 단계들은 또한 도면들로부터 생략되지만, 기판은 단계 각각에 대해 필요에 따라 상이한 툴들로 이송된다는 것이 이해된다. 방법은 원치 않은 재료를 제거하기 위해 기판이 세정을 겪는 동작 (502) 으로 계속된다. 이 원치 않은 재료는 제 1 스페이서 층 (604) 의 에칭 백 동안 빈번하게 생성된다. 도 3을 참조하여 논의된 바와 같이, 세정 동작 (502) 은 특정한 실시 예들에서 생략될 수도 있다.
방법은 도 6b에 도시된 바와 같이, 평탄화 층 (607), 중간 층 (608), 및 패터닝된 포토레지스트 층 (609) 이 기판 (601) 상에 순차적으로 제공되는 동작 (503) 으로 계속된다. 많은 경우들에서, 평탄화 층 (607) 은 자기 평탄화되는 스핀-온-카본 (spin-on-carbon) 또는 스핀-온-글라스 (spin-on-glass) 이다. 대안적으로, 평탄화 층 (607) 은 화학적 기상 증착 또는 다른 방법들을 통해 증착될 수도 있다. 평탄화 층 (607) 의 상단 표면/부분은 통상적으로 평면형이다. 평탄화 층 (607) 은 또한 마스크 또는 블록 마스크로 지칭될 수도 있다. 다양한 상이한 종래의 재료들이 스핀-온 기법들, PECVD 기법들, 등을 통해 증착될 수도 있는 중간 층 (608) 을 위해 사용될 수도 있다. 포토레지스트 (609) 는 임의의 타입의 포토레지스트일 수도 있다. 특정한 실시 예에서 포토레지스트 (609) 는 극 자외선 (EUV) 포토레지스트이다. 이러한 EUV 포토레지스트는 현재 사용 및 개발중인 표준 13.5 ㎚ EUV 파장을 사용하여 노출될 수도 있다. 그러나, 일반적으로 248 ㎚ 또는 193 ㎚ 엑시머 레이저 소스들의 사용을 지칭하는 DUV (deep-UV), 공식적으로 보다 낮은 에너지 범위의 X-선 범위의 EUV을 포함하는 X-선, 뿐만 아니라 넓은 에너지 범위를 커버할 수 있는 e-빔을 포함하는, 다른 복사선 소스들이 일부 경우들에서 사용될 수도 있다.
포토레지스트는 증착되고 이어서 동작 (503) 의 일부로서 개구부 (610) 를 포함하도록 패터닝된다. 이 예에서, 개구부 (610) 는 좌측으로부터 세어 남아 있는 제 1 스페이서 층 (604) 의 제 3 부분 위에 포지셔닝된다. 다른 실시 예들에서, 개구부 (610) 는 다른 곳에 있을 수도 있다. 이 포지셔닝으로, 이하에 더 기술된 바와 같이, 개구부 (610) 는 나머지 제 1 스페이서 층 (604) 의 제 3 부분을 제거하도록 사용될 것이고, 이에 따라 이 위치에서 제 1 스페이서 피처 (604') 의 형성을 방지한다.
특히, 동작들 (502 및 503) 은 코어들 (603) 이 기판 (601) 상에 여전히 존재하는 동안 발생한다. 이는 이송 동작 및 세정 동작 동안 코어들 (603) 이 제 1 스페이서 층 (604) 의 나머지 부분들에 기계적 지지를 제공하는 것을 보장한다. 보다 종래의 프로세스 플로우에서, 코어들 (603) 은 제 1 스페이서 층 (604) 이 에칭 백된 직후 (예를 들어, 동작 (501) 후), 기판이 세정되기 전 (예를 들어, 동작 (502) 전) 제거될 것이다 (따라서 제 1 스페이서 피처들 (604') 를 형성함). 세정 후, 평탄화 층 (607) 은 코어들 (603) 이 제거된 위치들에 부가적으로 증착될 것이다. 종래의 프로세스 플로우의 결과로서, 제 1 스페이서 피처들 (604') 은 다양한 이송 동작 및 세정 동작 동안 기계적 지지가 결여될 것이고, 도 2d와 관련하여 기술된 바와 같이, 제 1 스페이서 피처들을 뒤집힘에 취약한 채로 둔다. 대신 기판 이송, 세정, 및 평탄화 층 (607), 중간 층 (608), 및 포토레지스트 (609) 의 증착을 통해 코어들 (603) 을 유지함으로써, 도 5의 프로세스 플로우는 제 1 스페이서 층 (604) 의 나머지 부분들이 다양한 프로세싱 단계들을 통해 적절히 지지되고, 이들이 뒤집힘을 방지하고 추가 프로세싱 문제들을 유발하는 것을 보장한다.
도 5의 방법은 도 6c에 도시된 바와 같이, 중간 층 (608) 이 개구부 (610) 의 위치에서 에칭되는 동작 (505) 으로 계속된다. 포토레지스트 (609) 는 중간 층 (608) 의 나머지 부분들을 보호하는 마스크로서 작용한다. 그러나, 포토레지스트 (609) 는 동작 (505) 에서 중간 층 (608) 이 에칭될 때 부분적으로 또는 완전히 제거될 수도 있다. 에칭 동작은 개구부 (610) 에서 중간 층의 재료를 제거하도록 구성된 화학 물질 및/또는 플라즈마에 기판을 노출하는 것을 수반할 수도 있다. 에칭 프로세스는 포토레지스트 (609) 와 같은 다른 재료들보다 큰 정도로 중간 층 (608) 의 재료를 에칭한다는 점에서 선택적일 수도 있다.
다음에, 방법은 도 6d에 도시된 바와 같이, 평탄화 층 (607) 이 개구부 (610) 의 위치에서 에칭되는 동작 (507) 으로 계속된다. 중간 층 (608) (뿐만 아니라 임의의 남아 있는 포토레지스트 (609)) 은 평탄화 층 (607) 이 에칭되는 동안 마스크로서 작용한다. 이와 같이, 중간 층 (608) 은 또한 마스크 또는 마스크 층으로 지칭될 수도 있다. 평탄화 층 (607) 은 기판을 평탄화 층 (607) 을 제거하도록 구성된 화학 물질 및/또는 플라즈마에 노출시킴으로써 개구부 (610) 에서 제거될 수도 있다. 에칭 프로세스는 평탄화 층 (607) 을 중간 층 (608) 과 같은 다른 재료들보다 큰 정도로 에칭한다는 점에서 선택적일 수도 있다. 일 예에서, 기판은 개구부 (610) 에서 평탄화 층 (607) 을 제거하기 위해 산소-함유 플라즈마에 노출된다. 중간 층 (608) 의 일부 부분은 동작 (507) 동안 제거될 수도 있다. 이 때, 평탄화 층 (607) 의 상단 부분은 실질적으로 평면형이다 (예를 들어, 개구 (610) 를 제외하고 평면형이다).
이어서, 동작 (509) 에서, 남아 있는 제 1 스페이서 층 (604) 의 일부는 도 6e에 도시된 바와 같이 개구부 (610) 의 위치에서 제거된다. 중간 층 (608) 은 이 동작 동안 마스크로서 작용하고, 이 단계 동안 전체적으로 또는 부분적으로 제거될 수도 있다. 다양한 실시 예들에서, 중간 층 (608) 은 동작 (509) 동안 완전히 제거된다. 이러한 경우들에서, 남아 있는 평탄화 층 (607) 은 개구부 (610) 이외의 위치들에서 기판 (601) 상의 다양한 피처들/구조체들을 보호하기 위한 마스크로서 작용할 수도 있다. 에칭 프로세스는 중간 층 (608) 및/또는 평탄화 층 (607) 과 같은 다른 재료들보다 보다 큰 정도로 제 1 스페이서 층 (604) 의 재료를 제거하도록 구성된 화학 물질 및/또는 플라즈마에 기판을 노출하는 것을 수반할 수도 있다.
이 때, 개구부 (610) 의 위치에 대응하는 제 1 스페이서 층 (604) 의 부분은 완전히 제거된다. 이와 같이, 제 1 스페이서 층 (604) 은 이 위치에서 제 1 스페이서 피처 (604') 를 형성하지 않을 것이다. 개구부 (610) 에서 제 1 스페이서 층 (604) 을 제거하기 위해, 기판은 제 1 스페이서 층 (604) 의 재료를 제거하도록 구성된 화학 물질 및/또는 플라즈마에 노출될 수도 있다. 즉, 에칭 프로세스는 선택적이다.
방법은 도 6f에 도시된 바와 같이 코어들 (603) 및 남아 있는 평탄화 층 (607) 이 제거되는 동작 (511) 으로 계속된다. 이 때, 제 1 스페이서 층 (604) 의 나머지 부분들은 서로 분리되고 구별되고, 제 1 스페이서 피처들 (604') 로 지칭될 수도 있다. 통상적으로, 코어들 (603) 및 평탄화 층 (607) 은 애싱과 같은 건식 프로세스를 통해 제거된다. 일 실시 예에서, 코어들 (603) 및 평탄화 층 (607) 은 단일 단계에서 함께 제거된다. 또 다른 실시 예에서, 코어들 (603) 은 평탄화 층 (607) 이 제거된 후 제거될 수도 있다. 종래의 프로세스 플로우에서, 코어들 (603) 은 이미 이 지점에서 층 (607) 을 평탄화함으로써 대체되고, 따라서 단일 애싱 단계만이 사용된다.
이 때, 도 6f의 기판 (601) 은 도 4c의 기판 (501) 과 유사하다. 즉, 기판 (601) 은 하부 재료 (602) 및 제 1 스페이서 피처들 (604') 을 포함한다. 방법은 도 3 및 도 4d 내지 도 4f에 기술된 단계들과 유사한 단계들로 계속된다. 동작 (513) 에서, 도 6g에 도시된 바와 같이, 제 2 스페이서 층 (605) 이 제 1 스페이서 피처들 (604') 위에 증착된다. 동작 (515) 에서, 제 2 스페이서 층 (605) 은 도 6h에 도시된 바와 같이 에칭 백된다. 동작 (517) 에서, 도 6i에 도시된 바와 같이, 제 1 스페이서 피처들 (604') 이 제거된다. 이 때, 제 2 스페이서 층 (605) 의 나머지 부분들은 서로 분리되고 구별되고, 제 2 스페이서 피처들 (605') 로 지칭될 수도 있다.
도 6a 내지 도 6i에 도시된 바와 같이, 도 5에 기술된 프로세스 플로우는 기판 (601) 상에 존재하는 피처들의 수를 3 배로 증가시킨다 (예를 들어, 기판은 2 개의 피처들로 시작되어 6 개의 피처들로 종료된다). 물론, 임의의 수의 개구부들 (610) 이, 특정한 적용 예에 대해 목표된 바와 같이 제거를 위해 피처들 (예를 들어, 제 1 스페이서 피처들) 을 타깃팅하는 도 5의 방법을 실시할 때 사용될 수 있다. 일반적으로, 도 5의 방법은 포토레지스트 (609) 내에 제공된 개구부들 (610) 의 수에 따라, 3:1 내지 4:1만큼 기판 상의 피처들의 수를 증가시키도록 사용될 수도 있다. 결과적인 피처들의 레이아웃은 개구부들 (610) 의 포지셔닝에 기초하여 제어될 수 있다.
도 13은 기판이 불균일한 임계 치수들 (critical dimensions) 을 갖는 피처들을 포함하도록 패터닝되는 반도체 기판을 프로세싱하는 방법을 기술하는 플로우 차트를 제공한다. 도 3 및 도 5에 기술된 방법들과 유사하게, 도 13은 코어들이 몇몇 프로세싱 단계들을 통해 기판 상에 유지되는 것을 보장하고, 코어들로 하여금 인접한 구조체들에 기계적 지지를 제공하게 하여, 이러한 구조체들이 붕괴되는 것을 방지한다. 도 12a 내지 도 12h는 도 13의 방법을 겪을 때 부분적으로 제조된 반도체 기판을 도시한다. 이들 도면들은 명확성을 위해 함께 기술될 것이다.
도 13의 방법은 기판 (1201) 이 반응 챔버 내에 수용되는 동작 (1301) 에서 시작된다. 기판 (1201) 은 예를 들어 기판 지지부 상에 포지셔닝될 수도 있다. 기판 (1201) 은 도 12a에 도시된 바와 같이, 하부 재료 (1202), 코어들 (1203), 및 제 1 스페이서 층 (1204) 을 포함한다. 다음에, 동작 (1303) 에서, 도 12b에 도시된 바와 같이, 제 1 스페이서 층 (1204) 이 에칭 백된다. 이 동작은, 예를 들어 도 3의 동작 (303) 에서 제 1 스페이서 층의 에칭 백과 유사하다. 동작 (1305) 에서, 기판은 예를 들어 동작 (1303) 에서 제 1 스페이서 층의 에칭 백 동안 생성될 수도 있는 원치 않은 재료를 제거하도록 세정된다. 다음에, 동작 (1307) 에서, 평탄화 층 (1205) 이 도 12c에 도시된 바와 같이 증착되고 패터닝된다. 평탄화 층 (1205) 은 도 6b 내지 도 6e의 평탄화 층 (607) 과 유사하고 유사한 기법들을 통해 패터닝될 수도 있다 (예를 들어, 하나 이상의 부가적인 층들이 리소그래피와 조합하여 사용될 수도 있다).
평탄화 층 (1205) 은 도 12c에 도시된 바와 같이 하부 구조체들의 특정한 부분들을 노출하도록 패터닝된다. 특히, 평탄화 층 (1205) 은 기판 상에 (예를 들어, 평탄화 층 (1205) 이 제거된) 노출된 영역들 및 (예를 들어, 평탄화 층이 남아 있는) 보호된 영역들을 규정하도록 패터닝된다. 이하에 더 설명된 바와 같이, 이는 불균일한 임계 치수들을 갖는 피처들의 형성을 허용한다.
동작 (1309) 에서, 제 1 스페이서 층 (1204) 의 노출된 부분들은 노출된 영역들에서 제 1 스페이서 층 (1204) 의 두께를 감소시키도록 이온들, 화학 물질들, 및/또는 플라즈마 (1206) 에 대한 노출을 통해 트리밍된다. 도 12c는 이 트리밍 동작 (1309) 의 시작시 기판 (1201) 을 도시하고, 도 12d는 이 트리밍 동작 (1309) 의 종료시 기판 (1201) 을 도시한다. 트리밍 전에, 제 1 스페이서 층 (1204) 은 제 1 스페이서 층 (1204) 이 남아 있는 모든 영역들에서 두께 A를 갖는다. 두께는 기판 표면에 평행한 방향으로 측정된다. 트리밍 후, 제 1 스페이서 층 (1204) 은 보호된 영역들에서 두께 A를 갖고, 노출된 영역들에서 보다 좁은 두께 A'를 갖는다. 이 때, 이들 좁아진 피처들은 트리밍된 제 1 스페이서들 (1204') 로 지칭될 수도 있다. 도 12d 내지 도 12h는 3 개의 인접한 트리밍된 제 1 스페이서들 (1204') 을 도시하지만, 임의의 수의 트리밍된 제 1 스페이서들 (1204') 이 사용될 수도 있고, 이들은 특정한 적용 예를 위해 임의의 목표된 레이아웃으로 형성될 수도 있다는 것이 이해된다.
다음에, 동작 (1311) 에서, 평탄화 층 (1205) 이 도 12e에 도시된 바와 같이 제거된다. 이 단계는 도 5의 동작 (511) 에서 평탄화 층의 제거와 유사하다. 동작 (1313) 에서, 도 12f에 도시된 바와 같이, 코어들 (1203) 이 제거된다. 이 단계는 도 5의 동작 (511) 에서 코어들의 제거와 유사하다. 일부 경우들에서, 평탄화 층 (1205) 및 코어들 (1203) 은 별도의 단계들에서 제거될 수도 있지만, 다른 경우들에서 이들은 단일 단계에서 함께 제거될 수도 있다. 코어들 (1203) 이 제거된 후, 제 1 스페이서 층 (1204) 의 남아 있는 트리밍되지 않은 부분들로부터 형성된 피처들, 뿐만 아니라 트리밍된 제 1 스페이서들 (1204') 로부터 형성된 피처들은 서로 분리되고 구별되고, 제 1 스페이서 층 (1204) 스페이서 피처들로 지칭될 수도 있다.
도 12f는 제 1 스페이서 피처들의 불균일한 임계 치수들을 명확하게 도시한다. 특히, 트리밍을 겪지 않는 제 1 스페이서 층 (1204) 으로부터 형성된 제 1 스페이서 피처들 (보다 밝은 회색으로 도시됨) 은 두께 A를 갖는 한편, 트리밍된 제 1 스페이서들 (1204') (보다 어두운 회색으로 도시됨) 로부터 형성된 제 1 스페이서 피처들은 보다 좁은 두께 A'를 갖는다.
동작 (1315) 에서, 제 2 스페이서 층 (1207) 이 도 12g에 도시된 바와 같이 증착된다. 제 2 스페이서 층 (1207) 은 두께 B를 갖는다. 이 증착은 도 3의 동작 (313) 및 도 5의 동작 (513) 에서 제 2 스페이서 층의 증착과 유사하다. 다음에, 동작 (1317) 에서, 제 2 스페이서 층 (1207) 은 도 12h에 도시된 바와 같이 에칭 백된다. 이 에칭 백은 도 3의 동작 (315) 및 도 5의 동작 (515) 와 유사하다. 도 12h에 도시된 기판 (1201) 은 상이한 임계 치수들을 갖는 2 개의 상이한 타입들의 피처들을 갖는다. 일 타입의 피처는 두께 A+2B를 갖고, 동작 (1309) 에서 트리밍 동안 하부 구조체들을 보호하기 위해 평탄화 층 (1205) 이 존재하는 영역들에 형성된다. 다른 타입의 피처는 두께 A'+2B로 보다 좁고, 평탄화 층 (1205) 이 하부 구조체들을 노출하도록 제거되고, 제 1 스페이서 층 (1204) 의 부분들이 트리밍된 제 1 스페이서들 (1204') 을 형성하도록 트리밍된 영역들에 형성된다.
특정한 실시 예들에서 동작들 (1315 및 1317) 은 생략될 수도 있다. 제 2 스페이서 층 (1207) 의 증착 없이도, 예를 들어 도 12f에 도시된 바와 같이, 상이한 임계 치수들을 갖는 피처들이 형성될 수 있다. 일부 실시 예들에서, 부가적인 동작들이 발생할 수도 있다. 일 예로서, 제 1 스페이서 층 (1204) 및 트리밍된 제 1 스페이서들 (1204') 로부터의 재료는 동작 (1317) 후에 제거될 수도 있다. 이는 균일한 두께 B를 갖지만 인접한 피처들의 세트들 사이에 상이한 간격을 갖는 피처들을 생성할 것이다. 예를 들어, 인접한 피처들의 일부 세트들은 거리 A만큼 분리될 것이고, 한편 다른 인접한 피처들의 세트들은 거리 A'만큼 분리될 것이다.
도 13 및 도 12a 내지 도 12h에 도시된 방법에 대한 주목할만한 특징은 코어들 (1203) 이 동작 (1303) 에서 제 1 스페이서 층 (1204) 을 에칭 백하는 단계, 동작 (1305) 에서 기판 (1201) 을 세정하는 단계, 동작 (1307) 에서 평탄화 층 (1205) 을 증착하고 패터닝하는 단계, 및 동작 (1309) 에서 트리밍된 제 1 스페이서들 (1204') 을 형성하도록 제 1 스페이서 층 (1204) 의 노출된 부분들을 트리밍하는 단계를 포함하는 몇몇 프로세싱 단계들을 통해 기판 (1201) 상에 남아 있다는 것이다. 또한, 도 13에 개략적으로 도시된 많은 프로세싱 단계들이 제 2 스페이서 층 (1207) 을 증착하도록 사용된 반응 챔버 내에서 이루어질 수도 있다. 예를 들어, 적어도 동작 (1309) 에서 제 1 스페이서 층 (1204) 을 트리밍하는 단계, 동작 (1311) 에서 평탄화 층 (1205) 을 제거하는 단계, 동작 (1313) 에서 코어들 (1203) 을 제거하는 단계, 및 동작 (1315) 에서 제 2 스페이서 층 (1207) 을 증착하는 단계들은 모두 이 반응 챔버에서 이루어질 수도 있다. 기판 (1201) 이 제 2 스페이서 층 (1207) 을 증착하도록 사용된 반응 챔버로 이송될 때까지 코어들 (1203) 이 기판 (1201) 상에 남아 있다는 것을 보장함으로써, 피처 붕괴의 위험이 실질적으로 감소되거나 제거된다. 이 위험은 기판이 이송, 세정, 또는 붕괴를 유발할 가능성이 있는 다른 동작들을 겪지 않기 때문에 감소되는 한편, 관련 피처들은 적절한 지지가 결여된다.
본 명세서의 실시 예들을 실시할 때 다양한 종류들의 피드백이 사용될 수도 있다. 예를 들어, 코어들을 제거할 때 (예를 들어, 동작들 (311, 511, 또는 1313) 에서) 피드백이 코어 재료가 기판으로부터 충분히 제거되는 시간을 결정하도록 사용될 수도 있다. 이것이 발생하는데 걸리는 시간은 다양한 인자들에 기초하여 날마다 (from day to day) 또는 심지어 기판마다 (substrate to substrate) 변화할 수도 있다. 코어 제거 프로세스를 모니터링하도록 사용될 수도 있는 예시적인 피드백 방법들은 광 방출 분광법 (optical emission spectroscopy; OES) 및 LSR (laser interferometry) 을 포함한다. 실시간 피드백은 코어들이 충분히 제거된 직후에 코어 제거 프로세스로 하여금 중단되게 하여 기판 상, 특히 제 1 스페이서 피처들 상의 과도한 플라즈마 노출 (및/또는 다른 거친 프로세싱 조건들) 을 최소화하기 때문에 이 맥락에서 유용하다. 많은 실시 예들에서, 코어 제거 프로세스는 때때로 애싱 플라즈마로 지칭되는 플라즈마 (예를 들어, 산소-함유 플라즈마) 에 기판을 노출하는 것을 수반한다. 코어 제거 프로세스는 단순히 플라즈마를 소화시킴으로써 (extinguish) 중단될 수도 있다. 코어 제거 프로세스는 코어 제거 프로세스가 완료되거나 실질적으로 완료되었다는 것을 나타내는 OES 및/또는 LSR 장비로부터의 피드백에 응답하여 중단될 수도 있다.
이러한 맥락에서, 광 방출 분광법 (optical emission spectroscopy) 은 코어들을 제거하기 위해 기판에 노출된 플라즈마의 광 방출을 모니터링하는 것을 수반한다. 코어들이 플라즈마와 반응함에 따라, 코어 재료는 반응하여 진공 연결을 통해 챔버로부터 제거되는 가스상 (gas phase) 생성물들을 형성한다. 광 방출 스펙트럼 (optical emission spectrum) 은 가스상 생성물들의 존재 및 상대적인 농도를 검출하도록 모니터링된다. 가스상 생성물들은 통상적으로 제거 프로세스의 시작 근방에서 농도 (및 특정한 파장에서 측정된 라인 강도) 가 상승하고, 이어서 정상 상태 (steady state) 에 도달하고, 이어서 제거 프로세스가 거의 완료되면 떨어지게 된다. 일단 특정한 가스상 생성물에 대해 측정된 강도가 문턱 값 레벨로 떨어지면, 코어 재료가 제거되고 플라즈마에 대한 기판의 추가 노출이 불필요하다 (그리고 잠재적으로 유해하다) 는 것을 의미한다. 일 예에서, 코어들은 탄소 또는 탄소-기반 재료이고, 코어들을 제거하는 것은 가스상 이산화탄소를 형성하도록 탄소를 애싱하는 것을 수반한다. 플라즈마의 광 방출 스펙트럼은 이산화탄소가 방출되는 파장에서 모니터링된다. 처음에, 이산화탄소 신호는 코어의 탄소가 이산화탄소를 형성하도록 반응할 때 상승한다. 이산화탄소 신호는 이산화탄소가 챔버로부터 제거되는 동일한 레이트로 생성되는 지점에서 정상 상태에 도달한다. 마지막으로, 이산화탄소 신호는 이산화탄소가 생성되는 것보다 보다 빠르게 챔버로부터 제거된다는 것을 나타내는 0을 향해 감소하기 시작하고, 이는 제거 프로세스가 완료되었거나 거의 완료되었다는 것을 의미한다. 유사한 기법들이 다른 타입들의 코어 재료들 및 애싱 플라즈마들과 함께 사용될 수도 있다.
상기 언급된 바와 같이, 코어 제거 프로세스의 종점을 검출하도록 사용될 수도 있는 또 다른 종류의 피드백은 레이저 간섭계를 수반한다. 이 맥락에서, 레이저 간섭계는 기판 상으로 하나 이상의 레이저를 비추는 (shining) 것 (단일 레이저가 사용되는 경우 레이저를 2 개 이상의 빔들로 분할), 기판으로부터 빔들을 바운싱하는 (bounce) 것, 및 기판으로부터 리턴되는 간섭 패턴을 모니터링하는 것을 수반한다. 이 기법은 웨이퍼 표면 상의 광자-물질 상호 작용을 조사하고, 코어 제거 프로세스가 완료될 때를 검출하도록 사용될 수 있다.
본 명세서의 임의의 실시 예들에서 사용될 수도 있는 또 다른 종류의 피드백은 종종 산란계로 지칭되는, OCD 계측 (optical critical dimension metrology) 과 관련된다. 이 타입의 피드백은 코어들이 제거된 후 제 1 스페이서 피처들의 폭 (예를 들어, 도 4c 또는 도 6f에서 좌측에서 우측으로 폭) 을 측정하도록 사용될 수도 있다. 다양한 실시 예들에서, 코어들을 제거하고 제 2 스페이서 층을 증착하도록 사용된 챔버는 OCD를 수행하기 위한 산란계 하드웨어를 포함할 수도 있다. 이러한 방식으로, 제 1 스페이서 피처들의 폭은 계측을 위해 기판을 또 다른 챔버로 이송하지 않고 증착 챔버 내에서 인 시츄로 측정될 수 있다. 이러한 기판 이송은 예를 들어, 도 2d와 관련하여 기술된 바와 같이 제 1 스페이서 피처들로 하여금 바람직하지 않게 티핑 오버하게 할 수 있다. 대신, 코어들이 제거될 수 있고, 제 1 스페이서 피처들의 폭이 측정될 수 있고, 이어서 제 2 스페이서 층은 모두 디척킹 또는 달리 기판을 교란시키지 않고 증착될 수 있다. 산란계 하드웨어에 의해 측정된 폭(들)은 제 1 스페이서 층의 증착과 같은 업스트림 프로세스를 제어하기 위한 피드백으로서 사용될 수도 있다. 산란계가 제 1 스페이서 피처들이 목표된 것보다 보다 좁다는 것을 나타내면, 제 1 스페이서 피처들을 형성하기 위한 프로세스는 미래-프로세스된 기판들 상에 보다 두꺼운 제 1 스페이서 층을 형성하기 위해 지속 기간이 증가할 수도 있다. 유사하게, 산란계가 제 1 스페이서 피처들이 목표된 것보다 보다 넓다는 것을 나타내면, 제 1 스페이서 피처들을 형성하기 위한 프로세스는 미래-프로세싱된 기판들 상에 보다 얇은 제 1 스페이서 층을 형성하기 위해 지속 기간이 감소될 수도 있다. 지속 기간의 변화들에 더하여 또는 대안적으로, 제 1 스페이서 층의 증착은 또한 원한다면, 상이한 플라즈마 조건들을 사용하도록 산란계 결과들에 기초하여 수정될 수도 있다. 이들 변화들은 자동 프로세스 제어에 기초하여 이루어질 수도 있고, 또는 변화들은 수동으로 이루어질 수도 있다.
본 명세서에 기술된 피드백을 획득하기 위해, 제 2 스페이서 층을 증착하도록 사용된 증착 챔버는 관련된 피드백 하드웨어를 포함하도록 수정될 수도 있다. 예를 들어, 증착 챔버는 광학 방출 분광학 하드웨어, 레이저 간섭계 하드웨어, 및/또는 광학 CD 계측/산란계 하드웨어를 포함하도록 수정될 수도 있다. 제 2 스페이서 층을 증착하도록 사용된 종래의 증착 챔버들은 이러한 피드백 하드웨어를 포함하지 않는다. 종종, 제 2 스페이서 층은 (플라즈마 에너지 및/또는 열 에너지를 통해 구동될 수도 있는) 원자 층 증착을 통해 증착되고, 이는 매우 느리고 예측 가능하게 증착된다. 원자 층 증착 반응들의 예측 가능하고 제어 가능한 특성으로 인해, 증착 프로세스를 능동적으로 모니터링할 필요가 없다. 오히려, 증착 반응의 종점은 증착 레이트 및 목표된 막 두께에만 기초하여 신뢰성 있게 예측될 수 있다. 이와 같이, 제 2 스페이서 층을 증착하기 위한 종래의 챔버들은 엔드 포인트 검출을 위한 하드웨어를 포함하지 않는다. 이는 예측 가능한 증착 레이트들을 갖는 다른 타입들의 증착 챔버들 (예를 들어, 화학적 기상 증착 챔버들, 등) 에 대해서도 동일하다. 유사하게, 제 2 스페이서 층을 증착하기 위한 종래의 챔버들은 산란계 하드웨어를 포함하지 않는다. 이러한 하드웨어는 프로세스 플로우의 초기에 다른 툴들에서 사용될 수도 있다. 그러나, 이전에 제 2 스페이서 층을 증착하기 위해 사용된 증착 챔버 내에 이러한 하드웨어를 포함시킬 강력한 이유가 없었다.
장치
도 7은 다양한 실시 예들에 따라 기판을 프로세싱하도록 사용될 수도 있는 프로세스 스테이션 (700) 의 실시 예를 개략적으로 도시한다. 예를 들어, 프로세스 스테이션 (700) 은 (예를 들어, 동작들 (311, 511, 및 1313) 에서) 코어들을 제거하는 동작, (예를 들어, 동작들 (511 및 1311) 에서) 부가적인 평탄화 층을 제거하는 동작, (예를 들어, 동작들 (313, 513, 및 1315) 에서) 제 2 스페이서 층을 증착하는 동작, 및 이들 프로세스들과 관련된 임의의 계측 및 피드백 기법들을 수행하는 동작을 포함하는, 본 명세서에 기술된 많은 동작들을 수행하도록 사용될 수도 있다. 상기 기술된 이점들은 도 3, 도 5, 및/또는 도 13에 기술된 프로세스 플로우들을 사용하여 동일한 프로세스 스테이션 (700) 에서 이들 동작들을 수행함으로써 달성될 수도 있다. 예를 들어, 코어들 (및 존재한다면 부가적인 평탄화 층) 을 제거하고 동일한 스테이션에 제 2 스페이서 층을 증착하는 동작은 제 1 스페이서 피처들이 기계적으로 손상된 상태에 있는 동안 기판을 이송할 필요성을 제거한다. 다양한 실시 예들에서, 기판은 도 2c, 도 4c, 도 6f 및 도 12f에 도시된 바와 같이, 제 1 스페이서 피처들이 측 방향으로 (laterally) 지지되지 않을 때 한 번에 이송되지 않는다. 즉, 제 1 스페이서 층이 도 2b, 도 4b, 도 6a 및 도 12b에 도시된 바와 같이 에칭 백된 후, 기판은 제 1 스페이서 층 (또는 제 1 스페이서 피처들) 의 나머지 부분들이, 예를 들어, 코어들의 재료 또는 제 2 스페이서 층의 재료에 의해 측 방향으로 지지될 때만 이송된다.
일부 실시 예들에서, 본 명세서에 기술된 특정한 부가적인 동작들은 프로세스 스테이션 (700) (예를 들어, 코어들을 제거하고 제 2 스페이서 층을 증착하도록 사용된 동일한 프로세스 스테이션 (700) 에서) 에서 발생할 수도 있다. 예를 들어, 일부 실시 예들에서, 프로세스 스테이션 (700) 은 또한 제 1 스페이서 층을 증착하도록 사용될 수도 있다. 이들 또는 다른 실시 예들에서, 프로세스 스테이션 (700) 은 제 1 스페이서 층의 증착 전에 코어들을 측 방향으로 트리밍하도록 사용될 수도 있다. 이 트리밍은 기판의 표면에 걸쳐 (그리고 상이한 기판들 사이) 코어들의 임계 치수의 균일성을 보장한다. 이들 또는 다른 실시 예들에서, 프로세스 스테이션 (700) 은 기판을 (예를 들어, He 및/또는 Ar 플라즈마로) 플라즈마 처리하여 증착 전에 막 (예를 들어, 제 1 스페이서 층 또는 제 2 스페이서 층 또는 본 명세서에 기술된 다른 층) 의 개선된 컨포멀성 및 접착을 위해 기판의 표면을 활성화하도록 사용될 수도 있다.
간략함을 위해, 프로세싱 스테이션 (700) 은 저압 분위기를 유지하기 위한 프로세스 챔버 바디 (702) 를 갖는 독립형 프로세스 스테이션으로서 도시된다. 그러나, 복수의 프로세스 스테이션들 (700) 이 공통 프로세스 툴 환경에 포함될 수도 있다는 것이 이해될 것이다. 또한, 일부 실시 예들에서, 이하에 상세히 논의된 것을 포함하는, 프로세스 스테이션 (700) 의 하나 이상의 하드웨어 파라미터들이 하나 이상의 컴퓨터 제어기들에 의해 프로그램적으로 조정될 수도 있다는 것이 인식될 것이다.
프로세스 스테이션 (700) 은 분배 샤워헤드 (706) 로 프로세스 가스들을 전달하기 위해 반응물질 전달 시스템 (701) 과 유체로 연통한다. 반응물질 전달 시스템 (701) 은 샤워헤드 (706) 로 전달을 위해, 프로세스 가스들을 블렌딩 (blending) 및/또는 컨디셔닝하기 (conditioning) 위한 혼합 용기 (mixing vessel) (704) 를 포함한다. 하나 이상의 혼합 용기 유입구 밸브들 (720) 은 프로세스 가스들의 혼합 용기 (704) 로의 도입을 제어할 수도 있다. 유사하게, 샤워헤드 유입구 밸브 (705) 는 샤워헤드 (706) 로의 프로세스 가스들의 도입을 제어할 수도 있다.
BTBAS와 같은 일부 반응 물질들은 기화 및 프로세스 스테이션으로의 후속 전달 전에 액체 형태로 저장될 수도 있다. 예를 들어, 도 7의 실시 예는 혼합 용기 (704) 로 공급될 액체 반응 물질을 기화시키기 위한 기화 지점 (703) 을 포함한다. 일부 실시 예들에서, 기화 지점 (703) 은 가열된 기화기일 수도 있다. 이러한 기화기들로부터 생성된 반응 물질 증기가 다운스트림 (downstream) 전달 파이핑 (piping) 에서 응결될 수도 있다. 응결된 반응 물질로의 양립할 수 없는 가스들의 노출은 작은 입자들을 생성할 수도 있다. 이들 작은 입자들은 파이핑을 막고 (clog), 밸브 동작을 방해하고 (impede), 기판들을 오염시키는, 등을 할 수도 있다. 이들 문제들을 해결하기 위한 일부 접근법들은 잔류 반응 물질을 제거하기 위해 전달 파이핑을 스윕핑 (sweep) 및/또는 배기하는 것을 수반한다. 그러나, 전달 파이프를 스윕핑하는 것은 프로세스 스테이션 사이클 시간을 증가시킬 수도 있어, 프로세스 스테이션 쓰루풋을 열화시킨다. 따라서, 일부 실시 예들에서, 기화 지점 (703) 의 다운스트림 전달 파이프는 열 추적될 수도 있다. 일부 예들에서, 혼합 용기 (704) 는 또한 열 추적될 수도 있다. 일 비제한적인 예에서, 기화 지점 (703) 의 다운스트림 파이프는 혼합 용기 (704) 에서 대략 100 ℃로부터 대략 150 ℃로 연장하는, 상승하는 온도 프로파일을 갖는다.
일부 실시 예들에서, 반응 물질 액체는 액체 주입기에서 기화될 수도 있다. 예를 들어, 액체 주입기는 액체 반응 물질의 펄스들을 혼합 용기의 업스트림 (upstream) 의 캐리어 가스 스트림 내로 주입할 수도 있다. 일 시나리오에서, 액체 주입기는 보다 높은 압력으로부터 보다 낮은 압력으로 액체를 플래싱함으로써 (flash) 반응 물질을 기화시킬 수도 있다. 또 다른 시나리오에서, 액체 주입기는 가열된 전달 파이프 내에서 후속하여 기화되는 분산된 마이크로 액적들 (microdroplets) 로 액체를 원자화할 수도 있다. 보다 작은 액적들은 보다 큰 액적들보다 보다 빠르게 기화될 수도 있고, 액체 주입과 완전한 기화 사이의 지연을 감소시킨다는 것이 인식될 것이다. 보다 빠른 기화는 기화 지점 (703) 으로부터 다운스트림의 파이프 길이를 감소시킬 수도 있다. 일 시나리오에서, 액체 주입기는 혼합 용기 (704) 에 바로 장착될 수도 있다. 또 다른 시나리오에서, 액체 주입기는 샤워헤드 (706) 에 직접 장착될 수도 있다.
일부 실시 예들에서, 기화 지점 (703) 의 업스트림의 액체 유량 제어기 (liquid flow controller; LFC) 가 기화 및 프로세스 스테이션 (700) 으로의 전달을 위해 액체의 질량 유량 (mass flow) 를 제어하기 위해 제공될 수도 있다. 예를 들어, LFC는 LFC의 다운스트림에 위치된 열적 질량 유량 미터 (mass flow meter; MFM) 를 포함할 수도 있다. 이어서 LFC의 플런저 밸브가 MFM과 전기적으로 통신하는 PID (Proportional-Integral-Derivative) 제어기에 의해 제공된 피드백 제어 신호들에 응답하여 조정될 수도 있다. 그러나, 이는 피드백 제어를 사용하여 액체 플로우를 안정화시키기 위해 1 초 이상 소요될 수도 있다. 이는 액체 반응 물질을 도징하기 (dose) 위한 시간을 연장할 수도 있다. 따라서, 일부 실시 예들에서, LFC는 피드백 제어 모드와 직접 제어 모드 사이에서 동적으로 스위칭될 (switch) 수도 있다. 일부 실시 예들에서, LFC는 LFC 및 PID 제어기의 센싱 튜브를 디스에이블함으로써 (disable) 피드백 제어 모드로부터 직접 제어 모드로 동적으로 스위칭될 수도 있다.
샤워헤드 (706) 는 기판 (712) 을 향해 프로세스 가스들을 분배한다. 도 7에 도시된 실시 예에서, 기판 (712) 은 샤워헤드 (706) 밑에 위치되고, 페데스탈 (708) 상에 놓인 것으로 도시된다. 샤워헤드 (706) 는 임의의 적합한 형상을 가질 수도 있고, 기판 (712) 으로 프로세스 가스들을 분배하기 위해 임의의 적합한 수 및 배열의 포트들을 가질 수도 있다는 것이 인식될 것이다.
일부 실시 예들에서, 마이크로볼륨 (707) 이 샤워헤드 (706) 밑에 위치된다. 프로세스 스테이션의 전체 볼륨이 아니라 마이크로볼륨에서 프로세스를 수행하는 것은 반응 물질 노출 및 스윕핑 시간들을 감소시킬 수도 있고, 프로세스 조건들 (예를 들어, 압력, 온도, 등) 을 변경하기 위한 시간들을 감소시킬 수도 있고, 프로세스 스테이션 로봇들의 프로세스 가스들로의 노출을 제한할 수도 있는, 등을 할 수도 있다. 예시적인 마이크로볼륨 사이즈들은 이로 제한되는 것은 아니지만, 0.1 리터 내지 2 리터의 볼륨들을 포함한다. 이 마이크로볼륨은 또한 생산성 쓰루풋에 영향을 준다. 예를 들어, 이러한 마이크로볼륨이 원자 층 증착 프로세스를 위해 사용될 때, 사이클 당 증착 레이트는 보다 큰 볼륨에 대한 증착 레이트보다 보다 낮지만, 사이클 시간도 동시에 감소된다. 특정한 경우들에서, 후자의 효과는 미리 결정된 (given) 타깃 두께의 막에 대한 모듈의 전체 쓰루풋을 개선하기에 충분히 극적이다.
일부 실시 예들에서, 페데스탈 (708) 은 기판 (712) 을 마이크로볼륨 (707) 에 노출하고 그리고/또는 마이크로볼륨 (707) 의 체적을 가변시키도록 상승되거나 하강될 수도 있다. 예를 들어, 기판 이송 페이즈에서, 페데스탈 (708) 은 기판 (712) 으로 하여금 페데스탈 (708) 상으로 로딩되게 하도록 하강될 수도 있다. 기판 프로세싱 페이즈 동안 (예를 들어, 기판 상에 재료를 증착하거나, 기판 상에 재료를 에칭하거나, 기판 상의 재료를 처리하기 위해, 등), 페데스탈 (708) 은 마이크로볼륨 (707) 내에 기판 (712) 을 포지셔닝시키도록 상승될 수도 있다. 일부 실시 예들에서, 마이크로볼륨 (707) 은 기판을 프로세싱하는 동안 고 플로우 (high flow) 임피던스 (impedance) 의 영역을 생성하도록 페데스탈 (708) 의 일부뿐만 아니라 기판 (712) 을 완전히 인클로징할 (enclose) 수도 있다.
선택 가능하게 (optionally), 페데스탈 (708) 은 마이크로볼륨 (707) 내에서 프로세스 압력, 반응물질 농도, 등을 조절하기 위해 기판이 프로세싱되는 동안 하강 및/또는 상승될 수도 있다. 프로세스 챔버 바디 (702) 가 기판을 프로세싱하는 동안 기준 압력으로 유지되는 일 시나리오에서, 페데스탈 (708) 을 하강시키는 것은 마이크로볼륨 (707) 으로 하여금 배기되게 할 수도 있다. 마이크로볼륨 대 프로세스 챔버 체적의 예시적인 비들은 이로 제한되는 것은 아니지만, 1:700 내지 1:10의 체적 비들을 포함한다. 일부 실시 예들에서, 페데스탈 높이는 적합한 컴퓨터 제어기에 의해 프로그램적으로 조정될 수도 있다는 것이 인식될 것이다.
또 다른 시나리오에서, 페데스탈 (708) 의 높이를 조정하는 것은 플라즈마 밀도로 하여금 프로세스에 포함된 플라즈마 활성화 및/또는 처리 사이클들 동안 가변되게 할 수도 있다. 기판 프로세싱 페이즈 (phase) 의 종료 시, 페데스탈 (708) 은 페데스탈 (708) 로부터 기판 (712) 의 제거를 허용하도록 또 다른 기판 이송 페이즈 동안 하강될 수도 있다.
본 명세서에 기술된 예시적인 마이크로볼륨 변동들이 높이 조정 가능한 페데스탈을 참조하지만, 일부 실시 예들에서, 샤워헤드 (706) 의 포지션은 마이크로볼륨 (707) 의 체적을 가변시키도록 페데스탈 (708) 에 대해 조정될 수도 있다는 것이 인식될 것이다. 또한, 페데스탈 (708) 및/또는 샤워헤드 (706) 의 수직 포지션은 본 개시의 범위 내의 임의의 적합한 메커니즘에 의해 가변될 수도 있다는 것이 인식될 것이다. 일부 실시 예들에서, 페데스탈 (708) 은 기판 (712) 의 배향을 회전시키기 위한 회전 축을 포함할 수도 있다. 일부 실시 예들에서, 이들 예시적인 조정들 중 하나 이상이 하나 이상의 적합한 컴퓨터 제어기들에 의해 프로그램적으로 수행될 수도 있다는 것이 인식될 것이다.
도 7에 도시된 실시 예를 다시 참조하면, 샤워헤드 (706) 및 페데스탈 (708) 은 플라즈마에 전력을 공급하기 위해 RF 전력 공급부 (714) 및 매칭 네트워크 (716) 와 전기적으로 통신한다. 일부 실시 예들에서, 플라즈마 에너지는 프로세스 스테이션 압력, 가스 농도, RF 소스 전력, RF 소스 주파수 및 플라즈마 전력 펄스 타이밍 중 하나 이상을 제어함으로써 제어될 수도 있다. 예를 들어, RF 전력 공급부 (714) 및 매칭 네트워크 (716) 는 목표된 조성의 라디칼 종을 갖는 플라즈마를 형성하도록 임의의 적합한 전력에서 동작될 수도 있다. 적합한 전력들의 예들은 상기에 포함되었다. 유사하게, RF 전력 공급부 (714) 는 임의의 적합한 주파수의 RF 전력을 제공할 수도 있다. 일부 실시 예들에서, RF 전력 공급부 (714) 는 고주파수 RF 전력 소스 및 저주파수 RF 전력 소스를 서로 독립적으로 제어하도록 구성될 수도 있다. 예시적인 저주파수 RF 주파수들은, 이로 제한되는 것은 아니지만, 50 ㎑ 내지 700 ㎑의 주파수들을 포함할 수도 있다. 예시적인 고주파수 RF 주파수들은, 이로 제한되는 것은 아니지만, 1.8 ㎒ 내지 2.45 ㎓의 주파수들을 포함할 수도 있다. 임의의 적합한 파라미터들은 표면 반응들을 위한 플라즈마 에너지를 제공하도록 이산적으로 (discretely) 또는 연속적으로 (continuously) 조절될 수도 있다는 것이 인식될 것이다. 일 비제한적인 예에서, 플라즈마 전력은 연속적으로 전력 공급된 플라즈마들에 대해 기판 표면과의 이온 충돌 (ion bombardment) 을 감소시키도록 간헐적으로 펄싱될 수도 있다.
일부 실시 예들에서, 플라즈마는 하나 이상의 플라즈마 모니터들에 의해 인 시츄 모니터링될 수도 있다. 일 시나리오에서, 플라즈마 전력은 하나 이상의 전압 센서들, 전류 센서들 (예를 들어, VI 프로브들) 에 의해 모니터링될 수도 있다. 또 다른 시나리오에서, 플라즈마 밀도 및/또는 프로세스 가스 농도는 하나 이상의 광 방출 분광법 (Optical Emission Spectroscopy; OES) 센서들에 의해 측정될 수도 있다. 일부 실시 예들에서, 하나 이상의 플라즈마 파라미터들은 이러한 인 시츄 플라즈마 모니터들로부터의 측정 값들에 기초하여 프로그램적으로 조정될 수도 있다. 예를 들어, OES 센서는 플라즈마 전력의 프로그램적 제어를 제공하기 위해 피드백 루프 (feedback loop) 내에서 사용될 수도 있다. 상기 언급된 바와 같이, OES 하드웨어는 코어들을 제거하기 위해 사용된 반응의 종점을 결정하도록 사용될 수도 있다. 대안적으로 또는 부가적으로, 레이저 간섭계 하드웨어가 이 반응의 종점을 결정하도록 사용될 수도 있다. 이들 또는 다른 실시 예들에서, OCD/산란계 하드웨어는 기판 표면 상에 존재하는 제 1 스페이서 피처들 및/또는 다른 피처들의 폭을 측정하도록 사용될 수도 있다. 일부 실시 예들에서, 다른 모니터들이 플라즈마, 기판 및 다른 프로세스 특성들을 모니터링하도록 사용될 수도 있다는 것이 인식될 것이다. 이러한 모니터들은 이로 제한되는 것은 아니지만, 적외선 (IR) 모니터들, 음향 모니터들 및 압력 트랜스듀서들 (transducers) 을 포함할 수도 있다.
일부 실시 예들에서, 플라즈마는 입력/출력 제어 (input/output control; IOC) 시퀀싱 인스트럭션들을 통해 제어될 수도 있다. 일 예에서, 플라즈마 프로세스 페이즈에 대한 플라즈마 조건들을 설정하기 위한 인스트럭션들은 프로세스 레시피의 대응하는 플라즈마 활성화 레시피 페이즈에 포함될 수도 있다. 일부 경우들에서, 프로세스 레시피 페이즈들은 특정한 프로세스 페이즈에 대한 모든 인스트럭션들이 해당 프로세스 페이즈와 동시에 실행되도록 순차적으로 배열될 수도 있다. 일부 실시 예들에서, 하나 이상의 플라즈마 파라미터들을 설정하기 위한 인스트럭션들은 플라즈마 프로세스 페이즈에 선행하는 레시피 페이즈에 포함될 수도 있다. 예를 들어, 제 1 레시피 페이즈는 불활성 가스 및/또는 반응 물질 가스의 플로우 레이트를 설정하기 위한 인스트럭션들, 플라즈마 생성기를 전력 설정점으로 설정하기 위한 인스트럭션들 및 제 1 레시피 페이즈에 대한 시간 지연 인스트럭션들을 포함할 수도 있다. 제 2, 후속 레시피 페이즈는 플라즈마 생성기를 인에이블하기 (enable) 위한 인스트럭션들 및 제 2 레시피 페이즈에 대한 시간 지연 인스트럭션들을 포함할 수도 있다. 제 3 레시피 페이즈는 플라즈마 생성기를 디스에이블하기 위한 인스트럭션들 및 제 3 레시피 페이즈에 대한 시간 지연 인스트럭션들을 포함할 수도 있다. 이들 레시피 페이즈들은 본 개시의 범위 내에서 임의의 적합한 방식으로 더 세분되고 그리고/또는 반복될 수도 있다는 것이 인식될 것이다.
일부 증착 프로세스들에서, 플라즈마 스트라이크들 (strikes) 은 대략 수 초 이상의 지속 기간 지속된다. 특정한 구현 예들에서, 훨씬 보다 짧은 플라즈마 스트라이크들이 사용될 수도 있다. 이들은 대략 10 ㎳ 내지 1 초, 통상적으로 약 20 내지 80 ㎳일 수도 있고, 50 ㎳가 특정한 예이다. 이러한 매우 짧은 RF 플라즈마 스트라이크들은 플라즈마의 매우 신속한 안정화를 필요로 한다. 이를 달성하기 위해, 플라즈마 생성기는 임피던스 매칭이 특정한 전압으로 미리 설정되는 한편, 주파수가 플로팅되도록 구성될 수도 있다. 통상적으로, 고주파수 플라즈마들은 약 13.56 ㎒의 RF 주파수에서 생성된다. 본 명세서에 개시된 다양한 실시 예들에서, 주파수는 이 표준 값과 상이한 값으로 플로팅되게 된다. 임피던스 매칭을 미리 결정된 전압으로 고정하는 동안 주파수가 플로팅하게 함으로써, 플라즈마는 일부 타입들의 증착 사이클들과 연관된 매우 짧은 플라즈마 스트라이크들을 사용할 때 중요할 수도 있는 결과를 훨씬 보다 신속하게 안정화할 수 있다.
일부 실시 예들에서, 페데스탈 (708) 은 히터 (710) 를 통해 온도 제어될 수도 있다. 또한, 일부 실시 예들에서, 증착 프로세스 스테이션 (700) 에 대한 압력 제어가 버터플라이 밸브 (718) 에 의해 제공될 수도 있다. 도 7의 실시 예에 도시된 바와 같이, 버터플라이 밸브 (718) 는 다운스트림 진공 펌프 (미도시) 에 의해 제공된 진공을 쓰로틀한다 (throttle). 그러나, 일부 실시 예들에서, 프로세스 스테이션 (700) 의 압력 제어는 또한 프로세스 스테이션 (700) 으로 도입된 하나 이상의 가스들의 플로우 레이트를 가변시킴으로써 조정될 수도 있다.
도 8은 특정한 실시 예들에 따른, 멀티-스테이션 프로세싱 툴 (800) 의 실시 예의 개략도를 도시한다. 멀티-스테이션 프로세싱 툴 (800) 은 (예를 들어, 동작들 (311, 511, 및 1313) 에서) 코어들을 제거하는 동작, (예를 들어, 동작들 (511 및 1311) 에서) 부가적인 평탄화 층을 제거하는 동작, (예를 들어, 동작들 (313, 513, 및 1315) 에서) 제 2 스페이서 층을 증착하는 동작, 및 이들 프로세스들과 관련된 임의의 계측 및 피드백 기법들을 수행하는 동작을 포함하는, 본 명세서에 기술된 많은 동작들을 수행하도록 사용될 수도 있다. 상기 기술된 이점들은 도 3, 도 5, 및/또는 도 13에 기술된 프로세스 플로우들을 사용하여 동일한 멀티-스테이션 프로세싱 툴 (800) 에서 이들 동작들을 수행함으로써 달성될 수도 있다. 예를 들어, 코어들 (및 존재한다면 부가적인 평탄화 층) 을 제거하고 동일한 멀티-스테이션 프로세싱 툴에서 제 2 스페이서 층을 증착하는 동작은 제 1 스페이서 피처들이 기계적으로 손상된 상태에 있는 동안 툴들 사이에서 기판을 이송할 필요성을 제거한다. 다양한 경우들에서, 이들 동작들은 도 7와 관련하여 상기 기술된 바와 같이, 멀티-스테이션 프로세싱 툴 (800) 의 동일한 스테이션에서 수행된다.
일부 실시 예들에서, 본 명세서에 기술된 특정한 부가적인 동작들은 멀티-스테이션 툴 (800) 내에서 (예를 들어, 코어들을 제거하고 제 2 스페이서 층을 증착하도록 사용된 동일한 멀티-스테이션 프로세싱 툴 (800) 에서, 예를 들어 멀티-스테이션 프로세싱 툴 (800) 의 동일한 스테이션 내에서) 발생할 수도 있다. 예를 들어, 일부 실시 예들에서, 멀티-스테이션 프로세싱 툴 (800) 은 또한 제 1 스페이서 층을 증착하도록 사용될 수도 있다.
멀티-스테이션 프로세싱 툴 (800) 은 인바운드 로드록 (802) 및 아웃바운드 로드록 (804) 을 포함하고, 인바운드 로드록 (802) 및 아웃바운드 로드록 (804) 중 하나 또는 모두는 리모트 플라즈마 소스를 포함할 수도 있다. 대기압에서 로봇 (806) 은, 카세트로부터 포드 (pod) (808) 를 통해 로딩된 웨이퍼들을 대기 포트 (810) 를 통해 인바운드 로드록 (802) 으로 이동시키도록 구성된다. 웨이퍼는 인바운드 로드록 (802) 내의 페데스탈 (812) 상에 로봇 (806) 에 의해 배치되고, 대기 포트 (810) 는 폐쇄되고, 로드록은 펌핑 다운된다 (pump down). 인바운드 로드록 (802) 이 리모트 플라즈마 소스를 포함하면, 웨이퍼는 프로세싱 챔버 (814) 내로 도입되기 전에 로드록 내에서 리모트 플라즈마 처리에 노출될 수도 있다. 또한, 웨이퍼는 또한 예를 들어, 수분 및 흡착된 가스들을 제거하기 위해 인바운드 로드록 (802) 내에서 또한 가열될 수도 있다. 다음에, 프로세싱 챔버 (814) 로의 챔버 이송 포트 (816) 가 개방되고, 또 다른 로봇 (미도시) 이 프로세싱을 위한 반응기 내에 도시된 제 1 스테이션의 페데스탈 상의 반응기 내로 웨이퍼를 배치한다. 도 8에 도시된 실시 예는 로드록들을 포함하지만, 일부 실시 예들에서, 프로세스 스테이션 내로 웨이퍼의 직접 진입이 제공될 수도 있다는 것이 인식될 것이다.
도시된 프로세싱 챔버 (814) 는 도 8에 도시된 실시 예에서 1 내지 4로 번호가 붙여진, 4 개의 프로세스 스테이션들을 포함한다. 스테이션 각각은 가열된 페데스탈 (스테이션 1에 대해 818로 도시됨), 및 가스 라인 유입구들을 갖는다. 일부 실시 예들에서, 프로세스 스테이션 각각이 상이한 목적들 또는 복수의 목적들을 가질 수도 있다는 것이 인식될 것이다. 도시된 프로세싱 챔버 (814) 는 4 개의 스테이션들을 포함하지만, 본 개시에 따른 프로세싱 챔버는 임의의 적합한 수의 스테이션들을 가질 수도 있다는 것이 이해될 것이다. 예를 들어, 일부 실시 예들에서, 프로세싱 챔버는 5 개 이상의 스테이션들을 가질 수도 있는 반면, 다른 실시 예들에서 프로세싱 챔버는 3 개 이하의 스테이션들을 가질 수도 있다.
도 8은 또한 프로세싱 챔버 (814) 내에서 웨이퍼들을 이송하기 위한 웨이퍼 핸들링 시스템 (890) 의 실시 예를 도시한다. 일부 실시 예들에서, 웨이퍼 핸들링 시스템 (890) 은 다양한 프로세스 스테이션들 사이 그리고/또는 프로세스 스테이션과 로드록 사이에서 웨이퍼들을 이송할 수도 있다. 임의의 적합한 웨이퍼 핸들링 시스템이 채용될 수도 있다는 것이 인식될 것이다. 비제한적인 예들은 웨이퍼 캐로절들 (carousels) 및 웨이퍼 핸들링 로봇들을 포함한다. 도 8은 또한 프로세스 툴 (800) 의 프로세스 조건들 및 하드웨어 상태들을 제어하도록 채용된 시스템 제어기 (850) 의 실시 예를 도시한다. 시스템 제어기 (850) 는 하나 이상의 메모리 디바이스들 (856), 하나 이상의 대용량 저장 디바이스들 (854), 및 하나 이상의 프로세서들 (852) 을 포함할 수도 있다. 프로세서 (852) 는 CPU 또는 컴퓨터, 아날로그 입력/출력 연결부 및/또는 디지털 입력/출력 연결부, 스텝퍼 모터 제어 보드들, 등을 포함할 수도 있다.
일부 실시 예들에서, 시스템 제어기 (850) 는 프로세스 툴 (800) 의 모든 액티비티들을 제어한다. 시스템 제어기 (850) 는 대용량 저장 디바이스 (854) 에 저장되고 메모리 디바이스 (856) 내로 로딩되어 프로세서 (852) 상에서 실행되는 시스템 제어 소프트웨어 (858) 를 실행한다. 시스템 제어 소프트웨어 (858) 는 타이밍, 가스의 혼합물, 챔버 및/또는 스테이션 압력, 챔버 및/또는 스테이션 온도, 퍼지 조건들 및 타이밍, 웨이퍼 온도, RF 전력 레벨들, RF 주파수들, 기판 페데스탈, 척 및/또는 서셉터 (susceptor) 포지션, 및 프로세스 툴 (800) 에 의해서 수행된 특정한 프로세스의 다른 파라미터들을 포함할 수도 있다. 시스템 제어 소프트웨어 (858) 는 임의의 적합한 방식으로 구성될 수도 있다. 예를 들어, 다양한 프로세스 툴 컴포넌트 서브루틴들 (subroutines) 또는 제어 객체들은 개시된 방법들에 따른 다양한 프로세스 툴 프로세스들을 수행하기 위해 필요한 프로세스 툴 컴포넌트들의 동작을 제어하도록 작성될 수도 있다. 시스템 제어 소프트웨어 (858) 는 임의의 적합한 컴퓨터 판독 가능 프로그래밍 언어로 코딩될 수도 있다.
일부 실시 예들에서, 시스템 제어 소프트웨어 (858) 는 상기 기술된 다양한 파라미터들을 제어하기 위한 IOC (Input/Output Control) 시퀀싱 인스트럭션들을 포함할 수도 있다. 예를 들어, PEALD (plasma enhanced atomic layer deposition) 프로세스의 페이즈 각각은 시스템 제어기 (850) 에 의한 실행을 위한 하나 이상의 인스트럭션들을 포함할 수도 있다. PEALD 프로세스 페이즈에 대한 프로세스 조건들을 설정하기 위한 인스트럭션들은 대응하는 PEALD 레시피 페이즈에 포함될 수도 있다. 일부 실시 예들에서, PEALD 레시피 페이즈들은 PEALD 프로세스 페이즈에 대한 모든 인스트럭션들이 그 프로세스 페이즈와 동시에 실행되도록 순차적으로 배열될 수도 있다. 유사한 레시피 페이즈들이 또한 다른 타입들의 프로세싱에 사용될 수도 있다.
시스템 제어기 (850) 와 연관된 대용량 저장 디바이스 (854) 및/또는 메모리 디바이스 (856) 에 저장된 다른 컴퓨터 소프트웨어 및/또는 프로그램들이 일부 실시 예들에서 채용될 수도 있다. 이 목적을 위한 프로그램들 또는 프로그램들의 섹션들의 예들은 기판 포지셔닝 (positioning) 프로그램, 프로세스 가스 제어 프로그램, 압력 제어 프로그램, 히터 제어 프로그램, 및 플라즈마 제어 프로그램을 포함한다.
기판 포지셔닝 프로그램은 페데스탈 (818) 상에 기판을 로딩하고 기판과 프로세스 툴 (800) 의 다른 부분들 사이의 간격을 제어하도록 사용된 프로세스 툴 컴포넌트들에 대한 프로그램 코드를 포함할 수도 있다.
프로세스 가스 제어 프로그램은 가스 조성 및 플로우 레이트들을 제어하기 위한 코드 및 선택 가능하게 프로세스 스테이션 내 압력을 안정화시키기 위해 증착 또는 다른 프로세싱 전에 하나 이상의 프로세스 스테이션들 내로 가스를 흘리기 위한 코드를 포함할 수도 있다. 프로세스 가스 제어 프로그램은 임의의 개시된 범위들 내에서 가스 조성 및 플로우 레이트들을 제어하기 위한 코드를 포함할 수도 있다. 압력 제어 프로그램이 예를 들어, 프로세스 스테이션의 배기 시스템의 쓰로틀 밸브를 조절함으로써, 프로세스 스테이션 내 압력, 프로세스 스테이션 내로 가스 플로우, 등을 제어하기 위한 코드를 포함할 수도 있다. 압력 제어 프로그램은 임의의 개시된 압력 범위들 내에서 프로세스 스테이션의 압력을 유지하기 위한 코드를 포함할 수도 있다.
히터 제어 프로그램은 기판을 가열하도록 사용되는 가열 유닛으로의 전류를 제어하기 위한 코드를 포함할 수도 있다. 대안적으로, 히터 제어 프로그램은 기판으로 (헬륨과 같은) 열 전달 가스의 전달을 제어할 수도 있다. 히터 제어 프로그램은 임의의 개시된 범위들 내에서 기판의 온도를 유지하기 위한 인스트럭션들을 포함할 수도 있다.
플라즈마 제어 프로그램은 예를 들어 본 명세서에 개시된 임의의 RF 전력 레벨들을 사용하여, 하나 이상의 프로세스 스테이션들에서 프로세스 전극들에 인가된 RF 전력 레벨들 및 주파수들을 설정하기 위한 코드를 포함할 수도 있다. 플라즈마 제어 프로그램은 또한 플라즈마 노출 각각의 지속 기간을 제어하기 위한 코드를 포함할 수도 있다.
일부 실시 예들에서, 시스템 제어기 (850) 와 연관된 사용자 인터페이스가 있을 수도 있다. 사용자 인터페이스는 디스플레이 스크린, 장치 및/또는 프로세스 조건들의 그래픽 소프트웨어 디스플레이들, 및 포인팅 디바이스들, 키보드들, 터치 스크린들, 마이크로폰들, 등과 같은 사용자 입력 디바이스들을 포함할 수도 있다.
일부 실시 예들에서, 시스템 제어기 (850) 에 의해 조정된 파라미터들은 프로세스 조건들에 관련될 수도 있다. 비제한적인 예들은 프로세스 가스 조성 및 플로우 레이트들, 온도, 압력, (RF 전력 레벨들, 주파수, 및 노출 시간과 같은) 플라즈마 조건들, 등을 포함한다. 이들 파라미터들은 사용자 인터페이스를 활용하여 입력될 수도 있는 레시피의 형태로 사용자에게 제공될 수도 있다.
프로세스를 모니터링하기 위한 신호들은 다양한 프로세스 툴 센서들로부터 시스템 제어기 (850) 의 아날로그 입력 연결부 및/또는 디지털 입력 연결부에 의해 제공될 수도 있다. 프로세스를 제어하기 위한 신호들은 프로세스 툴 (800) 의 아날로그 출력 연결부 및 디지털 출력 연결부 상에 출력될 수도 있다. 모니터링될 수도 있는 프로세스 툴 센서들의 비제한적인 예들은 질량 유량 제어기들, (마노미터들과 같은) 압력 센서들, 열전대들 (thermocouples), (예를 들어, OES를 수행하기 위한) 광 방출 센서들, (예를 들어, LSR을 수행하기 위한) 레이저 간섭계 센서들, (예를 들어, 산란 계측을 수행하기 위한) 광 CD 계측/산란계 센서들, 등을 포함한다. 적절하게 프로그래밍된 피드백 및 제어 알고리즘들이 프로세스 조건들을 유지하고 다양한 프로세스들을 제어하기 위해 이들 센서들로부터 데이터와 함께 사용될 수도 있다.
임의의 적합한 챔버가 개시된 실시 예들을 구현하는 데 사용될 수도 있다. 예시적인 장치들은 이로 제한되는 것은 아니지만, California, Fremont 소재의 Lam Research Corp.로부터 각각 입수 가능한 STRIKER® 제품군, ALTUS® 제품군, VECTOR® 제품군, 및/또는 SPEED® 제품군으로부터의 장치, 또는 임의의 다양한 다른 상업적으로 입수 가능한 프로세싱 시스템들을 포함한다. 스테이션들 중 2개 이상이 동일한 기능들을 수행할 수도 있다. 유사하게, 2 개 이상의 스테이션들은 상이한 기능들을 수행할 수도 있다. 스테이션 각각은 목표된 바와 같이 특정한 기능/방법 또는 기능들/방법들의 조합을 수행하도록 설계/구성될 수 있다. 동일한 챔버에서 발생하는 것으로 본 명세서에 기술된 임의의 동작들은 상이한 동작들을 위해 상이한 스테이션들 사이에서 기판을 이송할 필요가 없도록, 멀티-스테이션 툴의 동일한 스테이션에서 수행될 수도 있다.
도 9는 특정한 실시 예들에 따른 박막 증착 프로세스들, 에칭 프로세스들, 세정 프로세스들 및 다른 프로세스들을 수행하기에 적합한 프로세싱 시스템의 블록도이다. 시스템 (900) 은 이송 모듈 (903) 을 포함한다. 이송 모듈 (903) 은 다양한 반응기 모듈들 사이에서 이동될 때 프로세싱될 기판들의 오염 위험을 최소화하도록 클린 (clean), 가압된 분위기를 제공한다. 이송 모듈 (903) 상에 각각 특정한 실시 예들에 따라 ALD (atomic layer deposition), CVD (chemical vapor deposition), 코어 제거, 및 본 명세서에 기술된 다른 프로세스들을 수행할 수 있는, 2 개의 멀티-스테이션 반응기들 (909 및 910) 이 장착된다. 반응기들 (909, 및 910) 은 개시된 실시 예들에 따라 순차적으로 또는 비순차적으로 동작들을 수행할 수도 있는 복수의 스테이션들 (911, 913, 915, 및 917) 을 포함할 수도 있다. 스테이션들 (911, 913, 915, 및 917) 은 가열된 페데스탈 또는 기판 지지부, 및 하나 이상의 가스 유입구들 또는 샤워헤드 또는 확산 플레이트 (dispersion plate) 를 포함할 수도 있다. 상기 언급된 바와 같이, 동일한 챔버에서 발생하는 것으로 본 명세서에 기술된 임의의 동작들은 상이한 동작들을 위해 상이한 스테이션들 사이에서 기판을 이송할 필요가 없도록, 멀티-스테이션 챔버의 동일한 스테이션에서 수행될 수도 있다.
또한, 플라즈마 또는 화학적 (비플라즈마) 세정, 에칭, 증착, 또는 개시된 방법들과 관련하여 기술된 다른 프로세스들을 수행할 수 있는 하나 이상의 단일 스테이션 모듈들 또는 멀티-스테이션 모듈들 (907) 이 또한 이송 모듈 (903) 상에 장착될 수도 있다. 모듈 (907) 은 일부 경우들에서, 예를 들어, 증착 프로세스를 위해 기판을 준비하도록 다양한 처리들에 사용될 수도 있다. 모듈 (907) 은 또한 에칭 또는 폴리싱과 같은 다양한 다른 프로세스들을 수행하도록 설계/구성될 수도 있다. 시스템 (900) 은 또한 웨이퍼들이 프로세싱 전 후에 저장되는, 하나 이상의 웨이퍼 소스 모듈들 (901) 을 포함한다. 대기 이송 챔버 (919) 의 대기 로봇 (미도시) 가 소스 모듈들 (901) 로부터 로드록 (921) 으로 웨이퍼들을 먼저 제거할 수도 있다. 이송 모듈 (903) 의 웨이퍼 이송 디바이스 (일반적으로 로봇 암 유닛) 는 로드록 (921) 으로부터 이송 모듈 (903) 상에 장착된 모듈들 사이에 웨이퍼들을 이동시킨다.
다양한 실시 예들에서, 시스템 제어기 (929) 가 프로세싱 동안 프로세스 조건들을 제어하기 위해 채용된다. 제어기 (929) 는 통상적으로 하나 이상의 메모리 디바이스들 및 하나 이상의 프로세서들을 포함할 것이다. 프로세서는 CPU 또는 컴퓨터, 아날로그 입력/출력 연결부 및/또는 디지털 입력/출력 연결부, 스텝퍼 모터 제어기 보드들, 등을 포함할 수도 있다.
제어기 (929) 는 장치의 모든 액티비티들을 제어할 수도 있다. 시스템 제어기 (929) 는 타이밍, 가스들의 혼합물, 챔버 압력, 챔버 온도, 웨이퍼 온도, 무선 주파수 (Radio Frequency; RF) 전력 레벨들, 웨이퍼 척 또는 페데스탈 포지션, 및 특정한 프로세스의 다른 파라미터들을 제어하기 위한 인스트럭션들의 세트들을 포함하는, 시스템 제어 소프트웨어를 실행한다. 일부 실시 예들에서 제어기 (929) 와 연관된 메모리 디바이스들 상에 저장된 다른 컴퓨터 프로그램들이 채용될 수도 있다.
통상적으로 제어기 (929) 와 연관된 사용자 인터페이스가 있을 것이다. 사용자 인터페이스는 디스플레이 스크린, 장치 및/또는 프로세스 조건들의 그래픽 소프트웨어 디스플레이들, 및 포인팅 디바이스들, 키보드들, 터치 스크린들, 마이크로폰들, 등과 같은 사용자 입력 디바이스들을 포함할 수도 있다.
시스템 제어 로직은 임의의 적합한 방식으로 구성될 수도 있다. 일반적으로, 로직은 하드웨어 및/또는 소프트웨어로 구성되거나 설계될 수 있다. 구동 회로를 제어하기 위한 인스트럭션들은 하드 코딩될 수도 있고 또는 소프트웨어로서 제공될 수도 있다. 인스트럭션들은 "프로그래밍"에 의해 제공될 수도 있다. 이러한 프로그래밍은 디지털 신호 프로세서들, 주문형 집적 회로들 (application-specific integrated circuits) 및 하드웨어로서 구현된 특정한 알고리즘들을 갖는 다른 디바이스들에 하드 코딩된 로직을 포함하는, 임의의 형태의 로직을 포함하는 것으로 이해된다. 프로그래밍은 또한 범용 프로세서 상에서 실행될 수도 있는 소프트웨어 또는 펌웨어 인스트럭션들을 포함하는 것으로 이해된다. 시스템 제어 소프트웨어는 임의의 적합한 컴퓨터 판독 가능 프로그래밍 언어로 코딩될 수도 있다.
프로세스 시퀀스의 게르마늄-함유 환원제 펄스들, 수소 플로우 및 텅스텐-함유 전구체 펄스들, 그리고 다른 프로세스들을 제어하기 위한 컴퓨터 프로그램 코드는 임의의 종래의 컴퓨터 판독 가능 프로그래밍 언어: 예를 들어, 어셈블리어, C, C++, Pascal, Fortran, 또는 다른 언어들로 작성될 수 있다. 컴파일링된 객체 코드 또는 스크립트가 프로그램에서 식별된 태스크들을 수행하도록 프로세서에 의해 실행된다. 또한 나타낸 바와 같이, 프로그램 코드는 하드 코딩될 수도 있다.
제어기 파라미터들은 예컨대, 예를 들어, 프로세스 가스 조성 및 플로우 레이트들, 온도, 압력, 냉각 가스 압력, 기판 온도 및 챔버 벽 온도와 같은, 프로세스 조건들에 관련된다. 이들 파라미터들은 레시피의 형태로 사용자들에게 제공되고, 사용자 인터페이스를 활용하여 입력될 수도 있다. 프로세스를 모니터링하기 위한 신호들은 시스템 제어기 (929) 의 아날로그 입력 연결부 및/또는 디지털 입력 연결부에 의해 제공될 수도 있다. 프로세스를 제어하기 위한 신호들은 증착 장치 (900) 의 아날로그 출력 연결부 및 디지털 출력 연결부 상에 출력된다.
시스템 소프트웨어는 많은 상이한 방식들로 설계되거나 구성될 수도 있다. 예를 들어, 다양한 챔버 컴포넌트 서브루틴들 또는 제어 객체들은 개시된 실시 예들에 따른 증착 프로세스들 (및 일부 경우들에서, 다른 프로세스들) 을 수행하기 위해 필요한 챔버 컴포넌트들의 동작을 제어하도록 작성될 수도 있다. 이 목적을 위한 프로그램들 또는 프로그램들의 섹션들의 예들은 기판 포지셔닝 코드, 프로세스 가스 제어 코드, 압력 제어 코드, 및 히터 제어 코드를 포함한다.
일부 구현 예들에서, 제어기 (929) 는 상기 기술된 예들의 일부일 수도 있는 시스템의 일부이다. 이러한 시스템들은, 프로세싱 툴 또는 툴들, 챔버 또는 챔버들, 프로세싱용 플랫폼 또는 플랫폼들, 및/또는 특정 프로세싱 컴포넌트들 (웨이퍼 페데스탈, 가스 플로우 시스템, 등) 을 포함하는, 반도체 프로세싱 장비를 포함할 수 있다. 이들 시스템들은 반도체 웨이퍼 또는 기판의 프로세싱 이전에, 프로세싱 동안에, 그리고 프로세싱 이후에 그들의 동작을 제어하기 위한 전자 장치들과 통합될 수도 있다. 전자 장치는 시스템 또는 시스템들의 다양한 컴포넌트들 또는 하위부분들을 제어할 수도 있는, "제어기"로서 지칭될 수도 있다. 제어기 (929) 는, 시스템의 프로세싱 요건들 및/또는 타입에 따라서, 프로세싱 가스들의 전달, 온도 설정 (예를 들어, 가열 및/또는 냉각), 압력 설정, 진공 설정, 전력 설정, 일부 시스템들에서 RF (무선 주파수) 생성기 설정, RF 매칭 회로 설정, 주파수 설정, 플로우 레이트 설정, 유체 전달 설정, 포지션 및 동작 설정, 툴 및 다른 이송 툴들 및/또는 특정 시스템과 연결되거나 인터페이싱된 로드록들 내외로의 웨이퍼 이송들을 포함하는, 본 명세서에 개시된 프로세스들 중 임의의 프로세스들을 제어하도록 프로그래밍될 수도 있다.
일반적으로 말하면, 제어기는 인스트럭션들을 수신하고, 인스트럭션들을 발행하고, 동작을 제어하고, 세정 동작들을 인에이블하고 (enable), 엔드포인트 측정들을 인에이블하는, 등을 하는 다양한 집적 회로들, 로직, 메모리, 및/또는 소프트웨어를 갖는 전자 장치로서 규정될 수도 있다. 집적 회로들은 프로그램 인스트럭션들을 저장하는 펌웨어의 형태의 칩들, 디지털 신호 프로세서들 (DSPs), ASICs (Application Specific Integrated Circuits) 로서 규정되는 칩들 및/또는 프로그램 인스트럭션들 (예를 들어, 소프트웨어) 을 실행하는 하나 이상의 마이크로프로세서들, 또는 마이크로제어기들을 포함할 수도 있다. 프로그램 인스트럭션들은 반도체 웨이퍼 상에서 또는 반도체 웨이퍼에 대한 특정 프로세스를 수행하기 위한 동작 파라미터들을 규정하는, 다양한 개별 설정 사항들 (또는 프로그램 파일들) 의 형태로 제어기와 통신하는 또는 시스템과 통신하는 인스트럭션들일 수도 있다. 일부 실시 예들에서, 동작 파라미터들은 하나 이상의 층들, 재료들, 금속들, 옥사이드들, 실리콘, 실리콘 다이옥사이드, 표면들, 회로들 및/또는 웨이퍼의 다이들 (dies) 의 제조 동안에 하나 이상의 프로세싱 단계들을 달성하도록 프로세스 엔지니어들에 의해서 규정된 레시피의 일부일 수도 있다.
제어기는, 일부 구현 예들에서, 시스템과 통합되거나, 시스템에 커플링되거나, 그렇지 않으면 시스템에 네트워킹되거나, 또는 이들의 조합인 컴퓨터에 커플링되거나 이의 일부일 수도 있다. 예를 들어, 제어기는 웨이퍼 프로세싱의 원격 액세스를 가능하게 할 수 있는 공장 (fab) 호스트 컴퓨터 시스템의 전부 또는 일부이거나 "클라우드" 내에 있을 수도 있다. 컴퓨터는 제조 동작들의 현 진행을 모니터링하거나, 과거 제조 동작들의 이력을 조사하거나, 복수의 제조 동작들로부터 경향들 또는 성능 계측치들을 조사하거나, 현 프로세싱의 파라미터들을 변경하거나, 현 프로세싱을 따르는 프로세싱 단계들을 설정하거나, 새로운 프로세스를 시작하기 위해서, 시스템으로의 원격 액세스를 인에이블할 수도 있다. 일부 예들에서, 원격 컴퓨터 (예를 들어, 서버) 가 로컬 네트워크 또는 인터넷을 포함할 수도 있는, 네트워크를 통해 프로세스 레시피들을 시스템에 제공할 수 있다. 원격 컴퓨터는 차후에 원격 컴퓨터로부터 시스템으로 전달될 파라미터들 및/또는 설정 사항들의 입력 또는 프로그래밍을 인에이블하는 사용자 인터페이스를 포함할 수도 있다. 일부 예들에서, 제어기는 하나 이상의 동작들 동안 수행될 프로세싱 단계들 각각에 대한 파라미터들을 특정하는, 데이터의 형태의 인스트럭션들을 수신한다. 파라미터들은 제어기가 제어하거나 인터페이싱하도록 구성되는 툴의 타입 및 수행될 프로세스의 타입에 특정적일 수도 있다는 것이 이해되어야 한다. 따라서 상기 기술된 바와 같이, 제어기는 예컨대 본 명세서에 기술된 프로세스들 및 제어들과 같은, 공통 목적을 향해 함께 네트워킹되고 작동하는 하나 이상의 개별 제어기들을 포함함으로써 분산될 수도 있다. 이러한 목적들을 위한 분산형 제어기의 일 예는 챔버 상의 프로세스를 제어하도록 조합되는 원격으로 (예컨대 플랫폼 레벨에서 또는 원격 컴퓨터의 일부로서) 위치한 하나 이상의 집적 회로들과 통신하는 챔버 상의 하나 이상의 집적 회로들일 것이다.
비한정적으로, 예시적인 시스템들은 플라즈마 에칭 챔버 또는 모듈, 증착 챔버 또는 모듈, 스핀-린스 챔버 또는 모듈, 금속 도금 챔버 또는 모듈, 세정 챔버 또는 모듈, 베벨 에지 에칭 챔버 또는 모듈, 물리적 기상 증착 (Physical Vapor Deposition; PVD) 챔버 또는 모듈, CVD 챔버 또는 모듈, ALD 챔버 또는 모듈, 원자 층 에칭 (Atomic Layer Etch; ALE) 챔버 또는 모듈, 이온 주입 챔버 또는 모듈, 트랙 (track) 챔버 또는 모듈 및 반도체 웨이퍼들의 제조 및/또는 제작 시에 사용되거나 연관될 수도 있는 임의의 다른 반도체 프로세싱 시스템들을 포함할 수도 있다. 본 명세서의 다양한 실시 예들에서, 일 모듈은 기판이 붕괴되기 쉬운 구조체들을 갖는 동안 기판을 이송할 필요가 없도록, 상기 더 기술된 바와 같이, 도 3, 도 5, 및/또는 도 13의 프로세스 플로우들과 연관된 다양한 프로세스들을 수행하도록 구성될 수도 있다.
상기 주지된 바와 같이, 툴에 의해서 수행될 프로세스 단계 또는 단계들에 따라서, 제어기는, 반도체 제작 공장 내의 툴 위치들 및/또는 로드 포트들로부터/로드 포트들로 웨이퍼들의 컨테이너들을 이동시키는 재료 이송 시에 사용되는, 다른 툴 회로들 또는 모듈들, 다른 툴 컴포넌트들, 클러스터 툴들, 다른 툴 인터페이스들, 인접 툴들, 이웃하는 툴들, 공장 도처에 위치한 툴들, 메인 컴퓨터, 또 다른 제어기, 또는 툴들 중 하나 이상과 통신할 수도 있다.
실험
실험 결과들은 개시된 방법들이 제 2 스페이서 층이 증착되기 전에 티핑 오버하는 제 1 스페이서 피처들과 관련된 결함들을 최소화하도록 사용될 수도 있다는 것을 보여준다. 도 10a 내지 도 10c 및 도 11a 내지 도 11c는 이들 결과들 중 일부를 예시한다. 도 10a 내지 도 10c 및 도 11a 내지 도 11c는 실제 실험들로부터 발생하는 SEM들을 특징으로 하는 도면들이다.
도 10a는 도 1의 방법에 따라 제조된 제 1 스페이서 피처들을 예시한다. 구체적으로, 도 10a는 도 1의 동작 (109) 후 (예를 들어, 제 1 스페이서 층의 에칭 백 동안 생성된 원치 않은 재료를 제거하기 위해 기판 상에서 습식 세정을 수행한 후) 제 1 스페이서 피처들을 도시한다. 도 10a에 도시된 바와 같이, 제 1 스페이서 피처들은 수직이 아니다. 오히려, 인접한 제 1 스페이서 피처들의 쌍들은 서로를 향해 내향으로 틸팅한다 (tilt). 이 틸팅은 바람직하지 않다.
도 10b 및 도 10c는 도 10a에 도시된 기판의 평면도들을 예시한다. 도 10b는 도 1의 동작 (103) 후 (예를 들어, 제 1 스페이서 층이 에칭된 후 그리고 코어들이 제거되기 전) 의 기판을 도시하지만, 도 10c는 동작 (109) 후 (예를 들어, 코어들이 제거되고 기판이 세정된 후) 기판을 도시한다. 도 10c의 원형 부분은 제 1 스페이서 피처들 (백색 선들로 도시됨) 이 벤딩/티핑을 나타내는 영역을 도시한다. 벤딩/티핑은 제 1 스페이서 피처들의 인접한 세트들 사이의 어두운 회색 라인의 불균일한 두께에 기초하여 가시적이다. 이들 결과들은 본 명세서에 기술된 팁핑 문제를 명확하게 예시한다.
대조적으로, 도 11a는 도 3의 방법에 따라 제조된, 제 2 스페이서 층으로 커버된 제 1 스페이서 피처들을 도시한다. 구체적으로, 도 11a는 도 3의 동작 (313) 후 (예를 들어, 제 2 스페이서가 증착된 후) 제 1 스페이서 피처들/제 2 스페이서 층을 도시한다. 제 1 스페이서 피처들 및 제 2 스페이서 층은 수직인 인접한 라인들의 쌍들을 형성한다. 인접한 라인들의 쌍들은 서로를 향해 내향으로 틸팅하지 않고, 도 10a의 결과들에 비해 실질적인 개선을 나타낸다.
도 11b 및 도 11c는 도 11a에 도시된 기판의 평면도들을 예시한다. 도 11b는 도 3의 동작 (303) 후 (예를 들어, 제 1 스페이서 층이 에칭 백된 후) 의 기판을 도시하지만, 도 11c는 동작 (313) 후 (예를 들어, 제 2 스페이서 층이 증착된 후) 기판을 도시한다. 도 10c에 도시된 라인들과 비교하여, 도 11c는 두께가 훨씬보다 균일하고, 라인들/피처들이 수직이고 벤딩하거나 티핑 오버하지 않았다는 것을 나타낸다.
도 10a 내지 도 10c 및 도 11a 내지 도 11c에 도시된 결과들은 개시된 프로세스 플로우들이 스페이서-온-스페이서 자기-정렬된 쿼드러플 패터닝 기법들을 수행할 때 (예를 들어, 특히 라인 벤딩/티핑과 관련된) 제작 결함들의 수를 감소시키도록 사용될 수도 있다는 것을 나타낸다. 감소된 결함들은 개선된 프로세스 효율 및 감소된 비용들을 발생시킨다.
결론
전술한 실시 예들이 이해의 명확성의 목적들을 위해 다소 상세히 기술되었지만, 특정한 변화들 및 수정들이 첨부된 청구항들의 범위 내에서 실시될 수도 있다는 것이 자명할 것이다. 본 실시 예들의 프로세스들, 시스템들 및 장치를 구현하는 많은 대안적인 방식들이 있다는 것을 주의해야 한다. 따라서, 본 실시 예들은 예시적이고, 제한적이지 않은 것으로 간주될 것이며, 실시 예들은 본 명세서에 주어진 세부사항들로 한정되지 않을 것이다.

Claims (20)

  1. 기판들을 프로세싱하는 방법에 있어서,
    a) 기판을 수용하는 단계로서,
    i. 하부 (underlying) 재료,
    ii. 상기 하부 재료 상에 포지셔닝된 코어들로서, 상기 코어들은 수직으로 배향되는 측벽들을 갖는, 상기 코어들, 및
    iii. 상기 코어들의 상기 측벽들을 라이닝하는 제 1 스페이서 재료를 포함하는, 상기 기판을 수용하는 단계;
    b) 상기 코어들을 제거하는 단계로서, 이에 따라 상기 코어들의 상기 측벽들을 이전에 라이닝하는 상기 제 1 스페이서 재료로부터 제 1 스페이서 피처들을 형성하는, 상기 코어들 제거 단계; 및
    c) 상기 제 1 스페이서 피처들 위에 제 2 스페이서 층을 증착하는 단계를 포함하고, 상기 단계 (b) 및 상기 단계 (c) 는 동일한 반응 챔버 내에서 발생하고, 그리고 상기 기판은 상기 단계 (b) 와 상기 단계 (c) 사이에서 상기 반응 챔버로부터 제거되지 않는, 기판 프로세싱 방법.
  2. 제 1 항에 있어서,
    상기 기판으로부터 원치 않은 재료를 제거하기 위해 상기 기판을 세정하는 단계를 더 포함하고, 상기 기판은 상기 단계 (b) 전에 습식 세정 동작으로 세정되는, 기판 프로세싱 방법.
  3. 제 1 항에 있어서,
    상기 코어들 위에 제 1 스페이서 층을 증착하는 단계로서, 상기 제 1 스페이서 층은 상기 제 1 스페이서 재료를 포함하는, 상기 제 1 스페이서 층 증착 단계, 및 상기 코어들의 상기 측벽들 상에 상기 제 1 스페이서 재료를 남기는 동안 수평 표면들로부터 상기 제 1 스페이서 재료를 제거하기 위해 상기 제 1 스페이서 층을 에칭 백하는 (etching back) 단계를 더 포함하는, 기판 프로세싱 방법.
  4. 제 1 항에 있어서,
    상기 단계 (b) 동안 상기 코어들이 제거되는 시간을 결정하기 위해 계측을 수행하는 단계를 더 포함하는, 기판 프로세싱 방법.
  5. 제 4 항에 있어서,
    계측을 수행하는 단계는 광 방출 분광법 (optical emission spectroscopy) 을 수행하는 단계를 포함하는, 기판 프로세싱 방법.
  6. 제 5 항에 있어서,
    광 방출 분광법을 수행하는 단계는 상기 반응 챔버 내의 이산화탄소의 존재와 연관된 신호를 모니터링하는 단계를 포함하는, 기판 프로세싱 방법.
  7. 제 4 항에 있어서,
    계측을 수행하는 단계는 레이저 간섭 계측을 수행하는 단계를 포함하는, 기판 프로세싱 방법.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 제 1 스페이서 피처들 중 하나 이상의 폭을 측정하기 위해 상기 단계 (b) 후 그리고 상기 단계 (c) 전에 산란 계측을 수행하는 단계를 더 포함하는, 기판 프로세싱 방법.
  9. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 코어들을 제거하는 단계는 상기 코어들을 애싱하기 (ash away) 위해 상기 기판을 산소-함유 플라즈마에 노출하는 단계를 포함하는, 기판 프로세싱 방법.
  10. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 코어들은 탄소를 포함하고, 그리고 상기 코어들의 상기 탄소는 약 50 MPa 이하의 증착 후 블랭킷 응력을 갖고, 그리고 약 30 GPa 이상의 영률 (Young's modulus) 을 갖는, 기판 프로세싱 방법.
  11. 기판들을 프로세싱하는 방법에 있어서,
    a) 기판을 수용하는 단계로서,
    i. 하부 (underlying) 재료,
    ii. 상기 하부 재료 상에 포지셔닝된 코어들로서, 상기 코어들은 수직으로 배향되는 측벽들을 갖는, 상기 코어들,
    iii. 상기 코어들의 상기 측벽들을 라이닝하는 제 1 스페이서 재료;
    iv. 상기 코어들 및 상기 제 1 스페이서 재료 위에 포지셔닝된 평탄화 층으로서, 상기 평탄화 층의 상단 부분은 실질적으로 평면형인, 상기 평탄화 층,
    v. 상기 평탄화 층 위에 포지셔닝된 마스크 층,
    vi. 상기 마스크 층 및 상기 평탄화 층 내에 규정된 개구부로서, 상기 개구부는 상기 코어들 중 하나의 상기 측벽들 중 일 측벽을 라이닝하는 상기 제 1 스페이서 재료 위에 포지셔닝되는, 상기 개구부를 포함하는, 상기 기판을 수용하는 단계;
    b) 상기 개구부에 대응하는 위치에서 상기 제 1 스페이서 재료를 제거하는 단계;
    c) 상기 마스크 층을 제거하는 단계;
    d) 상기 코어들 및 상기 평탄화 층을 제거하는 단계로서, 이에 따라 상기 단계 (b) 에서 제거되지 않은 남아 있는 제 1 스페이서 재료로부터 제 1 스페이서 피처들을 형성하고, 상기 개구부에 대응하는 위치에 제 1 스페이서 피처가 형성되지 않는, 상기 코어들 및 상기 평탄화 층 제거 단계; 및
    e) 상기 제 1 스페이서 피처들 위에 제 2 스페이서 층을 증착하는 단계를 포함하고, 상기 단계 (d) 및 상기 단계 (e) 는 동일한 반응 챔버 내에서 발생하고, 그리고 상기 기판은 상기 단계 (d) 와 상기 단계 (e) 사이에서 상기 반응 챔버로부터 제거되지 않는, 기판 프로세싱 방법.
  12. 제 11 항에 있어서,
    상기 코어들 및 상기 평탄화 층은 동시에 제거되는, 기판 프로세싱 방법.
  13. 제 11 항에 있어서,
    상기 코어들 및 상기 평탄화 층을 제거하는 단계는 상기 코어들 및 상기 평탄화 층을 애싱하기 위해 상기 기판을 산소-함유 플라즈마에 노출하는 단계를 포함하는, 기판 프로세싱 방법.
  14. 제 11 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 단계 (d) 에서 상기 코어들 및/또는 상기 평탄화 층이 제거되는 시간을 결정하기 위해 계측을 수행하는 단계를 더 포함하는, 기판 프로세싱 방법.
  15. 제 11 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 제 1 스페이서 피처들 중 하나 이상의 폭을 측정하기 위해 상기 단계 (d) 후 그리고 상기 단계 (e) 전에 산란 계측을 수행하는 단계를 더 포함하는, 기판 프로세싱 방법.
  16. 기판들을 프로세싱하는 방법에 있어서,
    a) 기판을 수용하는 단계로서,
    i. 하부 (underlying) 재료,
    ii. 상기 하부 재료 상에 포지셔닝된 코어들로서, 상기 코어들은 수직으로 배향되는 측벽들을 갖는, 상기 코어들,
    iii. 상기 코어들의 상기 측벽들을 라이닝하는 제 1 스페이서 재료, 및
    iv. 상기 하부 재료, 상기 코어들, 및 상기 제 1 스페이서 재료 위에 포지셔닝된 평탄화 층으로서, 상기 평탄화 층은 노출된 영역들 및 보호된 영역들을 형성하도록 패터닝되는, 상기 평탄화 층을 포함하는, 상기 기판 수용 단계;
    b) 상기 보호된 영역들의 상기 제 1 스페이서 재료는 트리밍되지 않은 채로 남아 있는 동안 상기 노출된 영역들의 상기 제 1 스페이서 재료의 두께를 감소시키도록 상기 제 1 스페이서 재료를 트리밍하는 단계;
    c) 상기 평탄화 층 및 상기 코어들을 제거하는 단계로서, 이에 따라 상기 제 1 스페이서 재료로부터 제 1 스페이서 피처들을 형성하고, 상기 제 1 스페이서 피처들은 불균일한 임계 치수들을 갖는, 상기 평탄화 층 및 상기 코어들 제거 단계; 및
    d) 상기 제 1 스페이서 피처들 위에 제 2 스페이서 층을 형성하는 단계를 포함하고,
    상기 단계 (c) 및 상기 단계 (d) 는 동일한 반응 챔버 내에서 발생하고, 그리고 상기 기판은 상기 (c) 와 상기 단계 (d) 사이에 상기 반응 챔버로부터 제거되지 않는, 기판 프로세싱 방법.
  17. 제 16 항에 있어서,
    상기 제 2 스페이서 층이 인접한 제 1 스페이서 피처들 사이의 영역들에서 제거되도록 상기 제 2 스페이서 층을 에칭 백하는 단계를 더 포함하는, 기판 프로세싱 방법.
  18. 제 17 항에 있어서,
    상기 제 1 스페이서 피처들을 제거하여, 상기 제 2 스페이서 층으로부터 제 2 스페이서 피처들을 형성하는 단계를 더 포함하고, 인접한 제 2 스페이서 피처들 사이의 거리는 상기 제 1 스페이서 피처들의 불균일한 임계 치수들로 인해 불균일한, 기판 프로세싱 방법.
  19. 제 16 항 내지 제 18 항 중 어느 한 항에 있어서,
    상기 평탄화 층 및 상기 코어들은 동시에 제거되는, 기판 프로세싱 방법.
  20. 제 19 항에 있어서,
    상기 코어들 및 상기 평탄화 층을 제거하는 단계는 상기 코어들 및 상기 평탄화 층을 애싱하기 위해 상기 기판을 산소-함유 플라즈마에 노출하는 단계를 포함하는, 기판 프로세싱 방법.
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