TWI552296B - A lead frame and a method for preparing the same, and a package structure using the same - Google Patents

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Description

引線框架及其製備方法和應用其的封裝結構
本發明係關於積體電路封裝技術領域，特別關於一種引線框架，以及上述引線框架的製備方法，本發明還關於一種應用上述引線框架的封裝結構。
積體電路塑封中使用的引線框架是積體電路封裝的一種主要結構材料。它在電路中主要具有承載IC晶片的作用，同時具有連接晶片與外部線路板電信號的作用。
圖1為現有技術中引線框架的剖面結構示意圖，主要包括晶片托盤011與引腳012，其中，晶片托盤011與引腳012的上下表面都為平面結構，因此，現有技術中的引線框架的整體結構一般為薄片狀結構。
現有技術中的引線框架應用到多晶片疊層封裝體中時，具體的，應用在雙晶片疊層封裝體中時，其封裝結構的剖面圖如圖2所示，在該封裝結構中，第一晶片04和第二晶片05堆疊設置在引線框架的晶片托盤011上，第一晶片04的一表面通過黏合劑06連接至晶片托盤011的連接面上，第二晶片05的一表面通過黏合劑06連接至第一 晶片04的另一表面。第二晶片05的寬度需要小於第一晶片04的寬度，以暴露出設置於第一晶片04邊緣上的焊墊。
在這種薄片狀結構的引線框架上進行的多晶片疊成封裝，需要用到鍵合引線實現晶片上的焊墊與引線框架之間的連接。如圖2所示，封裝結構中是透過第一組鍵合引線02和第二組鍵合引線03分別將第一晶片04與第二晶片05的焊墊電性連接至引線框架的引腳012上。顯然第二組鍵合引線03的高度要高於第二晶片05。
因而，使得現有技術中引線框架的封裝結構，其封裝盒的厚度較大，隨著電子元件的小型化，輕量化以及多功能化的需求的增加，從而不能滿足對半導體封裝密度的要求。此外，在封裝結構中使用鍵合引線由於自身存在的電感和/或者電阻的干擾，不利於提高晶片的高頻性能。
綜上所述，如何減小晶片封裝結構的厚度，以滿足電子元件小型化的市場需求，成為本領域技術人員極待解決的技術問題。
本發明的目的是提供一種引線框架，能夠減小晶片封裝結構的厚度，以滿足電子元件小型化的市場需求，本發明的其他目的是提供上述引線框架的製備方法以及一種應用上述引線框架的封裝結構。
為解決上述技術問題，本發明提供了如下技術方案： 一種引線框架，包括：設置於底部，且具有導電性能的水平板；設置於所述水平板的表面，用於支撐並電連接於所述晶片，且具有導電性的多個凸塊。
一種製備上述引線框架的方法，包括以下步驟：21)透過模具單獨製備所述水平板；22)在所述水平板表面設置一光罩板，所述光罩板具有通槽；23)在暴露於所述通槽位置的所述水平板上電鍍導電材料；24)所需凸塊的結構形成後，去除所述光罩板。
較佳的，所述導電材料為銅。
一種製備上述引線框架的方法，包括以下步驟：41)透過模具單獨製造所述水平板和所述凸塊；42)將所述凸塊沖壓於所述水平板的相應位置。
較佳的，所述凸塊可由多個不同材質的單元導電凸塊堆疊形成。
一種製備上述引線框架的方法，包括以下步驟：61)透過模具製備包含所述引線框架整體結構的毛坯，所述毛坯的底部尺寸與所述水平板的底部尺寸一致，所述毛坯的厚度為所述水平板的厚度與最高的所述凸塊的高度之和；62)在所述毛坯的厚度方向上的上下表面覆蓋光罩層； 63)蝕刻掉所述毛坯上表面的部分光罩層，裸露出需被蝕刻掉的毛坯表面；64)蝕刻被裸露的毛坯表面，去掉所有光罩層，形成包含所述水平板和所述凸塊的所述引線框架。
較佳的，製備所述引線框架的毛坯材料為銅。
一種應用上述引線框架的封裝結構，包括：引線框架；第一組焊塊；透過所述第一組焊塊電連接於所述引線框架的水平板之上，且相互間隔疊置的至少一個第一元件；第二組焊塊；疊置於所述第一元件之上，透過所述第二組焊塊電連接於，位於所述第一組焊塊外側的所述引線框架的凸塊上的至少一個第二元件。
較佳的，上述封裝結構中，所述第一元件為一晶片。
較佳的，上述封裝結構中，所述第二元件為一磁性元件。
較佳的，上述封裝結構中，還包括設置於所述第一元件和所述第二元件之間的黏合層。
較佳的，上述封裝結構中，所述第一組焊塊和所述第二組焊塊均為球體、矩形體或柱體。
較佳的，上述封裝結構中，所述第一組焊塊和所述第二組焊塊的材料為銅、錫或化鎳鍍金。
相對上述背景技術，本發明中的引線框架具有凸塊， 晶片依次疊置於凸塊上方，凸塊用於支撐晶片，且通過凸塊與晶片之間的電連接，實現晶片與引線框架的電連接，避免了鍵合引線的連接方式，增強了封裝結構的緊密性，有效的縮減了晶片封裝的厚度，進一步適應了電子元件小型化的市場需求。
1‧‧‧水平板
2‧‧‧凸塊
011‧‧‧托盤
012‧‧‧引腳
02‧‧‧鍵合引線
03‧‧‧鍵合引線
04‧‧‧第一晶片
05‧‧‧第二晶片
06‧‧‧黏合劑
S21‧‧‧製備水平板
S22‧‧‧在水平板表面設置一光罩板
S23‧‧‧在暴露於通槽位置的水平板表面電鍍導電材料
S24‧‧‧凸塊形成，去除光罩板
S41‧‧‧透過模具製造水平板和凸塊
S42‧‧‧將凸塊沖壓於水平板相應位置
S61‧‧‧製備引線框架的毛坯
S62‧‧‧在毛坯上覆蓋光罩層
S63‧‧‧蝕刻光罩層
S64‧‧‧蝕刻被裸露的毛坯，形成引線框架
32‧‧‧焊塊
405‧‧‧黏合層
為了更清楚地說明本發明實施例或現有技術中的技術方案，下面將對實施例或現有技術描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發明的一些實施例，對於本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其他的附圖。
圖1為現有技術中引線框架的剖面結構示意圖；圖2為現有技術中引線框架的封裝結構剖面圖；圖3為本發明所提供的引線框架的結構示意圖；圖4為採用電鍍法製備本發明中的引線框架的流程圖；圖5為採用沖壓法製備本發明中的引線框架的流程圖；圖6為採用蝕刻法製備本發明中的引線框架的流程圖；圖7為應用本發明提供的引線框架的多元件的晶片封裝結構示意圖。
本發明的核心是提供一種引線框架，能夠減小晶片封裝結構的厚度，以滿足電子元件小型化的市場需求，本發明的其他核心內容是提供上述引線框架的製備方法以及一種應用上述引線框架的封裝結構。
下面將結合本發明實施例中的附圖，對本發明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發明一部分實施例，而不是全部的實施例。基於本發明中的實施例，本領域普通技術人員在沒有做出創造性勞動前提下所獲得的所有其他實施例，都屬於本發明保護的範圍。
請結合圖3，圖3為本發明所提供的引線框架的結構示意圖。
本發明所提供的一種引線框架，包括水平板1和多個凸塊2。
其中，水平板1和凸塊2均由導電材料製成，水平板1位於整個引線框架結構的底部，凸塊2設置於水平板1上表面，凸塊2用於支撐晶片，並實現晶片與引線框架之間的電連接，凸塊2連接於晶片的電氣面。
引線框架的一具體結構中，處於與晶片連接的狀態時，水平板1水平放置，多個凸塊2垂直於水平板1設置在其上表面，凸塊2用於與晶片實現電連接，其中，水平板1和凸塊2的製造材料，可以為同一種導電材料，也可 以為不同的導電材料，設置在水平板1上的凸塊2的數量和具體尺寸由具體的封裝結構決定，且凸塊2可以為一整體的導電材料，也可為多種導電材料堆疊或者合金形成。
本發明實施例所提供的引線框架具有凸塊2，用於支撐晶片，晶片依次疊置於凸塊2上方，通過凸塊2與晶片之間的電連接，實現晶片與引線框架的電連接，避免了現有技術中採用鍵合引線的連接方式給晶片帶來的負面影響，不僅具有很好的機械穩定性，同時也具有很好的電氣穩定性，同時，有利於增強封裝結構的緊密性，有效的縮減了晶片封裝的厚度，進一步適應了電子元件小型化的市場需求。
針對上述引線框架的具體結構，本發明還提供了三種製備上述結構的引線框架的方法，分別為電鍍法、沖壓法和蝕刻法。
請結合圖4，圖4為採用電鍍法製備本發明中的引線框架的流程圖。
採用電鍍法製備上述引線框架，具體包括以下步驟：步驟S21，製備水平板1：根據實際需求選用相應導電材料作為水平板1的板材，通過特定的模具加工水平板1。
步驟S22，在水平板1表面設置一光罩板：具體的，光罩板具有通槽，通槽位置可暴露出水平板1的表面。
步驟S23，在暴露於通槽位置的水平板1表面電鍍導 電材料：電鍍一段時間，在水平板1表面形成凸塊2，具體的，電鍍過程中用於形成凸塊2的導電材料可以為銅。
步驟S24，凸塊2形成，去除光罩板：所需凸塊2的結構形成後，去除光罩板。
請結合圖5，圖5為採用沖壓法製備本發明中的引線框架的流程圖。
採用沖壓法製備上述引線框架，包括以下步驟：步驟S41，透過模具製造水平板1和凸塊2：採用特定的模具分別單獨形成水平板1和凸塊2。
步驟S42，將凸塊2沖壓於水平板1相應位置：具體的，採用沖壓工藝將所需的一個個獨立的凸塊2連接到水平板1的表面，形成具有凸塊2的引線框架，且引線框架上的凸塊2還可以由多個單元導電凸塊堆疊形成，多個單元導電凸塊可以為不同的導電材料。
請結合圖6，圖6為採用蝕刻法製備本發明中的引線框架的流程圖。
採用蝕刻法製備上述引線框架的方法，包括以下步驟：步驟S61，製備引線框架的毛坯：通過模具製備包含引線框架整體結構的毛坯，毛坯的底部尺寸與水平板1的底部尺寸一致，毛坯的厚度為水平板1的厚度與最高的凸塊2的高度之和，較佳的毛坯的材料為銅； 步驟S62，在毛坯上覆蓋光罩層：在毛坯的厚度方向上的上下表面覆蓋光罩層；步驟S63，蝕刻光罩層：蝕刻掉毛坯上表面的部分光罩層，裸露出需被蝕刻掉的毛坯表面；步驟S64，蝕刻被裸露的毛坯，形成引線框架：蝕刻被裸露的毛坯表面，去掉所有光罩層，形成包含水平板1和凸塊2的引線框架。
上述三種引線框架的製備方法採用常規工藝，利用現有技術和現有設備製作形成，無需額外添加設備，與現有微電子工藝具有較好的相容性。
如圖7所示，圖7為應用本發明提供的引線框架的多元件的晶片封裝結構示意圖。
本發明實施例還提供了一種應用上述引線框架的多元件的晶片封裝結構，包括位於底層的引線框架，位於引線框架之上的晶片4(第一元件)，以及層疊在晶片4之上的磁性元件5(第二元件)，磁性元件5具體可為電感。
其中，晶片4通過第一組焊塊31電連接至引線框架的水平板1上，電感通過第二組焊塊32電連接於所述引線框架的凸塊2上，其中凸塊2設置在第一組焊塊31的外側，與晶片4相隔離，整體結構緊密，機械穩定性強。
其中，第一組焊塊31和第二組焊塊32均為球體、矩形體或柱體，第一組焊塊31和第二組焊塊32的材料為銅、錫或化鎳鍍金。
在該實施例中，多元件的晶片封裝結構還包括位於晶片4和電感之間的黏合層405，來更好的固定引線框架、晶片4和電感之間的相對位置，以及使整個多元件的晶片封裝結構的牢固性更強。不同元件上的電極性通過第一組焊塊31或第二組焊塊32連接至引線框架的水平板1或者凸塊2上，從而使引線框架具有相應的電極性，用於與外部電路相連。
採用圖7所示的多元件的晶片封裝結構，所有元件都採用倒裝形式的連接方式，引線框架通過凸塊2實現與上層元件的電性連接，因此，多元件的晶片封裝結構的厚度大大減小，避免了鍵合引線的連接方式，給晶片性能帶來的負面影響，不僅具有很好的機械穩定性，同時也具有很好的電氣穩定性。
另外，對磁性元件而言，採用層疊式的封裝結構，將電感和晶片封裝於一單一的封裝結構中，可以容納更大體積，電感值更大的電感，更有利於系統的高積體化和小體積化。
以上對本發明所提供的一種引線框架及其製備方法和應用其的封裝結構進行了詳細介紹。本文中應用了具體範例對本發明的原理及實施方式進行了闡述，以上實施例的說明只是用於幫助理解本發明的方法及其核心思想。應當指出，對於本技術領域的普通技術人員來說，在不脫離本發明原理的前提下，還可以對本發明進行若干改進和修飾，這些改進和修飾也落入本發明申請專利範圍的保護範 圍內。
1‧‧‧水平板
2‧‧‧凸塊

Claims (13)

  1. 一種引線框架，其特徵在於，包括：設置於底部，且具有導電性能的水平板(1)；設置於該水平板(1)的表面，用於支撐並電連接於該晶片，且具有導電性的多個凸塊(2)，其中，該凸塊(2)可由多個不同材質的單元導電凸塊堆疊形成。
  2. 一種製備引線框架的方法，包括以下步驟：21)透過模具單獨製備該水平板(1)，該水平板(1)設置於底部，且具有導電性能；22)在該水平板(1)表面設置一光罩板，該光罩板具有通槽；23)在暴露於該通槽位置的該水平板(1)上電鍍導電材料；24)所需凸塊(2)的結構形成後，去除該光罩板；凸塊(2)用於支撐並電連接於該晶片，且具有導電性。
  3. 如申請專利範圍第2項所述的方法，其中，該導電材料為銅。
  4. 一種製備如申請專利範圍第1項所述的引線框架的方法，包括以下步驟：41)透過模具單獨製造該水平板(1)和該凸塊(2)；42)將該凸塊(2)沖壓於該水平板(1)的相應位置；該水平板(1)設置於底部，且具有導電性能；凸塊 (2)用於支撐並電連接於該晶片，且具有導電性。
  5. 如申請專利範圍第2或4項所述的方法，其中，該凸塊(2)可由多個不同材質的單元導電凸塊堆疊形成。
  6. 一種製備如申請專利範圍第1項所述的引線框架的方法，包括以下步驟：61)透過模具製備包含該引線框架整體結構的毛坯，該毛坯的底部尺寸與該水平板(1)的底部尺寸一致，該毛坯的厚度為該水平板(1)的厚度與最高的該凸塊(2)的高度之和；62)在該毛坯的厚度方向上的上下表面覆蓋光罩層；63)蝕刻掉該毛坯上表面的部分光罩層，裸露出需被蝕刻掉的毛坯表面；64)蝕刻被裸露的毛坯表面，去掉所有光罩層，形成包含該水平板(1)和該凸塊(2)的該引線框架。
  7. 如申請專利範圍第6項所述的方法，其中，製備該引線框架的毛坯材料為銅。
  8. 一種應用如申請專利範圍第1項所述的引線框架的封裝結構，其特徵在於，包括：引線框架，包括：設置於底部，且具有導電性能的水平板(1)；設置於該水平板(1)的表面，用於支撐並電連接於該晶片，且具有導電性的多個凸塊(2)，其中，該凸塊(2)可由多個不同材質的單元導電凸塊堆疊形成； 第一組焊塊(31)；透過該第一組焊塊(31)電連接於該引線框架的該水平板(1)之上，且相互間隔疊置的至少一個第一元件；第二組焊塊(32)；疊置於該第一元件之上，透過該第二組焊塊(32)電連接於，位於該第一組焊塊(31)外側的該引線框架的該凸塊(2)上的至少一個第二元件。
  9. 如申請專利範圍第8項所述的封裝結構，其中，該第一元件為一晶片(4)。
  10. 如申請專利範圍第8項所述的封裝結構，其中，該第二元件為一磁性元件(5)。
  11. 如申請專利範圍第8項所述的封裝結構，其中，還包括設置於該第一元件和該第二元件之間的黏合層(405)。
  12. 如申請專利範圍第8項所述的封裝結構，其中，該第一組焊塊(31)和該第二組焊塊(32)均為球體、矩形體或柱體。
  13. 如申請專利範圍第8項所述的封裝結構，其中，該第一組焊塊(31)和該第二組焊塊(32)的材料為銅、錫或化鎳鍍金。
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10840005B2 (en) 2013-01-25 2020-11-17 Vishay Dale Electronics, Llc Low profile high current composite transformer
CN103531560A (zh) 2013-10-31 2014-01-22 矽力杰半导体技术(杭州)有限公司 芯片的封装结构及其制造方法
CN103700639B (zh) 2013-12-31 2017-09-01 矽力杰半导体技术(杭州)有限公司 封装组件及其制造方法
CN103730444B (zh) 2014-01-20 2017-06-27 矽力杰半导体技术(杭州)有限公司 封装组件及其制造方法
CN104269385B (zh) * 2014-10-21 2017-12-19 矽力杰半导体技术(杭州)有限公司 封装组件及其制造方法
US10099574B2 (en) * 2015-04-15 2018-10-16 Ford Global Technologies, Llc Vehicle power module assemblies
TWI566356B (zh) 2015-10-15 2017-01-11 力成科技股份有限公司 封裝結構及其製造方法
US10998124B2 (en) 2016-05-06 2021-05-04 Vishay Dale Electronics, Llc Nested flat wound coils forming windings for transformers and inductors
MX2019002447A (es) 2016-08-31 2019-06-24 Vishay Dale Electronics Llc Inductor que tiene una bobina de alta corriente con una resistencia de corriente directa baja.
CN107393836B (zh) 2017-06-19 2020-04-10 矽力杰半导体技术(杭州)有限公司 芯片封装方法及封装结构
CN108807299B (zh) * 2017-08-14 2024-05-17 苏州能讯高能半导体有限公司 引线框架结构、引线框架和封装器件
CN107808868B (zh) 2017-10-13 2020-03-10 矽力杰半导体技术(杭州)有限公司 芯片封装结构及其制造方法
US10714412B2 (en) * 2017-11-22 2020-07-14 Texas Instruments Incorporated Semiconductor package with integrated passive electrical component
CN109712948A (zh) * 2019-01-24 2019-05-03 广东气派科技有限公司 一种集成被动元件的芯片封装结构
CN110323141B (zh) 2019-04-15 2021-10-12 矽力杰半导体技术(杭州)有限公司 引线框架结构，芯片封装结构及其制造方法
US11538739B2 (en) 2020-04-21 2022-12-27 Toyota Motor Engineering & Manufacturing North America, Inc. Compact low inductance chip-on-chip power card
USD1034462S1 (en) 2021-03-01 2024-07-09 Vishay Dale Electronics, Llc Inductor package
US11948724B2 (en) 2021-06-18 2024-04-02 Vishay Dale Electronics, Llc Method for making a multi-thickness electro-magnetic device

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103000608A (zh) * 2012-12-11 2013-03-27 矽力杰半导体技术(杭州)有限公司 一种多组件的芯片封装结构

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1255866C (zh) 2002-11-04 2006-05-10 矽统科技股份有限公司 倒装芯片封装工艺及其装置
US7148086B2 (en) * 2005-04-28 2006-12-12 Stats Chippac Ltd. Semiconductor package with controlled solder bump wetting and fabrication method therefor
US20070130759A1 (en) 2005-06-15 2007-06-14 Gem Services, Inc. Semiconductor device package leadframe formed from multiple metal layers
KR101194842B1 (ko) * 2007-09-06 2012-10-25 삼성전자주식회사 반도체 패키지가 삽입된 인쇄회로기판
US8169058B2 (en) * 2009-08-21 2012-05-01 Stats Chippac, Ltd. Semiconductor device and method of stacking die on leadframe electrically connected by conductive pillars
CN101814480B (zh) 2010-04-16 2011-08-31 杭州矽力杰半导体技术有限公司 一种芯片封装结构及其封装方法
US8283758B2 (en) 2010-12-16 2012-10-09 Monolithic Power Systems, Inc. Microelectronic packages with enhanced heat dissipation and methods of manufacturing
US8361899B2 (en) * 2010-12-16 2013-01-29 Monolithic Power Systems, Inc. Microelectronic flip chip packages with solder wetting pads and associated methods of manufacturing
CN102569099B (zh) * 2010-12-28 2014-12-10 万国半导体(开曼)股份有限公司 一种倒装芯片的封装方法
US20120273935A1 (en) * 2011-04-29 2012-11-01 Stefan Martens Semiconductor Device and Method of Making a Semiconductor Device
US8749056B2 (en) * 2011-05-26 2014-06-10 Infineon Technologies Ag Module and method of manufacturing a module
CN102394232A (zh) 2011-11-29 2012-03-28 杭州矽力杰半导体技术有限公司 一种引线框架及应用其的芯片倒装封装装置
CN102376671A (zh) 2011-11-29 2012-03-14 杭州矽力杰半导体技术有限公司 引线框架以及应用其的倒装芯片式半导体封装结构
US8629539B2 (en) * 2012-01-16 2014-01-14 Allegro Microsystems, Llc Methods and apparatus for magnetic sensor having non-conductive die paddle
CN102983083B (zh) * 2012-12-24 2015-11-18 厦门永红科技有限公司 引线框架及其生产方法
US9805956B2 (en) * 2013-01-23 2017-10-31 Asm Technology Singapore Pte Ltd Lead frame and a method of fabrication thereof

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103000608A (zh) * 2012-12-11 2013-03-27 矽力杰半导体技术(杭州)有限公司 一种多组件的芯片封装结构

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Publication number Publication date
CN103400819A (zh) 2013-11-20
CN103400819B (zh) 2017-07-07
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US9373567B2 (en) 2016-06-21
TW201513286A (zh) 2015-04-01

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