TWI517256B - 積體電路的形成方法 - Google Patents

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Description

積體電路的形成方法
本發明係有關於積體電路元件，且特別是有關於鰭式場效電晶體(FinFETs)之製造方法。
電晶體是積體電路中的核心元件(core devices)。電晶體之形成一般包含將摻雜物佈植進半導體基底中以形成源極及汲極區與輕摻雜源極及汲極區(LDD)。接著，對所佈植之源極/汲極區與輕摻雜源極/汲極區進行退火(anneal)以使所佈植之摻雜物活化，並使因佈植而造成之缺陷減少。
常可於所佈植之輕摻雜源極/汲極區與源極/汲極區中發現雙晶晶界缺陷(twin boundary defects)。雙晶晶界缺陷會造成漏電流(leakage current)增加。再者，在電晶體為鰭式場效電晶體的情形下，雙晶晶界缺陷可能會傳播至後續將形成之磊晶區中。
本發明一實施例提供一種積體電路的形成方法，包括提供半導體晶圓；形成鰭式場效電晶體，包括使用熱佈植對半導體晶圓進行佈植以於鰭式場效電晶體中形成佈植區。
本發明一實施例提供一種積體電路的形成方法，包括提供半導體晶圓；以及形成鰭式場效電晶體，包括在半導體晶圓上形成半導體鰭結構；在半導體鰭結構上形成閘極堆疊；以及在晶圓溫度高於約300℃下，進行熱佈植以於鄰接閘極堆疊處形成佈植區，其中熱佈植步驟之進行大抵選自由以下步驟所組成之群組：佈植半導體晶圓以形成輕摻雜源極/汲極區；佈植半導體晶圓以形成口袋區；以及佈植半導體晶圓以形成深源極/汲極區。
本發明一實施例提供一種積體電路的形成方法，包括提供半導體晶圓；於半導體晶圓上形成第一半導體鰭結構及第二半導體鰭結構，其中第一半導體鰭結構位於第一元件區，而第二半導體鰭結構位於第二元件區，且其中一第一元件區與第二元件區為PMOS區，而另一者為NMOS區；於第一半導體鰭結構之頂表面及側壁上形成第一閘極堆疊；於第二半導體鰭結構之頂表面及側壁上形成第二閘極堆疊；形成第一硬遮罩及覆蓋於第一硬遮罩上之第一光阻以覆蓋第二閘極堆疊與第二半導體鰭結構，其中第一硬遮罩及第一光阻不覆蓋第一閘極堆疊與第一半導體鰭結構；在低於150℃之第一晶圓溫度下進行第一口袋區佈植以於第一半導體鰭結構中形成第一口袋區；在不移除第一硬遮罩之情形下移除第一光阻；在高於約300℃之第二晶圓溫度下使用第一硬遮罩進行第一熱佈植以於第一半導體鰭結構中形成第一輕摻雜源極/汲極區；以及自第二元件區移除第一硬遮罩。
以下，將詳細討論本發明實施例之形成與使用方式。然應注意的是，實施例提供許多可應用於廣泛應用面之發明特點。所討論之特定實施例僅為舉例說明製作與使用本發明實施例之特定方式，不可用以限制本發明實施例之範圍。
以下，將敘述一種新穎的方法，用以形成鰭式場效電晶體(fin field-effect transistors，FinFETs)。將說明製作本發明實施例之中間步驟，並討論本發明實施例之變化。在各個圖式與實施例之間，相同或相似之標號將用以標示相同或相似之元件。
請參照第1圖，形成有積體電路結構。積體電路結構包括一部分的晶圓10，其進一步包括基底20。基底20可為矽基底、鍺基底、或由其他半導體材料所形成之基底。基底20可摻雜有p型摻質(p-type impurity)或n型摻質(n-type impurity)。可於基底20之中或之上形成隔離結構，例如是淺溝槽絕緣(STI)區22。半導體鰭結構(semiconductor fins)124與224係形成於淺溝槽絕緣區22之頂表面之上。基底20包括位於NMOS元件區100中之部分與位於PMOS元件區200中之部分，且半導體鰭結構124及224分別位於NMOS元件區100及PMOS元件區200之中。
在一實施例中，半導體鰭結構124及224之形成係先形成淺溝槽絕緣區22，並接著使淺溝槽絕緣區22之頂表面凹下(recessing)至低於基底20之原始頂表面的高度。在淺溝槽絕緣區之間所餘留的基底20因而變為半導體鰭結構124及224。在半導體鰭結構124及224係由不同於基底20之材質所形成的實施例中，半導體鰭結構124及224可藉由使淺溝槽絕緣區22之間的基底20凹下而形成出凹陷(recesses)，並接著於凹陷中重新成長材質不同於基底20之半導體材料。可接著移除淺溝槽絕緣區22之頂表面，而淺溝槽絕緣區22之底部部分則保留不移除，因而相鄰淺溝槽絕緣區22之間所重新成長的半導體材料的頂端部分變成了半導體鰭結構。半導體鰭結構124及224可具有通道摻雜(channel dopings)，其可透過佈植而導入，或透過與半導體鰭結構124及224之成長同時進行之同步摻雜(in-situ doping)而導入。
請參照第2圖，於NMOS元件區100及PMOS元件區200中，且於半導體鰭結構124及224之上沉積閘極介電層32及閘極電極層34。在一實施例中，閘極介電層32係由高介電常數材料形成(high-k dielectric material)。例如，高介電常數材料可具有大於約4.0或甚至大於約7.0之介電常數，且可包括含鋁介電材料(aluminum-containing dielectrics)，例如是Al2O3、HfAlO、HfAlON、AlZrO，含鉿(Hf-containing)介電材料，例如是HfO2、HfSiOx、HfAlOx、HfZrSiOx、HfSiON、及/或其他材料，例如是LaAlO3及ZrO2。閘極電極層34係形成於閘極介電層32之上，且可由導電材料所形成，例如是摻雜多晶矽(doped polysilicon)、金屬、金屬氮化物、或其相似物。
接著，將閘極介電層32及閘極電極層34圖案化以形成閘極堆疊(gate stacks)，如第3圖所示。在NMOS元件區100中之閘極堆疊包括閘極電極(gate electrode)134及閘極介電(gate dielectric)132。在PMOS元件區200中之閘極堆疊包括閘極電極234及閘極介電232。因此，每一半導體鰭結構124及224具有不被閘極堆疊所覆蓋之部分。半導體鰭結構124及224所露出之部分可以其原本型式而留下，因而後續的口袋與輕摻雜源極/汲極區(pocket and LDD regions)可藉著佈植而形成。或者，可將半導體鰭結構124及224所露出之部分移除以形成凹陷，並於所造成之凹陷中重新成長半導體應力子(semiconductor stressors)。在一實施例中，在NMOS元件區100中之半導體應力子可包括碳化矽(SiC)，而在PMOS元件區200中之半導體應力子可包括矽鍺(SiGe)。
請參照第4圖，形成硬遮罩238、選擇性的底部抗反射塗佈240(bottom anti-reflective coating，BARC)、及光阻242。第4圖為剖面圖，其組合了第3圖中切線A-A與B-B所切之垂直平面的剖面圖。硬遮罩238可由可承受高於150℃之溫度的材質形成，並可能可以承受約750℃之高溫或者更高之溫度。在一實施例中，硬遮罩238係由氮化矽形成。進行圖案化以自NMOS元件區100將硬遮罩238、選擇性的底部抗反射塗佈240、及光阻242之部分移除，而PMOS元件區200仍被覆蓋。接著，進行口袋區佈植(pocket implantation)以將p型摻雜物(p-type impurity)導入半導體鰭結構124中以形成口袋區146。口袋區佈植可於低於約150℃之溫度下進行。在一實施例中，口袋區佈植係於室溫下進行，雖然口袋區佈植亦可於較高的溫度下進行。
接著，如第5圖所示，將光阻242及底部抗反射塗佈240移除，而將硬遮罩238留下而不移除。接著，進行輕摻雜源極/汲極區佈植以導入n型摻雜物，例如是砷(arsenic)或磷(phosphorous)。因此，形成了輕摻雜源極/汲極區148。雖然，所顯示之輕摻雜源極/汲極區148僅靠近於半導體鰭結構124之頂表面，輕摻雜源極/汲極區148可實際上靠近於半導體鰭結構124之頂表面與側壁，如第7圖所示。輕摻雜源極/汲極區佈植可垂直地進行，或者可傾斜於半導體鰭結構124之側壁(傾向第7圖之左邊及右邊)。
輕摻雜源極/汲極區佈植之製程條件係經選定，使得在輕摻雜源極/汲極區佈植之後，所形成之輕摻雜源極/汲極區148不會完全非晶化(amorphized)。換言之，在輕摻雜源極/汲極區148中，在後佈植退火(post implant anneal)前，具有局部結晶結構(local crystalline structure)，其可能大抵分佈於整個輕摻雜源極/汲極區148之中。在一實施例中，輕摻雜源極/汲極區佈植之進行係所要佈植之區域的溫度(亦可稱之為晶圓10之溫度)高於約150℃。所要佈植之區域的溫度亦可大於約300℃、介於約300℃與約600℃、或甚至介於約300℃與約750℃。在說明書之敘述中，在晶圓溫度被提高期間的佈植係稱作熱佈植(hot-implantation)。可發現在輕摻雜源極/汲極區148中之缺陷產生速率(defect generation rate)與晶圓10之溫度有關。以熱佈植形成輕摻雜源極/汲極區148，缺陷產生速率減小。
隨著熱佈植，在佈植區中之自退火(self-anneal)在輕摻雜源極/汲極區佈植進行時係受到強化。因此，減輕了因佈植所造成之非晶化效應，且局部結晶結構可形成於整個輕摻雜源極/汲極區148之中。為了強化自退火效應，輕摻雜源極/汲極區佈植可以相對低的能量進行，例如約2keV至約5keV。再者，輕摻雜源極/汲極區佈植之束線電流(beam current)可減小至例如用以輕摻雜源極/汲極區佈植之佈植機器(implanter)所需的最小允許值，且掃描速度(scan speed)可增加至例如該佈植機器的最大允許值。再者，可使用磷(其具有較小的質量)來取代砷以減輕非晶化效應。在形成輕摻雜源極/汲極區148之後，移除硬遮罩238。
請參照第6圖，藉由硬遮罩138、選擇性底部抗反射塗佈(BARC)140、及光阻142之輔助而於PMOS元件區200中形成口袋區246與輕摻雜源極/汲極區248。口袋區246可藉著將n型摻雜物(例如磷或砷)佈植進半導體鰭結構224中而形成，而輕摻雜源極/汲極區248可藉著將p型摻雜物(例如硼)佈植進半導體鰭結構224中而形成。硬遮罩138、選擇性底部抗反射塗佈(BARC)140、及光阻142之材質與使用方式可大抵分別與硬遮罩238、選擇性底部抗反射塗佈(BARC)240、及光阻242相同(未顯示於第6圖，請參照第4圖)，因而在此不作複述。相似於口袋區146及輕摻雜源極/汲極區148之形成，用以形成口袋區246及輕摻雜源極/汲極區248之製程步驟與溫度可大抵 相同於用以形成口袋區146及輕摻雜源極/汲極區148之製程步驟與溫度。因此，輕摻雜源極/汲極區248可在移除硬遮罩138之前與移除底部抗反射塗佈140及光阻142之後，使用熱佈植而形成，而口袋區246可使用底部抗反射塗佈140及光阻142為罩幕而形成。接著，移除硬遮罩138。
雖然，在上述實施例中，所敘述之口袋區係形成於低溫(低於150℃)，例如是室溫，但亦可進行熱佈植來形成口袋區146及246。是否使用熱佈植來形成口袋區146及246可部分取決於口袋區146及246是否在不使用熱佈植時大抵完全非晶化。若口袋區146及246在室溫佈植下大抵完全非晶化，那麼便可使用熱佈植。否則，可使用低溫佈植或高溫佈植。再者，用以形成口袋區146及246之熱佈植溫度可大抵與用以形成輕摻雜源極/汲極區148及248之熱佈植溫度相同。然而，既然光阻可能無法承受高於約150℃之溫度，當進行熱佈植時，口袋區佈植可於移除相應的光阻142及242之後才進行。
請參照第7圖，可形成閘極間隙壁(gate spacers)136(標示為部分136_1及部分136_2)與閘極間隙壁236(標示為部分236_1及部分236_2)，且可進行輕摻雜源極/汲極區退火(LDD anneal)。在一實施例中，毯覆式形成氧化層以覆蓋晶圓10上之結構，其中毯覆式氧化層未顯示於第7圖中，而閘極間隙壁部分136_1與236_1為該氧化層之一部分。氧化層之厚度可為約40Å，雖然不同的厚度亦可使用。接著，進行輕摻雜源極/汲極區退火。輕摻雜源極/汲極區退火例如可於晶圓溫度介於約900℃與約1100℃之間進行。
在輕摻雜源極/汲極區退火中，因為輕摻雜源極/汲極區148與248非完全非晶化，且局部結晶結構仍存在於輕摻雜源極/汲極區148與248之中，所以輕摻雜源極/汲極區148與248中之結晶化將依循隨機成核(random nucleation)而非固相磊晶(solid phase epitaxy，SPE)。因為固相磊晶會開始自半導體鰭結構124及224之非非晶化(non-amorphized)部分，並朝向輕摻雜源極/汲極區148與248之非晶化部分成長，若固相磊晶發生，將發生雙晶晶界缺陷(twin boundary defects)，例如沿著半導體鰭結構124及224之(111)方向。然而，由於輕摻雜源極/汲極區148與248之熱佈植與所造成之循隨機成核，雙晶晶界缺陷顯著地減少。
接著，可繼續閘極間隙壁136及236之形成，其包括於氧化層上毯覆式形成氮化矽層，其中毯覆式氮化矽層未顯示於第7圖中，而閘極間隙壁部分136_2與236_2為該氮化矽層之一部分。接著，移除氧化層與氮化矽層之水平部分，例如使用乾式蝕刻移除氮化矽層之水平部分，並使用氟化氫(HF)濕式浸泡蝕刻移除氧化層之水平部分。氧化層所留下之部分標示為部分136_1與236_1，而氮化矽層所留下之部分標示為部分136_2與236_2。
第8圖顯示磊晶層(epitaxial layers)150及250之磊晶形成過程，其中磊晶層150及250係分別形成於半導體鰭結構124及224之頂表面與側壁之上。磊晶層150及250可由矽、矽鍺、碳化矽、或其相似物形成。應注意的是，由於熱輕摻雜源極/汲極區佈植之使用，輕摻雜源極/汲極區退火可實現較佳的結晶結構修復，而半導體鰭結構124及224可大抵無雙晶晶界缺陷。因此，大抵無雙晶晶界缺陷將傳播至磊晶層150及250之中。在形成磊晶層150及250之後，可將n型摻雜物(例如磷)與p型摻雜物(例如硼)分別佈植進入半導體鰭結構124及224及覆蓋於其上之磊晶層150及250以形成深源極/汲極區(deep source/drain)156及256。深源極/汲極區156及256中之摻雜濃度可例如介於約1x1020/cm3與約1x1021/cm3之間。
在一實施例中，用以形成深源極/汲極區156及256之佈植係於高於150℃之晶圓溫度下進行。晶圓10之溫度亦可高於約300℃、介於約300℃與約600℃之間、或甚至介於約300℃與約750℃之間。或者，源極與汲極之佈植係於低於約150℃之低溫下進行，其例如於室溫下進行。佈植步驟之進行可類似於第5、6圖所示之方式，因而細節在此不作複述。再者，由於熱源極/汲極佈植，在接下來的深源極/汲極區退火中，較可能發生隨機成核(相較於固向磊晶)，因此在深源極/汲極區156及256中之缺陷亦可顯著地減少。
接著，可藉由以金屬與磊晶層150/250及可能之深源極/汲極區156及256反應之方式，於深源極/汲極區156及256之上形成矽化/鍺化區(未顯示)以減低接觸電阻(contact resistance)。矽化/鍺化區之形成細節為此技藝人士之常識，因而在此不作複述。透過以上所討論之製程步驟，形成了NMOS鰭式場效電晶體170與PMOS鰭式場效電晶體270。
在本發明實施例中，於形成鰭式場效電晶體期間，熱佈植引發輕摻雜源極/汲極區及/或深源極/汲極區之局部結晶化(local crystallization)。因此，可顯著地減少雙晶晶界缺陷。已進行了實驗，其中於空白晶圓上之熱佈植用以測試熱佈植之效應。結果發現當晶圓溫度介於約300℃與約600℃之間時，可發現顯著的非非晶化現象(non-amorphization effect)，而局部結晶結構可保留於佈植區域中。當溫度接近約600℃時，隨機成核可大抵於全部的輕摻雜源極/汲極區中發生。相反地，採用室溫佈植時，所佈植之區域可能完全非晶化，並於後續的退火中，發現雙晶晶界缺陷。還對半導體其結構進行了實驗，亦推斷出相似的結論。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10．．．晶圓
20．．．基底
22．．．淺溝槽絕緣區
32．．．閘極介電層
34．．．閘極電極層
100．．．NMOS元件區
124、224．．．半導體鰭結構
132、232．．．閘極介電
134、234．．．閘極電極
136、236．．．閘極間隙壁
136_1、136_2、236_1、236_2．．．部分
138、238．．．硬遮罩
140、240．．．底部抗反射塗佈
142、242．．．光阻
146、246．．．口袋區
148、248．．．輕摻雜源極/汲極區
150、250．．．磊晶層
156、256．．．深源極/汲極區
170．．．NMOS鰭式場效電晶體
200．．．PMOS元件區
270．．．PMOS鰭式場效電晶體
第1-8圖顯示根據本發明一實施例之鰭式場效電晶體(FinFETs)的一系列製程剖面圖與透視圖。
10．．．晶圓
20．．．基底
100．．．NMOS元件區
124、224．．．半導體鰭結構
132、232．．．閘極介電
134、234．．．閘極電極
136、236．．．閘極間隙壁
146、246．．．口袋區
148、248．．．輕摻雜源極/汲極區
150、250．．．磊晶層
156、256．．．深源極/汲極區
170．．．NMOS鰭式場效電晶體
200．．．PMOS元件區
270．．．PMOS鰭式場效電晶體。

Claims (13)

  1. 一種積體電路的形成方法，包括：提供一半導體晶圓；以及形成一鰭式場效電晶體，包括：於該半導體晶圓上形成一第一半導體鰭結構及一第二半導體鰭結構；於該第一半導體鰭結構及該第二半導體鰭結構之一頂表面及側壁上分別形成一第一閘極堆疊及一第二閘極堆疊；形成一第一硬遮罩以覆蓋該第二閘極堆疊與該第二半導體鰭結構，其中該第一硬遮罩不覆蓋該第一閘極堆疊與該第一半導體鰭結構；使用一熱佈植對該半導體晶圓進行佈植以於該鰭式場效電晶體中形成一佈植區，其中該熱佈植包括將該半導體晶圓加熱至超過約300℃，且該佈植區包括該鰭式場效電晶體之一輕摻雜源極/汲極區或一深源極/汲極區；以及在該熱佈植之後，移除該第一硬遮罩。
  2. 如申請專利範圍第1項所述之積體電路的形成方法，其中該熱佈植包括將該半導體晶圓加熱至不超過600℃。
  3. 如申請專利範圍第1項所述之積體電路的形成方法，其中該佈植區更包括該鰭式場效電晶體之一口袋區。
  4. 一種積體電路的形成方法，包括：提供一半導體晶圓；以及 形成一鰭式場效電晶體，包括：在該半導體晶圓上形成一第一半導體鰭結構及一第二半導體鰭結構；在該第一半導體鰭結構及該第二半導體鰭結構之一頂表面及側壁上分別形成一第一閘極堆疊及一第二閘極堆疊；形成一第一硬遮罩以覆蓋該第二閘極堆疊與該第二半導體鰭結構，其中該第一硬遮罩不覆蓋該第一閘極堆疊與該第一半導體鰭結構；以及在一晶圓溫度高於約300℃下，進行一熱佈植以於鄰接該第一閘極堆疊處形成一佈植區，其中該熱佈植步驟之進行大抵選自由以下步驟所組成之群組：佈植該半導體晶圓以形成一輕摻雜源極/汲極區；佈植該半導體晶圓以形成一口袋區；移除該第一硬遮罩；以及佈植該半導體晶圓以形成一深源極/汲極區。
  5. 如申請專利範圍第4項所述之積體電路的形成方法，其中該熱佈植之步驟包括對該半導體晶圓佈植以形成該輕摻雜源極/汲極區。
  6. 如申請專利範圍第4項所述之積體電路的形成方法，其中該熱佈植之步驟包括對該半導體晶圓佈植以形成該深源極/汲極區。
  7. 如申請專利範圍第4項所述之積體電路的形成方 法，其中該熱佈植之步驟包括對該半導體晶圓佈植以形成該輕摻雜源極/汲極區，以及對該半導體晶圓佈植以形成該深源極/汲極區。
  8. 如申請專利範圍第4項所述之積體電路的形成方法，其中該晶圓溫度不超過600℃。
  9. 如申請專利範圍第4項所述之積體電路的形成方法，更包括在該熱佈植之步驟之後，於該半導體鰭結構未被該閘極堆疊所覆蓋之露出部分上磊晶成長一半導體層。
  10. 一種積體電路的形成方法，包括：提供一半導體晶圓；於該半導體晶圓上形成一第一半導體鰭結構及一第二半導體鰭結構，其中該第一半導體鰭結構位於一第一元件區，而該第二半導體鰭結構位於一第二元件區，且其中一該第一元件區與該第二元件區為一PMOS區，而另一者為一NMOS區；於該第一半導體鰭結構之一頂表面及側壁上形成一第一閘極堆疊；於該第二半導體鰭結構之一頂表面及側壁上形成一第二閘極堆疊；形成一第一硬遮罩及覆蓋於該第一硬遮罩上之一第一光阻以覆蓋該第二閘極堆疊與該第二半導體鰭結構，其中該第一硬遮罩及該第一光阻不覆蓋該第一閘極堆疊與該第一半導體鰭結構；在低於150℃之一第一晶圓溫度下進行一第一口袋 區佈植以於該第一半導體鰭結構中形成一第一口袋區；在不移除該第一硬遮罩之情形下移除該第一光阻；在高於約300℃之一第二晶圓溫度下使用該第一硬遮罩進行一第一熱佈植以於該第一半導體鰭結構中形成一第一輕摻雜源極/汲極區；以及自該第二元件區移除該第一硬遮罩。
  11. 如申請專利範圍第10項所述之積體電路的形成方法，更包括：形成一第二硬遮罩及覆蓋於該第二硬遮罩上之一第二光阻以覆蓋該第一閘極堆疊與該第一半導體鰭結構，其中該第二硬遮罩及該第二光阻不覆蓋該第二閘極堆疊與該第二半導體鰭結構；在低於150℃之一第三晶圓溫度下進行一第二口袋區佈植以於該第二半導體鰭結構中形成一第二口袋區；在不移除該第二硬遮罩之情形下移除該第二光阻；以及在高於約300℃之一第四晶圓溫度下使用該第二硬遮罩進行一熱佈植以於該第二半導體鰭結構中形成一第二輕摻雜源極/汲極區。
  12. 如申請專利範圍第11項所述之積體電路的形成方法，其中該第二晶圓溫度與該第四晶圓溫度係不超過600℃。
  13. 如申請專利範圍第10項所述之積體電路的形成方法，更包括於該於約300℃之一晶圓溫度進行一熱佈植以於該第一半導體鰭結構中形成一深源極/汲極區。
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