TWI807817B - 半導體裝置及其形成方法 - Google Patents

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陳亮吟
聶俊峰
張惠政
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Abstract

提供了一種半導體裝置和其製造方法。此方法包括形成半導體鰭片其從基板延伸。虛擬閘極堆疊形成在半導體鰭片上方。虛擬閘極堆疊沿著半導體鰭片的側壁和頂表面而延伸。將半導體鰭片圖案化，以形成在半導體鰭片中的凹陷處。半導體材料沉積在凹陷處中。對半導體材料執行佈植製程。佈植製程包括將第一佈植物佈植到半導體材料內、和將第二佈植物佈植到半導體材料內。第一佈植物具有第一佈植能量。第二佈植物具有第二佈植能量其不同於第一佈植能量。

Description

半導體裝置及其形成方法
本揭示內容係關於半導體裝置的源極/汲極結構及其形成方法。
半導體裝置用於各種電子應用，像是例如，個人電腦、行動電話、數位相機、和其他的電子設備。製造半導體裝置通常經由在半導體基板上方依序地沉積絕緣層或介電層、導電層、和半導體層的材料，以及使用微影來將各個材料層圖案化，以形成電路組件和在其上的元件。
半導體產業不斷提高各種電子組件的集成密度(例如，電晶體、二極體、電阻器、電容器等)，經由不斷地減小特徵尺寸，這允這更多的組件集成在一給定的區域之內。
本揭示內容的一些實施方式提供了一種形成半導體裝置的方法，包含：形成半導體鰭片其從基板延伸；形 成虛擬閘極堆疊其在半導體鰭片上方，虛擬閘極堆疊沿著半導體鰭片的多個側壁和頂表面而延伸；將半導體鰭片圖案化，以在半導體鰭片中形成凹陷處；在凹陷處中沉積半導體材料；以及對半導體材料執行佈植製程，其中執行佈植製程包含：將多個第一佈植物佈植到半導體材料內，這些第一佈植物具有第一佈植能量；和將多個第二佈植物佈植到半導體材料內，這些第二佈植物具有第二佈植能量其不同於第一佈植能量。
本揭示內容的另一些實施方式提供了一種形成半導體裝置的方法，包含：形成半導體鰭片其從基板延伸；在半導體鰭片上方形成虛擬閘極堆疊，在平面視圖中虛擬閘極堆疊覆蓋半導體鰭片；蝕刻半導體鰭片，以在半導體鰭片中形成凹陷處；在凹陷處中外延地成長半導體材料；對半導體材料執行第一佈植製程，第一佈植製程將多個第一佈植物佈植到半導體材料內；在執行第一佈植製程之後，對半導體材料執行第二佈植製程，第二佈植製程將多個第二佈植物佈植到半導體材料內；以及在執行第二佈植製程之後，對半導體材料執行退火製程，退火製程在介於半導體材料和半導體鰭片之間的界面處的半導體鰭片中形成摻雜的區域。
本揭示內容的又另一些實施方式提供了一種半導體裝置，包含：半導體鰭片、閘極堆疊、以及源極/汲極區域。半導體鰭片從基板延伸。閘極堆疊沿著半導體鰭片的多個側壁和頂表面而延伸。源極/汲極區域延伸至鄰近於閘 極堆疊的半導體鰭片內，源極/汲極區域包含：第一區域、第二區域、和第三區域。第一區域在源極/汲極區域的內部中，第一區域具有第一摻質濃度。第二區域圍繞第一區域，第二區域具有第二摻質濃度其小於第一摻質濃度。第三區域圍繞第二區域，第三區域具有第三摻質濃度其小於第二摻質濃度。
100N:閘極堆疊
100P:閘極堆疊
102N:區域
102P:區域
104N:閘極遮罩
104P:閘極遮罩
106:層間介電質
108N:矽化物層
108P:矽化物層
110N:源極/汲極接觸件
110P:源極/汲極接觸件
112N:閘極接觸件
112P:閘極接觸件
50:基板
50i:分界線
50N:區域
50P:區域
52:鰭片
54:絕緣材料
56:隔離區域
58:通道區域
60:虛擬介電層
62:虛擬閘極層
64:遮罩層
72:虛擬閘極
74:遮罩
76:閘極密封間隔物
78:閘極間隔物
80N:凹陷處
80P:凹陷處
82:源極/汲極區域
82A:第一層
82B:第二層
82C:第三層
82D:摻雜區域
82E:第一區域
82F:第二區域
82G:第三區域
82H:第四區域
82J:pn接面
82N:源極/汲極區域
82P:源極/汲極區域
82Q:第一區域
82R:第二區域
82S:第三區域
82T:第四區域
84:第一佈植製程
86:第二佈植製程
88:第三佈植製程
90:接觸蝕刻停止層
92:層間介電質
94N:開口
94P:開口
96:閘極介電層
96N:閘極介電層
96P:閘極介電層
98:閘極電極
98A:襯墊層
98B:功函數調諧層
98C:導電性填充層
98D:襯墊層
98E:功函數調諧層
98F:導電性填充層
98N:閘極電極
98P:閘極電極
A-A:截面
B-B:截面
C-C:截面
D1:第一深度
IMP1:第一佈植物
IMP2:第二佈植物
IMP3:第三佈植物
本揭示內容的多個態樣可由以下的詳細描述並且與所附圖式一起閱讀，得到最佳的理解。注意的是，根據產業界的標準慣例，各個特徵並未按比例繪製。事實上，為了討論的清楚性起見，各個特徵的尺寸可任意地增加或減小。
第1圖繪示了根據一些實施方式在三維視圖中的鰭式場效電晶體的實施例
第2圖、第3圖、第4圖、第5圖、第6圖、第7圖、第8A圖、第8B圖、第9A圖、第9B圖、第10A圖、第10B圖、第11A圖、第11B圖、第12A圖、第12B圖、第13A圖、第13B圖、第14A圖、第14B圖、第15A圖、第15B圖、第16A圖、第16B圖、第18A圖、第18B圖、第18C圖、第18D圖、第18E圖、第18F圖、第19A圖、第19B圖、第20A圖、第20B圖、第21A圖、第21B圖、第22A圖、第22B圖、第22C圖、 第23A圖、第23B圖、第24A圖、和第24B圖是根據一些實施方式在鰭式場效電晶體裝置的製造中的多個中間階段的多個截面視圖。
第17圖是一表格其示出根據一些實施方式用於第一、第二、和第三佈植製程的多種佈植物。
之後的揭示內容提供了許多不同的實施方式或實施例，以實現本揭示內容的不同的特徵。以下描述組件和佈置的具體實施例，以簡化本揭示內容。這些當然僅是實施例，並不意圖為限制性的。例如，在隨後的描述中，形成第一特徵其在第二特徵上方或之上，可包括第一特徵和第二特徵以直接接觸而形成的實施方式，且也可包括附加的特徵可形成在介於第一特徵和第二特徵之間，因此第一特徵和第二特徵可不是直接接觸的實施方式。另外，本揭示內容可在各個實施例中重複參考標號和/或字母。這樣的重複，是為了是簡化和清楚起見，重複本身並不是意指所討論的各個實施方式之間和/或配置之間的關係。
此外，在此可能使用空間相對性用語，諸如「之下」、「低於」、「較下」、「高於」、「較上」、和類似者，以描述如在圖式中所繪示的一個元件或特徵與另一個元件或特徵的關係。除了在圖式中所描繪的方向之外，空間相對性用語旨在涵蓋裝置在使用中或操作中的不同的方向。 設備可經其他方式定向(旋轉90度或處於其他定向)，並且由此可同樣地解讀本文所使用的空間相對性描述詞。
將以具體的上下文來描述多個實施方式，亦即，半導體裝置的源極/汲極結構和及其形成方法。本文所呈現的各個實施方式是在使用閘極後(gate-last)製程的鰭式場效電晶體裝置的背景中討論。在其他的實施方式中，可使用閘極先(gate-first)製程。各個實施方式也可應用於包含其他類型的電晶體(例如，平面型電晶體、閘極全環(gate-all around,GAA)電晶體、奈米結構(例如，奈米片、奈米線、或類似者)電晶體、或類似者)的晶粒，以代替鰭式場效電晶或與鰭式場效電晶體結構結合。本文所討論的各個實施方式允許用於形成源極/汲極區域，經由使用高能量/低劑量佈植製程來外延地成長合適的半導體材料並用合適的摻質來摻雜外延地成長的半導體材料。高能量/低劑量佈植製程可包括一或多個佈植製程。在各個實施方式中，高能量/低劑量佈植製程允許降低半導體裝置的通道電阻(Rch)和寄生電阻(Rp)，减少在源極/汲極區域中P4V簇(例如由4個最近的相鄰磷原子所包圍的空位)的形成其用於較高的摻質激活和較少的摻質擴散，在介於源極/汲極區域和相應的通道區之間形成深的無擴散pn接面(diffusion-less pn junctions)，為裝置性能要求提供期望的摻質激活，縮短有效通道長度並保持較低的汲極誘導的勢壘降低(drain-induced barrier lowering,DIBL)。在各個實施方式中，高能量/低劑量佈植製程還允 許用於介在源極/汲極區域和相應的通道區域之間的深的無擴散pn接面的精確和可控的定義，並允許用於調節無擴散pn接面的摻質分布。
第1圖繪示了根據一些實施方式在三維視圖中的鰭式場效電晶體的實施例。鰭式場效電晶體包含在基板50(例如半導體基板)上的鰭片52。隔離區域56設置在基板50內，並且鰭片52從相鄰的多個隔離區域56之間突出且高於相鄰的多個隔離區域56。儘管將隔離區域56描述/繪示為與基板50分隔，但是如本文中所使用的，用語「基板」可用以指代只有半導體基板或包括隔離區域的半導體基板。另外，儘管將鰭片52繪示為與基板50為單一的、連續的材料，鰭片52和/或基板50可包含單一種材料或複數種材料。在本文中，鰭片52指的是在介於相鄰的多個隔離區域56之間延伸的部分。
閘極介電層96沿著鰭片52的多個側壁並且在鰭片52的頂表面上方，並且閘極電極98在閘極介電層96上方。源極/汲極區域82相對於閘極介電層96和閘極電極98，設置在鰭片52相對的多個側中。第1圖還繪示了在之後的圖式中所使用的參考截面。截面A-A沿著閘極電極98的縱軸並且在一方向上，此方向例如垂直於鰭式場效電晶體的介於源極/汲極區域82之間的電流流動的方向。截面B-B垂直於截面A-A且沿著鰭片52的縱軸，並且在一方向上，此方向例如鰭式場效電晶體的介於多個源極/汲極區域82之間的電流流動的方向。截面C-C平行於截面 A-A，並且延伸穿過鰭式場效電晶體的源極/汲極區域82。為了清楚起見，後續的圖式參照了這些參考截面。
第2圖、第3圖、第4圖、第5圖、第6圖、第7圖、第8A圖、第8B圖、第9A圖、第9B圖、第10A圖、第10B圖、第11A圖、第11B圖、第12A圖、第12B圖、第13A圖、第13B圖、第14A圖、第14B圖、第15A圖、第15B圖、第16A圖、第16B圖、第18A圖、第18B圖、第18C圖、第18D圖、第18E圖、第18F圖、第19A圖、第19B圖、第20A圖、第20B圖、第21A圖、第21B圖、第22A圖、第22B圖、第22C圖、第23A圖、第23B圖、第24A圖、和第24B圖是根據一些實施方式在鰭式場效電晶體裝置的製造的多個中間階段的多個截面視圖。第2圖至第7圖繪示了多個截面視圖其沿著在第1圖中所繪示的參考截面A-A，除了多個鰭片/鰭式場效電晶體。第8A圖至第16A圖、和第18A圖至第24A圖是沿著在第1圖中所繪示的參考截面A-A而繪示。第8B圖至第16B圖、第18B圖至第22B圖、第22C圖、第23B圖、和第24B圖是沿著在第1圖中所繪示的參考截面B-B而繪示，除了多個鰭片/鰭式場效電晶體。第18C圖、第18D、第18E圖、和第18F圖是沿著在第1圖中所繪示的參考截面C-C而繪示，除了多個鰭片/鰭式場效電晶體。
在第2圖中，提供了基板50。基板50可以是半導體基板，例如塊體半導體、絕緣體上半導體(SOI)基板、 或類似者，半導體基板可能是摻雜的(例如，用p型或n型摻質)、或未摻雜的。基板50可能是晶圓，例如矽晶圓。一般而言，絕緣體上半導體基板是在絕緣體層上所形成的半導體材料的層。絕緣體層可例如是埋入的氧化物(buried,BOX)層、矽氧化物層、或類似者。在基板上提供絕緣體層，基板通常是矽基板或玻璃基板。也可使用其他的基板，例如多層的基板或梯度的基板。在一些實施方式中，基板50的半導體材料可包括矽；鍺；化合物半導體其包括矽碳化物、鎵砷、磷化鎵、磷化銦、砷化銦、和/或銻化銦；合金半導體其包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、和/或GaInAsP；或其組合。
基板50具有區域50N和區域50P。區域50N可以用於形成n型裝置，例如NMOS電晶體，例如，n型鰭式場效電晶體。區域50P可以用於形成p型裝置，例如PMOS電晶體，例如p型鰭式場效電晶體。區域50N可與區域50P物理性地分隔(如由分界線50i所繪示)，並且任何數量的裝置特徵(例如，其他的主動裝置、摻雜的區域、隔離結構等)可設置在介於n型區域50N和p型區域50P之間。
在第3圖中，在基板50中形成多個鰭片52。鰭片52是半導體條帶。在一些實施方式中，在基板50中形成多個鰭片52可經由在基板50中蝕刻多個溝槽。蝕刻可能是任何可接受的蝕刻製程，諸如反應性離子蝕刻 (reactive ion etch,RIE)、中性束蝕刻(neutral beam etch,NBE)、其組合、或類似者。蝕刻製程可能是異向性的。
形成鰭片52可經由任何合適的方法。例如，形成鰭片可使用一或多個光微影製程，包括雙重圖案化或多重圖案化製程。一般而言，雙重圖案化或多重圖案化製程結合了光微影和自對準的製程，允許待創建的圖案其具有例如比使用單一的直接光微影製程所獲得的節距更小的節距。例如，在一個實施方式中，在基板上方形成犧牲層，並且使用光微影製程將犧牲層圖案化。使用自對準的製程，將間隔物形成為沿著圖案化的犧牲層的側部。然後移除犧牲層，並且然後可使用剩餘的間隔物作為遮罩以形成多個鰭片52。
在第4圖中，絕緣材料54形成在基板50上方並且在介於相鄰的多個鰭片52之間。絕緣材料54可能是氧化物，例如矽氧化物、氮化物、其組合、或類似者，並且形成絕緣材料54可經由高密度電漿化學氣相沉積(high density plasma chemical vapor deposition,HDP-CVD)、可流動的化學氣相沉積(flowable CVD,FCVD)(例如，在遠程電漿系統中沉積基於化學氣相沉積的材料並且後固化，以使此材料轉化為另一種材料，例如氧化物)、其組合、或類似者。可使用經由任何可接受的製程所形成的其他的絕緣材料。在所繪示的實施方式中，絕緣材料54是經由可流動的化學氣相沉積製程所形成的矽 氧化物。一旦形成絕緣材料，可執行退火製程。在一實施方式中，形成絕緣材料54使得過量的絕緣材料54覆蓋鰭片52。儘管將絕緣材料54繪示為單一個層，但是一些實施方式可利用多個層。例如，在一些實施方式中，可首先沿著基板50和鰭片52的多個表面形成襯墊(未示出)。此後，可在襯墊上方形成諸如以上所討論的那些填充材料。
在第5圖中，移除製程施加在絕緣材料54，以移除在鰭片52上方的絕緣材料54的多餘部分。在一些實施方式中，可利用平坦化製程，例如化學機械研磨(CMP)製程、回蝕刻製程、其組合、或類似者。平坦化製程暴露鰭片52，使得鰭片52的頂表面和絕緣材料54的頂表面在完成了平坦化製程之後在平坦化製程的製程變異之內基本上共平面或齊平。
在第6圖中，將絕緣材料54(見第5圖)凹陷化，以形成多個淺溝槽隔離(STI)區域56。將絕緣材料54凹陷化，使得在區域50N和50P中的多個鰭片52的多個上部分從介於相鄰的多個淺溝槽隔離區域56之間突出。此外，多個淺溝槽隔離區域56的多個頂表面可具有如所繪示的平坦的表面、凸表面、凹表面(例如碟狀)、或其組合。多個淺溝槽隔離區域56的多個頂表面可經由適當的蝕刻而形成為平的、凸的、和/或凹的。將淺溝槽隔離區域56凹陷化可使用可接受的蝕刻製程，例如對絕緣材料54的材料有選擇性的蝕刻製程(例如，以比鰭片52的材料更快的速率來蝕刻絕緣材料54的材料)。例如，可使用利用合適的 蝕刻製程的氧化物移除，例如使用稀氫氟酸(dilute hydrofluoric,dHF)。
關於第2圖至第6圖所描述的製程僅是可如何形成鰭片52的一個實施例。在一些實施方式中，形成這些鰭片可經由外延成長製程。例如，介電層可以形成在基板50的頂表面上方，並且可以穿過介電層來蝕刻多個溝槽以暴露在下方的基板50。多個同質外延的結構可以在溝槽中外延地成長，並且可以將介電層凹陷化，使得多個同質外延的結構從介電層突出以形成多個鰭片。另外，在一些實施方式中，多個異質外延的結構可以用於多個鰭片。例如，在第5圖中的鰭片52可以凹陷化，並且可在凹陷化的鰭片52上方外延地成長與鰭片52不同的材料。在這樣的實施方式中，鰭片包含凹陷化的材料、以及設置在凹陷化的材料上方的外延地成長的材料。在更進一步的實施方式中，介電層可以形成在基板50的頂表面上方，並且可以穿過介電層而蝕刻多個溝槽。然後，可以使用與基板50不同的材料在多個溝槽中外延地成長多個異質外延的結構，並且可以將介電層凹陷化，使得多個異質外延的結構從介電層突出以形成多個鰭片。在外延地成長同質外延的結構或異質外延的結構的一些實施方式中，外延地成長的材料可在成長期間進行原位摻雜，這可以免於之前和之後的佈植，儘管原位摻雜和佈植摻雜可一起使用。
此外更進一步而言，在區域50N中外延地成長鰭片材料其不同於在區域50P中的鰭片材料可能是有利的。 在各個實施方式中，形成鰭片52的上部分可來自矽鍺(SixGe1-x，其中x可以在0至1的範圍內)、矽碳化物、純的鍺或基本上純的鍺、III-V族化合物半導體、II-VI族化合物半導體、或類似者。例如，用於形成III-V族化合物半導體的可行的材料包括但不限於InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP、和類似者。
進一步而言，在第6圖中，在鰭片52和/或基板50中可形成適當的多個阱(未示出)。在一些實施方式中，可在區域50N中形成P阱，並且可在區域50P中形成N阱。在一些實施方式中，在區域50N和區域50P中均形成P阱或N阱。在具有不同的阱類型的實施方式中，可使用光阻和/或其他的遮罩(未示出)而實現用於區域50N和區域50P的不同的佈植步驟。例如，可在區域50N和區域50P二者中的鰭片52和淺溝槽隔離區域56上方形成第一光阻。將第一光阻圖案化，以暴露基板50的區域50P。形成第一光阻可以經由使用旋塗技術，並且將光阻圖案化可以使用可接受的光微影技術。一旦將第一光阻圖案化，在區域50P中執行n型雜質佈植，同時第一光阻的剩餘部分用作遮罩，以基本上防止n型雜質被佈植到區域50N中。n型雜質可以是磷、砷、銻、或類似者，佈植到此區域的劑量等於或小於1015cm-2，例如在介於約1012cm-2和約1015cm-2之間。在一些實施方式中，可用約1keV至約10keV的佈植能量來佈植n型雜質。在佈植之後，移除 第一光阻，例如經由可接受的灰化製程，隨後是濕式清潔製程。
在區域50P的佈植之後，在區域50P和區域50N二者中的鰭片52和淺溝槽隔離區域56上方形成第二光阻。將第二光阻圖案化，以暴露基板50的區域50N。形成第二光阻可以經由使用旋塗技術，並且將光阻圖案化可以使用可接受的光微影技術。一旦將第二光阻圖案化，可在區域50N中執行p型雜質佈植，同時第二光阻的剩餘部分用作遮罩，以基本上防止p型雜質被佈植到區域50P中。p型雜質可以是硼、BF2、銦、或類似者，佈植至此區域中的劑量等於或小於1015cm-2，例如介於約1012cm-2和約1015cm-2之間。在一些實施方式中，可用約1千電子伏(keV)至約10千電子伏的佈植能量來佈植p型雜質。在佈植之後，可移除第二光阻，例如經由可接受的灰化製程，隨後是濕式清潔製程。
在執行區域50N和區域50P的佈植之後，可執行退火，以激活所佈植的p型和/或n型雜質。在一些實施方式中，外延的鰭片的成長材料可在成長製程期間進行原位摻雜，這可以免於佈植，儘管原位摻雜和佈植摻雜可一起使用。
在第7圖中，在鰭片52上形成虛擬介電層60。虛擬介電層60可能是例如矽氧化物、矽氮化物、其組合、或類似者，並且可根據可接受的技術而沉積或熱成長。在虛擬介電層60上方形成虛擬閘極層62，並且在虛擬閘極 層62上方形成遮罩層64。虛擬閘極層62可沉積在虛擬介電層60上方，然後使用例如化學機械研磨製程來平坦化。遮罩層64可沉積在虛擬閘極層62上方。
虛擬閘極層62可能是導電性材料，並且可選自由包括非晶態矽、多晶態矽(多晶矽(polysilicon))、多晶態矽鍺(poly-SiGe)、金屬氮化物、金屬矽化物、金屬氧化物、和金屬的群組。沉積虛擬閘極層62可經由物理氣相沉積(PVD)、化學氣相沉積、濺鍍沉積、或本領域已知和使用的用於沉積導電性材料的其他技術。虛擬閘極層62可由具有比淺溝槽隔離區域56的材料高的蝕刻選擇性的其他材料所製成。
遮罩層64可包括例如一或多層的矽氧化物、SiN、SiON、其組合、或類似者。在一些實施方式中，遮罩層64可包含矽氮化物的層、以及在矽氮化物的層上方的矽氧化物的層。在一些實施方式中，跨越區域50N和區域50P形成單個虛擬閘極層62和單個遮罩層64。注意的是，僅用於說明的目的，將虛擬介電層60顯示為僅覆蓋鰭片52。在一些實施方式中，可沉積虛擬介電層60，使得虛擬介電層60覆蓋多個淺溝槽隔離區域56，在介於虛擬閘極層62和淺溝槽隔離區域56之間延伸。
在第8A圖和第8B圖中，將遮罩層64(見第7圖)圖案化可使用可接受的光微影和蝕刻技術，以形成多個遮罩74。然後遮罩74的圖案可轉移到虛擬閘極層62。在一些實施方式中(未繪示)，也可經由可接受的蝕刻技術將遮 罩74的圖案轉移到虛擬介電層60，以形成多個虛擬閘極72。虛擬閘極72也可稱為犧牲閘極。虛擬閘極72覆蓋多個鰭片52的相應的通道區域58。多個遮罩74的圖案可用於將多個虛擬閘極72中的各者與鄰近的多個虛擬閘極物理性地分隔。虛擬閘極72也可具有縱向方向其基本上垂直於相應的外延的鰭片52的縱向方向。如下文更詳細地描述，可將虛擬閘極72移除並且以替換閘極堆疊取代。在一些實施方式中，多個虛擬閘極72中的一些虛擬閘極72可不被移除並且可存在於所得的鰭式場效電晶體裝置的最終結構中。
此外，在第8A圖和第8B圖中，多個閘極密封間隔物76可形成在虛擬閘極72、遮罩74、和/或鰭片52的多個暴露的表面上。熱氧化或沉積之後進行異向性蝕刻可形成閘極密封間隔物76。閘極密封間隔物76可由矽氧化物、矽氮化物、矽氧氮化物、其組合、或類似者所形成。
在閘極密封間隔物76的形成之後，可執行用於輕摻雜的源極/汲極(lightly doped source/drain,LDD)區域(未明確繪示)的佈植。在具有不同的裝置類型的實施方式中，類似於以上在第6圖中所討論的佈植，可在區域50N上方形成遮罩(例如光阻)，同時暴露區域50P，並且可將適當的類型(例如，p型)的雜質佈植到在區域50P中的暴露的鰭片52中。然後可移除遮罩。隨後，可在區域50P上方形成遮罩，例如光阻，同時暴露區域50N，並且可將適當的類型的雜質(例如n型)佈植到在區域50N中暴 露的鰭片52中。然後可移除遮罩。n型雜質可能是先前所討論的任何的n型雜質，並且p型雜質可能是先前所討論的任何的p型雜質。輕摻雜的源極/汲極區域可具有從約1018cm-3至約1020cm-3的雜質的濃度。可使用退火，以修復佈植損壞並且激活所佈植的雜質。
在第9A圖和第9B圖中，沿著虛擬閘極72的側壁和遮罩74的側壁在閘極密封間隔物76上形成閘極間隔物78。形成閘極間隔物78可經由保形地沉積絕緣材料並且隨後異向性蝕刻絕緣材料。閘極間隔物78的絕緣材料可能是矽氧化物、矽氮化物、矽氧氮化物、矽碳氮化物、其組合、或類似者。
要注意的是，以上的揭示內容大致上描述了形成間隔物和輕摻雜的源極/汲極區域的製程。可使用其他的製程和順序。例如，可利用較少的間隔物或額外的間隔物，可利用不同的步驟的順序(例如，在形成閘極間隔物78之前可不蝕刻閘極密封間隔物76，產生了「L形的」閘極密封間隔物)，可形成和移除間隔物、和/或類似者。此外，形成n型和p型裝置可使用不同的結構和步驟。例如，可在形成閘極密封間隔物76之前形成用於n型裝置的輕摻雜的源極/汲極區域，而可在形成閘極密封間隔物76之後形成用於p型裝置的輕摻雜的源極/汲極區域。
在第10A圖、第10B圖、第11A圖、和第11B圖中，源極/汲極區域82P形成在區域50P中的多個鰭片52中。在一些實施方式中，在區域50N上形成遮罩，例 如光阻(未示出)，以保護區域50N免受在區域50P上執行以形成源極/汲極區域82P的製程步驟的影響。源極/汲極區域82P形成在鰭片52中，使得每個虛擬閘極72設置在介於各自的相鄰的成對的源極/汲極區域82P之間。在一些實施方式中，源極/汲極區域82P可延伸到鰭片52中並且也可穿過鰭片52。在一些實施方式中，閘極間隔物78用於將源極/汲極區域82P與虛擬閘極72隔開適當的側向距離，使得源極/汲極區域82P不會造成隨後形成的最終的鰭式場效電晶體的閘極的短路。在一些實施方式中，形成源極/汲極區域82P可經由外延地成長合適的材料，可選擇合適的材料以在相應的通道區域58中施加應力，從而提高性能。源極/汲極區域82P也可稱為外延的源極/汲極區域。
在第10A圖和第10B圖中，將在區域50P中的鰭片52圖案化，以形成在鰭片52中的凹陷處80P。在一些實施方式中，圖案化製程可包含合適的光微影和蝕刻製程。蝕刻製程可包含一或多個乾式蝕刻製程、一或多個濕式蝕刻製程、其組合、或類似者。蝕刻製程可能是異向性的。
在第11A圖和第11B圖中，在形成凹陷處80P之後(參見第10A圖和第10B圖)，在凹陷處80P中外延地成長合適的材料，以形成源極/汲極區域82P。源極/汲極區域82P可包括任何可接受的材料，例如適合用於p型鰭式場效電晶體。例如，如果鰭片52是矽，在源極/汲極 區域82P可包含在相應的通道區域58中施加壓縮應變的材料，例如矽鍺，硼摻雜的矽鍺、鍺、鍺錫、或類似者。源極/汲極區域82P可具有從鰭片52的相應的表面升高的表面並且可具有多個晶面。
源極/汲極區域82P和/或鰭片52的外延地成長的材料可用摻質來佈植，類似於先前所討論的形成輕摻雜的源極/汲極區域的製程，隨後進行退火。源極/汲極區域82P可具有介於約1019cm-3和約1021cm-3之間的雜質濃度。用於源極/汲極區域82P的p型雜質可以是先前所討論的任何的雜質。在一些實施方式中，在成長期間可原位摻雜源極/汲極區域82P的外延地成長的材料。在一些實施方式中，在形成源極/汲極區域82P之後，移除在區域50N上方所形成的遮罩。
在第12A圖、第12B圖、第13A圖、第13B圖、第14A圖、第14B圖、第15A圖、第15B圖、第16A圖、第16B圖、第17圖、第18A圖至第18F圖中，在區域50N中的鰭片52中形成源極/汲極區域82N。在一些實施方式中，在區域50P上方形成遮罩，例如光阻(未示出)，以保護區域50P免受在區域50N中執行以形成源極/汲極區域82N的製程步驟的影響。源極/汲極區域82N形成在鰭片52中，使得每個虛擬閘極72設置在介於相應的相鄰的成對的源極/汲極區域82N之間。在一些實施方式中，源極/汲極區域82N可延伸到鰭片52中並且也可穿過鰭片52。在一些實施方式中，閘極間隔物78用於將源 極/汲極區域82N與虛擬閘極72隔開適當的側向距離，使得源極/汲極區域82N不會造成隨後形成的最終的鰭式場效電晶體的閘極的短路。在一些實施方式中，形成源極/汲極區域82N可經由外延地成長合適的材料，可選擇此合適的材料以在相應的通道區域58中施加應力，從而改善性能。源極/汲極區域82N也稱為外延的源極/汲極區域。在所繪示的實施方式中，在形成源極/汲極區域82P之後，形成源極/汲極區域82N。在其他的實施方式中，在形成源極/汲極區域82P之前，形成源極/汲極區域82N。
在第12A圖和第12B圖中，將在區域50N中的鰭片52圖案化，以形成在鰭片52中的凹陷處80N。在一些實施方式中，圖案化製程可包含合適的光微影和蝕刻製程。蝕刻製程可包含一或多個乾式蝕刻製程、一或多個濕式蝕刻製程、其組合、或類似者。蝕刻製程可能是異向性的。
在第13A圖和第13B圖中，在形成凹陷處80N(參見第12A圖和第12B圖)之後，在凹陷處80N中外延地成長合適的材料，以形成源極/汲極區域82N。源極/汲極區域82N可包括任何可接受的材料，例如適合用於n型鰭式場效電晶體。例如，如果鰭片52是矽，源極/汲極區域82N可包括在相應的通道區域58中施加拉伸應變的材料，例如矽、矽碳化物、磷摻雜的矽碳化物、矽磷化物、或類似者。在區域50N中的源極/汲極區域82N可具有從鰭片52的相應的表面升高的表面並且可具有多個晶面。
進一步在第13A圖和第13B圖中，在一些實施方式中，源極/汲極區域82N包含一或多個層。在所繪示的實施方式中，外延的源極/汲極區域82N包含第一層82A、在第一層82A上方的第二層82B、以及在第二層82B上方的第三層82C。在一些實施方式中，第一層82A包含砷摻雜的矽(Si：As)，第二層82B包含磷摻雜的矽(Si：P)，並且第三層82C包含磷摻雜的矽(Si：P)。在一些實施方式中，在凹陷處80N(見第12A圖和第12B圖)中外延地成長第一層82A、第二層82B、和第三層82C。在一些實施方式中，第一層82A具有介於約2奈米和約4奈米之間的厚度。在一些實施方式中，第二層82B具有介於約55奈米和約65奈米之間的厚度。在一些實施方式中，第三層82C具有介於約1奈米和約2奈米之間的厚度。在一些實施方式中，在第二層82B中的磷濃度大於在第三層82C中的磷濃度。第一層82A具有介於約1020cm-3和約1021cm-3之間的砷濃度。第二層82B可具有介於約1020cm-3和約1021cm-3之間的磷濃度。第三層82C可具有介於約1019cm-3和約1020cm-3之間的磷濃度。外延的結構(包含第一層82A、第二層82B、和第三層82C)可延伸到鰭片52中至第一深度D1。在一些實施方式中，第一深度D1為介於約50奈米和約70奈米之間。
在第14A圖、第14B圖、第15A圖、第15B圖、第16A圖、和第16B圖中，在第一層82A、第二層82B、和第三層82C上執行複數個佈植製程。在第14A圖和第 14B圖中，在第一層82A、第二層82B、和第三層82C上執行第一佈植製程84。在一些實施方式中，執行第一佈植製程84使用中電流離子佈植機(medium current ion implanter)、或類似者。在一些實施方式中，第一佈植製程84包含佈植摻質或佈植物，例如砷(As)、磷(P)、銻(Sb)、其組合、或類似者。在一些實施方式中，第一佈植製程84是低劑量/高能量佈植製程。
在一些實施方式中，當佈植物是砷(As)時，第一佈植製程84以介於約10千電子伏至約80千電子伏之間的佈植能量、介於約0度至約15度之間的傾斜角、介於約0度至約360度之間的旋轉角、在介於約-60℃至約+450℃之間的溫度、介於約10奈米至約60奈米之間的佈植深度、以及介於約1×1018cm-3至約1×1020cm-3之間的佈植物濃度來執行。
在一些實施方式中，當佈植物是磷(P)時，第一佈植製程84以介於約5千電子伏至約50千電子伏之間的佈植能量、介於約0度至約15度之間的傾斜角、介於約0度至約360度之間的旋轉角、在介於約-60℃至約+450℃之間的溫度、介於約10奈米至約60奈米之間的佈植深度、以及介於約1×1018cm-3至約1×1020cm-3之間的佈植物濃度來執行。
在一些實施方式中，當佈植物是銻(Sb)時，第一佈植製程84以介於約15千電子伏至約100千電子伏之間的佈植能量、介於約0度至約15度之間的傾斜角、介於約 0度至約360度之間的旋轉角、在介於約-60℃至約+450℃之間的溫度、介於約10奈米至約60奈米之間的佈植深度、以及介於約1×1018cm-3至約1×1020cm-3之間的佈植物濃度來執行。
在第15A圖和第15B圖中，在執行第一佈植製程84之後，在第一層82A、第二層82B、和第三層82C上執行第二佈植製程86。在一些實施方式中，第二佈植製程86類似於以上參考第14A圖和第14B圖所描述的第一佈植製程84，並且在此不再重複描述。在一些實施方式中，第二佈植製程86是低劑量/高能量佈植製程。在一些實施方式中，第一佈植製程84的第一佈植物與第二佈植製程86的第二佈植物相同。在其他的實施方式中，第一佈植製程84的第一佈植物不同於第二佈植製程86的第二佈植物。在一些實施方式中，第一佈植製程84的第一佈植能量小於第二佈植製程86的第二佈植能量。在其他的實施方式中，第一佈植製程84的第一佈植能量大於第二佈植製程86的第二佈植能量。
在第16A圖和第16B圖中，在執行第二佈植製程86之後，在第一層82A、第二層82B、和第三層82C上執行第三佈植製程88。在一些實施方式中，第三佈植製程88類似於以上參考第14A圖和第14B圖所描述的第一佈植製程84，並且在此不再重複描述。在一些實施方式中，第三佈植製程88是低劑量/高能量佈植製程。在一些實施方式中，第一佈植製程84的第一佈植物與第三佈植製程 88的第三佈植物相同。在一些實施方式中，第一佈植製程84的第一佈植物不同於第三佈植製程88的第三佈植物。在一些實施方式中，第二佈植製程86的第二佈植物與第三佈植製程88的第三佈植物相同。在一些實施方式中，第二佈植製程86的第二佈植物不同於第三佈植製程88的第三佈植物。在一些實施方式中，第一佈植製程84的第一佈植能量小於第三佈植製程88的第三佈植能量。在一些實施方式中，第一佈植製程84的第一佈植能量大於第三佈植製程88的第三佈植能量。在一些實施方式中，第二佈植製程86的第二佈植能量小於第三佈植製程88的第三佈植能量。在一些實施方式中，第二佈植製程86的第二佈植能量大於第三佈植製程88的第三佈植能量。在一些實施方式中，第三佈植製程88是可選的並且被省略。
第17圖是一表格其繪示根據一些實施方式的第一佈植製程84(見第14A圖和第14B圖)的第一佈植物(IMP1)、第二佈植製程86(見第15A圖和第15B圖)的第二佈植物(IMP2)、和第三佈植製程88(見第16A圖和第16B圖)的第三佈植物(IMP3)。在實施方式#1中，第一佈植物IMP1是砷(As)，第二佈植物IMP2是砷(As)，並且省略了第三佈植製程88。在實施方式#2中，第一佈植物IMP1是磷(P)，第二佈植物IMP2是磷(P)，並且省略了第三佈植製程88。在實施方式#3中，第一佈植物IMP1是砷(As)，第二佈植物IMP2是砷(As)，並且第三佈植物IMP3是磷(P)。在實施方式#4中，第一佈植物 IMP1是砷(As)，第二佈植物IMP2是磷(P)，並且省略了第三佈植製程88。在實施方式#5中，第一佈植物IMP1是砷(As)，第二佈植物IMP2是磷(P)，並且第三佈植物IMP3是磷(P)。在實施方式#6中，第一佈植物IMP1是磷(P)，第二佈植物IMP2是磷(P)，並且第三佈植物IMP3是砷(As)。在實施方式#7中，第一佈植物IMP1是磷(P)，第二佈植物IMP2是砷(As)，並且省略了第三佈植製程88。在實施方式#8中，第一佈植物IMP1是砷(As)，第二佈植物IMP2是砷(As)，並且第三佈植物IMP3是砷(As)。在實施方式#9中，第一佈植物IMP1是磷(P)，第二佈植物IMP2是磷(P)，並且第三佈植物IMP3是磷(P)。在實施方式#10中，第一佈植物IMP1是磷(P)，第二佈植物IMP2是砷(As)，並且第三佈植物IMP3是銻(Sb)。
在第18A圖和第18B圖中，在執行第三佈植製程88(參見第16A圖和第16B圖)之後，對第一層82A、第二層82B、和第三層82C執行退火製程，以形成源極/汲極區域82N。在一些實施方式中，退火製程激活經由第一佈植製程84(見第14A圖和第14B圖)、第二佈植製程86(見第15A圖和第15B圖)、和第三佈植製程88(見第16A圖和第16B圖)所佈植的佈植物。在一些實施方式中，執行退火製程在介於約1000℃至約12000℃之間的溫度，持續介於約1微秒(μs)至約1秒之間的持續時間。在一些實施方式中，退火製程導致一些的佈植物擴散到鰭片52的通道區域58中，以在介於外延的結構(包括第一層82A、 第二層82B和第三層82C)和相應的鰭片之間的界面處形成源極/汲極區域82N的摻雜區域82D，並在介於摻雜區域82D和鰭片52的相應的通道區域58之間的界面處形成pn接面82J。在一些實施方式中，當第一佈植製程84、第二佈植製程86、和第三佈植製程88是低劑量/高能量佈植製程時，摻雜區域82D和pn接面82J延伸到基本上等於外延的結構(包含第一層82A、第二層82B、和第三層82C)的第一深度D1的深度，並且不會延伸太深到鰭片52的相應通道區域58中。因此，可以减少或避免短通道效應。在一些實施方式中，摻雜區域82D的佈植物濃度在介於約1×1018cm-3和約1×1019cm-3之間。
在一些實施方式中，以上參考第14A圖、第14B圖、第15A圖、第15B圖、第16A圖、第16B圖、第18A圖、和第18B圖所描述的佈植製程和退火製程允許降低所得的鰭式場效電晶體裝置的通道電阻(Rch)和寄生電阻(Rp)，從而减少在源極/汲極區域82N中P4V簇(例如被4個最近的鄰近磷原子所包圍的空位)的形成，以改善佈植物激活並减少摻質擴散。以上參照第14A圖、第14B圖、第15A圖、第15B圖、第16A圖、第16B圖、第18A圖、和第18B圖所描述的佈植製程和退火製程還允許用於在介於源極/汲極區域82N和相應的通道區域58之間形成深的無擴散pn接面82J，為裝置性能要求提供所需的佈植物激活，縮短通道區域58的有效通道長度，並保持較低的汲極誘導的勢壘降低(DIBL)。經由執行以上參考第 14A圖、第14B圖、第15A品、第15B圖、第16A圖、第16B圖、第18A圖、和第18B圖所描述的佈植製程和退火製程，精確地且可控地定義pn接面82J，並且可控地調節源極/汲極區域82N的佈植輪廓。
作為用於在區域50N中形成源極/汲極區域82N和在區域50P中形成源極/汲極區域82P的外延製程的結果，源極/汲極區域82N和82P的上表面具有多個晶面，這些晶面側向地向外擴展超過鰭片52的側壁。在一些實施方式中，如在第18C圖中所繪示，在外延製程完成之後，鄰近的源極/汲極區域82N和82P保持分隔。在其他的實施方式中，如由第18E圖所繪示，這些晶面導致一相同的鰭式場效電晶體的鄰近的源極/汲極區域82N和82P合併。在第18C圖和第18E圖中所繪示的多個實施方式中，閘極間隔物78形成為覆蓋鰭片52的側壁的一部分(此部分延伸到高於淺溝槽隔離區域56)，從而阻擋外延成長。在一些其他的實施方式中，可調整用於形成閘極間隔物78的間隔物蝕刻，以移除間隔物材料，以允許外延地成長的區域延伸到淺溝槽隔離區域56的表面。
第18D圖繪示了根據一些實施方式在第18C圖中所示的未合併的源極/汲極區域82N的佈植輪廓。在一些實施方式中，未合併的源極/汲極區域82N包含第一區域82E其位於未合併的源極/汲極區域82N的內部並具有第一佈植物濃度、第二區域82F其圍繞第一區域82E並具有小於第一佈植物濃度的第二佈植物濃度、第三區域82G其 圍繞第二區域82F並具有小於第二佈植物濃度的第三佈植物濃度、第四區域82H其圍繞第三區域82G並具有小於第三佈植物濃度的第四佈植物濃度。在一些實施方式中，第一佈植物濃度為介於約1×1018cm-3和約1×1020cm-3之間。在一些實施方式中，第二佈植物濃度為介於約1×1018cm-3和約1×1020cm-3之間。在一些實施方式中，第三佈植物濃度為介於約1×1018cm-3和約1×1020cm-3之間。在一些實施方式中，第四佈植物濃度為介於約1×1018cm-3和約1×1020cm-3之間。
第18F圖繪示了根據一些實施方式在第18E圖中所示的合併的源極/汲極區域82N的佈植輪廓。在一些實施方式中，合併的源極/汲極區域82N包含第一區域82Q其在合併的源極/汲極區域82N的內部並具有第一佈植物濃度、第二區域82R其圍繞第一區域82Q並具有小於第一佈植物濃度的第二佈植物濃度、第三區域82S其圍繞第二區域82R並具有小於第二佈植物濃度的第三佈植物濃度、第四區域82T其圍繞第三區域82S並具有小於第三佈植物濃度的第四佈植物濃度。在一些實施方式中，第一佈植物濃度為介於約1×1018cm-3和約1×1020cm-3之間。在一些實施方式中，第二佈植物濃度為介於約1×1018cm-3和約1×1020cm-3之間。在一些實施方式中，第三佈植物濃度為介於約1×1018cm-3和約1×1020cm-3之間。在一些實施方式中，第四佈植物濃度為介於約1×1018cm-3和約1×1020cm-3之間。
在第19A圖和第19B圖中，層間介電質(inter-layer dielectric,ILD)92沉積在第18A圖和第18B圖中所繪示的結構上方。層間介電質92可由介電材料所形成，並且可經由任何合適的方法而沉積，方法例如化學氣相沉積、電漿增强化學氣相沉積、可流動的化學氣相沉積、其組合、或類似者。介電材料可包括磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、硼摻雜的磷矽酸鹽玻璃(BPSG)、未摻雜的矽酸鹽玻璃(USG)、或類似者。也可使用經由任何可接受的製程所形成的其他的絕緣材料。在一些實施方式中，接觸蝕刻停止層(contact etch stop layer,CESL)90設置在介於層間介電質92以及源極/汲極區域82N和82P、遮罩74、閘極間隔物78和隔離區域56之間。接觸蝕刻停止層90可包含介電材料，例如矽氮化物、矽氧化物、矽氧氮化物、其組合、或類似者，其具有與覆蓋的層間介電質92的材料不同的蝕刻速率。
在第20A圖和第20B圖中，可執行平坦化製程，例如化學機械研磨製程，以使層間介電質92的頂表面與虛擬閘極72或遮罩74(參見第19A圖和第19B圖)的頂表面齊平。在一些實施方式中，平坦化製程也可移除在虛擬閘極72上的遮罩74，以及沿著遮罩74的側壁的閘極密封間隔物76和閘極間隔物78的多個部分。在平坦化製程之後，虛擬閘極72的頂表面、閘極密封間隔物76的頂表面、閘極間隔物78的頂表面、和層間介電質92的頂表面在平坦化製程的製程變異之內基本上是共平面的或彼此齊 平的。因此，虛擬閘極72的頂表面經由層間介電質92而暴露。在一些實施方式中，可保留遮罩74，在這種情况下，平坦化製程使層間介電質92的頂表面與遮罩74的頂表面齊平。
在第21A圖和第21B圖中，如果存在虛擬閘極72(參見第20A圖和第20B圖)和遮罩74(參見第19A圖和第19B圖)，則在蝕刻步驟中移除虛擬閘極72和遮罩74，使得開口94N和94P分別地形成在區域50N和區域50P中。在一些實施方式中，也可移除在開口94N和94P中的虛擬介電層60的多個部分。在其他的實施方式中，僅移除虛擬閘極72，並且虛擬介電層60保留並且經由開口94N和94P而暴露。在一些實施方式中，虛擬介電層60從晶粒的第一區域(例如，核心邏輯區域)中的開口94N和94P移除，並且保留在晶粒的第二區域(例如，輸入/輸出區域)中的開口94N和94P中。
在一些實施方式中，經由合適的蝕刻製程來移除虛擬閘極72。例如，蝕刻製程可包括使用反應氣體的乾式蝕刻製程，此反應氣體選擇性地蝕刻虛擬閘極72，而不蝕刻層間介電質92、接觸蝕刻停止層90、閘極密封間隔物76、和閘極間隔物78。開口94N和94P中的各者暴露了相應的鰭片52的通道區域58。在移除期間，當蝕刻虛擬閘極72時，可使用虛擬介電層60作為蝕刻停止層。然後，在虛擬閘極72的移除之後，可以可選地移除虛擬介電層60。
在第22A圖和第22B圖中，分別地在開口94N和開口94P中形成閘極堆疊100N和閘極堆疊100P(參見第21A圖和第21B圖)。第22C圖繪示了第17B圖的區域102N和區域102P的詳細視圖。閘極堆疊100N和100P也可稱為替換閘極堆疊。閘極堆疊100N包含閘極介電層96N和在閘極介電層96N上方的閘極電極98N。閘極堆疊100P包含閘極介電層96P和在閘極介電層96P上方的閘極電極98P。在一些實施方式中，閘極介電層96N和96P分別地保形地沉積在開口94N和94P中，例如在鰭片52的頂表面和側壁上、以及在閘極密封間隔物76/閘極間隔物78的側壁上。閘極介電層96N和96P也可分別地形成在區域50N和區域50P中的層間介電質92的頂表面上。
在一些實施方式中，閘極介電層96N和96P包含矽氧化物、矽氮化物、或其多層。在一些實施方式中，閘極介電層96N和96P包括高介電常數(high-k)介電材料，並且在這些實施方式中，閘極介電層96N和96P可具有大於約7.0的介電常數值(k value)，並且可包括鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛、和其組合的金屬氧化物或矽酸鹽。閘極介電層96N和96P的形成方法可包括分子束沉積(Molecular-Beam Deposition，MBD)、原子層沉積、電漿輔助化學氣相沉積、其組合、或類似者。在虛擬介電層60的多個部分保留在開口94N和94P的實施方式中，閘極介電層96N和96P包括包括虛擬介電層60的材 料(例如，矽氧化物)。在一些實施方式中，閘極介電層96N和閘極介電層96P可包含相同的材料，並且可使用單個沉積製程而形成。在其他的實施方式中，閘極介電層96N和閘極介電層96P可包含不同的材料，並且可使用不同的沉積製程而形成。當使用不同的沉積製程時，可使用各種遮蓋步驟，以遮蓋和暴露適當的區域。
閘極電極98N和98P沉積在閘極介電層96N和96P上方，並分別地填充開口94N和94P(參見第21A圖和第21B圖)的剩餘部分。儘管在第22A圖和第22B圖中繪示了單層閘極電極98N和單層閘極電極98P，但是閘極電極98N和98P可包含複數個層，如在第22C圖中所繪示。
參考第22C圖，在一些實施方式中，閘極電極98N包含一或多個襯墊層98A、一或多個功函數調諧層98B、和導電性填充層98C。一或多個襯墊層98A可包含TiN、TiO、TaN、TaC、其組合、其多層、或類似者，並且可使用物理氣相沉積、化學氣相沉積、原子層沉積、其組合、或類似者來形成。一或多個功函數調諧層98B可包括Ti、Ag、Al、TiAl、TiAlN、TiAlC、TaC、TaCN、TaSiN、TaAlC、Mn、Zr、其組合、其多層、或類似者，並且可使用物理氣相沉積、化學氣相沉積、原子層沉積、其組合、或類似者來形成。導電性填充層98C可包含Co、Ru、Al、Ag、Au、W、Ni、Ti、Cu、Mn、Pd、Re、Ir、Pt、Zr、其合金、其組合、其多層，或類似者，並且可使用物 理氣相沉積、化學氣相沉積、原子層沉積、鍍覆、其組合、或類似者來形成。
進一步參考第22C圖，在一些實施方式中，閘極電極98P包含一或多個襯墊層98D、一或多個功函數調諧層98E、和導電性填充層98F。一或多個襯墊層98D可包括TiN、TiO、TaN、TaC、其組合、其多層、或類似者，並且可使用物理氣相沉積、化學氣相沉積、原子層沉積、其組合、或類似者來形成。一或多個功函數調諧層98E可包括TiN、WN、TaN、Ru、Co、其組合、其多層、或類似者，並且可使用物理氣相沉積、化學氣相沉積、原子層沉積、其組合、或類似者來形成。導電性填充層98F可包含Co、Ru、Al、Ag、Au、W、Ni、Ti、Cu、Mn、Pd、Re、Ir、Pt、Zr、其合金、其組合、其多層，或類似者，並且可使用物理氣相沉積、化學氣相沉積、原子層沉積、鍍覆、其組合、或類似者來形成。
在一些實施方式中，一或多個襯墊層98A和一個或多個襯墊層98D可包含相同的材料，並且可使用單個沉積製程而形成。在其他的實施方式中，一或多個襯墊層98A和一或多個襯墊層98D可包含不同的材料，並且可使用不同的沉積製程而形成。當使用不同的沉積製程時，可以使用各種遮蓋步驟，以遮蓋和暴露適當的區域。
在一些實施方式中，導電性填充層98C和導電性填充層98F可包含相同的材料，並且可使用一單獨的沉積製程而形成。在其他的實施方式中，導電性填充層98C和 導電性填充層98F可包含不同的材料，並且可使用不同的沉積製程而形成。當使用不同的沉積製程時，可使用各種遮蓋步驟，以遮蓋和暴露適當的區域。
此外，在第22A圖、第22B圖、和第22C圖中，在用導電性填充層98C和98F分別地填充開口94N和94P(參見第21A圖和第21B圖)之後，可執行平坦化製程，例如化學機械研磨，以移除閘極介電層96N和96P的多餘部分以及閘極電極98N和98P的多餘部分，這些多餘部分在層間介電質92的頂表面上方。閘極電極98N和閘極介電層96N的剩餘部分因此在區域50N中形成所得的鰭式場效電晶體裝置的閘極堆疊100N。閘極電極98P和閘極介電層96P的剩餘部分因此在區域50P中形成所得的鰭式場效電晶體裝置的閘極堆疊100P。在平坦化製程之後，閘極堆疊100N和100P的頂表面、閘極密封間隔物76的頂表面、閘極間隔物78的頂表面、和層間介電質92的頂表面在平坦化製程的製程變異之內基本上彼此共平面或齊平。
在第23A圖和第23B圖中，在形成閘極堆疊100N和100P之後，將閘極堆疊100N和100P凹陷化，並且閘極遮罩104N和104P分別地形成在凹陷處中。閘極遮罩104N和104P可包含一或多層的介電材料，例如矽氮化物、矽氧氮化物、其組合、或類似者，並且可使用化學氣相沉積、原子層沉積、其組合、或類似者而形成。在一些實施方式中，將閘極遮罩104N和104P的介電材 料填充在凹陷處中，隨後進行平坦化製程(例如，化學機械研磨製程)，以移除在層間介電質92上方延伸的介電材料的多餘部分。在一些實施方式中，閘極遮罩104N和閘極遮罩104P包含相同的材料。在其他的實施方式中，閘極遮罩104N和閘極遮罩104P包含不同的材料。在平坦化製程之後，閘極遮罩104N和104P的頂表面、閘極密封間隔物76的頂表面、閘極間隔物78的頂表面、和層間介電質92的頂表面在平坦化製程的製程變異之內基本上彼此共平面或齊平。
在形成閘極遮罩104N和104P之後，在層間介電質92和閘極遮罩104N和104P上方沉積層間介電質106。在一些實施方式中，形成層間介電質106使用與以上參考第19A圖和第19B圖所描述的層間介電質92類似的材料和方法，並且在此不再重複描述。在一些實施方式中，層間介電質92和層間介電質106包含相同的材料。在其他的實施方式中，層間介電質92和層間介電質106包含不同的材料。
在第24A圖和第24B圖中，源極/汲極接觸件110N和閘極接觸件112N形成在區域50N中，源極/汲極接觸件110P和閘極接觸件112P形成在區域50P中。用於源極/汲極接觸件110N和110P的多個開口穿過接觸蝕刻停止層90和層間介電質92和106而形成。用於閘極接觸件112N和112P的多個開口分別地穿過層間介電質106和閘極遮罩104N和104P而形成。形成多個開口可 使用可接受的光微影和蝕刻技術。
在形成用於源極/汲極接觸件110N和110P的多個開口之後，矽化物層108N和108P分別地通過在區域50N和50P中的多個開口而形成。在一些實施方式中，金屬材料沉積在用於源極/汲極接觸件110N和110P的多個開口中。金屬材料可包含Ti、Co、Ni、NiCo、Pt、NiPt、Ir、PtIr、Er、Yb、Pd、Rh、Nb、其組合、或類似者，並且可使用物理氣相沉積、濺射、其組合、或類似者而形成。隨後，執行退火製程，以形成矽化物層108N和108P。在一些實施方式中，退火製程使得金屬材料與外延的源極/汲極區域82N和82P的半導體材料反應，並分別地形成矽化物層108N和108P。在形成矽化物層108N和108P之後，移除金屬材料的未反應的部分，使用合適的移除製程，例如合適的蝕刻製程。
隨後，在用於源極/汲極接觸件110N和110P的開口中以及在用於閘極接觸件112N和112P的開口中形成襯墊，例如擴散阻障層、黏著層、或類似者、以及導電性材料。襯墊可包括鈦、鈦氮化物、鉭、鉭氮化物、其組合、或類似者。導電性材料可包括銅、銅合金、銀、金、鎢、鈷、鋁、鎳、其組合、或類似者。可執行平坦化製程，例如化學機械研磨製程，以從層間介電質106的頂表面移除多餘的材料。襯墊和導電性材料的剩餘部分在相應的開口中形成源極/汲極接觸件110N和110P以及閘極接觸件112N和112P。源極/汲極接觸件110N和110P分別地 電性耦合到外延的源極/汲極區域82N和82P。閘極接觸件112N和112P分別地電性耦合到閘極堆疊100N和100P。
在一些實施方式中，在區域50N中的源極/汲極接觸件110N和閘極接觸件112N包含與在區域50P中的源極/汲極接觸件110P和閘極接觸件112P相同的材料。在其他的實施方式中，在區域50N中的源極/汲極接觸件110N和閘極接觸件112N包含與在區域50P中的源極/汲極接觸件110P和閘極接觸件112P不同的材料。儘管示出為形成在相同的橫截面中，但是應當理解，在區域50N中的源極/汲極接觸件110N和閘極接觸件112N中的各者可形成在不同的橫截面中，這可避免接觸件的短路。儘管示出為形成在相同的橫截面中，但是應當理解，在區域50P中的源極/汲極接觸件110P和閘極接觸件112P中的各者可形成在不同的橫截面中，這可避免接觸件的短路。
所揭示的鰭式場效電晶體實施方式也可應用於奈米結構裝置，例如奈米結構(例如，奈米片、奈米線、閘極全環、或類似者)場效電晶體(NSFETs)。在奈米結構場效電晶體實施方式中，鰭片以奈米結構替換，形成此奈米結構經由圖案化多個通道層和多個犧牲層的交替的多層的一堆疊。用與以上所描述的實施方式類似的方式來形成虛擬閘極堆疊和源極/汲極區域。在移除虛擬閘極堆疊之後，可以在通道區域中部分地或完全地移除犧牲層。用與以上所描述的實施方式類似的方式來形成替換閘極結構，經由移 除犧牲層，替換閘極結構可部分地或完全地填充所留下的多個開口，並且替換閘極結構可部分地或完全地圍繞在奈米結構場效電晶體裝置的通道區域中的多個通道層。可用與以上所描述的實施方式類似的方式來形成層間介電質以及連到替換閘極結構和源極/汲極區域的接觸件。形成奈米結構裝置可以如在美國專利申請案公布號2016/0365414的所揭示的內容，經由引用此案的全文而併入本文。
根據一實施方式，一種方法包括形成從基板延伸的半導體鰭片。在半導體鰭片上方形成虛擬閘極堆疊。虛擬閘極堆疊沿著半導體鰭片的側壁和頂表面而延伸。將半導體鰭片圖案化，以形成在半導體鰭片中的凹陷處。半導體材料沉積在凹陷處中。對半導體材料執行佈植製程。佈植製程包括將第一佈植物佈植到半導體材料內、和將第二佈植物佈植到半導體材料內。第一佈植物具有第一佈植能量。第二佈植物具有不同於第一佈植能量的第二佈植能量。
多個實施方式可包括一或多個以下的特徵。此方法其中第一佈植物包括砷(As)、磷(P)、或銻(Sb)。此方法其中第二佈植物包括砷(As)、磷(P)、或銻(Sb)。此方法其中第一佈植能量大於第二佈植能量。此方法其中第一佈植能量小於第二佈植能量。此方法其中第一佈植物不同於第二佈植物。此方法其中第一佈植物與第二佈植物相同。
根據另一個實施方式，一種方法包括形成從基板延伸的半導體鰭片。在半導體鰭片上方形成虛擬閘極堆疊。 在平面視圖中，虛擬閘極堆疊與半導體鰭片重疊。蝕刻半導體鰭片，以在半導體鰭片中形成凹陷處。半導體材料在凹陷處中外延地成長。對半導體材料執行第一佈植製程。第一佈植製程將第一佈植物佈植到半導體材料內。在執行第一佈植製程之後，對第二半導體材料執行第二佈植製程。第二佈植製程將第二佈植物佈植到半導體材料內。在執行第二佈植製程之後，對半導體材料執行退火製程。退火製程在介於半導體材料和半導體鰭片之間的界面處的半導體鰭片中形成一摻雜的區域。
多個實施方式可包括一或多個以下的特徵。此方法還包括，在執行第二佈植製程之後和在執行退火製程之前，對半導體材料執行第三佈植製程，第三佈植製程將第三佈植物佈植到半導體材料內。此方法其中用第一佈植能量來執行第一佈植製程，其中用與第一佈植能量不同的第二佈植能量來執行第二佈植製程，並且其中用與第一佈植能量或第二佈植能量不同的第三佈植能量來執行第三佈植製程。此方法其中第三佈植物不同於第一佈植物或第二佈植物。此方法其中第一佈植物和第二佈植物是n型佈植物。此方法其中第一佈植物不同於第二佈植物。此方法其中半導體材料和摻雜的區域延伸到半導體鰭片內至一相同的深度。
根據又另一個實施方式，一種裝置包括：半導體鰭片其從基板延伸、閘極堆疊其沿著半導體鰭片的側壁和頂表面延伸、以及源極/汲極區域其延伸至鄰近閘極堆疊的半導體鰭片內。源極/汲極區域包括：第一區域其在源極/汲 極區域的內部、第二區域其圍繞第一區域、以及第三區域其圍繞第二區域。第一區域具有第一摻質濃度。第二區域具有第二摻質濃度其小於第一摻質濃度。第三區域具有第三摻質濃度其小於第二摻質濃度。
多個實施方式可包括一或多個以下的特徵。此裝置其中源極/汲極區域的摻質包含砷(As)、磷(P)、或銻(Sb)。此裝置其中源極/汲極區域還包括第四區域其圍繞第三區域，第四區域具有第四摻質濃度其小於第三摻質濃度。此裝置其中源極/汲極區域還包括外延的半導體材料、以及半導體鰭片的摻雜的區域，外延的半導體材料延伸至半導體鰭片內至第一深度，半導體鰭片的摻雜的區域設置在介於外延的半導體材料和半導體鰭片之間的第一界面處。此裝置其中半導體鰭片的摻雜的區域沿著第一界面延伸至第一深度。此裝置還包括pn接面，其在介於半導體鰭片的摻雜的區域和半導體鰭片的通道區域之間的第二界面處。
以上概述了數個實施方式的多個特徵，以便本領域技術人員可較佳地理解本揭示內容的多個態樣。本領域的技術人員應理解，他們可能容易地使用本揭示內容，作為其他製程和結構之設計或修改的基礎，以實現與在此介紹的實施方式的相同的目的，和/或達到相同的優點。本領域技術人員亦應理解，與這些均等的建構不脫離本揭示內容的精神和範圍，並且他們可進行各種改變、替換、和變更，而不脫離本揭示內容的精神和範圍。
82E:第一區域
82F:第二區域
82G:第三區域
82H:第四區域
82N:源極/汲極區域

Claims (10)

  1. 一種形成半導體裝置的方法，包含：形成一半導體鰭片其從一基板延伸；形成一虛擬閘極堆疊其在該半導體鰭片上方，該虛擬閘極堆疊沿著該半導體鰭片的多個側壁和一頂表面而延伸；將該半導體鰭片圖案化，以在該半導體鰭片中形成一凹陷處；在該凹陷處中沉積一半導體材料；以及對該半導體材料執行一佈植製程，其中執行該佈植製程包含：將多個第一佈植物佈植到該半導體材料內，該些第一佈植物具有一第一佈植能量；和將多個第二佈植物佈植到該半導體材料內，該些第二佈植物具有一第二佈植能量其不同於該第一佈植能量。
  2. 如請求項1所述之形成半導體裝置的方法，其中該第一佈植能量大於該第二佈植能量。
  3. 如請求項1所述之形成半導體裝置的方法，其中該些第一佈植物不同於該些第二佈植物。
  4. 一種形成半導體裝置的方法，包含： 形成一半導體鰭片其從一基板延伸；在該半導體鰭片上方形成一虛擬閘極堆疊，在一平面視圖中該虛擬閘極堆疊覆蓋該半導體鰭片；蝕刻該半導體鰭片，以在該半導體鰭片中形成一凹陷處；在該凹陷處中外延地成長一半導體材料；對該半導體材料執行一第一佈植製程，該第一佈植製程將多個第一佈植物佈植到該半導體材料內；在執行該第一佈植製程之後，對該半導體材料執行一第二佈植製程，該第二佈植製程將多個第二佈植物佈植到該半導體材料內；以及在執行該第二佈植製程之後，對該半導體材料執行一退火製程，該退火製程在介於該半導體材料和該半導體鰭片之間的一界面處的該半導體鰭片中形成一摻雜的區域。
  5. 如請求項4所述之形成半導體裝置的方法，還包含：在執行該第二佈植製程之後和在執行該退火製程之前，對該半導體材料執行一第三佈植製程，該第三佈植製程將多個第三佈植物佈植到該半導體材料內。
  6. 如請求項4所述之形成半導體裝置的方法，其中該半導體材料和該摻雜的區域延伸到該半導體鰭片內至一相同的深度。
  7. 一種半導體裝置，包含：一半導體鰭片，從一基板延伸；一閘極堆疊，沿著該半導體鰭片的多個側壁和一頂表面而延伸；以及一源極/汲極區域，延伸至鄰近於該閘極堆疊的該半導體鰭片內，該源極/汲極區域包含：一第一區域，在該源極/汲極區域的一內部中，該第一區域具有一第一摻質濃度；一第二區域，圍繞該第一區域，該第二區域具有一第二摻質濃度其小於該第一摻質濃度；和一第三區域，圍繞該第二區域，該第三區域具有一第三摻質濃度其小於該第二摻質濃度。
  8. 如請求項7所述之半導體裝置，其中該源極/汲極區域還包含一第四區域，其圍繞該第三區域，該第四區域具有一第四摻質濃度其小於該第三摻質濃度。
  9. 如請求項7所述之半導體裝置，其中該源極/汲極區域還包含：一外延的半導體材料，延伸至該半導體鰭片內至一第一深度；以及該半導體鰭片的一摻雜的區域，該半導體鰭片的該摻雜的區域設置在介於該外延的半導體材料和該半導體鰭片之間的一第一界面處。
  10. 如請求項9所述之半導體裝置，還包含一pn接面，在介於該半導體鰭片的該摻雜的區域和該半導體鰭片的一通道區域之間的一第二界面處。
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI517256B (zh) * 2010-01-12 2016-01-11 台灣積體電路製造股份有限公司 積體電路的形成方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9490345B2 (en) * 2014-01-17 2016-11-08 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
US10062688B2 (en) * 2016-01-04 2018-08-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with epitaxial source/drain
US9722081B1 (en) * 2016-01-29 2017-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET device and method of forming the same
US10347720B2 (en) * 2017-10-30 2019-07-09 Taiwan Semiconductor Manufacturing Co., Ltd. Doping for semiconductor device with conductive feature
US10164048B1 (en) * 2017-11-29 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming source/drain contacts
US10658510B2 (en) * 2018-06-27 2020-05-19 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain structure
US11227918B2 (en) * 2018-07-31 2022-01-18 Taiwan Semiconductor Manufacturing Company, Ltd. Melt anneal source and drain regions
CN112017963B (zh) * 2019-05-31 2023-10-17 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US20210119022A1 (en) * 2019-10-22 2021-04-22 Applied Materials, Inc. Methods for forming ultra-shallow junctions having improved activation

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI517256B (zh) * 2010-01-12 2016-01-11 台灣積體電路製造股份有限公司 積體電路的形成方法

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