CN102130059B - 集成电路的形成方法 - Google Patents

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Abstract

本发明一实施例提供一种集成电路的形成方法，该方法包括：提供半导体晶片；形成鳍式场效应晶体管，包括：使用热注入对半导体晶片进行注入以于鳍式场效应晶体管中形成注入区。本发明可显著地减少双晶晶界缺陷。

Description

集成电路的形成方法
技术领域
本发明涉及一种集成电路元件，且特别涉及一种鳍式场效应晶体管(FinFETs)的制造方法。
背景技术
晶体管是集成电路中的核心元件(core devices)。晶体管的形成一般包含将掺杂物注入进半导体基底中以形成源极及漏极区与轻掺杂源极及漏极区(LDD)。接着，对所注入的源极/漏极区与轻掺杂源极/漏极区进行退火(anneal)以使所注入的掺杂物活化，并使因注入而造成的缺陷减少。
常可于所注入的轻掺杂源极/漏极区与源极/漏极区中发现双晶晶界缺陷(twin boundary defects)。双晶晶界缺陷会造成漏电流(leakage current)增加。再者，在晶体管为鳍式场效应晶体管的情形下，双晶晶界缺陷可能会传播至后续将形成的外延区中。
发明内容
为克服上述现有技术的缺陷，本发明一实施例提供一种集成电路的形成方法，包括：提供半导体晶片；形成鳍式场效应晶体管，包括：使用热注入对半导体晶片进行注入以于鳍式场效应晶体管中形成注入区。
本发明一实施例提供一种集成电路的形成方法，包括提供半导体晶片；以及形成鳍式场效应晶体管，包括：在半导体晶片上形成半导体鳍结构；在半导体鳍结构上形成栅极堆叠；以及在晶片温度高于300℃下，进行热注入以于邻接栅极堆叠处形成注入区，其中热注入步骤的进行大抵选自由以下步骤所组成的群组：注入半导体晶片以形成轻掺杂源极/漏极区；注入半导体晶片以形成口袋区；以及注入半导体晶片以形成深源极/漏极区。
本发明一实施例提供一种集成电路的形成方法，包括提供半导体晶片；于半导体晶片上形成第一半导体鳍结构及第二半导体鳍结构，其中第一半导体鳍结构位于第一元件区，而第二半导体鳍结构位于第二元件区，且其中一第一元件区与第二元件区为PMOS区，而另一者为NMOS区；于第一半导体鳍结构的顶表面及侧壁上形成第一栅极堆叠；于第二半导体鳍结构的顶表面及侧壁上形成第二栅极堆叠；形成第一硬掩模及覆盖于第一硬掩模上的第一光致抗蚀剂以覆盖第二栅极堆叠与第二半导体鳍结构，其中第一硬掩模及第一光致抗蚀剂不覆盖第一栅极堆叠与第一半导体鳍结构；在低于150℃的第一晶片温度下进行第一口袋区注入以于第一半导体鳍结构中形成第一口袋区；在不移除第一硬掩模的情形下移除第一光致抗蚀剂；在高于300℃的第二晶片温度下使用第一硬掩模进行第一热注入以于第一半导体鳍结构中形成第一轻掺杂源极/漏极区；以及自第二元件区移除第一硬掩模。
本发明可显著地减少双晶晶界缺陷。
附图说明
图1-图8显示根据本发明一实施例的鳍式场效应晶体管(FinFETs)的一系列工艺剖面图与透视图。
其中，附图标记说明如下：
10～晶片；
20～基底；
22～浅沟槽绝缘区；
32～栅极介电层；
34～栅极电极层；
100～NMOS元件区；
124、224～半导体鳍结构；
132、232～栅极介电；
134、234～栅极电极；
136、236～栅极间隙壁；
136_1、136_2、236_1、236_2～部分；
138、238～硬掩模；
140、240～底部抗反射涂布；
142、242～光致抗蚀剂；
146、246～口袋区；
148、248～轻掺杂源极/漏极区；
150、250～外延层；
156、256～深源极/漏极区；
170～NMOS鳍式场效应晶体管；
200～PMOS元件区；
270～PMOS鳍式场效应晶体管。
具体实施方式
以下，将详细讨论本发明实施例的形成与使用方式。然而应注意的是，实施例提供许多可应用于广泛应用面的发明特点。所讨论的特定实施例仅为举例说明制作与使用本发明实施例的特定方式，不可用以限制本发明实施例的范围。
以下，将叙述一种新颖的方法，用以形成鳍式场效应晶体管(finfield-effect transistors，FinFETs)。将说明制作本发明实施例之中间步骤，并讨论本发明实施例的变化。在各个附图与实施例之间，相同或相似的标号将用以标示相同或相似的元件。
请参照图1，形成有集成电路结构。集成电路结构包括一部分的晶片10，其进一步包括基底20。基底20可为硅基底、锗基底、或由其他半导体材料所形成的基底。基底20可掺杂有p型杂质(p-type impurity)或n型杂质(n-typeimpurity)。可于基底20之中或之上形成隔离结构，例如是浅沟槽绝缘(STI)区22。半导体鳍结构(semiconductor fins)124与224形成于浅沟槽绝缘区22的顶表面之上。基底20包括位于NMOS元件区100中的部分与位于PMOS元件区200中的部分，且半导体鳍结构124及224分别位于NMOS元件区100及PMOS元件区200之中。
在一实施例中，半导体鳍结构124及224的形成是先形成浅沟槽绝缘区22，并接着使浅沟槽绝缘区22的顶表面凹下(recessing)至低于基底20的原始顶表面的高度。在浅沟槽绝缘区之间所余留的基底20因而变为半导体鳍结构124及224。在半导体鳍结构124及224由不同于基底20的材质所形成的实施例中，半导体鳍结构124及224可借由使浅沟槽绝缘区22之间的基底20凹下而形成出凹陷(recesses)，并接着于凹陷中重新成长材质不同于基底20的半导体材料。可接着移除浅沟槽绝缘区22的顶表面，而浅沟槽绝缘区22的底部部分则保留不移除，因而相邻浅沟槽绝缘区22之间所重新成长的半导体材料的顶端部分变成了半导体鳍结构。半导体鳍结构124及224可具有沟道掺杂(channel dopings)，其可透过注入而导入，或透过与半导体鳍结构124及224的成长同时进行的同步掺杂(in-situ doping)而导入。
请参照图2，于NMOS元件区100及PMOS元件区200中，且于半导体鳍结构124及224之上沉积栅极介电层32及栅极电极层34。在一实施例中，栅极介电层32由高介电常数材料形成(high-k dielectric material)。例如，高介电常数材料可具有大于约4.0或甚至大于约7.0的介电常数，且可包括含铝介电材料(aluminum-containing dielectrics)，例如是Al2O3、HfAlO、HfAlON、AlZrO，含铪(Hf-containing)介电材料，例如是HfO2、HfSiOx、HfAlOx、HfZrSiOx、HfSiON和/或其他材料，例如是LaAlO3及ZrO2。栅极电极层34形成于栅极介电层32之上，且可由导电材料所形成，例如是掺杂多晶硅(doped polysilicon)、金属、金属氮化物或其相似物。
接着，将栅极介电层32及栅极电极层34图案化以形成栅极堆叠(gatestacks)，如图3所示。在NMOS元件区100中的栅极堆叠包括栅极电极(gateelectrode)134及栅极介电(gate dielectric)132。在PMOS元件区200中的栅极堆叠包括栅极电极234及栅极介电232。因此，每一半导体鳍结构124及224具有不被栅极堆叠所覆盖的部分。半导体鳍结构124及224所露出的部分可以其原本形式而留下，因而后续的口袋与轻掺杂源极/漏极区(pocket and LDDregions)可借着注入而形成。或者，可将半导体鳍结构124及224所露出的部分移除以形成凹陷，并于所造成的凹陷中重新成长半导体应力子(semiconductor stressors)。在一实施例中，在NMOS元件区100中的半导体应力子可包括碳化硅(SiC)，而在PMOS元件区200中的半导体应力子可包括硅锗(SiGe)。
请参照图4，形成硬掩模238、选择性的底部抗反射涂布240(bottomanti-reflective coating，BARC)、及光致抗蚀剂242。图4为剖面图，其组合了图3中切线A-A与B-B所切的垂直平面的剖面图。硬掩模238可由可承受高于150℃的温度的材质形成，并可能可以承受约750℃的高温或者更高的温度。在一实施例中，硬掩模238由氮化硅形成。进行图案化以自NMOS元件区100将硬掩模238、选择性的底部抗反射涂布240、及光致抗蚀剂242的部分移除，而PMOS元件区200仍被覆盖。接着，进行口袋区注入(pocketimplantation)以将p型掺杂物(p-type impurity)导入半导体鳍结构124中以形成口袋区146。口袋区注入可于低于约150℃的温度下进行。在一实施例中，口袋区注入于室温下进行，虽然口袋区注入也可于较高的温度下进行。
接着，如图5所示，将光致抗蚀剂242及底部抗反射涂布240移除，而将硬掩模238留下而不移除。接着，进行轻掺杂源极/漏极区注入以导入n型掺杂物，例如是砷(arsenic)或磷(phosphorous)。因此，形成了轻掺杂源极/漏极区148。虽然，所显示的轻掺杂源极/漏极区148仅靠近于半导体鳍结构124的顶表面，轻掺杂源极/漏极区148可实际上靠近于半导体鳍结构124的顶表面与侧壁，如图7所示。轻掺杂源极/漏极区注入可垂直地进行，或者可倾斜于半导体鳍结构124的侧壁(倾向图7的左边及右边)。
轻掺杂源极/漏极区注入的工艺条件经选定，使得在轻掺杂源极/漏极区注入之后，所形成的轻掺杂源极/漏极区148不会完全非晶化(amorphized)。换言之，在轻掺杂源极/漏极区148中，在后注入退火(post implant anneal)前，具有局部结晶结构(local crystalline structure)，其可能大抵分布于整个轻掺杂源极/漏极区148之中。在一实施例中，轻掺杂源极/漏极区注入的进行所要注入的区域的温度(也可称的为晶片10的温度)高于约150℃。所要注入的区域的温度也可大于约300℃、介于约300℃与约600℃或甚至介于约300℃与约750℃。在说明书的叙述中，在晶片温度被提高期间的注入称作热注入(hot-implantation)。可发现在轻掺杂源极/漏极区148中的缺陷产生速率(defectgeneration rate)与晶片10的温度有关。以热注入形成轻掺杂源极/漏极区148，缺陷产生速率减小。
随着热注入，在注入区中的自退火(self-anneal)在轻掺杂源极/漏极区注入进行时受到强化。因此，减轻了因注入所造成的非晶化效应，且局部结晶结构可形成于整个轻掺杂源极/漏极区148之中。为了强化自退火效应，轻掺杂源极/漏极区注入可以相对低的能量进行，例如约2keV至约5keV。再者，轻掺杂源极/漏极区注入的束线电流(beam current)可减小至例如用以轻掺杂源极/漏极区注入的注入机器(implanter)所需的最小允许值，且扫描速度(scanspeed)可增加至例如该注入机器的最大允许值。再者，可使用磷(其具有较小的质量)来取代砷以减轻非晶化效应。在形成轻掺杂源极/漏极区148之后，移除硬掩模238。
请参照图6，借由硬掩模138、选择性底部抗反射涂布(BARC)140、及光致抗蚀剂142的辅助而于PMOS元件区200中形成口袋区246与轻掺杂源极/漏极区248。口袋区246可借着将n型掺杂物(例如磷或砷)注入进半导体鳍结构224中而形成，而轻掺杂源极/漏极区248可借着将p型掺杂物(例如硼)注入进半导体鳍结构224中而形成。硬掩模138、选择性底部抗反射涂布(BARC)140、及光致抗蚀剂142的材质与使用方式可大抵分别与硬掩模238、选择性底部抗反射涂布(BARC)240、及光致抗蚀剂242相同(未显示于图6，请参照图4)，因而在此不作复述。相似于口袋区146及轻掺杂源极/漏极区148的形成，用以形成口袋区246及轻掺杂源极/漏极区248的工艺步骤与温度可大抵相同于用以形成口袋区146及轻掺杂源极/漏极区148的工艺步骤与温度。因此，轻掺杂源极/漏极区248可在移除硬掩模138之前与移除底部抗反射涂布140及光致抗蚀剂142之后，使用热注入而形成，而口袋区246可使用底部抗反射涂布140及光致抗蚀剂142为罩幕而形成。接着，移除硬掩模138。
虽然，在上述实施例中，所叙述的口袋区形成于低温(低于150℃)，例如是室温，但也可进行热注入来形成口袋区146及246。是否使用热注入来形成口袋区146及246可部分取决于口袋区146及246是否在不使用热注入时大抵完全非晶化。若口袋区146及246在室温注入下大抵完全非晶化，那么便可使用热注入。否则，可使用低温注入或高温注入。再者，用以形成口袋区146及246的热注入温度可大抵与用以形成轻掺杂源极/漏极区148及248的热注入温度相同。然而，既然光致抗蚀剂可能无法承受高于约150℃的温度，当进行热注入时，口袋区注入可于移除相应的光致抗蚀剂142及242之后才进行。
请参照图7，可形成栅极间隙壁(gate spacers)136(标示为部分136_1及部分136_2)与栅极间隙壁236(标示为部分236_1及部分236_2)，且可进行轻掺杂源极/漏极区退火(LDD anneal)。在一实施例中，毯覆式形成氧化层以覆盖晶片10上的结构，其中毯覆式氧化层未显示于图7中，而栅极间隙壁部分136_1与236_1为该氧化层的一部分。氧化层的厚度可为约40
Figure GSA00000124052800061
虽然不同的厚度也可使用。接着，进行轻掺杂源极/漏极区退火。轻掺杂源极/漏极区退火例如可于晶片温度介于约900℃与约1100℃之间进行。
在轻掺杂源极/漏极区退火中，因为轻掺杂源极/漏极区148与248非完全非晶化，且局部结晶结构仍存在于轻掺杂源极/漏极区148与248之中，所以轻掺杂源极/漏极区148与248中的结晶化将依循随机成核(randomnucleation)而非固相外延(solid phase epitaxy，SPE)。因为固相外延会开始自半导体鳍结构124及224的非非晶化(non-amorphized)部分，并朝向轻掺杂源极/漏极区148与248的非晶化部分成长，若固相外延发生，将发生双晶晶界缺陷(twin boundary defects)，例如沿着半导体鳍结构124及224的(111)方向。然而，由于轻掺杂源极/漏极区148与248的热注入与所造成的循随机成核，双晶晶界缺陷显著地减少。
接着，可继续栅极间隙壁136及236的形成，其包括于氧化层上毯覆式形成氮化硅层，其中毯覆式氮化硅层未显示于图7中，而栅极间隙壁部分136_2与236_2为该氮化硅层的一部分。接着，移除氧化层与氮化硅层的水平部分，例如使用干式蚀刻移除氮化硅层的水平部分，并使用氟化氢(HF)湿式浸泡蚀刻移除氧化层的水平部分。氧化层所留下的部分标示为部分136_1与236_1，而氮化硅层所留下的部分标示为部分136_2与236_2。
图8显示外延层(epitaxial layers)150及250的外延形成过程，其中外延层150及250分别形成于半导体鳍结构124及224的顶表面与侧壁之上。外延层150及250可由硅、硅锗、碳化硅、或其相似物形成。应注意的是，由于热轻掺杂源极/漏极区注入的使用，轻掺杂源极/漏极区退火可实现较佳的结晶结构修复，而半导体鳍结构124及224可大抵无双晶晶界缺陷。因此，大抵无双晶晶界缺陷将传播至外延层150及250之中。在形成外延层150及250之后，可将n型掺杂物(例如磷)与p型掺杂物(例如硼)分别注入进入半导体鳍结构124及224及覆盖于其上的外延层150及250以形成深源极/漏极区(deep source/drain)156及256。深源极/漏极区156及256中的掺杂浓度可例如介于约1x1020/cm3与约1x1021/cm3之间。
在一实施例中，用以形成深源极/漏极区156及256的注入于高于150℃的晶片温度下进行。晶片10的温度也可高于约300℃、介于约300℃与约600℃之间或甚至介于约300℃与约750℃之间。或者，源极与漏极的注入于低于约150℃的低温下进行，其例如于室温下进行。注入步骤的进行可类似于图5、图6所示的方式，因而细节在此不作复述。再者，由于热源极/漏极注入，在接下来的深源极/漏极区退火中，较可能发生随机成核(相较于固向外延)，因此在深源极/漏极区156及256中的缺陷也可显著地减少。
接着，可借由以金属与外延层150/250及可能的深源极/漏极区156及256反应的方式，于深源极/漏极区156及256之上形成硅化/锗化区(未显示)以减低接触电阻(contact resistance)。硅化/锗化区的形成细节为本领域普通技术人员的常识，因而在此不作复述。透过以上所讨论的工艺步骤，形成了NMOS鳍式场效应晶体管170与PMOS鳍式场效应晶体管270。
在本发明实施例中，于形成鳍式场效应晶体管期间，热注入引发轻掺杂源极/漏极区和/或深源极/漏极区的局部结晶化(local crystallization)。因此，可显著地减少双晶晶界缺陷。已进行了实验，其中于空白晶片上的热注入用以测试热注入的效应。结果发现当晶片温度介于约300℃与约600℃之间时，可发现显著的非非晶化现象(non-amorphization effect)，而局部结晶结构可保留于注入区域中。当温度接近约600℃时，随机成核可大抵于全部的轻掺杂源极/漏极区中发生。相反地，采用室温注入时，所注入的区域可能完全非晶化，并于后续的退火中，发现双晶晶界缺陷。还对半导体其结构进行了实验，也推断出相似的结论。
虽然本发明已以数个优选实施例揭示如上，然而其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可作任意的更动与润饰，因此本发明的保护范围当视随附的权利要求所界定的范围为准。

Claims (13)

1.一种集成电路的形成方法，包括：
提供一半导体晶片；
形成一鳍式场效应晶体管，包括：
使用一热注入对该半导体晶片进行注入以于该鳍式场效应晶体管中形成一注入区，
其中该注入区包括该鳍式场效应晶体管的一轻掺杂源极/漏极区、一口袋区以及一深源极/漏极区，并且该口袋区的形成步骤于低于150℃的晶片温度下进行。
2.如权利要求1所述的集成电路的形成方法，其中该热注入包括将该半导体晶片加热至超过150℃。
3.如权利要求2所述的集成电路的形成方法，其中该热注入包括将该半导体晶片加热至超过300℃。
4.如权利要求3所述的集成电路的形成方法，其中该热注入包括将该半导体晶片加热至300℃至600℃之间。
5.一种集成电路的形成方法，包括：
提供一半导体晶片；以及
形成一鳍式场效应晶体管，包括：
在该半导体晶片上形成一半导体鳍结构；
在该半导体鳍结构上形成一栅极堆叠；以及
在一晶片温度高于300℃下，进行一热注入以于邻接该栅极堆叠处形成一注入区，其中该热注入步骤的进行大抵选自由以下步骤所组成的群组：
注入该半导体晶片以形成一轻掺杂源极/漏极区；
注入该半导体晶片以形成一口袋区；以及
注入该半导体晶片以形成一深源极/漏极区，
其中该口袋区的形成步骤于低于150℃的晶片温度下进行。
6.如权利要求5所述的集成电路的形成方法，其中该热注入的步骤包括对该半导体晶片注入以形成该轻掺杂源极/漏极区。
7.如权利要求5所述的集成电路的形成方法，其中该深源极/漏极区的形成步骤于低于150℃的晶片温度下进行。
8.如权利要求5所述的集成电路的形成方法，其中该晶片温度介于300℃及600℃之间。
9.如权利要求5所述的集成电路的形成方法，还包括在该热注入的步骤之后，于该半导体鳍结构未被该栅极堆叠所覆盖的露出部分上外延成长一半导体层。
10.一种集成电路的形成方法，包括：
提供一半导体晶片；
于该半导体晶片上形成一第一半导体鳍结构及一第二半导体鳍结构，其中该第一半导体鳍结构位于一第一元件区，而该第二半导体鳍结构位于一第二元件区，且其中该第一元件区与该第二元件区中一者为一PMOS区，而另一者为一NMOS区；
于该第一半导体鳍结构的一项表面及侧壁上形成一第一栅极堆叠；
于该第二半导体鳍结构的一顶表面及侧壁上形成一第二栅极堆叠；
形成一第一硬掩模及覆盖于该第一硬掩模上的一第一光致抗蚀剂以覆盖该第二栅极堆叠与该第二半导体鳍结构，其中该第一硬掩模及该第一光致抗蚀剂不覆盖该第一栅极堆叠与该第一半导体鳍结构；
在低于150℃的一第一晶片温度下进行一第一口袋区注入以于该第一半导体鳍结构中形成一第一口袋区；
在不移除该第一硬掩模的情形下移除该第一光致抗蚀剂；
在高于300℃的一第二晶片温度下使用该第一硬掩模进行一第一热注入以于该第一半导体鳍结构中形成一第一轻掺杂源极/漏极区；以及
自该第二元件区移除该第一硬掩模。
11.如权利要求10所述的集成电路的形成方法，还包括：
形成一第二硬掩模及覆盖于该第二硬掩模上的一第二光致抗蚀剂以覆盖该第一栅极堆叠与该第一半导体鳍结构，其中该第二硬掩模及该第二光致抗蚀剂不覆盖该第二栅极堆叠与该第二半导体鳍结构；
在低于150℃的一第三晶片温度下进行一第二口袋区注入以于该第二半导体鳍结构中形成一第二口袋区；
在不移除该第二硬掩模的情形下移除该第二光致抗蚀剂；以及
在高于300℃的一第四晶片温度下使用该第二硬掩模进行一热注入以于该第二半导体鳍结构中形成一第二轻掺杂源极/漏极区。
12.如权利要求11所述的集成电路的形成方法，其中该第二晶片温度与该第四晶片温度介于300℃及600℃之间。
13.如权利要求10所述的集成电路的形成方法，还包括于大于300℃的一晶片温度进行一热注入以于该第一半导体鳍结构中形成一深源极/漏极区。
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Families Citing this family (60)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8598025B2 (en) 2010-11-15 2013-12-03 Varian Semiconductor Equipment Associates, Inc. Doping of planar or three-dimensional structures at elevated temperatures
US9184100B2 (en) 2011-08-10 2015-11-10 United Microelectronics Corp. Semiconductor device having strained fin structure and method of making the same
US8643108B2 (en) 2011-08-19 2014-02-04 Altera Corporation Buffered finFET device
US8624326B2 (en) * 2011-10-20 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of manufacturing same
TWI505376B (zh) * 2011-10-31 2015-10-21 United Microelectronics Corp 一種非平面電晶體的製作方法
CN103107089B (zh) * 2011-11-14 2016-09-14 联华电子股份有限公司 非平面晶体管的制作方法
US9281378B2 (en) 2012-01-24 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Fin recess last process for FinFET fabrication
US9466696B2 (en) 2012-01-24 2016-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods for forming the same
US9171925B2 (en) 2012-01-24 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate devices with replaced-channels and methods for forming the same
US8865560B2 (en) * 2012-03-02 2014-10-21 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET design with LDD extensions
US8722431B2 (en) * 2012-03-22 2014-05-13 Varian Semiconductor Equipment Associates, Inc. FinFET device fabrication using thermal implantation
US8664069B2 (en) 2012-04-05 2014-03-04 United Microelectronics Corp. Semiconductor structure and process thereof
TWI466296B (zh) 2012-07-31 2014-12-21 Realtek Semiconductor Corp 半導體元件及其形成方法
US9064745B2 (en) 2012-08-29 2015-06-23 International Business Machines Corporation Sublithographic width finFET employing solid phase epitaxy
US20140065799A1 (en) * 2012-09-03 2014-03-06 Intermolecular, Inc. Methods and Systems for Low Resistance Contact Formation
US9443962B2 (en) 2012-11-09 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Recessing STI to increase fin height in fin-first process
US9349837B2 (en) 2012-11-09 2016-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Recessing STI to increase Fin height in Fin-first process
US9299564B2 (en) * 2012-12-12 2016-03-29 Varian Semiconductor Equipment Associates, Inc. Ion implant for defect control
US8999800B2 (en) * 2012-12-12 2015-04-07 Varian Semiconductor Equipment Associates, Inc. Method of reducing contact resistance
US9337314B2 (en) 2012-12-12 2016-05-10 Varian Semiconductor Equipment Associates, Inc. Technique for selectively processing three dimensional device
US8823060B1 (en) 2013-02-20 2014-09-02 Taiwan Semiconductor Manufacturing Co., Ltd. Method for inducing strain in FinFET channels
US9214555B2 (en) 2013-03-12 2015-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Barrier layer for FinFET channels
US9209302B2 (en) 2013-03-13 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method of reducing the heights of source-drain sidewall spacers of FinFETs through etching
US9331176B2 (en) 2013-04-25 2016-05-03 Samsung Electronics Co., Ltd. Methods of forming field effect transistors, including forming source and drain regions in recesses of semiconductor fins
KR102083493B1 (ko) * 2013-08-02 2020-03-02 삼성전자 주식회사 반도체 소자의 제조방법
EP2843696A1 (en) * 2013-08-27 2015-03-04 IMEC vzw A method for dopant implantation of FinFET structures
US9105559B2 (en) * 2013-09-16 2015-08-11 International Business Machines Corporation Conformal doping for FinFET devices
US9142650B2 (en) * 2013-09-18 2015-09-22 Taiwan Semiconductor Manufacturing Company Limited Tilt implantation for forming FinFETs
KR102176513B1 (ko) * 2013-09-25 2020-11-09 인텔 코포레이션 Finfet 아키텍처용 고체-상태 확산 소스를 갖는 분리 웰 도핑
US9520502B2 (en) 2013-10-15 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs having epitaxial capping layer on fin and methods for forming the same
US9478659B2 (en) * 2013-10-23 2016-10-25 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET having doped region and method of forming the same
US9653542B2 (en) 2013-10-23 2017-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET having isolation structure and method of forming the same
US20150118832A1 (en) * 2013-10-24 2015-04-30 Applied Materials, Inc. Methods for patterning a hardmask layer for an ion implantation process
US20150145069A1 (en) * 2013-11-22 2015-05-28 Qualcomm Incorporated Silicon germanium finfet formation
US9373512B2 (en) 2013-12-03 2016-06-21 GlobalFoundries, Inc. Apparatus and method for laser heating and ion implantation
CN104733314B (zh) * 2013-12-18 2018-05-01 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN104752222B (zh) * 2013-12-31 2018-10-16 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管的形成方法
US20150214339A1 (en) * 2014-01-24 2015-07-30 Varian Semiconductor Equipment Associates, Inc. Techniques for ion implantation of narrow semiconductor structures
US9214557B2 (en) * 2014-02-06 2015-12-15 Globalfoundries Singapore Pte. Ltd. Device with isolation buffer
US9553171B2 (en) * 2014-02-14 2017-01-24 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device and method for forming the same
KR102274771B1 (ko) * 2014-03-10 2021-07-09 에스케이하이닉스 주식회사 트랜지스터, 트랜지스터의 제조 방법 및 트랜지스터를 포함하는 전자장치
KR102160100B1 (ko) * 2014-05-27 2020-09-25 삼성전자 주식회사 반도체 장치 제조 방법
US9224736B1 (en) 2014-06-27 2015-12-29 Taiwan Semicondcutor Manufacturing Company, Ltd. Structure and method for SRAM FinFET device
US9659827B2 (en) 2014-07-21 2017-05-23 Samsung Electronics Co., Ltd. Methods of manufacturing semiconductor devices by forming source/drain regions before gate electrode separation
US9558946B2 (en) * 2014-10-03 2017-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods of forming FinFETs
US10403628B2 (en) 2014-12-23 2019-09-03 International Business Machines Corporation Finfet based ZRAM with convex channel region
US9741622B2 (en) * 2015-01-29 2017-08-22 Globalfoundries Inc. Methods of forming NMOS and PMOS FinFET devices and the resulting product
US10903210B2 (en) * 2015-05-05 2021-01-26 International Business Machines Corporation Sub-fin doped bulk fin field effect transistor (FinFET), Integrated Circuit (IC) and method of manufacture
JP2015213183A (ja) * 2015-06-25 2015-11-26 インテル・コーポレーション 非プレーナ型トランジスタのフィン製造
DE112015006974T5 (de) 2015-09-25 2019-01-24 Intel Corporation Verfahren zum Dotieren von Finnenstrukturen nicht planarer Transsistorenvorrichtungen
CN106601677B (zh) * 2015-10-14 2019-09-03 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制备方法、电子装置
US10141417B2 (en) 2015-10-20 2018-11-27 Taiwan Semiconductor Manufacturing Company, Ltd. Gate structure, semiconductor device and the method of forming semiconductor device
US10079302B2 (en) * 2015-12-28 2018-09-18 International Business Machines Corporation Silicon germanium fin immune to epitaxy defect
US10466731B2 (en) 2016-01-27 2019-11-05 Taiwan Semiconductor Manufacturing Co., Ltd. Two-transistor bandgap reference circuit and FinFET device suited for same
US11088033B2 (en) * 2016-09-08 2021-08-10 International Business Machines Corporation Low resistance source-drain contacts using high temperature silicides
CN108122973B (zh) 2016-11-28 2020-06-09 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法、以及sram
CN108122976B (zh) * 2016-11-29 2020-11-03 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法、以及sram
CN108573869B (zh) * 2017-03-07 2021-08-06 中芯国际集成电路制造(上海)有限公司 鳍式场效应管及其形成方法
US10141308B2 (en) 2017-03-10 2018-11-27 International Business Machines Corporation Low resistance source/drain contacts for complementary metal oxide semiconductor (CMOS) devices
US20220367686A1 (en) * 2021-05-13 2022-11-17 Taiwan Semiconductor Manufacturing Co., Ltd. Source/Drain Structure of Semiconductor Device and Method of Forming Same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7190050B2 (en) * 2005-07-01 2007-03-13 Synopsys, Inc. Integrated circuit on corrugated substrate
US7375394B2 (en) * 2005-07-06 2008-05-20 Applied Intellectual Properties Co., Ltd. Fringing field induced localized charge trapping memory
CN101438399A (zh) * 2006-05-04 2009-05-20 国际商业机器公司 用于改良的场效应管的结合原位或移位热处理的离子注入
US7635893B2 (en) * 2004-06-29 2009-12-22 Infineon Technologies Ag Transistor, memory cell array and method of manufacturing a transistor

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2756861C2 (de) * 1977-12-20 1983-11-24 Max Planck Gesellschaft zur Förderung der Wissenschaften e.V., 3400 Göttingen Verfahren zum Ändern de Lage des Fermi-Niveaus von amorphem Silicium durch Dotieren mittels Ionenimplantation
US6238967B1 (en) * 1999-04-12 2001-05-29 Motorola, Inc. Method of forming embedded DRAM structure
US6674139B2 (en) * 2001-07-20 2004-01-06 International Business Machines Corporation Inverse T-gate structure using damascene processing
US7358121B2 (en) * 2002-08-23 2008-04-15 Intel Corporation Tri-gate devices and methods of fabrication
US6855985B2 (en) * 2002-09-29 2005-02-15 Advanced Analogic Technologies, Inc. Modular bipolar-CMOS-DMOS analog integrated circuit & power transistor technology
US6706571B1 (en) * 2002-10-22 2004-03-16 Advanced Micro Devices, Inc. Method for forming multiple structures in a semiconductor device
US7112495B2 (en) * 2003-08-15 2006-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method of a strained channel transistor and a second semiconductor component in an integrated circuit
DE10345345A1 (de) * 2003-09-19 2005-04-14 Atmel Germany Gmbh Verfahren zur Herstellung von Halbleiterbauelementen in einem Halbleitersubstrat
KR100513405B1 (ko) * 2003-12-16 2005-09-09 삼성전자주식회사 핀 트랜지스터의 형성 방법
US7067359B2 (en) * 2004-03-26 2006-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating an electrical fuse for silicon-on-insulator devices
US20060094194A1 (en) * 2004-11-04 2006-05-04 Taiwan Semiconductor Manufacturing Company, Ltd. Advanced disposable spacer process by low-temperature high-stress nitride film for sub-90NM CMOS technology
US7605449B2 (en) * 2005-07-01 2009-10-20 Synopsys, Inc. Enhanced segmented channel MOS transistor with high-permittivity dielectric isolation material
US7265008B2 (en) * 2005-07-01 2007-09-04 Synopsys, Inc. Method of IC production using corrugated substrate
US7508031B2 (en) * 2005-07-01 2009-03-24 Synopsys, Inc. Enhanced segmented channel MOS transistor with narrowed base regions
US8466490B2 (en) * 2005-07-01 2013-06-18 Synopsys, Inc. Enhanced segmented channel MOS transistor with multi layer regions
US7807523B2 (en) * 2005-07-01 2010-10-05 Synopsys, Inc. Sequential selective epitaxial growth
US7247887B2 (en) * 2005-07-01 2007-07-24 Synopsys, Inc. Segmented channel MOS transistor
US7547897B2 (en) 2006-05-26 2009-06-16 Cree, Inc. High-temperature ion implantation apparatus and methods of fabricating semiconductor devices using high-temperature ion implantation
US7655933B2 (en) 2006-08-15 2010-02-02 Varian Semiconductor Equipment Associates, Inc. Techniques for temperature-controlled ion implantation
US8138053B2 (en) * 2007-01-09 2012-03-20 International Business Machines Corporation Method of forming source and drain of field-effect-transistor and structure thereof
US7939862B2 (en) * 2007-05-30 2011-05-10 Synopsys, Inc. Stress-enhanced performance of a FinFet using surface/channel orientations and strained capping layers
TWI463655B (zh) 2007-07-16 2014-12-01 Ibm 具有合併式源汲極的鰭式場效電晶體結構及形成該結構的方法
US7674669B2 (en) * 2007-09-07 2010-03-09 Micron Technology, Inc. FIN field effect transistor

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7635893B2 (en) * 2004-06-29 2009-12-22 Infineon Technologies Ag Transistor, memory cell array and method of manufacturing a transistor
US7190050B2 (en) * 2005-07-01 2007-03-13 Synopsys, Inc. Integrated circuit on corrugated substrate
US7375394B2 (en) * 2005-07-06 2008-05-20 Applied Intellectual Properties Co., Ltd. Fringing field induced localized charge trapping memory
CN101438399A (zh) * 2006-05-04 2009-05-20 国际商业机器公司 用于改良的场效应管的结合原位或移位热处理的离子注入

Also Published As

Publication number Publication date
US8557692B2 (en) 2013-10-15
CN102130059A (zh) 2011-07-20
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US20110171795A1 (en) 2011-07-14

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