TWI499012B - 配線基板及其製造方法 - Google Patents

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TWI499012B
TWI499012B TW101139169A TW101139169A TWI499012B TW I499012 B TWI499012 B TW I499012B TW 101139169 A TW101139169 A TW 101139169A TW 101139169 A TW101139169 A TW 101139169A TW I499012 B TWI499012 B TW I499012B
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irregular
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Masahiro Inoue
Atsuhiko Sugimoto
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Ngk Spark Plug Co
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Description

配線基板及其製造方法
本發明係關於一種在基板主面上的電極形成區域內配置有複數個突起電極之配線基板及其製造方法。
以往，搭載IC晶片等零件而成的配線基板(所謂的半導體封裝)為人所熟知。此處，作為用以謀求和IC晶片電性連接的構造，已提出在配置於IC晶片之底面側的複數個連接端子上或配置於配線基板之基板主面上的複數個突起電極即焊墊(所謂的C4焊墊：Controlled Collapsed Chip Connection焊墊；可控塌陷晶片連接焊墊)上形成有焊錫凸塊的構造(參閱例如專利文獻1、2)。
[先前技術文獻] [專利文獻]
[專利文獻1]日本特開2010-226075號公報(圖19A等)
[專利文獻2]日本特開平7-211722號公報(圖4等)
然而，焊墊從基板主面突出，所以IC晶片搭載時，有IC晶片因滑動(位置偏移)而從焊墊滑落之虞。其結果，有在每個焊墊與IC晶片之間產生連接不良(開啟不良、短路不良等)的可能性。因此，所製造的配線基板成為不良品，而有配線基板的可靠性降低之虞。
本發明係有鑑於上述課題而完成，其第一目的在於提供一種可藉由具備適合和零件連接的突起電極而使可 靠性提高之配線基板。此外，第二目的在於提供一種適合得到上述優良配線基板之製造方法。
作為用以解決上述課題之手段(手段1)，有一種配線基板，係在基板主面上的電極形成區域內配置有複數個突起電極之配線基板，其特徵在於：前述複數個突起電極之中至少一個為在上面具有凹部、上端的外徑設定成比下端的外徑更大、全體構成剖面倒梯形的異形突起電極。
因此，藉由手段1的配線基板，複數個突起電極之中至少一個成為在上面具有凹部的異形突起電極。因而，若將配置於零件底面側的構造物(例如配置於零件底面側的連接端子或形成於連接端子上的焊錫凸塊等)載置於異形突起電極上，則構造物之至少一部分會嵌入凹部內。其結果，藉由構造物接觸於凹部的內面而防止構造物的位置偏移，所以可將零件從複數個突起電極脫落的發生防範於未然，進而可防止每個突起電極與零件的連接不良。即，可藉由具備適合和零件連接的突起電極而使配線基板的可靠性提高。此外，由於將異形突起電極上端的外徑設定成比異形突起電極下端的外徑更大，所以容易確保異形突起電極與零件側的構造物之接觸面積。其結果，更加確實地防止零件側的構造物之位置偏移，所以可使配線基板的可靠性更加提高。
形成上述配線基板的材料為任意，不受特別限定，例如樹脂基板等適合。作為適合的樹脂基板，可舉由EP 樹脂(環氧樹脂)、PI樹脂(聚亞醯胺樹脂)、BT樹脂(雙馬來亞醯胺-三氮雜苯樹脂)、PPE樹脂(聚苯醚樹脂)等構成的基板。此外，也可以使用由此等樹脂與玻璃纖維(玻璃織布或玻璃不織布)的複合材料構成的基板。就其具體例而言，有玻璃-BT複合基板、高Tg玻璃-環氧複合基板(FR-4、FR-5等)等的高耐熱性積層板等。此外，也可以使用由此等樹脂與聚醯胺纖維等有機纖維的複合材料構成的基板。或者，也可以使用由使連續多孔質PTFE等的三維網眼狀氟系樹脂基材浸漬環氧樹脂等熱硬化性樹脂的樹脂-樹脂複合材料構成的基板等。作為其他材料，也可以選擇例如各種的陶瓷等。再者，就此種配線基板的構造而言，不受特別限定，可舉例如在核心基板單面或雙面具有增建層的增建多層配線基板、或沒有核心基板的無芯配線基板等。
上述基板主面上的電極形成區域的位置及數量為任意，不受特別限定，例如所謂的多數個取得基板的情況，電極形成區域僅相當於配線基板取得數的數量存在。電極形成區域可以只存在於配線基板的一方主面上，但也可以也存在於另一方主面上。
此外，突起電極(包含異形突起電極)可利用導電性的金屬材料等形成。就構成突起電極的金屬材料而言，可舉例如銅、銀、鐵、鈷、鎳等。特別是突起電極由導電性高且廉價的銅構成較好。此外，突起電極利用電鍍形成較好。如此一來，可高精度且均勻地形成突起電極。若利用金屬糊的回流形成突起電極，則難以高精度且 均勻地形成突起電極，而有每個突起電極的高度產生偏差之虞。
異形突起電極在上面具有凹部。凹部的深度為任意，不受特別限定，例如為異形突起電極高度的1%以上較好。若凹部的深度不到異形突起電極高度的1%時，則即使上述構造物之至少一部分嵌入凹部內，也難以防止構造物的位置偏移，而有不能防止零件從複數個突起電極脫落的可能性。再者，最好凹部之整個內面構成曲面狀，凹部之最深部位於異形突起電極的中心軸上。即，由於凹部之整個內面構成曲面狀，所以當上述構造物嵌入凹部之際，構造物會被導入凹部之最深部。而且，由於最深部位於異形突起電極的中心軸上，所以藉由構造物嵌入凹部，可將構造物正確地定位。
此外，最好在異形突起電極之上面與異形突起電極之側面的境界部分形成有圓弧部。若設置圓弧部，則在配線基板與上述的零件之間填充有底層填料時，即使熱應力施加於底層填料，也可以緩和應力集中於異形突起電極之上面與異形突起電極之側面的境界部分。藉此，可確實地防止在底層填料產生龜裂。
再者，雖然在電極形成區域內配置有複數個突起電極，但最好存在於電極形成區域內的所有突起電極為異形突起電極。如此一來，可利用多數個異形突起電極防止上述構造物的位置偏移，而可更加確實地防止零件從複數個突起電極脫落。然而，特別是在電極形成區域內沿著基板主面的面方向而縱橫地複數排列有複數個突起 電極時，也可以只將複數個突起電極之中位於電極形成區域外周部的突起電極作為異形突起電極。此情況，位於電極形成區域外周部以外的區域的突起電極設定成為上端的外徑和下端的外徑相等的電極，所以可形成比異形突起電極更小。因而，可使突起電極間的間距更加細微化。
再者，關於異形突起電極，其用途不限定，但例如為藉由使載置於凹部上的複數個焊錫凸塊加熱熔融而對於配置於零件底面側的複數個連接端子覆晶連接的突起電極較好。即，對應於所謂的C4焊墊的細微化，覆晶連接用的突起電極需要被形成得較小。因此，覆晶連接突起電極時，容易產生起因於零件脫落的配線基板的可靠性降低這種本案特有的問題，所以採用上述手段1的意義變大。
再者，異形突起電極係上端的外徑為下端的外徑的1.1倍以上2.0倍以下較好。如此一來，對應於C4焊墊的細微化，可比較容易地形成小的焊錫凸塊。若上端的外徑不到下端的外徑的1.1倍，則難以確保異形突起電極與零件側的構造物之接觸面積，而容易產生起因於零件脫落的配線基板的可靠性降低這種上述的本案特有的問題。另一方面，若上端的外徑大於下端的外徑的2.0倍，則鄰接的異形突起電極彼此容易接觸，而異形突起電極間的間距的細微化變得困難。
就使用於焊錫凸塊的焊錫材料而言，不受特別限定，可使用例如錫鉛共晶焊錫(Sn/37Pb：熔點183℃)。也 可以使用錫鉛共晶焊錫以外的Sn/Pb系焊錫，例如Sn/36Pb/2Ag這種組成的焊錫(熔點190℃)等。此外，除了如上述的加鉛的焊錫以外，也可以選擇Sn-Ag系焊錫、Sn-Ag-Cu系焊錫、Sn-Ag-Bi系焊錫、Sn-Ag-Bi-Cu系焊錫、Sn-Zn系焊錫、Sn-Zn-Bi系焊錫等的無鉛焊錫。
此外，就和突起電極連接的適合零件而言，可舉電容器、暫存器、半導體積體電路元件(IC晶片)、以半導體製程製造的MEMS(Micro Electro Mechanical Systems；微機電系統)元件等。再者，就IC晶片而言，可舉DRAM(Dynamic Random Access Memory；動態隨機存取記憶體)、SRAM(Static Random Access Memory；靜態隨機存取記憶體)等。此處，所謂的「半導體積體電路元件」，係指主要用作電腦之微處理器等的元件。
作為用以解決上述課題之別的手段(手段2)，有一種配線基板之製造方法，係製造上述手段1所記載之配線基板之方法，其特徵在於包含：積層部準備步驟，其係準備層積複數個層間絕緣層而成的積層部；阻劑(resist)形成步驟，其係在前述複數個層間絕緣層之中具有前述基板主面的最上層的層間絕緣層上形成阻劑；開口部形成步驟，其係在前述阻劑上形成上端側開口內徑設定成比下端側開口內徑更大的開口部；及異形突起電極形成步驟，其係藉由對於前述開口部的內側進行電鍍而在前述開口部形成前述異形突起電極。
因此，藉由手段2之配線基板之製造方法，利用進行異形突起電極形成步驟形成在上面具有凹部的異形突起 電極。因而，若將配置於零件底面側的構造物(例如上述的連接端子或焊錫凸塊等)載置於異形突起電極上，則構造物之至少一部分會嵌入凹部內。其結果，藉由構造物接觸於凹部的內面而防止構造物的位置偏移，所以可將零件從複數個突起電極脫落的發生防範於未然，進而可防止每個突起電極與零件的連接不良。即，可製造具備適合和零件連接的突起電極的配線基板，而可使配線基板的可靠性提高。此外，藉由在開口部形成步驟形成上端側開口內徑設定成比下端側開口內徑更大的開口部，可在異形突起電極形成步驟形成上端的外徑設定成比下端的外徑更大的異形突起電極。因而，容易確保異形突起電極與零件側的構造物之接觸面積。其結果，更加確實地防止零件側的構造物的位置偏移，而可使配線基板的可靠性更加提高。
以下，就關於手段2之配線基板之製造方法進行說明。
在積層部準備步驟，準備層積複數個層間絕緣層而成的積層部。層間絕緣層可考慮絕緣性、耐熱性、耐濕性等而適當選擇。就層間絕緣層形成材料的適合例而言，可舉環氧樹脂、苯酚樹脂、胺基甲酸乙酯樹脂、矽氧樹脂、聚亞醯胺樹脂等的熱硬化性樹脂、聚碳酸酯樹脂、丙烯酸樹脂、聚縮醛樹脂、聚丙烯樹脂等的熱可塑性樹脂等。此外，也可以使用此等樹脂與玻璃纖維(玻璃織布或玻璃不織布)或聚醯胺纖維等有機纖維的複合材料、或者使連續多孔質PTFE等的三維網眼狀氟系樹脂基材 浸漬環氧樹脂等熱硬化性樹脂的樹脂-樹脂複合材料等。再者，為了形成層間連接用的通路導體，也可以在層間絕緣層上預先形成通孔。
在阻劑形成步驟，在複數個層間絕緣層之中具有基板主面的最上層的層間絕緣層上形成阻劑。在後續的開口部形成步驟，在阻劑上形成上端側開口內徑設定成比下端側開口內徑更大的開口部。就形成開口部的方法而言，可舉對於阻劑進行鑽孔加工而形成開口部的方法、對於阻劑進行雷射加工而形成開口部的方法、進行曝光及顯影而形成開口部的方法、藉由使用冲孔模具打穿阻劑而在阻劑上形成開口部的方法等。
在後續的異形突起電極形成步驟，藉由對於開口部的內側進行電鍍而在開口部形成異形突起電極。經過以上的程序，而製造配線基板。
再者，異形突起電極形成步驟後，進行圓弧部形成步驟較好，該圓弧部形成步驟係藉由對於異形突起電極進行蝕刻而在異形突起電極之上面與異形突起電極之側面的境界部分形成圓弧部。若設置圓弧部，則在配線基板與上述的零件之間填充有底層填料時，即使熱應力施加於底層填料，也可以緩和應力集中於異形突起電極之上面與異形突起電極之側面的境界部分。藉此，可確實地防止在底層填料產生龜裂。
 [實施發明之形態]
以下，根據圖面詳細說明使本發明具體化的一實施 形態。
圖1為顯示本實施形態之無芯配線基板101(配線基板)的概略剖面圖。無芯配線基板101為具有下述構造的配線基板：沒有核心基板，交互層積有由環氧樹脂構成的4層樹脂絕緣層41、42、43、44與由銅構成的導體層51。樹脂絕緣層41~44為由同一厚度及材料構成的層間絕緣層。
再者，在各樹脂絕緣層41~44上分別設有通孔146及通路導體147。各通孔146係構成倒圓錐台形狀，藉由對於各樹脂絕緣層41~44施以使用YAG雷射或二氧化碳雷射的鑽孔加工而形成。各通路導體147為在同一方向(圖1中為上方向)擴徑的導體，相互電性連接著各導體層51。
如圖1所示，在無芯配線基板101之第2基板主面103上(第1層樹脂絕緣層41之下面上)陣列狀地配設有BGA用焊墊53。此外，樹脂絕緣層41之下面為阻焊層47所大致全體地覆蓋。在阻焊層47上形成有使各BGA用焊墊53露出的開口部48。在各BGA用焊墊53之表面上配設有高度400μm~600μm程度的複數個焊錫凸塊155。各焊錫凸塊155為用於和未圖示的主機板側的端子電性連接的所謂的BGA凸塊。
另一方面，如圖2所示，在無芯配線基板101之第1基板主面102上(第4層樹脂絕緣層44之表面上)設定有俯視大略矩形狀的電極形成區域133。而且，複數個異形突起電極11沿著第1基板主面102的面方向而縱橫地複數排 列於電極形成區域133內。再者，在本實施形態中，存在於電極形成區域133內的所有突起電極成為異形突起電極11。
如圖3所示，異形突起電極11係構成俯視圓形，設定成上端的外徑A1比下端的外徑A2更大，全體構成剖面倒梯形。換言之，異形突起電極11係從平面方向看在高度方向切斷的剖面時的形狀構成兩側緣隨著往下端方向而互相接近的倒錐形。再者，各異形突起電極11上端的外徑A1被設定為70μm以上180μm以下(本實施形態中為110μm)，各異形突起電極11下端的外徑A2被設定為60μm以上120μm以下(本實施形態中為80μm)。即，異形突起電極11係上端的外徑A1被設定為下端的外徑A2的1.1倍以上2.0倍以下(本實施形態中為1.3倍)。此外，異形突起電極11的高度被設定為40μm。
如圖3所示，異形突起電極11在上面12具有凹部13。凹部13構成擂缽狀，並且整個內面構成曲面狀。而且，凹部13的最深部位於異形突起電極11的中心軸C1上。再者，所謂「中心軸C1」，係指俯視通過成為異形突起電極11中心之處的軸線。此外，凹部13的深度為異形突起電極11高度(40μm)的1%以上，為異形突起電極11高度的10分之1以上3分之1以下，在本實施形態中被設定為8μm。再者，異形突起電極11在上面12與側面14的境界部分具有圓弧部15。再者，圓弧部15的半徑為0.5μm以上(本實施形態中為1.0μm)。
再者，各異形突起電極11係由銅層、鎳層、鈀層及 金層所構成。銅層為藉由以無電鍍銅及電鍍銅覆蓋第1基板主面102而形成的電鍍層。鎳層為藉由以電鍍鎳覆蓋經由後述阻焊層45的開口部46而露出的銅層表面而形成的電鍍層。鈀層為藉由以電鍍鈀覆蓋鎳層表面而形成的電鍍層。金層為藉由以電鍍金覆蓋鈀層表面而形成的電鍍層。
此外，如圖1所示，樹脂絕緣層44之表面(第1基板主面102)為阻焊層45所大致全體地覆蓋。在此阻焊層45上形成有使各異形突起電極11露出的開口部46。再者，各異形突起電極11係經由焊錫凸塊130而連接於配置於構成矩形平板狀的IC晶片131(零件)底面的連接端子132。即，焊錫凸塊130為用於和IC晶片131之連接端子132覆晶連接的所謂C4用的凸塊。
而且，在第1基板主面102與IC晶片131的間隙填充有底層填料134。其結果，無芯配線基板101與IC晶片131在間隙被密封的狀態下被互相固定。再者，本實施形態的底層填料134係由熱膨脹係數為20~60ppm/℃程度(具體而言為34ppm/℃)的環氧樹脂所構成。
其次，就無芯配線基板101之製造方法進行說明。
在積層部準備步驟，製作並預先準備應成為無芯配線基板101之中間製品的積層部80。再者，無芯配線基板101之中間製品具有沿著平面方向而排列有複數個應成為無芯配線基板101之製品部的構造。無芯配線基板101之中間製品係如下製作。首先，準備玻璃環氧基板等具有充分強度的支持基板70(參閱圖4)。其次，藉由在支持 基板70上以半硬化的狀態貼附由環氧樹脂構成的片狀絕緣樹脂基材而形成基底樹脂絕緣層71，得到由支持基板70及基底樹脂絕緣層71構成的基材69(參閱圖4)。然後，在基材69的單面(具體而言為基底樹脂絕緣層71的上面)配置積層金屬薄片體72(參閱圖4)。此處，藉由在半硬化狀態的基底樹脂絕緣層71上配置積層金屬薄片體72，可在以後的製造步驟確保積層金屬薄片體72不從基底樹脂絕緣層71剝離程度的密合性。積層金屬薄片體72係使兩片銅箔73、74以可剝離的狀態密合。具體而言，經由電鍍金屬(例如鍍鉻)而層積各銅箔73、74，形成積層金屬薄片體72。
其後，在積層金屬薄片體72上層積片狀的絕緣樹脂基材40，藉由使用真空壓接熱壓機(圖示省略)在真空下加熱加壓，使絕緣樹脂基材40硬化而形成第1層的樹脂絕緣層41(參閱圖4)。然後，如圖5所示，藉由施以雷射加工而在樹脂絕緣層41的預定位置上形成通孔146，接著進行去除各通孔146內的污跡之除污處理。其後，按照習知的手法進行無電鍍銅及電鍍銅，藉此在各通孔146內形成通路導體147。再利用習知的手法(例如半加法)進行蝕刻，藉此在樹脂絕緣層41上圖案形成導體層51(參閱圖6)。
此外，對於第2層~第4層的樹脂絕緣層42~44及導體層51，也藉由和上述的樹脂絕緣層41及導體層51同樣的手法形成，逐漸層積於樹脂絕緣層41上。然後，藉由在樹脂絕緣層44上塗布感光性環氧樹脂後使其硬化，形成阻焊層45。其次，以配置有預定遮罩的狀態進行曝光 及顯影，在阻焊層45上圖案形成開口部46。藉由以上的製造步驟，在支持基板70上形成層積積層金屬薄片體72、樹脂絕緣層41~44及導體層51而成的積層部80(參閱圖7)。再者，如圖7所示，在積層部80位於積層金屬薄片體72上的區域成為應成為無芯配線基板101之中間製品的積層部80。
其次，去除基材69而使銅箔73露出。具體而言，在積層金屬薄片體72的兩片銅箔73、74之界面剝離，將積層部80從支持基板70分離(參閱圖8)。然後，對於在積層部80(樹脂絕緣層41)之第2基板主面103(下面)上的銅箔73進行利用蝕刻的圖案形成，藉此在樹脂絕緣層41之第2基板主面103上的區域形成BGA用焊墊53(參閱圖9)。其後，藉由在形成有BGA用焊墊53的樹脂絕緣層41上塗布感光性環氧樹脂後使其硬化，以覆蓋積層部80之第2基板主面103的方式形成阻焊層47(參閱圖9)。其次，以配置有預定遮罩的狀態進行曝光及顯影，在阻焊層47上圖案形成開口部48。
其次，進行阻劑形成步驟。具體而言，在具有第1基板主面102的最上層的樹脂絕緣層44上，具體而言，阻焊層45之表面上貼合乾膜，形成抗鍍層81(參閱圖10)。在後續的開口部形成步驟，對於抗鍍層81進行使用雷射加工機的雷射加工。其結果，在和阻焊層45的開口部46連通的位置上形成上端側開口內徑設定成比下端側開口內徑更大並且下端側開口內徑設定成和開口部46之上端側開口內徑相等的開口部82(參閱圖10)。再者，開口部 82之下端側開口內徑也可以被設定得大於開口部46之上端側開口內徑。
在後續的異形突起電極形成步驟，藉由對於開口部82的內側進行電鍍，在開口部82形成異形突起電極11。具體而言，首先，進行電鍍銅，對於開口部82的內面及露出於第1基板主面102的通路導體147之上端面形成銅層。其次，進行電鍍鎳，在經由阻焊層45之開口部46而露出的銅層表面形成鎳層。再進行電擊鍍鈀及電鍍鈀，在鎳層上形成鈀層。再者，也可以只進行電擊鍍鈀而形成鈀層。然後，進行電鍍金，在鈀層上形成金層。此處，銅層的厚度被設定為40μm程度，鎳層、鈀層及金層的厚度分別被設定為0.01μm以上15μm以下。再者，在本實施形態中，雖然利用電鍍形成銅層、鎳層、鈀層及金層，但也可以利用無電鍍、濺鍍法、CVD等的其他方法形成。然而，特別是要在銅層得到必要的高度(40μm程度)，最好利用電鍍形成。
此外，在本實施形態中，藉由調整電鍍的條件，在金層形成的時點，於異形突起電極11之上面12形成凹部13。具體而言，首先，按照通常的電鍍條件形成銅層的下側部分。然後，以變更為和一般不同的電鍍條件之狀態形成銅層的上側部分。就變更電鍍條件的方法而言，可舉例如減少電鍍浴的電鍍攪拌量、使電鍍所含的光澤劑分量增加或減少、或電鍍中添加弱酸(例如次氯酸鈉等)等。即，可考慮將電鍍條件加以變更為產生凹洞或斑點等焊接不良的條件。再者，可以將凹部13藉由使用加壓 治具加壓異形突起電極11之頂部而形成，也可以藉由使用切削工具的切削加工而形成。此外，也可以將凹部13藉由進行軟蝕刻而形成。
其後，剝離抗鍍層81(參閱圖11)。再在異形突起電極形成步驟後的圓弧部形成步驟，對於異形突起電極11進行軟蝕刻。其結果，在異形突起電極11之上面12與異形突起電極11之側面14的境界部分形成以曲面構成的圓弧部15。
其次，在形成於積層部80之第2基板主面103側的複數個BGA用焊墊53上形成焊錫凸塊155。具體而言，使用未圖示的焊錫球搭載裝置在各BGA用焊墊53上配置焊錫球後，藉由將焊錫球加熱至預定溫度而進行回流，在各BGA用焊墊53上形成焊錫凸塊155。再者，在此時點，無芯配線基板101之中間製品完成。
在後續的分離步驟，使用習知的切斷裝置等分割無芯配線基板101之中間製品。其結果，製品部彼此被分割，同時得到多數個各個製品即無芯配線基板101(參閱圖1)。
其後，實施IC晶片搭載步驟。具體而言，首先，在無芯配線基板101之電極形成區域133上載置IC晶片131(參閱圖12)。此時，將配置於IC晶片131底面側的焊錫凸塊130載置於配置於無芯配線基板101側的異形突起電極11之凹部13上。然後，加熱至230℃~260℃程度的溫度後使各焊錫凸塊130回流，藉此對於連接端子132覆晶連接異形突起電極11，在無芯配線基板101上搭載IC晶片 131。再在無芯配線基板101之第1基板主面102與IC晶片131的間隙填充底層填料134後進行硬化處理，樹脂密封間隙。
因此，藉由本實施形態，可得到以下的效果：
(1)在本實施形態的無芯配線基板101方面，存在於電極形成區域133的所有突起電極成為在上面12具有凹部13的異形突起電極11。因而，若將配置於IC晶片131底面側的焊錫凸塊130載置於異形突起電極11上，則焊錫凸塊130的至少一部分會嵌入凹部13內(參閱圖12)。其結果，藉由焊錫凸塊130接觸於凹部13的內面而防止焊錫凸塊130的位置偏移，所以可將IC晶片131從複數個異形突起電極11脫落的發生防範於未然，進而可防止每個異形突起電極11與IC晶片131的連接不良。即，藉由具備適合和IC晶片131連接的異形突起電極11，可使無芯配線基板101的可靠性提高。
此外，由於異形突起電極11上端的外徑A1設定成比異形突起電極11下端的外徑A2更大，所以容易確保異形突起電極11與IC晶片131側的焊錫凸塊130之接觸面積。其結果，由於更加確實地防止焊錫凸塊130的位置偏移，所以可使無芯配線基板101的可靠性更加提高。
(2)在本實施形態中，存在於電極形成區域133內的所有突起電極成為異形突起電極11。此情況，利用多數個異形突起電極11防止複數個焊錫凸塊130的位置偏移，所以可更加確實地防止IC晶片131從複數個異形突起電極11脫落。
(3)本實施形態的異形突起電極11係全體構成剖面倒梯形，上端的外徑A1大於阻焊層45之開口部46上端的外徑。其結果，即使阻焊層45剝離，也可以藉由卡在異形突起電極11上而抑制剝離。因而，無芯配線基板101的可靠性更加提高。
(4)在本實施形態中，於從平面方向看在高度方向切斷異形突起電極11的剖面時，構成側面14的邊呈直線狀。伴隨於此，於從平面方向看在厚度方向切斷抗鍍層81的剖面時，用於形成異形突起電極11上部的抗鍍層81之開口部82係連結開口部82上端側開口端與下端側開口端之線成為直線狀(參閱圖10)。此外，於從平面方向看在厚度方向切斷阻焊層45的剖面時，用於形成異形突起電極11下部的阻焊層45之開口部46也是連結開口部46上端側開口端與下端側開口端之線成為直線狀(參閱圖10)。其結果，開口部46、82成為容易雷射加工的形狀，所以異形突起電極11的形成，進而無芯配線基板101的形成變得容易。
再者，也可以如下變更本實施形態：
‧在上述實施形態中，雖然於從平面方向看在高度方向切斷異形突起電極11的剖面時，構成側面14的邊呈直線狀，但構成側面14的邊之上部也可以呈曲線狀。
‧在上述實施形態中，存在於電極形成區域133內的所有突起電極成為異形突起電極11。然而，也可以如圖13、圖14所示的無芯配線基板201，只將複數個突起電極之中位於電極形成區域202外周部的突起電極作為異形 突起電極203。再者，位於電極形成區域202外周部以外區域的突起電極204為將上端的外徑設定成和下端的外徑相等之圓柱狀電極，所以可比異形突起電極203更小地形成。因而，可使突起電極間的間距更加細微化。
‧在上述實施形態的無芯配線基板101方面，雖然只在第1基板主面102上形成有異形突起電極11，但並不受此限定。例如，也可以在第1基板主面102及第2基板主面103兩方形成有異形突起電極11。
‧在上述實施形態中，無芯配線基板101的封裝形態為BGA(球柵陣列)，但不只限定為BGA，也可以是例如PGA(針柵陣列)或LGA(地柵陣列)等。
其次，將由前述的實施形態所掌握的技術思想列舉於下：
(1)一種配線基板，係在基板主面上的電極形成區域內配置有複數個突起電極之配線基板，其特徵在於：前述複數個突起電極之中至少一個為在上面具有凹部、上端的外徑設定成比下端的外徑更大、從平面方向看在高度方向切斷的剖面時的形狀呈隨著兩側緣往下端方向而互相接近的倒錐形的異形突起電極。
(2)一種配線基板，其特徵在於：在上述手段1中，前述凹部的深度為前述異形突起電極高度的10分之1以上3分之1以下。
11、203‧‧‧作為突起電極的異形突起電極
12‧‧‧異形突起電極之上面
13‧‧‧凹部
14‧‧‧異形突起電極之側面
15‧‧‧圓弧部
41、42、43、44‧‧‧作為層間絕緣層的樹脂絕緣層
80‧‧‧積層部
81‧‧‧作為阻劑的抗鍍層
82‧‧‧開口部
101、201‧‧‧作為配線基板的無芯配線基板
102‧‧‧作為基板主面的第1基板主面
130‧‧‧焊錫凸塊
131‧‧‧作為零件的IC晶片
132‧‧‧連接端子
133、202‧‧‧電極形成區域
204‧‧‧突起電極
A1‧‧‧上端的外徑
A2‧‧‧下端的外徑
C1‧‧‧中心軸
圖1為顯示本實施形態之無芯配線基板構造的概略剖面圖。
圖2為顯示無芯配線基板的概略平面圖。
圖3為無芯配線基板的主要部分剖面圖。
圖4為顯示無芯配線基板之製造方法的說明圖。
圖5為顯示無芯配線基板之製造方法的說明圖。
圖6為顯示無芯配線基板之製造方法的說明圖。
圖7為顯示無芯配線基板之製造方法的說明圖。
圖8為顯示無芯配線基板之製造方法的說明圖。
圖9為顯示無芯配線基板之製造方法的說明圖。
圖10為顯示無芯配線基板之製造方法的說明圖。
圖11為顯示無芯配線基板之製造方法的說明圖。
圖12為顯示無芯配線基板之製造方法的說明圖。
圖13為顯示其他實施形態之無芯配線基板構造的概略剖面圖。
圖14為顯示其他實施形態之無芯配線基板的概略平面圖。
11‧‧‧作為突起電極的異形突起電極
12‧‧‧異形突起電極之上面
13‧‧‧凹部
14‧‧‧異形突起電極之側面
15‧‧‧圓弧部
44‧‧‧作為層間絕緣層的樹脂絕緣層
45‧‧‧阻焊層
101‧‧‧作為配線基板的無芯配線基板
146‧‧‧通孔
147‧‧‧通路導體
A1‧‧‧上端的外徑
A2‧‧‧下端的外徑
C1‧‧‧中心軸

Claims (7)

  1. 一種配線基板，係在基板主面上的電極形成區域內配置有複數個突起電極之配線基板，其特徵在於：前述複數個突起電極之中至少一個為在上面具有凹部、上端的外徑設定成比下端的外徑更大、全體構成剖面倒梯形的異形突起電極在前述異形突起電極之前述上面與前述異形突起電極之側面的境界部分形成有圓弧部。
  2. 如申請專利範圍第1項之配線基板，其中前述凹部之整個內面構成曲面狀，前述凹部之最深部位於前述異形突起電極的中心軸上。
  3. 如申請專利範圍第1項之配線基板，其中存在於前述電極形成區域內的所有前述突起電極為前述異形突起電極。
  4. 如申請專利範圍第1項之配線基板，其中前述複數個突起電極係在前述電極形成區域內沿著前述基板主面的面方向而被縱橫地排列複數個，前述複數個突起電極之中位於前述電極形成區域外周部的突起電極為前述異形突起電極。
  5. 如申請專利範圍第1項之配線基板，其中前述異形突起電極係藉由使載置於前述凹部上的複數個焊錫凸塊加熱熔融而對於配置於零件底面側的複數個連接端子覆晶連接。
  6. 一種配線基板之製造方法，係製造申請專利範圍第1至 5項中任一項之配線基板之方法，其特徵在於包含：積層部準備步驟，其係準備層積複數個層間絕緣層而成的積層部；阻劑形成步驟，其係在前述複數個層間絕緣層之中具有前述基板主面的最上層的前述層間絕緣層上形成阻劑；開口部形成步驟，其係在前述阻劑上形成上端側開口內徑設定成比下端側開口內徑更大的開口部；及異形突起電極形成步驟，其係藉由對於前述開口部的內側進行電鍍而在前述開口部形成前述異形突起電極。
  7. 如申請專利範圍第6項之配線基板之製造方法，其中前述異形突起電極形成步驟後，進行圓弧部形成步驟，該圓弧部形成步驟係藉由對於前述異形突起電極進行蝕刻而在前述異形突起電極之前述上面與前述異形突起電極之側面的境界部分形成圓弧部。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11655398B2 (en) 2016-06-30 2023-05-23 Kolon Industries, Inc. Curable petroleum resin, preparation method therefor, and use thereof
TWI812628B (zh) * 2017-10-25 2023-08-21 南韓商三星電機股份有限公司 印刷電路板

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6197319B2 (ja) * 2013-03-21 2017-09-20 富士通株式会社 半導体素子の実装方法
US9312233B2 (en) * 2013-06-27 2016-04-12 Intel Corporation Method of forming molded panel embedded die structure
FR3013147B1 (fr) 2013-11-08 2017-05-12 Commissariat Energie Atomique Procede de fabrication d'un organe electriquement conducteur pour composant electronique presentant une extremite munie d'une cavite
JP6230971B2 (ja) * 2014-08-05 2017-11-15 日本特殊陶業株式会社 配線基板の製造方法
JP2016076534A (ja) * 2014-10-03 2016-05-12 イビデン株式会社 金属ポスト付きプリント配線板およびその製造方法
TWI554174B (zh) * 2014-11-04 2016-10-11 上海兆芯集成電路有限公司 線路基板和半導體封裝結構
US9693445B2 (en) * 2015-01-30 2017-06-27 Avago Technologies General Ip (Singapore) Pte. Ltd. Printed circuit board with thermal via
WO2017187747A1 (ja) * 2016-04-28 2017-11-02 株式会社村田製作所 弾性波装置
CN107424973B (zh) * 2016-05-23 2020-01-21 凤凰先驱股份有限公司 封装基板及其制法
JP6836121B2 (ja) 2016-08-19 2021-02-24 セイコーエプソン株式会社 実装構造体、超音波デバイス、超音波探触子、超音波装置、電子機器、及び実装構造体の製造方法
JP6775391B2 (ja) * 2016-11-18 2020-10-28 新光電気工業株式会社 配線基板及びその製造方法
FR3069127B1 (fr) * 2017-07-13 2019-07-26 Safran Electronics & Defense Carte electronique comprenant des cms brases sur des plages de brasage enterrees
US10325842B2 (en) * 2017-09-08 2019-06-18 Advanced Semiconductor Engineering, Inc. Substrate for packaging a semiconductor device package and a method of manufacturing the same
CN108196738B (zh) * 2018-01-16 2021-09-03 京东方科技集团股份有限公司 触控面板及其制造方法、触控显示装置
US10861834B2 (en) 2018-03-08 2020-12-08 Kunshan New Flat Panel Display Technology Center Co., Ltd. Micro-LED chips, display screens and methods of manufacturing the same
CN110246931B (zh) * 2018-03-08 2021-03-26 成都辰显光电有限公司 一种Micro-LED芯片、显示屏及制备方法
JP2021044278A (ja) * 2019-09-06 2021-03-18 キオクシア株式会社 半導体装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5473197A (en) * 1993-05-28 1995-12-05 Kabushiki Kaisha Toshiba Semiconductor device having bump electrodes with a trapezoidal cross-section along one axis
US6683387B1 (en) * 2000-06-15 2004-01-27 Advanced Micro Devices, Inc. Flip chip carrier package with adapted landing pads
TW200417016A (en) * 2002-11-21 2004-09-01 Rohm Co Ltd Semiconductor device production method and semiconductor device
TW200504899A (en) * 2003-04-09 2005-02-01 Dainippon Printing Co Ltd Wiring board and the manufacturing method thereof

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3378334B2 (ja) 1994-01-26 2003-02-17 株式会社東芝 半導体装置実装構造体
JP2000223814A (ja) * 1999-01-28 2000-08-11 Kyocera Corp 配線基板の実装構造
JP2000294937A (ja) 1999-04-06 2000-10-20 Ibiden Co Ltd 配線基板およびプリント配線板
JP2002076591A (ja) * 2000-08-28 2002-03-15 Matsushita Electric Works Ltd プリント配線板及びその製造方法
JP2002203869A (ja) * 2000-10-30 2002-07-19 Seiko Epson Corp バンプの形成方法、半導体装置及びその製造方法、回路基板並びに電子機器
JP3878436B2 (ja) * 2001-06-05 2007-02-07 日立電線株式会社 配線基板および半導体装置
JP2003188507A (ja) * 2001-12-18 2003-07-04 Mitsubishi Electric Corp 半導体集積回路およびこれを実装するためのプリント配線板
US6674647B2 (en) * 2002-01-07 2004-01-06 International Business Machines Corporation Low or no-force bump flattening structure and method
JP2004200608A (ja) * 2002-12-20 2004-07-15 Fujikura Ltd プリント配線基板およびその製造方法
JP2004158701A (ja) 2002-11-07 2004-06-03 Seiko Epson Corp 素子チップ実装用のバンプ構造及びその形成方法
JP2007066937A (ja) * 2005-08-29 2007-03-15 Matsushita Electric Ind Co Ltd 配線基板と、その製造法および、前記配線基板を用いたモジュール
JP4697600B2 (ja) * 2006-06-01 2011-06-08 Ｔｄｋ株式会社 複合配線基板の製造方法
JP5214139B2 (ja) * 2006-12-04 2013-06-19 新光電気工業株式会社 配線基板及びその製造方法
US20100236822A1 (en) 2009-03-23 2010-09-23 Ibiden Co., Ltd. Wiring board and method for manufacturing the same
JP5649805B2 (ja) * 2009-08-12 2015-01-07 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5473197A (en) * 1993-05-28 1995-12-05 Kabushiki Kaisha Toshiba Semiconductor device having bump electrodes with a trapezoidal cross-section along one axis
US6683387B1 (en) * 2000-06-15 2004-01-27 Advanced Micro Devices, Inc. Flip chip carrier package with adapted landing pads
TW200417016A (en) * 2002-11-21 2004-09-01 Rohm Co Ltd Semiconductor device production method and semiconductor device
TW200504899A (en) * 2003-04-09 2005-02-01 Dainippon Printing Co Ltd Wiring board and the manufacturing method thereof

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11655398B2 (en) 2016-06-30 2023-05-23 Kolon Industries, Inc. Curable petroleum resin, preparation method therefor, and use thereof
TWI812628B (zh) * 2017-10-25 2023-08-21 南韓商三星電機股份有限公司 印刷電路板

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Publication number Publication date
KR20130045205A (ko) 2013-05-03
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CN103117264A (zh) 2013-05-22

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