CN103117264A - 布线基板及其制造方法 - Google Patents

布线基板及其制造方法 Download PDF

Info

Publication number
CN103117264A
CN103117264A CN2012104043952A CN201210404395A CN103117264A CN 103117264 A CN103117264 A CN 103117264A CN 2012104043952 A CN2012104043952 A CN 2012104043952A CN 201210404395 A CN201210404395 A CN 201210404395A CN 103117264 A CN103117264 A CN 103117264A
Authority
CN
China
Prior art keywords
projected electrode
mentioned
circuit board
special
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2012104043952A
Other languages
English (en)
Inventor
井上真宏
杉本笃彦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Niterra Co Ltd
Original Assignee
NGK Spark Plug Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NGK Spark Plug Co Ltd filed Critical NGK Spark Plug Co Ltd
Publication of CN103117264A publication Critical patent/CN103117264A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/118—Printed elements for providing electric connections to or between printed circuits specially for flexible printed circuits, e.g. using folded portions
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/119—Details of rigid insulating substrates therefor, e.g. three-dimensional details
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/1705—Shape
    • H01L2224/17051—Bump connectors having different shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81385—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81444—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/146—Mixed devices
    • H01L2924/1461—MEMS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09545—Plated through-holes or blind vias without lands
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49147—Assembling terminal to base

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Manufacturing Of Printed Wiring (AREA)
  • Wire Bonding (AREA)

Abstract

本发明涉及布线基板及其制造方法，提供一种通过具有适于与配件连接的突起电极而可提高可靠性的布线基板。本发明的布线基板101具有在基板主面102上的电极形成区域内配置了多个突起电极11的构造。多个突起电极11中的至少一个是下述异形突起电极11：在上表面12上具有凹部13，上端中的外径A1设定得大于下端中的外径A2，整体呈截面倒梯形。

Description

布线基板及其制造方法
技术领域
本发明涉及一种在基板主面上的电极形成域内配置多个突起电极的布线基板及其制造方法。
背景技术
一直以来，搭载IC芯片等配件而构成的布线基板（所谓半导体封装）为世人熟知。其中，作为用于实现与IC芯片电连接的构造，提出了下述方案（例如参照专利文献1、2）：在IC芯片的底面一侧配置的多个连接端子上，或在作为布线基板的基板主面上配置的多个突起电极的衬垫（所谓C4衬垫：controlled Collapsed Chip Connection衬垫/可控塌陷芯片连接衬垫）上，形成焊锡凸块。
现有技术文献
专利文献
专利文献1：日本特开2010－226075号公报（图19A等）
专利文献2：日本特开平7－211722号公报（图4等）
发明内容
但是，衬垫从基板主面突出，所以在IC芯片搭载时滑动（位置偏移），从而具有IC芯片从衬垫滑落的担心。其结果是，各衬垫和IC芯片之间可能产生连接不良（打开不良、短路不良等）。因此，具有这样的担心，制造的布线基板的成为次品，布线基板的可靠性会下降。
本发明鉴于上述问题而出现，其第1目的在于提供一种通过具有适于与配件连接的突起电极而可提高可靠性的布线基板。并且，第2目的在于提供一种适于获得上述良好的布线基板的制造方法。
作为解决上述问题的方式（方式1），包括布线基板，其在基板主面上的电极形成区域内配置多个突起电极，其特征在于，上述多个突起电极中的至少一个是下述异形突起电极：在上表面上具有凹部，上端中的外径设定得大于下端中的外径，整体呈截面倒梯形。
因此，根据方式1的布线基板，多个突起电极中的至少一个是上表面具有凹部的异形突起电极。所以如果将配置在配件底面一侧的构造物（例如配置在配件底面一侧的连接端子、在连接端子上形成的焊锡凸块等）放置到异形突起电极上，则构造物的至少一部分嵌入到凹部内。其结果是，构造物与凹部的内面接触，从而防止了构造物的位置偏移，因此对配件从多个突起电极脱落可防患于未然，进而可防止各突起电极和配件的连接不良。即，通过具有适于与配件连接的突起电极，可提高布线基板的可靠性。并且，异形突起电极的上端中的外径设定得大于异形突起电极的下端中的外径，因此易于确保异形突起电极和配件一侧的构造物的接触面积。结果切实防止了配件一侧的构造物的位置偏移，因此可进一步提高布线基板的可靠性。
形成上述布线基板的材料无特别限定，是任意的，例如优选树脂基板等。作为优选的树脂基板，包括由EP树脂（环氧树脂）、PI树脂（聚酰亚胺树脂）、BT树脂（双马来酰亚胺三嗪树脂）、PPE树脂（聚苯醚树脂）等构成的基板。此外，也可使用由该树脂和玻璃纤维（玻璃纺布、玻璃无纺布）的复合材料构成的基板。作为具体示例，包括玻璃－BT复合基板、高Tg玻璃－环氧复合基板（FR－4、FR－5等）等高耐热性层压板等。并且，也可使用由该树脂和聚酰胺纤维等有机纤维的复合材料构成的基板。或者也可使用在连续多孔质PTFE等三元网眼状氟类树脂基材中浸含环氧树脂等热硬化性树脂的树脂－树脂复合材料构成的基板等。作为其他材料，例如也可选择各种陶瓷等。此外，作为所述布线基板的构造无特别限定，例如能够举出在芯基板的单面或双面具有堆积层的堆积多层布线基板、不具有芯基板的无芯布线基板等。
上述基板主面上的电极形成区域的位置及个数无特别限定，是任意的，例如在安装所谓多个基板时，仅以和相当于布线基板安装个数的个数存在电极形成区域。电极形成区域可仅存在于布线基板中的一个主面上，也可存在于其他主面上。
并且，突起电极（包括异形突起电极）可由导电性的金属材料等形成。作为构成突起电极的金属材料，例如包括铜、银、铁、钴、镍等。突起电极尤其优选由导电性强、便宜的铜构成。并且，突起电极可通过电镀形成。这样一来，可高精度且平均地形成突起电极。如果通过金属焊膏的回流形成突起电极，难以高精度且平均地形成突起电极，因此各突起电极的高度可能产生不均，具有这样的担心。
异形突起电极上表面具有凹部。凹部的深度无特别限定，是任意的，例如可是异形突起电极的高度的1%以上。如果凹部的深度不到异形突起电极的高度的1%，则即使上述构造物的至少一部分嵌入到凹部内，也难以防止构造物的位置偏移，因此可能无法防止配件从多个突起电极脱落。此外，优选凹部的内面整体呈曲面状，凹部的最深部位于异形突起电极的中心轴上。即，凹部的内面整体呈曲面状，所以当上述构造物嵌入到凹部时，构造物引导到凹部的最深部。并且，最深部位于异形突起电极的中心轴上，所以通过构造物嵌入到凹部，可正确定位构造物。
并且，优选在异形突起电极的上表面和异形突起电极的侧面的边界部分形成R部。如设置R部，则在布线基板和上述配件之间填充了底部填充胶时，即使热应力施加到底部填充胶上，也可缓和应力集中到异形突起电极的上表面和异形突起电极的侧面的边界部分。这样一来，可切实防止底部填充胶中产生裂纹。
此外，在电极形成区域内配置多个突起电极，但优选电极形成区域内存在的突起电极全部是异形突起电极。这样一来，通过多个异形突起电极可防止上述构造物的位置偏移，从而可更切实防止配件从多个突起电极脱落。但是，多个突起电极在电极形成区域内沿着基板主面的面方向纵横多个排列时，也可仅将多个突起电极中的位于电极形成区域外周部的突起电极作为异形突起电极。此时，位于电极形成区域外周部以外区域的突起电极，是上端中的外径和下端中的外径设定得相等的电极，因此可比异形突起电极较小地形成。所以可进一步使突起电极间的间距优化。
此外，对于异形突起电极，其用途没有限定，例如可以是通过加热熔融放置在凹部上的多个焊锡凸块，对配置在配件底面一侧的多个连接端子连接倒装芯片的突起电极。即，用于倒装芯片连接的突起电极需要对应所谓C4衬垫的优化，较小地形成。因此，当倒装芯片连接突起电极时，易产生配件脱落导致的布线基板可靠性降低这一本申请特有的问题，因此采用上述方式1的意义变大。
进一步，异形突起电极优选，上端中的外径是下端中的外径的1.1倍以上、2.0倍以下。这样一来，对应C4衬垫的优化，易于形成较小的焊锡凸块。如果上端中的外径不到下端中的外径的1.1倍时，难以确保异形突起电极和配件一侧的构造物的接触面积，因此易于产生配件脱落导致的布线基板可靠性下降这一本申请特有的问题。另一方面，当上端中的外径大于下端中的外径的2.0部时，邻接的异形突起电极之间变得易于接触，因此难以实现异形突起电极间的间距的优化。
作为焊锡凸块中使用的焊锡材料，无特别限定，例如使用锡铅共晶焊锡（Sn/37Pb：熔点183℃）。也可使用锡铅共晶焊锡以外的Sn/Pb类焊锡，例如Sn/36Pb/2Ag这种组成的焊锡（熔点190℃）等。并且，除了上述加铅焊锡外，也可选择Sn－Ag类焊锡、Sn－Ag－Cu类焊锡、Sn－Ag－Bi类焊锡、Sn－Ag－Bi－Cu类焊锡、Sn－Zn类焊锡、Sn－Zn－Bi类焊锡等无铅焊锡。
并且，作为连接突起电极的优选配件，可包括：电容、电阻、半导体集成电路元件（IC芯片）、在半导体制造工艺中制造的MEMS（Micro Electro Mechanical Systems/微电子机械系统）元件等。进一步，作为IC芯片可包括DRAM（dynamic random access memory/动态随机存取存储器）、SRAM（static random access memory/静态随机存取存储器）等。其中，作为“半导体集成电路元件”主要指作为计算机的微处理器等使用的元件。
作为解决上述课题的另一方式（方式2），包括一种布线基板的制造方法，制造上述方式1所述的布线基板，其特征在于包括以下步骤：层压部准备步骤，准备层压多个层间绝缘层而成的层压部；抗蚀膜形成步骤，在上述多个层间绝缘层中具有上述基板主面的最上层的层间绝缘层上，形成抗蚀膜；开口部形成步骤，在上述抗蚀膜上形成上端侧开口的内径设定得大于下端侧开口的内径的开口部；异形突起电极形成步骤，通过对上述开口部的内侧进行电镀，在上述开口部上形成上述异形突起电极。
因此，根据方式2的布线基板的制造方法，通过进行异形突起电极形成步骤，形成在上表面具有凹部的异形突起电极。所以如果将配置在配件底面一侧的构造物（例如上述连接端子、焊锡凸块等）放置到异形突起电极上，则构造物的至少一部分嵌入到凹部内。其结果是，构造物与凹部的内面接触，从而防止了构造物的位置偏移，因此对配件从多个突起电极脱落可防患于未然，进而可防止各突起电极和配件的连接不良。即，因可制造具有适于与配件连接的突起电极的布线基板，所以可提高布线基板的可靠性。并且，在开口部形成步骤中，形成上端侧开口的内径设定得大于下端侧开口的内径的开口部，从而在异形突起电极形成步骤中，可形成上端中的外径设定得大于下端中的外径的异形突起电极。因此易于确保异形突起电极和配件一侧的构造物的接触面积。结果更切实防止了配件一侧的构造物的位置偏移，因此可进一步提高布线基板的可靠性。
以下说明方式2涉及的布线基板的制造方法。
在层压部准备步骤中，准备层压多个层间绝缘层而成的层压部。层间绝缘层可考虑绝缘性、耐热性、耐湿性等适当选择。作为层间绝缘层的形成材料的优选示例，包括环氧树脂、苯酚树脂、聚氨酯树脂、硅树脂、聚酰亚胺树脂等热硬化性树脂、聚碳酸酯树脂、丙烯树脂、聚缩醛树脂、聚丙烯树脂等热可塑性树脂等。此外，也可使用该树脂和玻璃纤维（玻璃纺布、玻璃无纺布）、聚酰胺纤维等有机纤维的复合材料，或者在连续多孔质PTFE等三元网眼状氟类树脂基材中浸含了环氧树脂等热硬化性树脂的树脂－树脂复合材料等。此外，层间绝缘层上为形成用于层间连接的孔导体，可提前形成通孔。
在抗蚀膜形成步骤中，在多个层间绝缘层中的具有基板主面的最上层的层间绝缘层上形成抗蚀膜。在后续开口部形成步骤中，在抗蚀膜上形成上端侧开口的内径设定得大于下端侧开口的内径的开口部。作为形成开口部的方法，包括：进行对抗蚀膜的钻孔加工，形成开口部的方法；进行对抗蚀膜的激光加工，形成开口部的方法；进行曝光及显影，形成开口部的方法；使用冲裁模具冲裁抗蚀膜，从而在抗蚀膜上形成开口部的方法等。
在后续异形突起电极形成步骤中，通过对开口部的内侧进行电镀，在开口部上形成异形突起电极。经过以上工艺制造出布线基板。
此外优选：在异形突起电极形成步骤后，对异形突起电极实施蚀刻，从而进行在异形突起电极的上表面和异形突起电极的侧面的边界部分形成R部的R部形成步骤。如设置R部，则在布线基板和上述配件之间填充了底部填充胶时，即使热应力施加到底部填充胶上，也可缓和应力集中到异形突起电极的上表面和异形突起电极的侧面的边界部分。这样一来，可切实防止底部填充胶中产生裂纹。
附图说明
图1是表示本实施方式中的无芯布线基板的构成的概要截面图。
图2是表示无芯布线基板的概要平面图。
图3是无芯布线基板的要部截面图。
图4是表示无芯布线基板的制造方法的说明图。
图5是表示无芯布线基板的制造方法的说明图。
图6是表示无芯布线基板的制造方法的说明图。
图7是表示无芯布线基板的制造方法的说明图。
图8是表示无芯布线基板的制造方法的说明图。
图9是表示无芯布线基板的制造方法的说明图。
图10是表示无芯布线基板的制造方法的说明图。
图11是表示无芯布线基板的制造方法的说明图。
图12是表示无芯布线基板的制造方法的说明图。
图13是表示其他实施方式中的无芯布线基板的构成的概要截面图。
图14是表示其他实施方式中的无芯布线基板的概要平面图。
具体实施方式
以下根据附图详细说明将本发明具体化的一个实施方式。
图1是表示本实施方式的无芯布线基板101（布线基板）的概要截面图。无芯布线基板101是具有下述构造的布线基板：不具有芯基板，交互层压由环氧树脂构成的4层树脂绝缘层41、42、43、44和由铜构成的导体层51。树脂绝缘层41~44是由同一厚度及材料构成的层间绝缘层。
进一步，在各树脂绝缘层41~44上分别设置通孔146及孔导体147。各通孔146呈倒圆锥台形，通过对各树脂绝缘层41~44实施使用了YAG激光或碳酸气体激光的钻孔加工来形成。各孔导体147是向同一方向（图1中是上方）扩径的导体，相互电连接各导体层51。
如图1所示，在无芯布线基板101的第2基板主面103上（第1层树脂绝缘层41的下表面上），BGA用衬垫53阵列状配置。并且，树脂绝缘层41的下表面由阻焊层47基本整体覆盖。阻焊层47上形成用于露出各BGA用衬垫53的开口部48。在各BGA用衬垫53的表面上，配置高400μm~600μm左右的多个焊锡凸块155。各焊锡凸块155是下述所谓BGA凸块：用于与未图示的母板（线基板）一侧的端子的电连接。
另一方面，如图2所示，在无芯布线基板101的第1基板主面102上（第4层树脂绝缘层44的表面上）设定平面视图大致矩形的电极形成区域133。并且，电极形成区域133内，多个异形突起电极11沿着第1基板主面102的面方向纵横多个排列。此外，在本实施方式中，电极形成区域133内存在的突起电极全部成为异形突起电极11。
如图3所示，异形突起电极11平面视图呈圆形，上端中的外径A1设定得大于下端中的外径A2，整体呈截面倒梯形。换言之，异形突起电极11从平面方向观察在高度方向上切断的截面时的形状，呈两侧边缘靠近下端而彼此接近的倒锥形。此外，各异形突起电极11的上端中外径A1设定为70μm以上、180μm以下（在本实施方式中是110μm），各异形突起电极11的下端中的外径A2设定为60μm以上、120μm以下（在本实施方式中是80μm）。即，异形突起电极11上端中的外径A1设定为下端中的外径A2的1.1倍以上、2.0倍以下（在本实施方式中是1.3倍）。并且，异形突起电极11的高度设定为40μm。
如图3所示，异形突起电极11在上表面12上具有凹部13。凹部13呈擂钵状，并且内面整体呈曲面状。并且，凹部13的最深部位于异形突起电极11的中心轴C1上。此外，“中心轴C1”是指平面视图中通过作为异形突起电极11的中心的地方的轴线。并且，凹部13的深度是异形突起电极11的高度（40μm）的1%以上，是异形突起电极11的高度的10分之1以上、3分之1以下，在本实施方式中设定为8μm。进一步，异形突起电极11在上表面12和侧面14的边界部分具有R部15。此外，R部15的半径是0.5μm以上（在本实施方式中是1.0μm）。
此外，各异形突起电极11由铜层、镍层、钯层及金层构成。铜层是通过用无电解镀铜及电解镀铜被覆第1基板主面102而形成的电镀层。镍层是通过用电解镀镍被覆经由下述阻焊层45的开口部46而露出的铜层表面所形成的电镀层。钯层是通过用电解镀钯被覆镍层表面而形成的电镀层。金层是通过用电解镀金被覆钯层表面而形成的电镀层。
并且，如图1所示，树脂绝缘层44的表面（第1基板主面102）由阻焊层45大致整体覆盖。该阻焊层45上形成使各异形突起电极11露出的开口部46。此外，各异形突起电极11经由焊锡凸块130连接到配置在呈矩形平板状的IC芯片131（配件）底面的连接端子132。即，焊锡凸块130是用于与IC芯片131的连接端子132的倒装芯片连接的所谓C4用的凸块。
并且，第1基板主面102和IC芯片131的间隙中填充底部填充胶134。其结果是，无芯布线基板101和IC芯片131在间隙密封的状态下彼此固定。此外，本实施方式的底部填充胶134由热膨胀系数20~60ppm/℃左右（具体而言是34ppm/℃）的环氧树脂构成。
接着说明无芯布线基板101的制造方法。
在层压部准备步骤中，制造应成为无芯布线基板101的中间产品的层压部80，提前准备好。此外，无芯布线基板101的中间产品具有沿着平面方向排列多个应成为无芯布线基板101的产品部的构造。无芯布线基板101的中间产品如下制造。首先，准备玻璃环氧基板等具有充分强度的支持基板70（参照图4）。接着，在支持基板70上，将由环氧树脂构成的片状的绝缘树脂基材以半硬化的状态粘贴，形成衬底树脂绝缘层71，从而获得由支持基板70及衬底树脂绝缘层71构成的基材69（参照图4）。并且，在基材69的单面（具体而言是衬底树脂绝缘层71的上表面）配置层压金属片体72（参照图4）。其中，通过在半硬化状态的衬底树脂绝缘层71上配置层压金属片体72，在之后的制造步骤中确保了层压金属片体72不会从衬底树脂绝缘层71剥离的程度的贴紧性。层压金属片体72在可剥离的状态下使2块铜箔73、74贴紧。具体而言，经由电镀金属（例如镀铬）层压各铜箔73、74，从而形成层压金属片体72。
之后，在层压金属片体72上层压片状的绝缘树脂基材40，使用真空压着热冲压机（省略图示）在真空下加热加压，从而使绝缘树脂基材40硬化，形成第1层树脂绝缘层41（参照图4）。并且，如图5所示，通过实施激光加工，在树脂绝缘层41的规定位置上形成通孔146，接着进行去除各通孔146内的污点的去污处理。之后，根据现有的公知的方法进行无电解镀铜及电解镀铜，从而在各通孔146内形成孔导体147。进一步，通过现有公知的方法（例如半加成法）进行蚀刻，从而在树脂绝缘层41上图案形成导体层51（参照图6）。
并且，对第2层~第4层树脂绝缘层42~44及导体层51也通过和上述树脂绝缘层41及导体层51同样的方法形成，在树脂绝缘层41上层压。并且，在树脂绝缘层44上涂布感光性环氧树脂并使之硬化，从而形成阻焊层45。接着，在配置了规定掩模的状态下进行曝光及显影，在阻焊层45上成图开口部46。通过上述制造步骤，形成在支持基板70上层压了层压金属片体72、树脂绝缘层41~44及导体层51而构成的层压部80（参照图7）。此外，如图7所示，在层压部80中位于层压金属片体72上的区域，成为应作为无芯布线基板101的中间产品的层压部80。
接着，去除基材69，使铜箔73露出。具体而言，在层压金属片体72中的2块铜箔73、74的界面剥离，从支持基板70分离层压部80（参照图8）。并且，对位于层压部80（树脂绝缘层41）的第2基板主面103（下表面）上的铜箔73进行蚀刻形成的成图，从而在树脂绝缘层41中的第2基板主面103上的区域上形成BGA用衬垫53（参照图9）。之后，在形成了BGA用衬垫53的树脂绝缘层41上涂布感光性环氧树脂并使之硬化，从而覆盖层压部80的第2基板主面103地形成阻焊层47（参照图9）。接着在配置了规定掩模的状态下进行曝光及显影，在阻焊层47上成图开口部48。
接着进行抗蚀膜形成步骤。具体而言，在具有第1基板主面102的最上层的树脂绝缘层44上、具体是在阻焊层45的表面上层压干膜，形成电镀抗蚀膜81（参照图10）。在后续开口部形成步骤中，对电镀抗蚀膜81进行使用了激光加工机的激光加工。其结果是，在和阻焊层45的开口部46连通的位置上，形成下述开口部82（参照图10）：上端侧开口的内径设定得大于下端侧开口的内径，并且下端侧开口的内径设定得和开口部46的上端侧开口的内径相等。此外，开口部82的下端侧开口的内径可设定得大于开口部46的上端侧开口的内径。
在后续异形突起电极形成步骤中，通过对开口部82的内侧进行电镀从而在开口部82中形成异形突起电极11。具体而言，首先进行电解镀铜，对开口部82的内面、及露出到第1基板主面102的孔导体147的上端面形成铜层。接着进行电解镀镍，在经由阻焊层45的开口部46露出的铜层的表面形成镍层。进一步，进行电解冲击镀钯及电解镀钯，在镍层上形成钯层。此外，钯层也可通过仅进行电解冲击镀钯来形成。并且，进行电解镀金，在钯层上形成金层。其中，铜层的厚度设定为40μm左右，镍层、钯层及金层的厚度分别设定为0.01μm以上、15μm以下。此外，在本实施方式中，通过电解电镀形成铜层、镍层、钯层及金层，但也可通过无电解电镀、溅射法、CVD等其他方法形成。但是，尤其在铜层中为获得必要的高度（40μm左右），优选通过电镀形成。
并且，在本实施方式中，通过调整电镀条件，在形成金属层的时点，在异形突起电极11的上表面12上形成凹部13。具体而言，首先，以通常的电镀条件形成铜层的下侧部分。并且，在变更为和通常不同的电镀条件的状态下，形成铜层的上侧部分。作为变更电镀条件的方法，例如包括：减少镀浴中的电镀的搅拌量；增加或减少电镀中含有的光泽剂的分量；对电镀添加弱酸（例如次氯酸钠等）等。即，电镀条件可考虑大胆变更为产生坑、粗糙等焊锡不良的条件。此外，也可使用推压夹具冲压异形突起电极11的顶部从而形成凹部13，还可通过使用了切削工具的切削加工来形成。并且，凹部13可通过进行软蚀刻来形成。
之后，剥离电镀抗蚀膜81（参照图11）。进一步，在异形突起电极形成步骤后的R部形成步骤中，对异形突起电极11进行软蚀刻。其结果是，在异形突起电极11的上表面12和异形突起电极11的侧面14的边界部分形成由曲面构成的R部15。
接着，在层压部80的第2基板主面103一侧形成的多个BGA用衬垫53上，形成焊锡凸块155。具体而言，使用未图示的焊锡球搭载装置在各BGA用衬垫53上配置了焊锡球后，将焊锡球加热为规定温度进行回流，从而在各BGA用衬垫53上形成焊锡凸块155。此外，在该时点完成无芯布线基板101的中间产品。
在后续分离步骤中，使用现有的公知的切断装置分割无芯布线基板101的中间产品。结果是，产品配件之间被分割，可同时获得多个作为独立产品的无芯布线基板101（参照图1）。
之后，实施IC芯片搭载步骤。具体而言，首先，在无芯布线基板101的电极形成区域133上放置IC芯片131（参照图12）。此时，将IC芯片131的底面一侧配置的焊锡凸块130放置到无芯布线基板101一侧配置的异形突起电极11的凹部13上。并且，加热到230℃~260℃左右的温度，使各焊锡凸块130回流，从而使异形突起电极11对连接端子132连接倒装芯片，在无芯布线基板101上搭载IC芯片131。进一步，在无芯布线基板101的第1基板主面102和IC芯片131的间隙中填充底部填充胶134，进行硬化处理，树脂密封间隙。
因此，根据本实施方式，可获得以下效果。
（1）在本实施方式的无芯布线基板101中，电极形成区域133中存在的突起电极全部是在上表面12上具有凹部13的异形突起电极11。因此如果将IC芯片131的底面一侧配置的焊锡凸块130放置到异形突起电极11上，则焊锡凸块130的至少一部分嵌入到凹部13内（参照图12）。其结果是，焊锡凸块130与凹部13的内面接触，从而防止了焊锡凸块130的位置偏移，因此对IC芯片131从多个异形突起电极11脱落可防患于未然，并且可防止各异形突起电极11和IC芯片131的连接不良。即，通过具有适于与IC芯片131连接的异形突起电极11，可提高无芯布线基板101的可靠性。
并且，异形突起电极11的上端中的外径A1设定得大于异形突起电极11的下端中的外径A2，因此易于确保异形突起电极11和IC芯片131一侧的焊锡凸块130的接触面积。结果切实防止了焊锡凸块130的位置偏移，因此可进一步提高无芯布线基板101的可靠性。
（2）在本实施方式中，电极形成区域133中存在的突起电极全部成为异形突起电极11。这种情况下，通过多个异形突起电极11防止了多个焊锡凸块130的位置偏移，因此可更切实防止IC芯片131从多个异形突起电极11脱落。
（3）本实施方式的异形突起电极11整体呈截面倒梯形，上端中的外径A1大于阻焊层45的开口部46的上端中的外径。其结果是，即使阻焊层45剥离，通过挂到异形突起电极11上也可抑制剥离。因此无芯布线基板101的可靠性进一步提高。
（4）在本实施方式中，从平面方向观察在高度方向上切断了异形突起电极11的截面时，构成侧面14的边呈直线状。与之相伴，异形突起电极11的上部形成所使用的电镀抗蚀膜81的开口部82，从平面方向观察在厚度方向切断了电镀抗蚀膜81的截面时，连接开口部82的上端侧开口端和下端侧开口端的线变为直线状（参照图10）。并且，异形突起电极11的下部形成中使用的阻焊层45的开口部46，从平面方向观察在厚度方向切断了阻焊层45的截面时，连接开口部46的上端侧开口端和下端侧开口端的线也变为直线状（参照图10）。其结果是，开口部46、82变为易于激光加工的形状，因此异形突起电极11的形成、进而无芯布线基板101的形成变得容易。
此外，也可如下这样变更本实施方式。
·在上述实施方式中，从平面方向观察在高度方向上切断了异形突起电极11的截面时，构成侧面14的边呈直线状，但构成侧面14的边的上部也可呈曲线状。
·在上述实施方式中，电极形成区域133内存在的突起电极全部成为异形突起电极11。但是，如图13、图14所示的无芯布线基板201所示，可仅将多个突起电极中，位于电极形成区域202的外周部的突起电极作为异形突起电极203。此外，位于电极形成区域202的外周部以外的区域的突起电极204是上端中的外径和下端中的外径设定得相等的圆柱状的电极，因此可比异形突起电极203较小地形成。所以可进一步优化突起电极间的间距。
·在上述实施方式的无芯布线基板101中，仅在第一基板主面102上形成了异形突起电极11，但不限于此。例如，也可在第1基板主面102及第2基板主面103两者上形成异形突起电极11。
·在上述实施方式中，无芯布线基板101的封装方式是BGA（球栅阵列），但不仅限于BGA，例如也可是PGA（管脚栅阵列）、或LGA（盘栅阵列）等。
以下列举通过上述实施方式体现的技术思想。
（1）是一种布线基板，在基板主面上的电极形成区域内配置多个突起电极，其特征在于，上述多个突起电极中的至少一个是下述异形突起电极：在上表面上具有凹部，上端中的外径设定得大于下端中的外径，从平面方向观察高度方向上切断的截面时的形状，是两侧边缘随着靠近下端而彼此接近的倒锥形。
（2）是一种布线基板，其特征在于，在上述方式1中，上述凹部的深度是上述异形突起电极的高度的10分之1以上、3分之1以下。
符号说明：
11，203…作为突起电极的异形突起电极
12…异形突起电极的上表面
13…凹部
14…异形突起电极的侧面
15…R部
41，42，43，44…作为层间绝缘膜的树脂绝缘层
80…层压部
81…作为抗蚀膜的电镀抗蚀膜
82…开口部
101，201…作为布线基板的无芯布线基板
102…作为基板主面的第1基板主面
130…焊锡凸块
131…作为配件的IC芯片
132…连接端子
133，202…电极形成区域
204…突起电极
A1…在上端中的外径
A2…在下端中的外径
C1…中心轴

Claims (8)

1.一种布线基板（101、201），在基板主面（102）上的电极形成区域（133、202）内配置多个突起电极（11、203、204），其特征在于，
上述多个突起电极（11、203、204）中的至少一个是下述异形突起电极（11）：在上表面（12）上具有凹部（13），上端中的外径（A1）设定得大于下端中的外径（A2），整体呈截面倒梯形。
2.根据权利要求1所述的布线基板，其特征在于，上述凹部（13）的内面整体呈曲面状，上述凹部（13）的最深部位于上述异形突起电极（11）的中心轴（C1）上。
3.根据权利要求1或2所述的布线基板，其特征在于，上述电极形成区域（133）内存在的上述突起电极（11）全部是上述异形突起电极（11）。
4.根据权利要求1或2所述的布线基板，其特征在于，
上述多个突起电极（203、204）在上述电极形成区域（202）内沿着上述基板主面（102）的面方向纵横多个排列，
上述多个突起电极（203、204）中，位于上述电极形成区域（202）外周部的突起电极（203）是上述异形突起电极（203）。
5.根据权利要求1至4的任意一项所述的布线基板，其特征在于，在上述异形突起电极（11、203）的上述上表面（12）和上述异形突起电极（11、203）的侧面（14）的边界部分，形成R部（15）。
6.根据权利要求1至5的任意一项所述的布线基板，其特征在于，上述异形突起电极（11、203）通过加热熔融上述凹部（13）上放置的多个焊锡凸块（130），对配置在配件（131）底面一侧的多个连接端子（132）进行倒装芯片连接。
7.一种布线基板的制造方法，制造权利要求1至6的任意一项所述的布线基板（101、201），其特征在于包括以下步骤：
层压部准备步骤，准备层压多个层间绝缘层（41、42、43、44）而成的层压部（80）；
抗蚀膜形成步骤，在上述多个层间绝缘层（41、42、43、44）中具有上述基板主面（102）的最上层的层间绝缘层（44）上，形成抗蚀膜（81）；
开口部形成步骤，在上述抗蚀膜（81）上形成上端侧开口的内径设定得大于下端侧开口的内径的开口部（82）；
异形突起电极形成步骤，通过对上述开口部（82）的内侧进行电镀，在上述开口部（82）中形成上述异形突起电极（11、203）。
8.根据权利要求7所述的布线基板的制造方法，其特征在于，通过上述异形突起电极形成步骤后对上述异形突起电极（11、203）进行蚀刻，进行在上述异形突起电极（11、203）的上述上表面（12）和上述异形突起电极（11、203）的侧面（14）的边界部分形成R部（15）的R部形成步骤。
CN2012104043952A 2011-10-25 2012-10-22 布线基板及其制造方法 Pending CN103117264A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2011-233720 2011-10-25
JP2011233720A JP5800674B2 (ja) 2011-10-25 2011-10-25 配線基板及びその製造方法

Publications (1)

Publication Number Publication Date
CN103117264A true CN103117264A (zh) 2013-05-22

Family

ID=48135814

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2012104043952A Pending CN103117264A (zh) 2011-10-25 2012-10-22 布线基板及其制造方法

Country Status (5)

Country Link
US (1) US9059152B2 (zh)
JP (1) JP5800674B2 (zh)
KR (1) KR20130045205A (zh)
CN (1) CN103117264A (zh)
TW (1) TWI499012B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107768335A (zh) * 2016-08-19 2018-03-06 精工爱普生株式会社 安装构造体、电子装置以及安装构造体的制造方法
CN110246931A (zh) * 2018-03-08 2019-09-17 昆山工研院新型平板显示技术中心有限公司 一种Micro-LED芯片、显示屏及制备方法
US10861834B2 (en) 2018-03-08 2020-12-08 Kunshan New Flat Panel Display Technology Center Co., Ltd. Micro-LED chips, display screens and methods of manufacturing the same
CN112466828A (zh) * 2019-09-06 2021-03-09 铠侠股份有限公司 半导体装置

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6197319B2 (ja) * 2013-03-21 2017-09-20 富士通株式会社 半導体素子の実装方法
US9312233B2 (en) * 2013-06-27 2016-04-12 Intel Corporation Method of forming molded panel embedded die structure
FR3013147B1 (fr) * 2013-11-08 2017-05-12 Commissariat Energie Atomique Procede de fabrication d'un organe electriquement conducteur pour composant electronique presentant une extremite munie d'une cavite
JP6230971B2 (ja) * 2014-08-05 2017-11-15 日本特殊陶業株式会社 配線基板の製造方法
JP2016076534A (ja) * 2014-10-03 2016-05-12 イビデン株式会社 金属ポスト付きプリント配線板およびその製造方法
TWI554174B (zh) * 2014-11-04 2016-10-11 上海兆芯集成電路有限公司 線路基板和半導體封裝結構
US9693445B2 (en) * 2015-01-30 2017-06-27 Avago Technologies General Ip (Singapore) Pte. Ltd. Printed circuit board with thermal via
CN109075769B (zh) * 2016-04-28 2022-05-27 株式会社村田制作所 弹性波装置
CN107424973B (zh) * 2016-05-23 2020-01-21 凤凰先驱股份有限公司 封装基板及其制法
KR102003451B1 (ko) 2016-06-30 2019-07-24 코오롱인더스트리 주식회사 경화 가능한 석유수지, 이의 제조방법 및 이의 용도
JP6775391B2 (ja) * 2016-11-18 2020-10-28 新光電気工業株式会社 配線基板及びその製造方法
FR3069127B1 (fr) * 2017-07-13 2019-07-26 Safran Electronics & Defense Carte electronique comprenant des cms brases sur des plages de brasage enterrees
US10325842B2 (en) * 2017-09-08 2019-06-18 Advanced Semiconductor Engineering, Inc. Substrate for packaging a semiconductor device package and a method of manufacturing the same
KR20190046214A (ko) * 2017-10-25 2019-05-07 삼성전기주식회사 인쇄회로기판
CN108196738B (zh) * 2018-01-16 2021-09-03 京东方科技集团股份有限公司 触控面板及其制造方法、触控显示装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5473197A (en) * 1993-05-28 1995-12-05 Kabushiki Kaisha Toshiba Semiconductor device having bump electrodes with a trapezoidal cross-section along one axis
US6683387B1 (en) * 2000-06-15 2004-01-27 Advanced Micro Devices, Inc. Flip chip carrier package with adapted landing pads
US20080149383A1 (en) * 2006-12-04 2008-06-26 Shinko Electric Industries Co., Ltd. Wiring substrate and method for manufacturing the same
CN101996902A (zh) * 2009-08-12 2011-03-30 瑞萨电子株式会社 半导体器件的制造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3378334B2 (ja) 1994-01-26 2003-02-17 株式会社東芝 半導体装置実装構造体
JP2000223814A (ja) * 1999-01-28 2000-08-11 Kyocera Corp 配線基板の実装構造
JP2000294937A (ja) 1999-04-06 2000-10-20 Ibiden Co Ltd 配線基板およびプリント配線板
JP2002076591A (ja) * 2000-08-28 2002-03-15 Matsushita Electric Works Ltd プリント配線板及びその製造方法
JP2002203869A (ja) * 2000-10-30 2002-07-19 Seiko Epson Corp バンプの形成方法、半導体装置及びその製造方法、回路基板並びに電子機器
JP3878436B2 (ja) * 2001-06-05 2007-02-07 日立電線株式会社 配線基板および半導体装置
JP2003188507A (ja) * 2001-12-18 2003-07-04 Mitsubishi Electric Corp 半導体集積回路およびこれを実装するためのプリント配線板
US6674647B2 (en) * 2002-01-07 2004-01-06 International Business Machines Corporation Low or no-force bump flattening structure and method
JP2004200608A (ja) * 2002-12-20 2004-07-15 Fujikura Ltd プリント配線基板およびその製造方法
JP2004158701A (ja) 2002-11-07 2004-06-03 Seiko Epson Corp 素子チップ実装用のバンプ構造及びその形成方法
JP3851607B2 (ja) 2002-11-21 2006-11-29 ローム株式会社 半導体装置の製造方法
JP4268434B2 (ja) 2003-04-09 2009-05-27 大日本印刷株式会社 配線基板の製造方法
JP2007066937A (ja) * 2005-08-29 2007-03-15 Matsushita Electric Ind Co Ltd 配線基板と、その製造法および、前記配線基板を用いたモジュール
JP4697600B2 (ja) * 2006-06-01 2011-06-08 Ｔｄｋ株式会社 複合配線基板の製造方法
US20100236822A1 (en) 2009-03-23 2010-09-23 Ibiden Co., Ltd. Wiring board and method for manufacturing the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5473197A (en) * 1993-05-28 1995-12-05 Kabushiki Kaisha Toshiba Semiconductor device having bump electrodes with a trapezoidal cross-section along one axis
US6683387B1 (en) * 2000-06-15 2004-01-27 Advanced Micro Devices, Inc. Flip chip carrier package with adapted landing pads
US20080149383A1 (en) * 2006-12-04 2008-06-26 Shinko Electric Industries Co., Ltd. Wiring substrate and method for manufacturing the same
CN101996902A (zh) * 2009-08-12 2011-03-30 瑞萨电子株式会社 半导体器件的制造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107768335A (zh) * 2016-08-19 2018-03-06 精工爱普生株式会社 安装构造体、电子装置以及安装构造体的制造方法
CN107768335B (zh) * 2016-08-19 2023-05-23 精工爱普生株式会社 安装构造体、电子装置以及安装构造体的制造方法
CN110246931A (zh) * 2018-03-08 2019-09-17 昆山工研院新型平板显示技术中心有限公司 一种Micro-LED芯片、显示屏及制备方法
US10861834B2 (en) 2018-03-08 2020-12-08 Kunshan New Flat Panel Display Technology Center Co., Ltd. Micro-LED chips, display screens and methods of manufacturing the same
CN112466828A (zh) * 2019-09-06 2021-03-09 铠侠股份有限公司 半导体装置
CN112466828B (zh) * 2019-09-06 2024-01-30 铠侠股份有限公司 半导体装置

Also Published As

Publication number Publication date
JP5800674B2 (ja) 2015-10-28
TWI499012B (zh) 2015-09-01
US9059152B2 (en) 2015-06-16
TW201324698A (zh) 2013-06-16
US20130100626A1 (en) 2013-04-25
KR20130045205A (ko) 2013-05-03
JP2013093404A (ja) 2013-05-16

Similar Documents

Publication Publication Date Title
CN103117264A (zh) 布线基板及其制造方法
US20130098670A1 (en) Wiring substrate and manufacturing method of the same
US6930256B1 (en) Integrated circuit substrate having laser-embedded conductive patterns and method therefor
TWI508196B (zh) 具有內建加強層之凹穴基板之製造方法
EP2172089B1 (en) Method for manufacturing a multilayer wiring element having pin interface
KR20060061227A (ko) 회로 기판의 제조 방법 및 전자부품 실장 구조체의 제조방법
CN103178043A (zh) 布线基板及其制造方法
US20040065960A1 (en) Electronic package with filled blinds vias
TWI384925B (zh) 內埋式線路基板之結構及其製造方法
WO2011087573A2 (en) Through mold via polymer block package
CN101409238A (zh) 无核层封装基板的制作方法
US20130062100A1 (en) Circuit board structure
US6596620B2 (en) BGA substrate via structure
CN103794515A (zh) 芯片封装基板和结构及其制作方法
KR20120019414A (ko) 배선기판 제조방법
JP2014192177A (ja) 配線基板
JP5479959B2 (ja) はんだバンプを有する配線基板の製造方法、はんだボール搭載用マスク
CN102054813B (zh) 具有镀通孔的封装基板单元体及其制造方法
KR101034089B1 (ko) 배선 기판 및 그 제조 방법
JP4841234B2 (ja) ビアアレイキャパシタ内蔵配線基板の製造方法
US7083901B2 (en) Joining member for Z-interconnect in electronic devices without conductive paste
US20150366058A1 (en) Wiring substrate and method for producing the same
JP3112885B2 (ja) 半導体部品実装モジュール
JP2014022439A (ja) プリント配線板及びその製造方法
JP2013102096A (ja) 配線基板及びその製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
AD01 Patent right deemed abandoned

Effective date of abandoning: 20160914

C20 Patent right or utility model deemed to be abandoned or is abandoned