TWI463563B - Etching method and manufacturing method of semiconductor device - Google Patents

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Description

蝕刻方法及半導體裝置的製造方法
本發明是有關一種蝕刻方法及半導體裝置的製造方法，特別是有關一種用來蝕刻形成在閘極氧化膜上的多晶矽層之蝕刻方法。
形成半導體裝置之多晶矽(polysilicon)單層的閘極時，加工在矽基材100上，依序形成有以氧化矽所形成的閘極氧化氧101、多晶矽膜102、反射防止膜(BARC膜)103及光阻膜104的晶圓(參照第8圖(A))。在該晶圓中，反射防止膜103及光阻膜104是依照既定的圖案所形成，且在既定的位置具有露出多晶矽膜102的開口部105。
晶圓的加工製程，係由：在作為基板處理室的某一反應室所實行的主蝕刻步驟及過分蝕刻步驟、以及在作為基板處理室的另一反應室實行的氧化膜蝕刻步驟及灰化步驟所形成。在某一反應室所實行主蝕刻步驟，是將多晶矽膜102蝕刻到多晶矽膜102稍微殘留在柵極氧化膜101上的程度(第8圖(B))。又，在同一反應室所實行過分蝕刻步驟，是蝕刻並完全除去所殘留的多晶矽膜102，露出閘極氧化膜101(第8圖(C))。而且，將晶圓移到另一反應室之後，在該另一反應室所實行的氧化膜蝕刻步驟，蝕刻且除去閘極氧化膜101，露出矽基材100(第8圖(D))。又，在同一反應室所實行灰化步驟，光阻膜104或反射防止膜103會被蝕刻且除去(第8圖(E))。再者，在已露出的矽基材100，於後面摻雜離子。
通常在多晶矽膜102的蝕刻是使用由不含氯系氣體及氟系氣體的溴化氫(HBr)系的處理氣體所產生的電漿(例如參照日本專利文獻1)。
可是如果在處理氣體中混入氧氣，在蝕刻中，相對於閘極氧化膜101之多晶矽膜的選擇比變大，能抑制閘極氧化膜101的蝕刻。因而，通常在過分蝕刻步驟，是以不蝕刻閘極氧化膜101的方式，使氧氣混入到處理氣體中。
[專利文獻1]日本特開平10－172959號公報
但是由於閘極氧化膜101厚度很薄，因此在某一反應室所實行的過分蝕刻步驟，由氧氣所產生的氧電漿會穿透閘極氧化膜101到達矽基材100(第8圖(C))。到達該矽基材100的氧電漿會使矽基材100的一部分107改質成氧化矽。而且，在另一反應室所實行的氧化膜蝕刻步驟，由HF系氣體所產生的電漿，不光是閘極氧化膜101也會除去已改質的矽基材100的一部分107。其結果，在閘極的兩側會產生自矽基材100的表面凹陷的凹槽106(第8圖(D))。
如果產生凹槽106，對已露出的矽基材100摻雜離子之際，離子並不會摻雜到所要的範圍，其結果，在半導體裝置中無法得到所要的性能。
本發明之目的在於提供一種能增大相對於矽氧化膜之多晶矽膜的選擇比，且能抑制矽基材產生凹槽的蝕刻方法及半導體裝置的製造方法。
為了達成上述目的，申請專利範圍第1項所記載的蝕刻方法，係在矽基材上至少依序形成有：矽氧化膜、多晶矽膜及具有開口部的遮罩膜之基板的蝕刻方法，其特徵為：具有：將對應於前述開口部之前述多晶矽膜，以殘留該多晶矽膜之一部分的方式來蝕刻的第1蝕刻步驟、和將前述所殘留的多晶矽膜，使用由不含氧氣的處理氣體所產生的電漿來蝕刻的第2蝕刻步驟，在前述第2蝕刻步驟，是在壓力為33.3Pa~93.3Pa的環境下，來蝕刻前述所殘留的多晶矽膜。
申請專利範圍第2項所記載的蝕刻方法，在申請專利範圍第1項所記載的蝕刻方法中，其特徵為：在前述第2蝕刻步驟，是在壓力為40.0Pa~80.0Pa的環境下，來蝕刻前述所殘留的多晶矽膜。
申請專利範圍第3項所記載的蝕刻方法，在申請專利範圍第1項或第2項所記載的蝕刻方法
申請專利範圍第4項所記載的蝕刻方法，在申請專利範圍第1項至第3項之任一項所記載的蝕刻方法中，其特徵為：在前述第1蝕刻步驟，使用由溴化氫氣體、碳氟化合物氣體或氯氣所產生的電漿，來蝕刻前述多晶矽膜。
申請專利範圍第5項所記載的蝕刻方法，在申請專利範圍第1項至第4項之任一項所記載的蝕刻方法中，其特徵為：具有蝕刻前述矽氧化膜的第3蝕刻步驟。
為了達成上述目的，申請專利範圍第6項所記載的半導體裝置的製造方法，係由在矽基材上至少依序形成有：矽氧化膜、多晶矽膜及具有開口部的遮罩膜之基板來製造半導體裝置之半導體裝置的製造方法，其特徵為：具有：將對應於前述開口部之前述多晶矽膜，以殘留該多晶矽膜之一部分的方式來蝕刻的第1蝕刻步驟、和將前述所殘留的多晶矽膜，使用由不含氧氣的處理氣體所產生的電漿來蝕刻的第2蝕刻步驟，在前述第2蝕刻步驟，是在壓力為33.3Pa~93.3Pa的環境下，來蝕刻前述所殘留的多晶矽膜。
根據申請專利範圍第1項所記載的蝕刻方法及申請專利範圍第6項所記載的半導體裝置的製造方法，將對應於前述遮罩膜之開口部的前述多晶矽膜，以殘留該多晶矽膜之一部分的方式來蝕刻，且該所殘留的多晶矽膜，是使用在壓力為33.3Pa~93.3Pa的環境下，由不含氧氣的處理氣體所產生的電漿來蝕刻。由於如果壓力為33.3Pa以上，電漿的濺鍍力下降，因此氧化膜的蝕刻率會比多晶矽膜的蝕刻率還要大幅的下降。因而，相對於矽氧化膜的多晶矽膜之選擇比變大。又，因未使用氧氣，故矽氧化膜下的矽基材不會氧化。其結果，能抑制凹槽的產生。
根據申請專利範圍第2項所記載的蝕刻方法，所殘留的多晶矽膜是在壓力為40.0Pa~80.0Pa的環境下被蝕刻。如果壓力為40.0Pa以上，電漿的濺鍍力變得極弱，可確實增大相對於矽氧化膜之多晶矽膜的選擇比。其結果，能抑制矽氧化膜產生破裂等。
根據申請專利範圍第3項所記載的蝕刻方法，不含氧氣的處理氣體，是臭化氫氣體及非活性氣體的混合氣體。由臭化氫氣體所產生的電漿能效率良好的蝕刻多晶矽膜。因而，能提昇生產量。
根據申請專利範圍第4項所記載的蝕刻方法，在前述第1蝕刻步驟，是使用由溴化氫氣體、碳氟化合物氣體或氯氣所產生的電漿，來蝕刻前述多晶矽膜。由溴化氫氣體、碳氟化合物氣體或氯氣所產生的電漿能效率良好的蝕刻多晶矽膜。因而，能提昇生產量。
根據申請專利範圍第5項所記載的蝕刻方法，因矽氧化膜被蝕刻，故能確實的露出摻雜離子的矽基材。
 [用以實施發明的最佳形態]
以下，針對本發明之實施形態，邊參照圖面、邊做說明。
首先，針對實行有關本發明之實施形態的蝕刻方法之基板處理裝置做說明。
第1圖是表示實行有關本實施形態的蝕刻方法之基板處理裝置的概略構成之剖面圖。
於第1圖中，基板處理裝置10具備：略圓筒形的處理容器11、和設置在該處理11內，作為用來載置後述之晶圓W的略圓柱狀之載置台的晶座12。晶座12具有靜電夾盤(未圖示)。靜電夾盤是藉由庫侖力或迥斯熱背(Johnsen－Rahbek)力來吸附保持晶圓W。
處理容器11是例如由含有鋁的沃斯田不銹鋼所形成，其內壁面是藉由氧化鋁或氧化釔(Y2 O3 )的絕緣膜(未圖示)來覆蓋。又，在處理容器11的上部是以相對於吸附保持在晶座12的晶圓W之方式，經由環形構件14來安裝介電質板例如由石英板所形成的微波穿透窗13。該微波穿透窗13是呈圓板狀，使後述的微波穿透。
在微波穿透窗13的外緣部形成有段差部，在環形構件14的內周部形成有對應於微波穿透窗13之段差部的段差部。微波穿透窗13及環形構件14是藉由段差部互相卡合而接合。微波穿透窗13的段差部及環形構件14的段差部之間配設有O形環的密封環15，該密封環15是防止氣體從從波穿透窗13及環形構件14漏出，用以保持處理容器11內的氣密。
在微波穿透窗13之上配置有徑向線縫隙天線(Radial Line Slot Antenna)19。該徑向線縫隙天線19具備：密接於微波穿透窗13的圓板狀之狹縫板20、和保持且覆蓋該狹縫板20的圓板狀之天線介電質板21、和夾持在狹縫板20及天線介電質板21之間的慢波板22。該慢波板22是由Al2 O3 、SiO2 及Si3 N4 的低損耗介電質材料所形成。
徑向線縫隙天線19是隔著環形構件14而安裝在處理容器11。徑向線縫隙天線19及環形構件14之間是藉由O形環的密封環23而密封。又，在徑向線縫隙天線19連接有同軸導波管24。同軸導波管24是由管體24a、以及與該管體24a同軸所配置的棒狀之中心導體24b所形成。管體24a是連接到天線介電質板21，中心導體24b是經由形成在天線介電質板21的開口部而連接到狹縫板20。
又，同軸導波管24是連接到外部的微波源(未圖示)，且對徑向線縫隙天線19供給頻率為2.54GHz或8.3GHz的微波。所供給的微波是在天線介電質板21及狹縫板20之間朝著徑向行進。慢波板22是用來壓縮行進的微波之波長。
第2圖是第1圖中之狹縫板的俯視圖。
於第2圖中，狹縫板20具有：複數個狹縫25a、及以與狹縫25c之數量同數的狹縫25b。複數個狹縫25a是排列成複數個同心圓狀，複數個狹縫25b是配置成各狹縫25b對應且正交於各狹縫25a。在由狹縫25a、以及所對應的狹縫25b所形成的一對狹縫組中，狹縫25a及狹縫25b之狹縫板20的半徑方向之配置間隔是對應於因慢波板22而壓縮的微波之波長。藉此，該微波係從狹縫板20形成略平面波而放射。又，由於狹縫25a及狹縫25b是配置成互相正交，因此從狹縫板20被放射的微波是呈包含兩個正交的偏波成份的圓偏波。
回到第1圖，基板處理裝置10係在天線介電質板21之上配備冷卻塊體26。該冷卻塊體26具有複數個冷卻水通路27。冷卻塊體26是藉由在冷卻水通路27循環的冷媒之熱交換，將蓄積在因微波而加熱的微波穿透窗13的熱氣，隔著徑向線縫隙天線19而除去。
進而，基板處理裝置10是在處理容器11內配備著配置在微波穿透窗13及晶座12之間的處理氣體供給部28。處理氣體供給部28是例如由含有鎂的鋁合金或添加鋁的不銹鋼等之導體所形成，且配置成相對於晶座12上的晶圓W。
又，處理氣體供給部28，如第3圖所示，具備：配置成同心圓狀且直徑互異的複數個圓形管部28a、和將各圓形管部28a彼此連接的複數個連接管部28b、和用以連接最外周的圓形管部28a及處理容器11的側壁來支承圓形管部28a及連接管部28b的支承管部28c。
圓形管部28a、連接管部28b及支承管部28c係斷面呈管狀，且在該等內部形成有處理氣體擴散通路29。該處理氣體擴散通路29，是藉由設置在各圓形管部28a之下面的複數個氣孔30，與處理氣體供給部28及晶座12之間的處理空間S2連通。又，處理氣體擴散通路29，是藉由處理氣體導入管31連接到其他外部處理供給裝置(未圖示)。處理氣體導入管31是將處理氣體G1導入到處理氣體擴散通路29。各氣孔30是對著處理空間S2來供給被導入到處理氣體擴散通路29的處理氣體G1。
再者，基板處理裝置10也可以沒有處理氣體供給部28。此時，環形構件14也可以配備氣孔，將處理氣體供給到處理空間S1、S2。
又，基板處理裝置10係配備在處理容器11之下部形成開口的排氣口32。排氣口32是經由APC(Automatic Pressure Control)閥(未圖示)，連接到TMP(Turbo Molecular Pump)或DP(Dry Pump)(均未圖示)。TMP或DP是將處理容器11內的氣體等加以排氣，APC閥是用來控制處理空間S1、S2的壓力。
進而，在基板處理裝置10，是將高頻電源33經由整合器(Hatcher)34連接到晶座12，該高頻電源33係將高頻電力供給到晶座12。藉此，晶座12係作為高頻電極的功能。又，整合器34是用來減低來自晶座12之高頻電力的反射，將對高頻電力的晶座12之供給效率變到最大。來自高頻電源33的高頻電流係經由晶座12供給到處理空間S1、S2。
再者，微波穿透窗13及處理氣體供給部28之間的距離L1(亦即處理空間S1的厚度)為35mm，處理氣體供給部28及晶座12之間的距離L2(亦即處理空間S2的厚度)為100mm。又，處理氣供給部28所供給的處理氣G1是從溴化氫(HBr)氣體、碳氟化合物(CF系)氣體、氯(Cl2 )氣、氟化氫(HF)氣體、氧(O2 )氣、氫(H2 )氣、氮(N2 )氣、鈍氣，例如氬(Ar)氣或氦(He)氣所選出之符合的單一氣體或是混合氣體。
在基板處理裝置10，是將處理空間S1、S2的壓力控制在所要的壓力，且從處理氣供給部28將處理氣體G1供給到處理空間S2。其次，經由晶座12，將高頻電流供給到處理空間S1、S2的同時，徑向線縫隙天線19係從狹縫板20來放射微波。該放射的微波是經由微波穿透窗13放射到處理空間S1、S2，以形成微波電場。該微波電場是激勵供給到處理空間S2的處理氣體G1，使其產生電漿。此時，由於處理氣體G1因高頻率的微波而激勵，因此可得到高密度的電漿。處理氣體G1的電漿是對晶座12上的晶圓W施行蝕刻處理。
由於在徑向線縫隙天線19，由外部之微波源所供給的微波會在天線介電質板21及狹縫板20之間均勻的擴散，因此狹縫板20會自其表面均勻的放射微波。因而，在處理空間S2係形成有均勻的微波電場，且電漿會均勻的分佈在處理空間S2。其結果，可均勻的對晶圓W之表面施行蝕刻處理，確保處理的均勻性(Uniformity)。
在基板處理裝置10，會在離開晶座12的處理氣體供給部28之附近，激勵處理氣體G1使其產生電漿。由於電漿只會產生在離開晶圓W的空間，因此晶圓W並不會直接曝露在電漿中，又當電漿到達晶圓W時，電漿的電子溫度會下降。其結果，不會破壞晶圓W上之半導體裝置的構造。又，由於可在晶圓W的附近防止處理氣體G1的再解離，因此也不會污染晶圓W(例如“山中、阿刀田、“以「大口徑．高密度電漿處理裝置之開發」獲頒產學官聯合有功者表彰內閣總理大臣賞”、〔online)、日本平成15年6月9日、新能源．產業技術綜合開發機構、〔檢索日本平成18年5月22日)，參照網路<http：//www．nedo．go．jp/informations/press/150609_1/150609_1．Html>”)。
在上述的基板處理裝置10，由於處理氣體G1之激勵時，使用高頻率的微波，因此能效率良好的將電能傳達到處理氣體G1。其結果，處理氣體G1變得易於激勵，即使在高壓環境下也能使其產生電漿。因而，處理空間S1、S2的壓力不會極度下降，可對晶圓W施行蝕刻處理。
第4圖是表示在第1圖的基板處理裝置施行蝕刻處理的晶圓之構成的剖面圖。
於第4圖中，半導體裝置用的晶圓W具備：以矽所形成的矽基材35、和形成在該矽基材35上之膜厚為1.5nm的柵極氧化膜36、和形成在該柵極氧化膜36上之膜厚為150nm的多晶矽膜37、和形成在該多晶矽膜37上的反射防止膜38、和形成在該反射防止膜38上的光阻膜39(遮罩膜)。在該晶圓W中，反射防止膜38及光阻膜39是依照既定的圖案所形成，且在既定的位置具有露出多晶矽膜37的開口部40。
矽基材35是由矽所形成的圓板狀之薄板，施行熱氧化處理，在表面形成有柵極氧化膜36。柵極氧化膜36是由氧化矽(SiO2 )所形成，作為絕緣膜的功能。多晶矽膜37是由多多晶矽所形成，因成膜處理而形成。再者，多晶矽膜37什麼都不摻雜。
反射防止膜38是由包含吸收某一特定之波長的光，例如朝向光阻膜39照射的ArF準分子雷射光之色素的高分子樹脂所形成，防止穿透光阻膜39的ArF準分子雷射光因多晶矽膜37而反射，再度到達光阻膜39的反射防止膜。光阻膜39是由正型感光性樹脂所形成，如果照射到ArF準分子雷射光就會改質成鹼可溶性。
在晶圓W，反射防止膜38是藉由塗佈處理等形成之後，使用旋塗(未圖示)形成有光阻膜39。進而，對應於反轉成既定圖案之圖案的ArF準分子雷射光因曝光(未圖示)而照射到光阻膜39，該光阻膜39被照射的部分會改質成鹼可溶性。然後，強鹼性的顯影液滴到光阻膜39，除去改質成鹼可溶性的部分。藉此，由於從光阻膜39除去對應於反轉成既定圖案之圖案的部分，因此在晶圓W上殘留有既定的圖案，例如在對應於柵電極之側的位置具有開口部40的光阻膜39。再者，反射防止膜38也以光阻膜39作為遮罩，藉由蝕刻形成有開口部40。
其次，針對有關本實施形態的蝕刻方法做說明。
第5圖是表示為了得到作為有關本實施形態的蝕刻方法的半導體裝置之柵極構造的蝕刻方法之製程圖。
在第5圖中，首先，將晶圓W搬入到基板處理裝置10之處理容器11內，並吸附保持在晶座12的上面(第5圖(A))。
其次，處理空間S1、S2的壓力設定成4.0Pa(30mTorr)，從處理氣體供給部28以既定的流量分別將HBr氣體、O2 氣體及Ar氣體供給到處理空間S2。又，對徑向線縫隙天線19供給2.45GHz的微波，並且對晶座12供給400KHz的高頻電力。此時，HBr氣體等會因從狹縫板20所放射的微波而成為電漿，產生陽離子或自由基。該等的陽離子或自由基會與因開口開40而露出的多晶矽膜37的部分衝突、反應，來蝕刻該部分(第1蝕刻步驟)。該部分的多晶矽膜37是被蝕刻到多晶矽膜37稍微殘留在柵極氧化膜36上的程度(第5圖(B))。
其次，處理空間S1、S2的壓力設定成66.7Pa(500mTorr)，且以既定的流量分別將HBr氣體及He氣體供給到處理空間S2。又，依舊對徑向線縫隙天線19供給2.45GHz的微波，並且對晶座12以60W供給400KHz的高頻電力。此時，HBr氣體等會因從狹縫板20所放射的微波而成為電漿，產生陽離子或自由基。該等的陽離子或自由基會與稍微殘留在柵極氧化膜36的多晶矽膜37(以下稱「殘留多晶矽膜」)衝突、反應，且蝕刻並完全除去殘留多晶矽膜(第2蝕刻步驟)(第5圖(C))。再者，殘留多晶矽膜的蝕刻是歷經104秒來進行。
上述殘留多晶矽膜之蝕刻時，環境的壓力設定的較高為66.7Pa。如果壓力很高，電漿的離子之能量降低，濺鍍力會下降又，由於氧化矽難以藉由多晶矽被濺鍍，因此如果電漿的濺鍍力下降，多晶矽的蝕刻速度(以下稱「蝕刻率」)並不會稍微下降，另一方面，氧化矽的蝕刻率會大幅降低。其結果，不用氧電漿就能增大相對於柵極氧化膜36之多晶矽膜37的選擇比。又，完全除去多晶矽膜37時，由於不必使用氧氣，因此可防止柵極氧化膜36下之矽基材35的一部分氧化。
其次，從基板處理裝置10的處理容器11搬出晶圓W，並搬入到濕式蝕刻裝置的處理容器(未圖示)，藉由藥液等來濕式蝕刻除去多晶矽膜37所露出的柵極氧化膜36的部分(第3蝕刻步驟)。該部分的柵極氧化膜36是被蝕刻到露出矽基材35(第5圖(D))。
其次，從濕式蝕刻裝置的處理容器搬出晶圓W，並搬入到灰化裝置的處理容器(未圖示)。晶圓W搬入後，對灰化裝置的處理容器內，供給O2 氣體及高頻電流。藉此，以O2 氣體作為電漿，藉由該電漿除去光阻膜39及反射防止膜38。光阻膜39及反射防止膜38是被除去到露出結晶膜37(第5圖(E))，然後結束本處理。
根據有關本實施形態的蝕刻方法，因開口部40而露出的多晶矽膜37的部分，是以殘留該多晶矽膜37之一部分的方式被蝕刻，殘留多晶矽膜，在壓力為66.7Pa的環境下，使用HBr氣體及He氣體所形成的處理氣體，亦即，由不含氧氣的處理氣體所產生的電漿來蝕刻。由於如果壓力很高，電漿的濺鍍力會下降，因此難以濺鍍的柵極氧化膜36的蝕刻率會大幅降低。因而，可增大相對於柵極氧化膜36之多晶矽膜37的選擇比。又，因不必使用氧氣，故柵極氧化膜36下的矽基材35的一部分就不會氧化。其結果，在柵極氧化膜36之蝕刻時，矽基材35的一部分不被除去，就能抑制凹槽的產生。
在有關上述的本實施形態之蝕刻方法，以殘留多晶矽膜37之一部分的方式來蝕刻時，使用由HBr氣體所產生的電漿來蝕刻多晶矽膜37。由HBr氣體所產生的電漿能效率良好的蝕刻多晶矽膜37。又，使用由HBr氣體及He氣體的混合氣體來蝕刻殘留多晶矽膜。由HBr氣體所產生的電漿能效率良好的蝕刻殘留多晶矽膜。因而，能提昇生產量。
又，在有關上述之本實施形態的蝕刻方法，雖然残留多晶矽膜的蝕刻是歷經104秒來進行，但蝕刻的時間不限於此。由生產量及抑制柵極氧化膜36之蝕刻的觀點來看，雖然殘留結晶膜之蝕刻的時間較短為佳，但特別好是10秒~180秒。
進而，在有關上述之本實施形態的蝕刻方法，雖然在殘留多晶矽膜的蝕刻中，供給到晶座12的高頻電力之大小為60W，但所供給的高頻電力之大小並不限於此，是對應於處理空間S1、S2的壓力來設定。處理空間S1、S2的壓力愈低電漿的濺鍍力愈強，另一方面，所供給的高頻電力之大小愈小電漿的濺鍍力愈弱。因而，由抑制柵極氧化膜36之蝕刻的觀點來看，只要處理空間S1、S2的壓力降低，最好縮小所供給之高頻電力的大小，具體上，只要處理空間S1、S2的壓力為13.3Pa(100mTorr)，最好所供給之高頻電力的大小為30W。
又，在有關上述之本實施形態的蝕刻方法，雖然殘留多晶矽膜之蝕刻時，使用由HBr氣體及He氣體所形成的處理氣體，但處理氣體並不限於此，也可為只由HBr氣體所形成的處理氣體，又也可為取代He氣體，使用其他的惰性氣體，例如鈍氣(Ar氣體)。
在有關上述的本實施形態之蝕刻方法，雖然以殘留多晶矽膜37之一部分的方式來蝕刻時，使用以HBr氣體及惰性氣體的混合氣體作為處理氣體，但處理氣體並不限於此。也可取代HBr氣體使用Cl2 氣體。
在有關上述之本實施形態的蝕刻方法，雖然柵極氧化膜36、光阻膜39及反射防止膜38是在濕式蝕刻裝置或灰化裝置的處理容器內蝕刻，但也可在基板處理裝置10的處理容器11內蝕刻柵極氧化膜36、光阻膜39及反射防止膜38。
又，在有關上述之本實施形態的蝕刻方法，雖然在殘留多晶矽膜之蝕刻時，對晶座12供給到400KHz的高頻電力，但也可供給更高頻率的高頻電力，具體上也可供給13.56MHz的高頻電力。電漿中的陽離子等無法隨著高頻率的電壓變動。因而，如果對晶座12供給高頻率的高頻電力，會使電漿的濺鍍力降的更低。
又，本發明之目的係連藉由將記憶著實現上述之實施形態之功能的軟體之程式的記憶媒體，供給到系統或裝置，以該系統或裝置的電腦(或是CPU、MPU等)讀出儲存在記憶媒體的程式碼來實行也可達成。
此時，由記憶媒體所讀出的程式碼本身來實現上述之實施形態的功能，以該程式碼及記憶該程式碼的記憶媒體來構成本發明。
又，作為用來供給程式碼的記憶媒體，例如可使用軟碟(註冊商標)、硬碟、光碟、CD－ROM、CD－R、CD－RW、DVD－ROM、DVD－RW、DVD＋RW等的光碟、磁性帶、非揮發性的記憶卡、ROM等。或者，也可經由網路來下載程式碼。
又，藉由實行電腦讀出的程式碼，不光是實現上述之實施形態的功能，也包含實現依據該程式碼的指示，在電腦上作業的OS(作業系統)等執行實際處理的一部分或全部，藉由該處理實現上述之實施形態的功能之情形。
進而，也包含實現由記憶媒體讀出的程式碼，寫入到配備在插入電腦之機能擴充口或連接到電腦的機能擴充元件的記憶體之後，依據該程式碼的指示，以將該擴充機能配備在擴充口或擴充元件的CPU等執行實際處理的一部分或全部，藉由該處理實現上述之實施形態的功能之情形。
[實施例]
其次，具體說明本發明之實施例。
首先，檢討處理空間S1、S2的壓力及處理氣體的成份(有無O2 氣體)賦予產生凹槽的影響。
實施例1
首先，準備第4圖的晶圓W，將該晶圓W搬入到基板處理裝置10的處理容器11，以HBr氣體、O2 氣體及Ar氣體作為處理氣體G1供給處理空間S2，將處理空間S1、S2的壓力設定為4.0Pa，對徑向線縫隙天線19供給2.45GHz之微波的同時，對晶座12供給400KHz的高頻電力，將因開口部40而露出的多晶矽膜37的部分，蝕刻到該部分稍微殘留在柵極氧化膜36上的程度。進而，將HBr氣體及He氣體供給到處理空間S2，且將處理空間S1、S2的壓力設定為66.7Pa，藉由以HBr氣體等所產生的電漿來蝕刻殘留多晶矽膜。此時，確認殘留多晶矽膜會完全除去，另一方面，柵極氧化膜36幾乎不會被蝕刻。
而且，將晶圓W搬入到濕式蝕刻裝置的處理容器，來蝕刻因完全除去殘留多晶矽膜而露出的柵極氧化膜36，接著以灰化裝置除去反射防止膜38及光阻膜39。然後，觀察晶圓W之柵極時，確認在矽基材35幾乎不會產生凹槽(參照第6圖(A))。
又，亦確認在柵極中，柵極氧化膜36的形狀會變成底部稍寬。柵極氧化膜36的形狀變成底部寬，是由於處理空間S1、S2的壓力設定的比較高，因此認為多晶矽膜37之蝕刻時，電漿的濺鍍力減弱，對應柵極之角隅的多晶矽膜37不會被蝕刻到，造成殘留，該殘留部分在柵極氧化膜36的蝕刻中，以該柵極氧化膜36作為遮罩。
無法完全排除矽基材35產生凹槽之意，是認為如果在殘留多晶矽膜之蝕刻中，O2 氣體被釋放而從處理容器11之氧化物所構成的構成零件到達矽基材35的話，柵極氧化膜36中的氧原子會因撞擊(knock－on)現象而到達下層的矽基材35。
比較例1
首先，在與實施例1同條件下，將因開口部40而露出的多晶矽膜37的部分，蝕刻到該部分稍微殘留在柵極氧化膜36上的程度。進而，將處理空間S1、S2的壓力設定為13.3Pa，且將HBr氣體及O2 氣體供給到處理空間S2，藉由以HBr氣體等所產生的電漿來蝕刻殘留多晶矽膜。而且，除去因完全除去殘留多晶矽膜而露出的柵極氧化膜36，接著除去反射防止膜38及光阻膜39。然後，觀察晶圓W之柵極時，確認在矽基材35會產生深度5.05nm的凹槽41(參照第6圖(B))。進而，亦確認在柵極中，柵極氧化膜36的形狀不會變成底部寬的情形。
由以上了解到殘留多晶矽膜之蝕刻時，如果處理空間S1、S2的壓力設定的比較高，具體上設定在66.7Pa的話，電漿的濺鍍力變得極弱，柵極氧化膜36的蝕刻率變得極小，可確實增大相對於柵極氧化膜36之多晶矽膜37的選擇比。又，了解到如果不使用O2 氣來蝕刻殘留多晶矽膜，就能抑制矽基材35產生凹槽。
其次，針對處理空間S1、S2的壓力賦予對矽基材35之離子摻雜的影響做檢討。
實施例2
首先，在與實施例1同條件下，將因開口部40而露出的多晶矽膜37的部分，蝕刻到該部分稍微殘留在柵極氧化膜36上的程度。進而，將處理空間S1、S2的壓力設定為33.3Pa以外，在與實施例1同條件下，來蝕刻殘留多晶矽膜。
而且，除去因完全除去殘留多晶矽膜而露出的柵極氧化膜36，接著除去反射防止膜38及光阻膜39。然後，觀察晶圓W之柵極時，確認雖然在矽基材35會稍微產生凹槽，但該凹槽的深度是不會對矽基材35的離子摻雜賦予影響之深度的限度(參照第7圖(A))。又，亦確認在柵極中，柵極氧化膜36的形狀不會變成底部寬的情形。
實施例3
首先，在與實施例1同條件下，將因開口部40而露出的多晶矽膜37的部分，蝕刻到該部分稍微殘留在柵極氧化膜36上的程度。進而，將處理空間S1、S2的壓力設定為93.3Pa(700mTorr)以外，在與實施例1同條件下，來蝕刻殘留多晶矽膜。
而且，除去因完全除去殘留多晶矽膜而露出的柵極氧化膜36，接著除去反射防止膜38及光阻膜39。然後，觀察晶圓W之柵極時，確認雖然在矽基材35完全不會產生凹槽，但在柵極中，柵極氧化膜36的形狀成為底部寬，其底部的大小是不會對矽基材35的離子摻雜賦予影響之底部寬的限度(參照第7圖(B))。
再者，在實施例3中，處理空間S1、S2的壓力，在殘留多晶矽膜的蝕刻中，設定為93.3Pa。
由以上了解到不會對矽基材35之離子摻雜賦予影響的處理空間S1、S2的壓力是33.3Pa~93.3Pa。
實施例4
首先，在與實施例1同條件下，將因開口部40而露出的多晶矽膜37的部分，蝕刻到該部分稍微殘留在柵極氧化膜36上的程度。進而，將處理空間S1、S2的壓力設定為40.0Pa以外，在與實施例1同條件下，來蝕刻殘留多晶矽膜。
而且，除去因完全除去殘留多晶矽膜而露出的柵極氧化膜36，接著除去反射防止膜38及光阻膜39。然後，觀察柵極氧化膜36之狀態時，確認不會在柵極氧化膜36產生裂痕。推測這是由於如果壓力為40.0Pa以上，電漿的濺鍍力變得極弱，可確實增大相對於柵極氧化膜36的多晶矽膜37之選擇比。
實施例5
首先，準備幾個在與實施例1同條件下，將因開口部40而露出的多晶矽膜37的部分，蝕刻到該部分稍微殘留在柵極氧化膜36上之程度的樣品。進而，處理空間S1、S2的壓力設定成每個樣品都不相同(具體上以80.0Pa為中心設定幾個壓力)，針對該等的樣品來蝕刻殘留給矽膜。
然後，觀察柵極之柵極氧化膜36時，處理空間S1、S2的壓力以80.0Pa為界限，如果該壓昇高的話，確認底部寬會急遽發展。
由以上的實施例4、4了解到更好是將處理空間S1、S2的壓力設定在40.0Pa~80.0Pa。
G1．．．處理氣體
S1、S2．．．處理空間
W．．．晶圓
10．．．基板處理裝置
11．．．處理容器
12．．．晶座
13．．．微波穿透窗
14．．．環形構件
19．．．徑向線縫隙天線
20．．．狹縫板
21．．．天線介電質板
22．．．慢波板
24．．．同軸導波管
25a、25b．．．狹縫
28．．．處理氣體供給部
33．．．高頻電源
第1圖是表示實行有關本發明之實施形態的蝕刻方法之基板處理裝置的概略構成之剖面圖。
第2圖是第1圖中之狹縫板的俯視圖。
第3圖是由下方注視第1圖之處理氣體供給部時的俯視圖。
第4圖是表示在第1圖的基板處理裝置施行蝕刻處理的晶圓之構成的剖面圖。
第5圖是表示為了得到作為有關本實施形態的蝕刻方法的半導體裝置之柵極構造的蝕刻方法之製程圖。
第6圖是表示因蝕刻而得到的晶圓之柵極構造的剖面圖，(A)是殘留多晶矽膜之蝕刻時，處理空間的壓力設定為66.7Pa，且將HBr氣體及He氣體供給到處理空間時所得到的柵極構造，(B)是殘留多晶矽膜之蝕刻時，處理空間的壓力設定為13.3Pa，且將HBr氣體及O2 氣體供給到處理空間時所得到的柵極構造。
第7圖是表示殘留多晶矽膜之蝕刻時，將HBr氣體及He氣體供給到處理空間時所得到之晶圓的柵極構造之剖面圖，(A)是處理空間的壓力設定為13.3Pa時所得到的柵極構造，(B)是處理空間的壓力設定為93.3Pa時所得到的柵極構造。
第8圖是表示為了得到柵極構造之蝕刻方法的製程圖。
W．．．晶圓
35．．．矽基材
36．．．柵極氧化膜
37．．．多晶矽膜
38．．．反射防止膜
39．．．光阻膜
40．．．開口部

Claims (6)

  1. 一種蝕刻方法，係在矽基材上至少依序形成有：矽氧化膜、多晶矽膜及具有開口部的遮罩膜之基板的蝕刻方法，其特徵為：具有：使用由包含溴化氫氣體、碳氟化合物氣體或氯氣及至少一種的第1惰性氣體之處理氣體所產生的電漿，將對應於前述開口部之前述多晶矽膜，以殘留該多晶矽膜之一部分的方式來蝕刻的第1蝕刻步驟、和將前述所殘留的多晶矽膜，使用由包含溴化氫氣體及至少一種的第2惰性氣體且不含氧氣的處理氣體所產生的電漿來蝕刻的第2蝕刻步驟，在前述第2蝕刻步驟，是在壓力為33.3Pa~93.3Pa的環境下，來蝕刻前述所殘留的多晶矽膜，在前述第2蝕刻步驟中，處理氣體不含氧氣，藉此防止氧電漿透過前述矽氧化膜而使前述矽基材氧化，且蝕刻前述殘留的多晶矽膜時的環境的壓力為33.3Pa以上，藉此可不使用氧電漿擴大前述多晶矽膜對前述矽氧化膜的選擇比，藉由該等來抑制前述矽基材之凹槽的發生。
  2. 如申請專利範圍第1項所記載的蝕刻方法，其中，在前述第2蝕刻步驟，是在壓力為40.0Pa~80.0Pa的環境下，來蝕刻前述所殘留的多晶矽膜。
  3. 如申請專利範圍第1項或第2項所記載的蝕刻方法，其中， 不含前述氧氣的處理氣體，是溴化氫氣體及惰性氣體的混合氣體。
  4. 如申請專利範圍第1項或第2項所記載的蝕刻方法，其中，在前述第1蝕刻步驟，使用由溴化氫氣體、碳氟化合物氣體或氯氣所產生的電漿，來蝕刻前述多晶矽膜。
  5. 如申請專利範圍第1項或第2項所記載的蝕刻方法，其中，具有蝕刻前述矽氧化膜的第3蝕刻步驟。
  6. 如申請專利範圍第1項之蝕刻方法，其中，前述第1惰性氣體為氬氣，前述第2惰性氣體為氦氣。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009302181A (ja) * 2008-06-11 2009-12-24 Tokyo Electron Ltd プラズマエッチング処理方法およびプラズマエッチング処理装置
CN101752207B (zh) * 2008-12-02 2011-11-09 中芯国际集成电路制造(上海)有限公司 消除干法刻蚀中溴化氢浓缩残留方法
JP4968861B2 (ja) * 2009-03-19 2012-07-04 東京エレクトロン株式会社 基板のエッチング方法及びシステム
US8771537B2 (en) 2009-08-20 2014-07-08 Tokyo Electron Limited Plasma treatment device and plasma treatment method
US8809199B2 (en) * 2011-02-12 2014-08-19 Tokyo Electron Limited Method of etching features in silicon nitride films
CN104900515B (zh) * 2014-03-07 2019-04-12 无锡华润上华科技有限公司 一种半导体器件蚀刻方法及半导体器件形成方法
JP6489483B2 (ja) * 2016-03-09 2019-03-27 パナソニックＩｐマネジメント株式会社 プラズマ処理方法
CN107492485B (zh) * 2016-06-13 2020-03-06 北大方正集团有限公司 半导体器件的制作方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4502915A (en) * 1984-01-23 1985-03-05 Texas Instruments Incorporated Two-step plasma process for selective anisotropic etching of polycrystalline silicon without leaving residue
US5242536A (en) * 1990-12-20 1993-09-07 Lsi Logic Corporation Anisotropic polysilicon etching process
JPH05243188A (ja) * 1992-02-27 1993-09-21 Japan Steel Works Ltd:The エッチング方法
JPH09260349A (ja) * 1996-01-12 1997-10-03 Nec Corp 半導体装置の製造方法
JPH09270420A (ja) * 1996-03-29 1997-10-14 Nippon Steel Corp 半導体装置の製造方法
CN1185029A (zh) * 1996-12-12 1998-06-17 日本电气株式会社 一种复合膜的干刻蚀方法
KR20040036802A (ko) * 2002-10-24 2004-05-03 주식회사 하이닉스반도체 반도체 소자의 게이트 형성 방법
US20050026440A1 (en) * 1989-07-20 2005-02-03 Langley Rod C. Anisotropic etch method

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100764248B1 (ko) * 2001-06-15 2007-10-05 동경 엘렉트론 주식회사 드라이 에칭 방법
US6759340B2 (en) * 2002-05-09 2004-07-06 Padmapani C. Nallan Method of etching a trench in a silicon-on-insulator (SOI) structure

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4502915A (en) * 1984-01-23 1985-03-05 Texas Instruments Incorporated Two-step plasma process for selective anisotropic etching of polycrystalline silicon without leaving residue
US4502915B1 (en) * 1984-01-23 1998-11-03 Texas Instruments Inc Two-step plasma process for selective anisotropic etching of polycrystalline silicon without leaving residue
US20050026440A1 (en) * 1989-07-20 2005-02-03 Langley Rod C. Anisotropic etch method
US5242536A (en) * 1990-12-20 1993-09-07 Lsi Logic Corporation Anisotropic polysilicon etching process
JPH05243188A (ja) * 1992-02-27 1993-09-21 Japan Steel Works Ltd:The エッチング方法
JPH09260349A (ja) * 1996-01-12 1997-10-03 Nec Corp 半導体装置の製造方法
JPH09270420A (ja) * 1996-03-29 1997-10-14 Nippon Steel Corp 半導体装置の製造方法
CN1185029A (zh) * 1996-12-12 1998-06-17 日本电气株式会社 一种复合膜的干刻蚀方法
KR20040036802A (ko) * 2002-10-24 2004-05-03 주식회사 하이닉스반도체 반도체 소자의 게이트 형성 방법

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